KR20170067481A - Printed circuit board, eletronic device package the same and method for manufacturing for printed circuit board - Google Patents

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Abstract

본 발명의 일 실시예에 따른 인쇄회로기판 제조방법은, 제1 절연층의 일면에 매립된 회로패턴을 형성하는 단계, 회로패턴을 커버하도록 제1 절연층의 일면에 회로패턴과 이종의 물질로 이루어진 보호층을 형성하는 단계, 보호층을 노출시키는 관통홀이 형성된 제2 절연층을 제1 절연층의 일면에 형성하는 단계 및 보호층을 제거하여 회로패턴을 노출시키는 단계를 포함한다.A method of manufacturing a printed circuit board according to an embodiment of the present invention includes the steps of forming a circuit pattern embedded in one surface of a first insulating layer, forming a circuit pattern on the one surface of the first insulating layer, Forming a second insulating layer having a through hole exposing the protective layer on one surface of the first insulating layer, and removing the protective layer to expose the circuit pattern.

Description

인쇄회로기판, 전자소자 패키지 및 그 제조방법{PRINTED CIRCUIT BOARD, ELETRONIC DEVICE PACKAGE THE SAME AND METHOD FOR MANUFACTURING FOR PRINTED CIRCUIT BOARD}TECHNICAL FIELD [0001] The present invention relates to a printed circuit board, an electronic device package, and a method of manufacturing the same. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a printed circuit board

본 발명은 인쇄회로기판, 전자소자 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a printed circuit board, an electronic device package, and a manufacturing method thereof.

휴대폰을 비롯한 IT 분야의 전자기기들이 경박 단소화 되면서 이에 대한 기술적 요구에 부응하여 IC, 능동소자 또는 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.BACKGROUND ART [0002] In recent years, there has been a demand for a technology in which electronic devices such as ICs, active devices, or passive devices are inserted into a substrate in response to technical demands, Is being developed.

기판 내에 다양한 부품을 삽입하기 위하여 다양한 홈 구조를 형성하고 있다. 이에 따라 다양한 가공 기술이 요구되고 있다. 또한, 가공으로 인한 회로의 손상을 방지하는 기술도 요구되고 있다.Various grooves are formed to insert various components into the substrate. Accordingly, various processing techniques are required. There is also a demand for a technique for preventing the circuit from being damaged due to machining.

미국 등록특허 제7886433호United States Patent No. 7886433

본 발명은 전자소자가 삽입되는 홈 구조 형성과정에서 회로에 손상을 가하지 않고 홈 구조를 정밀하게 가공할 수 있는 인쇄회로기판, 전자소자 패키지 및 그 제조방법을 제공하는 것이다.The present invention provides a printed circuit board, an electronic device package, and a method of manufacturing the same, which can precisely process a groove structure without damaging a circuit in the process of forming a groove structure in which an electronic device is inserted.

본 발명의 일 실시예에 따른 인쇄회로기판 제조방법은 제1 절연층의 일면에 매립된 회로패턴을 형성하는 단계, 상기 회로패턴을 커버하도록, 상기 제1 절연층의 일면에 상기 회로패턴과 이종의 물질로 이루어진 보호층을 형성하는 단계, 상기 보호층을 노출시키는 관통홀이 형성된 제2 절연층을 상기 제1 절연층의 일면에 형성하는 단계 및 상기 보호층을 제거하여 상기 회로패턴을 노출시키는 단계를 포함한다.A method of fabricating a printed circuit board according to an embodiment of the present invention includes: forming a circuit pattern embedded in one surface of a first insulating layer; forming a circuit pattern on the one surface of the first insulating layer so as to cover the circuit pattern; Forming a second insulating layer having a through hole exposing the protective layer on one surface of the first insulating layer and removing the protective layer to expose the circuit pattern, .

본 발명의 일 실시예에 따른 인쇄회로기판은 제1 절연층, 상기 제1 절연층에 매립되며, 상기 제1 절연층의 일면으로 노출된 회로패턴, 상기 제1 절연층의 일면에 적층되며, 상기 회로패턴을 노출시키는 관통홀이 형성된 제2 절연층 및 상기 제1 절연층과 상기 제2 절연층 사이에 개재되면 상기 회로패턴과 이종의 물질로 이루어진 보호층을 포함한다.A printed circuit board according to an embodiment of the present invention includes a first insulating layer, a circuit pattern embedded in the first insulating layer, a circuit pattern exposed on one surface of the first insulating layer, A second insulation layer having a through hole exposing the circuit pattern, and a protection layer made of a material different from the circuit pattern when interposed between the first insulation layer and the second insulation layer.

본 발명의 일 실시예에 따른 전자소자 패키지는 상기의 인쇄회로기판, 상기 인쇄회로기판의 상기 관통홀에 배치되는 전자소자 및 상기 전자소자를 매립시키는 몰딩(molding)부재를 포함한다.An electronic device package according to an embodiment of the present invention includes the printed circuit board, an electronic device disposed in the through hole of the printed circuit board, and a molding member for embedding the electronic device.

도 1 내지 도 12는 본 발명의 일 실시예에 따른 인쇄회로기판과 전자소자 패키지의 제조방법을 설명하는 도면.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 to FIG. 12 are views illustrating a method of manufacturing a printed circuit board and an electronic device package according to an embodiment of the present invention.

본 발명에 따른 인쇄회로기판, 전자소자 패키지 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a printed circuit board, an electronic device package and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings, wherein like reference numerals designate like or corresponding components throughout. And redundant explanations thereof will be omitted.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.It is also to be understood that the terms first, second, etc. used hereinafter are merely reference numerals for distinguishing between identical or corresponding components, and the same or corresponding components are defined by terms such as first, second, no.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, the term " coupled " is used not only in the case of direct physical contact between the respective constituent elements in the contact relation between the constituent elements, but also means that other constituent elements are interposed between the constituent elements, Use them as a concept to cover each contact.

인쇄회로기판 제조방법Printed circuit board manufacturing method

도 1 내지 도 12는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 설명하는 도면이다.1 to 12 are views illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 인쇄회로기판 제조방법은, 제1 절연층(10)에 매립된 회로패턴(22)을 형성하는 단계, 보호층(30)을 형성하는 단계, 관통홀(55)이 형성된 제2 절연층(50)을 형성하는 단계 및 보호층(30)을 제거하는 단계를 포함한다.A method of manufacturing a printed circuit board according to an embodiment of the present invention includes the steps of forming a circuit pattern 22 embedded in a first insulating layer 10, forming a protective layer 30, Forming a second insulating layer 50 on which the second insulating layer 50 is formed, and removing the protective layer 30.

제1 절연층(10)에 매립된 회로패턴(22)을 형성하는 단계는, 제1 절연층(10)의 일면에 제1 절연층(10)의 내부로 매립된 구조의 회로패턴(22)을 형성한다. 예를 들면, 매립된 회로패턴(22)은 미세한 회로가 기판에 매립되는 임베디드 트레이스 기판(embedded trace substrate)의 회로 구조를 가질 수 있다. 임베디드 트레이스 구조의 미세한 회로는 추후에 결합되는 전자소자(1)의 미세한 패드(24)에도 대응이 가능하다.The step of forming the circuit pattern 22 embedded in the first insulating layer 10 may include forming a circuit pattern 22 having a structure embedded in the first insulating layer 10 on one surface of the first insulating layer 10, . For example, the embedded circuit pattern 22 may have a circuit structure of an embedded trace substrate in which a fine circuit is embedded in the substrate. The fine circuit of the embedded trace structure can also cope with the fine pads 24 of the electronic device 1 to be connected at a later time.

도 1 내지 도 3을 참조하면, 이형층(6)을 가지는 캐리어 기판(5) 위에 회로패턴(20)을 형성하고, 캐리어 기판(5)에 형성된 회로패턴(20)에 제1 절연층(10)을 적층한다. 예를 들면, 캐리어 기판(5)의 이형층(6) 상에 도전성의 금속 물질을 도포한 후에 패터닝 공정 등을 실시함으로써, 회로패턴(20)을 형성할 수 있다. 또는 도금으로 금속층의 형성하고 선택적 에칭을 통하여 패터닝 공정을 실시할 수 있다. 패터닝 공정은 텐팅법(Tenting) 또는 MSAP(Modified Semi-Additive Process) 공법 또는 SAP(Semi-Additive Process) 공법 등을 이용할 수 있으며, 캐리어 기판(5)으로 메탈 또는 수지 등과 같은 다양한 재질의 더미 기판이 이용될 수 있다. 캐리어 기판(5)에 회로패턴(20)을 형성한 후에 캐리어 기판(5)에 제1 절연층(10)을 압착하여 적층함으로써, 제1 절연층(10)에 회로패턴(20)을 매립시킬 수 있다. 이 때, 제1 절연층(10)은 반경화 상태의 프리프레그(Prepreg)일 수 있다. 또는 절연성 수지를 캐리어 기판(5)에 도포하여 회로패턴(20)을 매립시키는 제1 절연층(10)을 형성할 수 있다. 한편, 캐리어 기판(5)에 적층된 제1 절연층(10)의 내부 또는 타면에도 회로패턴(20)을 추가로 형성할 수 있다. 캐리어 기판(5)에 놓여진 회로패턴(20)은 한 면을 제외한 나머지 면이 제1 절연층(10)에 의하여 둘러싸인 매립된 구조를 가지게 되므로, 캐리어 기판(5)이 분리되면 회로패턴(20)은 제1 절연층(10)의 일면으로만 노출되는 매립된 구조를 가지게 된다. 1 to 3, a circuit pattern 20 is formed on a carrier substrate 5 having a release layer 6 and a first insulation layer 10 (not shown) is formed on a circuit pattern 20 formed on the carrier substrate 5, ). For example, the circuit pattern 20 can be formed by applying a conductive metal material on the release layer 6 of the carrier substrate 5 and then performing a patterning process or the like. Alternatively, the metal layer may be formed by plating, and the patterning process may be performed through selective etching. The patterning process may be a tenting process, a modified semi- additive process (MSAP) process, or a semi-additive process (SAP) process. A dummy substrate made of various materials such as metal or resin may be formed on the carrier substrate 5 Can be used. The circuit pattern 20 is buried in the first insulating layer 10 by laminating the first insulating layer 10 on the carrier substrate 5 after the circuit pattern 20 is formed on the carrier substrate 5 . At this time, the first insulating layer 10 may be a prepreg in a semi-cured state. Alternatively, the first insulating layer 10 may be formed by applying an insulating resin to the carrier substrate 5 to fill the circuit pattern 20. On the other hand, the circuit pattern 20 may be additionally formed on the inner surface or the other surface of the first insulating layer 10 laminated on the carrier substrate 5. The circuit pattern 20 placed on the carrier substrate 5 has a buried structure surrounded by the first insulating layer 10 except for one side so that when the carrier substrate 5 is detached, Has a buried structure exposed only on one side of the first insulating layer 10. [

도 4를 참조하면, 제1 절연층(10)의 일부로서 솔더레지스트층(12)을 추가로 적층함으로써, 외부로 노출된 회로패턴(20)을 커버하여 보호할 수 있다. 이 때, 다른 절연층의 회로패턴(20) 또는 외부와 전기적으로 연결될 수 있도록, 회로패턴(20)을 노출시키는 오프닝(opening)이 선택적으로 형성될 수 있다. 예를 들면, 후술할 도전성 포스트(40)가 연결될 패드(24) 또는 전자소자(1)가 결합될 매립된 회로패턴(22) 영역이 솔더레지스트층(12)의 오프닝을 통하여 노출될 수 있다.Referring to FIG. 4, the solder resist layer 12 is further laminated as a part of the first insulating layer 10, so that the circuit pattern 20 exposed to the outside can be covered and protected. At this time, an opening for exposing the circuit pattern 20 can be selectively formed so as to be electrically connected to the circuit pattern 20 of the other insulating layer or the outside. For example, a pad 24 to be connected with a conductive post 40 to be described later or an embedded circuit pattern 22 region to which the electronic device 1 is to be coupled can be exposed through the opening of the solder resist layer 12. [

보호층(30)을 형성하는 단계는, 매립된 회로패턴(22)을 이후의 기판 공정에서 보호하는 임시적인 보호층(30)을 형성한다. 보호층(30)은 매립된 회로패턴(22)을 덮는 형태로 형성되며, 회로패턴(20)과 이종의 물질로 이루어진다. 회로패턴(20)과 다른 물질로 이루어진 보호층(30)은 회로패턴(20)의 패터닝과 관련된 공정에서도 손상되지 않고 매립된 회로패턴(22)을 보호할 수 있다. The step of forming the protective layer 30 forms a temporary protective layer 30 that protects the embedded circuit pattern 22 in subsequent substrate processing. The protective layer 30 is formed to cover the buried circuit pattern 22 and is made of a material different from the circuit pattern 20. The protective layer 30 made of the material different from the circuit pattern 20 can protect the buried circuit pattern 22 without being damaged in the process related to the patterning of the circuit pattern 20. [

도 5를 참조하면, 보호층(30)의 일 예로서, 제1 절연층(10)의 일면에 도금으로 금속층을 형성할 수 있다. 이 때, 회로패턴(20)이 구리를 포함하여 이루어진 경우에, 보호층(30)은 니켈 도금으로 형성될 수 있다. 니켈 도금층은 구리재질의 회로패턴(20)을 에칭하는 물질에 대하여 내식성이 있으므로, 이후의 회로패턴(20) 형성과정에서 니켈 도금층에 덮인 회로패턴(22)이 손상되는 것을 방지할 수 있다. 또한, 레이저 및 물리적 가공에 대하여 잘 견디므로 후술할 관통홀(55) 가공공정에서 매립된 회로패턴(22)이 손상되는 것도 효과적으로 방지할 수 있다. 특히, 임베디드 트레이스 구조의 미세한 회로패턴(20)은 그 두께와 폭이 매우 작으므로, 에칭 또는 가공의 작은 오차로도 크게 손상을 입을 수 있다. 따라서, 니켈 금속층과 같이 내식성과 기계적 내마모성이 우수한 보호층(30)에 의해 커버되면, 인쇄회로기판 제조의 신뢰성과 효율성이 향상될 수 있다.Referring to FIG. 5, as one example of the protective layer 30, a metal layer may be formed on one surface of the first insulating layer 10 by plating. At this time, when the circuit pattern 20 includes copper, the protective layer 30 may be formed of nickel plating. Since the nickel plating layer has corrosion resistance to the substance that etches the copper circuit pattern 20, it is possible to prevent the circuit pattern 22 covered by the nickel plating layer from being damaged in the process of forming the circuit pattern 20 thereafter. In addition, since it is resistant to laser and physical processing, it is also possible to effectively prevent the buried circuit pattern 22 from being damaged in the process of forming the through hole 55 to be described later. In particular, since the fine circuit pattern 20 of the embedded trace structure has a very small thickness and width, it can be significantly damaged by a small error in etching or machining. Therefore, when the protective layer 30 is excellent in corrosion resistance and mechanical abrasion resistance as the nickel metal layer, the reliability and efficiency of the printed circuit board manufacturing can be improved.

도 6을 참조하면, 솔더레지스트층(12)의 오프닝을 통하여 노출된 패드(24)에는 도전성 포스트(40)가 결합될 수 있다. 예를 들면, 구리재질의 포스트가 피닝(pinning) 공정을 통하여 패드(24)에 결합될 수 있다. 구리 포스트와 패드(24)의 결합을 위하여, 은 페이스트와 같은 도전성 페이스트(45)가 구리 포스트와 패드(24) 사이에 개재되도록 오프닝에 채워질 수 있다.Referring to FIG. 6, the conductive posts 40 may be coupled to the exposed pads 24 through the opening of the solder resist layer 12. For example, a copper-made post may be coupled to the pad 24 through a pinning process. A conductive paste 45 such as a silver paste may be filled in the opening such that it is sandwiched between the copper posts and the pads 24. [

관통홀(55)이 형성된 제2 절연층(50)을 형성하는 단계는, 보호층(30)을 노출시키는 관통홀(55)이 형성된 제2 절연층(50)을 제1 절연층(10)의 일면에 형성한다. 제2 절연층(50)에 관통홀(55)을 형성함으로써 전자소자(1) 등이 내부에 삽입되어 배치될 수 있는 오목한 홈 구조를 형성된다. 그리고, 관통홀(55)을 통하여 보호층(30)을 노출되게 함으로써, 후술할 보호층(30) 제거 단계 이후에 노출된 매립된 회로패턴(22)과 전자소자(1)가 전기적으로 연결될 수 있다.The step of forming the second insulating layer 50 having the through holes 55 may be performed by forming the second insulating layer 50 having the through holes 55 exposing the protective layer 30 on the first insulating layer 10, As shown in FIG. The through hole 55 is formed in the second insulating layer 50 to form a concave groove structure in which the electronic element 1 or the like can be inserted and arranged therein. By exposing the protective layer 30 through the through hole 55, the buried circuit pattern 22 exposed after the step of removing the protective layer 30, which will be described later, and the electronic device 1 can be electrically connected to each other have.

도 7 및 도 8을 참조하면, 제1 절연층(10)에 제2 절연층(50)을 적층하고, 제2 절연층(50)에 관통홀(55)을 가공할 수 있다. 예를 들면, RCC(resin coated copper)의 레진 부분을 제1 절연층(10)을 향하여 압착하여 적층함으로써 제2 절연층(50)을 형성할 수 있다. RCC는 레이저 가공이 용이하게 구성된 부재로서, 관통홀(55)이 형성될 영역의 구리 호일(52)을 에칭하고 레이저 드릴로 관통하여 제2 절연층(50)의 관통홀(55)을 형성할 수 있다. 이 때, 레이저 가공에서 보호층(30)은 가공을 멈추는 스토퍼(stopper) 역할을 할 수 있다. 예를 들면, 보호층(30)으로 사용되는 니켈 금속층은 CO2 레이저 가공에 의하여 제거되지 않으므로, CO2 레이저 가공을 멈추는 스토퍼 역할을 할 수 있다. 한편, 본 실시예에서는 RCC 적층하는 법을 제시하였으나, 제2 절연층(50)의 형성은 프리프레그(PPG)를 적층하거나 절연 수지를 도포하는 등과 같은 다양한 방법으로 이루어질 수 있다. 또한, 관통홀(55) 가공은 레이저 가공 이외에도 샌드 블라스트와 같은 물리적 가공 등 다양한 방법으로 이루어질 수 있고, 니켈 금속층은 높은 기계적 내마모성을 가지므로 기계적 가공에 대해서도 스토퍼 역할을 할 수 있다.7 and 8, a second insulating layer 50 may be laminated on the first insulating layer 10, and a through hole 55 may be formed on the second insulating layer 50. For example, the second insulating layer 50 can be formed by pressing the resin portions of RCC (resin coated copper) toward the first insulating layer 10 and laminating them. The RCC is a member easily configured for laser processing. The copper foil 52 in the region where the through hole 55 is to be formed is etched and penetrated by the laser drill to form the through hole 55 of the second insulating layer 50 . At this time, in the laser processing, the protective layer 30 can serve as a stopper for stopping the processing. For example, the nickel metal layer is used as the protective layer 30 is not removed by the CO 2 laser processing, it is possible to serve a stopper to stop the CO 2 laser processing. Meanwhile, although the method of stacking RCCs has been described in this embodiment, the formation of the second insulating layer 50 may be performed by various methods such as laminating prepregs (PPG) or applying insulating resin. In addition, the through hole 55 can be formed by various methods such as physical blasting such as sandblasting in addition to laser machining, and the nickel metal layer has a high mechanical abrasion resistance and can also serve as a stopper for mechanical machining.

보호층(30)을 제거하는 단계는, 보호층(30)을 제거하여 매립된 회로패턴(22)을 노출시킨다. 보호층(30)은 그 재질에 따라 화학적 또는 물리적 방법 중 용이한 방법에 의해 제거될 수 있다. 예를 들면, 니켈 금속층으로 이루어진 보호층(30)은 구리 재질의 회로를 식각하는 에칭액에는 내식성이 있으나, 니켈 에칭액에는 용해되어 제거될 수 있다. 이 때, 매립된 회로패턴(22)은 니켈 에칭액에는 내식성을 가지므로 손상되지 않고 보존될 수 있다.The step of removing the protective layer (30) removes the protective layer (30) to expose the embedded circuit pattern (22). The protective layer 30 may be removed by an easy chemical or physical method, depending on the material. For example, the protective layer 30 made of a nickel metal layer has corrosion resistance to an etchant for etching a copper circuit, but it can be dissolved and removed in a nickel etchant. At this time, the buried circuit pattern 22 has corrosion resistance to the nickel etchant and can be preserved without being damaged.

도 9를 참조하면, 니켈 에칭액을 이용하여 관통홀(55)을 통하여 노출된 니켈 금속층을 제거할 수 있다. 이 때, 제1 절연층(10)과 제2 절연층(50) 사이에 개재된 일부 니켈 금속층은 제거되지 않을 수 있다. Referring to FIG. 9, the nickel metal layer exposed through the through hole 55 may be removed using a nickel etchant. At this time, a part of the nickel metal layer interposed between the first insulating layer 10 and the second insulating layer 50 may not be removed.

도 10을 참조하면, 관통홀(55) 내부에 전자소자(1)가 삽입되고, 삽입된 전자소자(1)는 솔더볼 등을 통하여 매립된 회로패턴(22)과 전기적으로 연결되게 결합될 수 있다.10, the electronic element 1 is inserted into the through hole 55, and the inserted electronic element 1 can be electrically connected to the embedded circuit pattern 22 through a solder ball or the like .

도 11을 참조하면, 관통홀(55) 삽입된 전자소자(1)의 하부는 언더필(underfill)부재(65)로 채워지고, 몰딩부재(60)에 의하여 전자소자(1)가 매립될 수 있다.11, a lower portion of the electronic element 1 into which the through hole 55 is inserted is filled with an underfill member 65, and the electronic element 1 can be filled with the molding member 60 .

도 12를 참조하면, 제2 절연층(50)의 상면 일부를 제거하여 제2 절연층(50)에 매립된 도전성 포스트(40)를 노출시킬 수 있다. 예를 들면, 제2 절연층(50)의 상면을 연마시켜서 도전성 포스트(40)의 단부 면을 노출시킬 수 있다. 노출된 도전성 포스트(40)를 이용하면, POP(package on the package) 구조의 패키지에서 다른 기판과 용이하게 전기적으로 연결될 수 있다.Referring to FIG. 12, a portion of the top surface of the second insulating layer 50 may be removed to expose the conductive posts 40 embedded in the second insulating layer 50. For example, the upper surface of the second insulating layer 50 may be polished to expose the end surface of the conductive post 40. The exposed conductive posts 40 can be easily electrically connected to other substrates in a package of package (POP) structure.

인쇄회로기판 및 전자소자 패키지Printed circuit board and electronic device package

도 12를 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판은 제1 절연층(10), 제2 절연층(50), 회로패턴(20) 및 보호층(30)을 포함한다.Referring to FIG. 12, a printed circuit board according to an embodiment of the present invention includes a first insulating layer 10, a second insulating layer 50, a circuit pattern 20, and a protective layer 30.

제1 절연층(10)은 회로패턴(20)을 전기적으로 절연시킨다. 제1 절연층(10)은 수지재일 수 있다. 제1 절연층(10)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드(PI)와 같은 열가소성 수지를 포함할 수 있으며 프리프레그(PPG)나 빌드업 필름(build-up film)으로 형성될 수 있다. The first insulating layer 10 electrically isolates the circuit pattern 20. The first insulating layer 10 may be a resin material. The first insulating layer 10 may include a thermosetting resin such as an epoxy resin or a thermoplastic resin such as polyimide (PI), and may be formed of a prepreg (PPG) or a build-up film.

제1 절연층(10)의 일부로서 솔더레지스트층(12)을 추가로 형성되어, 노출된 회로패턴(20)을 커버하여 보호할 수 있다. 이 때, 다른 절연층의 회로패턴(20) 또는 외부와 전기적으로 연결될 수 있도록, 회로패턴(20)을 노출시키는 오프닝(opening)이 선택적으로 형성될 수 있다. 예를 들면, 후술할 도전성 포스트(40)가 연결될 패드(24) 또는 전자소자(1)가 결합될 매립된 회로패턴(22) 영역이 솔더레지스트층(12)의 오프닝을 통하여 노출될 수 있다.A solder resist layer 12 may be further formed as a part of the first insulating layer 10 so as to cover and protect the exposed circuit pattern 20. [ At this time, an opening for exposing the circuit pattern 20 can be selectively formed so as to be electrically connected to the circuit pattern 20 of the other insulating layer or the outside. For example, a pad 24 to be connected with a conductive post 40 to be described later or an embedded circuit pattern 22 region to which the electronic device 1 is to be coupled can be exposed through the opening of the solder resist layer 12. [

회로패턴(20)은 제1 절연층(10)에 형성된다. 회로패턴(20)은 구리 등의 금속으로 형성되며, 제1 절연층(10)의 일면, 타면 또는 내부에도 형성될 수 있다. 예를 들면, 회로패턴(20)은 제1 절연층(10)을 관통하여 제1 절연층(10)의 일면과 타면을 연결하는 비아와, 제1 절연층(10)의 일면 또는 타면에 형성되고 비아에 연결된 패드(24)를 포함할 수 있다. 특히, 제1 절연층(10)의 일면에 제1 절연층(10)의 내부로 매립된 구조의 회로패턴(20)이 형성된다. 예를 들면, 회로패턴(20)은 미세한 회로가 기판에 매립되는 임베디드 트레이스 기판(embedded trace substrate)의 회로 구조를 가질 수 있다. 임베디드 트레이스 구조의 미세한 회로패턴(20)은 추후에 결합되는 전자소자(1)의 미세한 패드(24)에도 대응이 가능하다.The circuit pattern 20 is formed in the first insulating layer 10. The circuit pattern 20 is formed of a metal such as copper and may be formed on one side, another side, or inside of the first insulation layer 10. For example, the circuit pattern 20 may be formed on one surface or the other surface of the first insulating layer 10, and may include vias that penetrate the first insulating layer 10 to connect one surface of the first insulating layer 10 to the other surface, And a pad 24 connected to the via. Particularly, a circuit pattern 20 having a structure embedded in the first insulating layer 10 is formed on one surface of the first insulating layer 10. For example, the circuit pattern 20 may have a circuit structure of an embedded trace substrate in which a fine circuit is embedded in the substrate. The fine circuit pattern 20 of the embedded trace structure can also correspond to the fine pads 24 of the electronic device 1 to be joined at a later time.

본 실시예에 따른 인쇄회로기판은 회로패턴(20)과 연결된 도전성 포스트(40)를 더 포함할 수 있다. 솔더레지스트층(12)의 오프닝을 통하여 노출된 회로패턴(20)의 패드(24)에 도전성 포스트(40)가 결합될 수 있다. 예를 들면, 구리재질의 포스트가 피닝(pinning) 공정을 통하여 패드(24)에 결합될 수 있다. 구리 포스트와 패드(24)의 결합을 위하여, 은 페이스트와 같은 도전성 페이스트(45)가 구리 포스트와 패드(24) 사이에 개재되도록 오프닝에 채워질 수 있다. 도전성 포스트(40)를 이용하면, POP(package on the package) 구조의 패키지에서 다른 기판과 용이하게 전기적으로 연결될 수 있다.The printed circuit board according to the present embodiment may further include a conductive post 40 connected to the circuit pattern 20. The conductive posts 40 can be bonded to the pads 24 of the exposed circuit patterns 20 through the opening of the solder resist layer 12. [ For example, a copper-made post may be coupled to the pad 24 through a pinning process. A conductive paste 45 such as a silver paste may be filled in the opening such that it is sandwiched between the copper posts and the pads 24. [ By using the conductive posts 40, it is possible to easily make electrical connection with another substrate in a package having a package on the package (POP) structure.

제2 절연층(50)은 회로패턴(20)을 전기적으로 절연시킨다. 제2 절연층(50)은 제1 절연층(10)과 유사한 재질로 프리프레그(PPG)나 빌드업 필름(build-up film)같은 형태로 형성되거나, 제1 절연층(10)과는 다른 재질 또는 다른 방법으로 형성될 수도 있다. 제2 절연층(50)에는 매립된 회로패턴(22)을 노출시키는 관통홀(55)이 형성된다. 관통홀(55)에는 전자소자(1)가 삽입되고, 삽입된 전자소자(1)는 매립된 회로패턴(22)과 결합될 수 있다.The second insulating layer 50 electrically isolates the circuit pattern 20. The second insulating layer 50 may be formed of a material similar to the first insulating layer 10 in the form of a prepreg PPG or a build-up film or may be formed in a form different from that of the first insulating layer 10 Or may be formed by other methods. A through hole 55 is formed in the second insulating layer 50 to expose the buried circuit pattern 22. The electronic element 1 is inserted into the through hole 55 and the inserted electronic element 1 can be combined with the embedded circuit pattern 22. [

보호층(30)은 상술한 인쇄회로기판 제조과정에서 매립된 회로패턴(22)을 덮는 형태로 임시적으로 형성되고 회로패턴(20)과 이종의 물질로 이루어진다. 회로패턴(20)과 다른 물질로 이루어진 보호층(30)은 회로패턴(20)의 패턴닝과 관련된 공정에서도 손상되지 않고 매립된 회로패턴(22)을 보호할 수 있다. 보호층(30)은 인쇄회로기판 제조과정에서 대부분이 제거되나, 일부가 제1 절연층(10)과 제2 절연층(50) 사이에 개재되는 형태로 남을 수 있다.The protective layer 30 is temporarily formed to cover the embedded circuit pattern 22 in the above-described printed circuit board manufacturing process and is made of a material different from that of the circuit pattern 20. The protective layer 30 made of a material different from the circuit pattern 20 can protect the buried circuit pattern 22 without being damaged in the process related to the patterning of the circuit pattern 20. [ The protective layer 30 is mostly removed in the process of fabricating the printed circuit board, but a part of the protective layer 30 may remain between the first insulating layer 10 and the second insulating layer 50.

구체적으로 예를 들면, 보호층(30)은 니켈 도금과 같은 금속층으로 형성될 수 있다. 니켈 도금층은 구리재질의 회로패턴(20)을 에칭하는 물질에 대하여 내식성이 있으므로, 회로패턴(20) 형성과정에서 니켈 도금층에 덮인 회로패턴(20)이 손상되는 것을 방지할 수 있다. 또한, 레이저 및 물리적 가공에 대하여 잘 견디므로 관통홀(55) 가공공정에서 매립된 회로패턴(22)이 손상되는 것도 효과적으로 방지할 수 있다. 특히, 임베디드 트레이스 구조의 미세한 회로패턴(20)은 그 두께와 폭이 매우 작으므로, 에칭 또는 가공의 작은 오차로도 크게 손상을 입을 수 있다. 따라서, 니켈 금속층과 같이 내식성과 기계적 내마모성이 우수한 보호층(30)에 의해 커버되면, 인쇄회로기판 제조의 신뢰성과 효율성이 향상될 수 있다.Specifically, for example, the protective layer 30 may be formed of a metal layer such as nickel plating. Since the nickel plating layer has corrosion resistance to the substance that etches the copper circuit pattern 20, it is possible to prevent the circuit pattern 20 covered by the nickel plating layer from being damaged in the process of forming the circuit pattern 20. In addition, since it is resistant to laser and physical processing, it is also possible to effectively prevent the circuit pattern 22 buried in the through hole 55 from being damaged. In particular, since the fine circuit pattern 20 of the embedded trace structure has a very small thickness and width, it can be significantly damaged by a small error in etching or machining. Therefore, when the protective layer 30 is excellent in corrosion resistance and mechanical abrasion resistance as the nickel metal layer, the reliability and efficiency of the printed circuit board manufacturing can be improved.

한편, 상술한 인쇄회로기판은 전자소자 패키지에 이용될 수 있다. 본 발명의 실시예에 따른 전자소자 패키지는 상술한 인쇄회로기판, 인쇄회로기판의 관통홀(55)에 배치되는 전자소자(1) 및 전자소자(1)를 매립시키는 몰딩(molding)부재(60)를 포함한다.On the other hand, the above-described printed circuit board can be used in an electronic device package. The electronic device package according to the embodiment of the present invention includes the above-described printed circuit board, the electronic device 1 disposed in the through hole 55 of the printed circuit board, and the molding member 60 ).

전자소자(1)는 IC, 능동소자 또는 수동소자 등의 전자부품으로서, 제2 절연층(50)의 관통홀(55) 내에 삽입되고 매립된다.The electronic element 1 is an electronic component such as an IC, an active element, or a passive element, and is inserted and embedded in the through hole 55 of the second insulating layer 50.

몰딩부재(60)는 전자소자(1)를 매립시키는 역할을 하며, 외부 환경 및 충격으로부터 전자소자(1)와 전자소자(1)와 연결된 매립된 회로패턴(22)을 보호할 수 있다. The molding member 60 serves to encapsulate the electronic device 1 and can protect the embedded circuit pattern 22 connected to the electronic device 1 and the electronic device 1 from external environments and impacts.

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit of the invention as set forth in the appended claims. The present invention can be variously modified and changed by those skilled in the art, and it is also within the scope of the present invention.

1: 전자소자
5: 캐리어 기판
6: 이형층
10: 제1 절연층
12: 솔더레지스트층
20: 회로패턴
22: 매립된 회로패턴
24: 패드
30: 보호층
40: 도전성 포스트
45: 도전성 페이스트
50: 제2 절연층
55: 관통홀
60: 몰딩부재
65: 언더필부재
1: Electronic device
5: Carrier substrate
6:
10: first insulating layer
12: solder resist layer
20: Circuit pattern
22: Embedded circuit pattern
24: Pad
30: Protective layer
40: Conductive post
45: conductive paste
50: second insulating layer
55: Through hole
60: Molding member
65: underfill member

Claims (14)

제1 절연층의 일면에 매립된 회로패턴을 형성하는 단계;
상기 회로패턴을 커버하도록, 상기 제1 절연층의 일면에 상기 회로패턴과 이종의 물질로 이루어진 보호층을 형성하는 단계;
상기 보호층을 노출시키는 관통홀이 형성된 제2 절연층을 상기 제1 절연층의 일면에 형성하는 단계; 및
상기 보호층을 제거하여 상기 회로패턴을 노출시키는 단계를 포함하는 인쇄회로기판 제조방법.
Forming a circuit pattern embedded in one surface of the first insulating layer;
Forming a protection layer made of a material different from the circuit pattern on one surface of the first insulation layer so as to cover the circuit pattern;
Forming a second insulating layer on one surface of the first insulating layer, the second insulating layer having a through hole exposing the protective layer; And
And removing the protective layer to expose the circuit pattern.
제1항에 있어서,
상기 보호층을 형성하는 단계는, 상기 제1 절연층의 일면에 도금으로 금속층을 형성하는 단계를 포함하고,
상기 보호층을 제거하는 단계는, 에칭으로 상기 금속층을 제거하는 단계를 포함하는 인쇄회로기판 제조방법.
The method according to claim 1,
The forming of the protective layer may include forming a metal layer by plating on one surface of the first insulating layer,
Wherein the step of removing the protective layer comprises removing the metal layer by etching.
제2항에 있어서,
상기 금속층은 니켈 도금층인 인쇄회로기판 제조방법.
3. The method of claim 2,
Wherein the metal layer is a nickel plated layer.
제1항에 있어서,
상기 제2 절연층을 형성하는 단계는,
상기 제1 절연층에 상기 제2 절연층을 적층하는 단계; 및
상기 제2 절연층에 상기 관통홀을 가공하는 단계를 포함하는 인쇄회로기판 제조방법.
The method according to claim 1,
Wherein forming the second insulating layer comprises:
Depositing the second insulating layer on the first insulating layer; And
And processing the through holes in the second insulating layer.
제4항에 있어서,
상기 관통홀을 가공 단계에서,
상기 보호층은 가공을 멈추는 스토퍼(stopper)인 인쇄회로기판 제조방법.
5. The method of claim 4,
In the processing step of the through-hole,
Wherein the protective layer is a stopper to stop processing.
제1항에 있어서,
상기 제1 절연층의 일면에 도전성 포스트를 형성하는 단계; 및
상기 제2 절연층을 적층한 후에, 상기 도전성 포스트가 노출되도록 상기 제2 절연층의 일부를 제거하는 단계를 더 포함하는 인쇄회로기판 제조방법.
The method according to claim 1,
Forming a conductive post on one surface of the first insulating layer; And
Further comprising removing a portion of the second insulating layer such that the conductive posts are exposed after the second insulating layer is laminated.
제1항에 있어서,
상기 매립된 회로패턴을 형성하는 단계는,
캐리어 기판에 상기 회로패턴을 형성하는 단계;
상기 캐리어 기판에 상기 제1 절연층을 적층하여 상기 회로패턴을 매립하는 단계;
상기 캐리어 기판을 분리하여, 상기 매립된 회로패턴을 노출시키는 단계를 포함하는 인쇄회로기판 제조방법.
The method according to claim 1,
Wherein forming the buried circuit pattern comprises:
Forming the circuit pattern on the carrier substrate;
Depositing the first insulating layer on the carrier substrate to embed the circuit pattern;
And separating the carrier substrate to expose the buried circuit pattern.
제1 절연층;
상기 제1 절연층에 매립되며, 상기 제1 절연층의 일면으로 노출된 회로패턴;
상기 제1 절연층의 일면에 적층되며, 상기 회로패턴을 노출시키는 관통홀이 형성된 제2 절연층; 및
상기 제1 절연층과 상기 제2 절연층 사이에 개재되면 상기 회로패턴과 이종의 물질로 이루어진 보호층을 포함하는 인쇄회로기판.
A first insulating layer;
A circuit pattern embedded in the first insulating layer and exposed on one surface of the first insulating layer;
A second insulating layer formed on one surface of the first insulating layer and having a through hole exposing the circuit pattern; And
And a protection layer made of a material different from that of the circuit pattern when interposed between the first insulation layer and the second insulation layer.
제8항에 있어서,
상기 보호층은 금속층을 포함하는 인쇄회로기판.
9. The method of claim 8,
Wherein the protective layer comprises a metal layer.
제9항에 있어서,
상기 금속층은 니켈 도금층을 포함하는 인쇄회로기판.
10. The method of claim 9,
Wherein the metal layer comprises a nickel plated layer.
제8항에 있어서,
상기 회로패턴과 연결된 도전성 포스트를 더 포함하는 인쇄회로기판.
9. The method of claim 8,
And a conductive post connected to the circuit pattern.
제11항에 있어서,
상기 제1 절연층은, 상기 도전성 포스트에 상응하여 오프닝(opening)이 형성된 솔더 레지스트층을 포함하는 인쇄회로기판.
12. The method of claim 11,
Wherein the first insulating layer includes a solder resist layer having an opening corresponding to the conductive posts.
제12항에 있어서,
상기 도전성 포스트와 상기 회로패턴 사이에 개재되도록, 상기 오프닝에 채워진 도전성 페이스트를 더 포함하는 인쇄회로기판.
13. The method of claim 12,
And a conductive paste filled in the opening so as to be interposed between the conductive posts and the circuit pattern.
제8항 내지 제13항 중 어느 한 항에 따른 인쇄회로기판;
상기 인쇄회로기판의 상기 관통홀에 배치되는 전자소자; 및
상기 전자소자를 매립시키는 몰딩(molding)부재를 포함하는 전자소자 패키지.
A printed circuit board according to any one of claims 8 to 13.
An electronic element disposed in the through hole of the printed circuit board; And
And a molding member for embedding the electronic device.
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