KR20170054633A

KR20170054633A - 스토리지 장치 및 그것의 동작 방법

Info

Publication number: KR20170054633A
Application number: KR1020150156933A
Authority: KR
Inventors: 윤현식; 장실완; 김재섭; 오상윤
Original assignee: 삼성전자주식회사
Priority date: 2015-11-09
Filing date: 2015-11-09
Publication date: 2017-05-18
Also published as: KR102450555B1; US10061521B2; US20170131917A1

Abstract

본 발명의 실시 예에 따른 호스트와, 상기 호스트의 메모리 버퍼를 공유하는 인터페이스로 연결된 스토리지 장치의 동작 방법은, 상기 호스트로부터 접근 명령어를 수신하는 단계, 상기 접근 명령어를 참조하여 상시 호스트가 추후에 요청할 것으로 예상되는 데이터를 예측하는 단계, 상기 예측된 데이터를 불휘발성 메모리 장치로부터 독출하여 상기 메모리 버퍼의 제 1 영역에 로드하는 단계, 및 상기 호스트로부터 상기 예측된 데이터를 상기 메모리 버퍼의 제 2 영역에 로드하도록 요청받는 경우, 상기 예측된 데이터를 상기 제 1 영역으로부터 상기 제 2 영역으로 이동하는 단계를 포함한다.

Description

스토리지 장치 및 그것의 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 스토리지 장치 및 그것의 동작 방법에 관한 것이다.

플래시 메모리 장치는 컴퓨터, 스마트폰, PDA, 디지털 카메라, 캠코더, 보이스 리코더, MP3 플레이어, 휴대용 컴퓨터(Handheld PC)와 같은 정보 기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 그러나 플래시 메모리에 데이터를 기입하기 위해서는 소거 동작이 반드시 선행되어야 하며, 기입되는 데이터의 단위보다 삭제되는 데이터의 단위가 크다는 특징이 있다. 이러한 특징은 플래시 메모리가 보조기억장치로 사용되는 경우에도 일반 하드디스크용 파일 시스템(File System)을 그대로 활용하는 것을 저해하는 요인이 된다. 더불어, 이러한 특징은 플래시 메모리로의 연속적인(Sequential) 입출력 처리가 비연속적 입출력 처리보다 효율적임을 암시한다.

플래시 메모리 기반의 대용량 스토리지 장치의 예로 솔리드 스테이트 드라이브(Solid State Drive: 이하, SSD)가 대표적이다. SSD의 폭발적인 수요 증가와 함께 그 용도는 다양하게 분화되고 있다. 예를 들면, 서버용 SSD, 클라이언트용 SSD, 데이터 센터용 SSD 등으로 용도가 세분화될 수 있다. SSD의 인터페이스는 이러한 각각의 용도에 따라 최적의 속도와 신뢰성을 제공할 수 있어야 한다. 이러한 요구를 충족하기 위해서 최적의 SSD 인터페이스로 SATA, PCIe, SAS 등이 적용되고 있다. 특히, 최근에는 PCIe 기반의 NVMe나, UFS 기반의 UME(Unified Memory Extension)가 활발히 연구되고 스토리지 장치들에 적용되고 있는 실정이다. 이들 인터페이스에서는 장치간 메모리 공유 기능을 제공하고 있다. 따라서, 이러한 메모리 자원의 공유 기법을 사용하는 스토리지의 데이터 관리 방법이 필요하게 되었다.

본 발명의 목적은 메모리 자원의 공유 기법을 적용하는 인터페이스를 채용한 시스템에서 효율적인 프리패치 기능 및 프리패치된 데이터의 관리 기능을 제공할 수 있는 스토리지 장치 및 그것의 동작 방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 호스트와, 상기 호스트의 메모리 버퍼를 공유하는 인터페이스로 연결된 스토리지 장치의 동작 방법은, 상기 호스트로부터 접근 명령어를 수신하는 단계, 상기 접근 명령어를 참조하여 상시 호스트가 추후에 요청할 것으로 예상되는 데이터를 예측하는 단계, 상기 예측된 데이터를 불휘발성 메모리 장치로부터 독출하여 상기 메모리 버퍼의 제 1 영역에 로드하는 단계, 및 상기 호스트로부터 상기 예측된 데이터를 상기 메모리 버퍼의 제 2 영역에 로드하도록 요청받는 경우, 상기 예측된 데이터를 상기 제 1 영역으로부터 상기 제 2 영역으로 이동하는 단계를 포함한다.

상기 목적을 달성하기 위한 본 발명에 따른 호스트의 메모리 버퍼를 공유하는 인터페이스로 상기 호스트와 연결된 스토리지 장치는, 복수의 불휘발성 메모리 장치, 상기 호스트와 교환되는 데이터를 버퍼링하기 위한 내부 버퍼, 그리고 상기 호스트로부터의 접근 명령어를 참조하여 상시 호스트가 추후에 요청할 것으로 예상되는 데이터를 예측하고, 상기 예측된 데이터를 상기 복수의 불휘발성 메모리 장치들 또는 상기 내부 버퍼로부터 독출하여 상기 메모리 버퍼의 소스 영역에 로드하는 스토리지 컨트롤러를 포함한다.

이상과 같은 본 발명의 실시 예에 따르면, 호스트 메모리 버퍼의 자원을 공유할 수 있는 인터페이스를 갖는 스토리지 장치의 접근 속도의 향상 및 효율적인 메모리 자원의 관리가 가능하다.

도 1은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다.
도 2는 도 1의 스토리지 컨트롤러(210)의 구성을 보여주는 블록도이다.
도 3은 본 발명의 스토리지 장치가 수행하는 예측 로드 동작을 보여주는 순서도이다.
도 4는 예측 로드 동작의 적용 여부를 결정하기 위한 추가 정보를 예시적으로 보여주는 도면이다.
도 5는 예측 로드 동작의 적용 여부를 판단하기 위한 스토리지 장치의 내부 설정의 예를 보여주는 도면이다.
도 6은 예측 로드 동작의 적용 여부를 결정하는 다른 예를 보여주는 순서도이다.
도 7은 예측 로드 동작의 적용 여부를 결정하는 또 다른 예를 보여주는 순서도이다.
도 8은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다.
도 9는 도 8의 호스트(300)와 스토리지 장치(400) 간의 접근 요청 및 응답 관계를 예시적으로 보여주는 도면이다.
도 10은 도 8의 호스트(300)와 스토리지 장치(400) 간의 접근 요청 및 응답 관계의 다른 예를 보여주는 도면이다.
도 11은 도 8의 호스트(300)와 스토리지 장치(400) 간의 예측 로드된 데이터에 대한 리다이렉션(Redirection)의 다른 예를 보여주는 도면이다.
도 12는 도 8의 호스트(300)와 스토리지 장치(400) 사이에 발생하는 리다이렉션의 다른 예를 보여주는 도면이다.
도 13은 도 1 또는 도 8에서 설명된 불휘발성 메모리의 구성을 예시적으로 보여주는 블록도이다.
도 14는 도 13의 메모리 셀 어레이에 포함된 메모리 블록들 중 제 1 메모리 블록의 예를 보여주는 회로도이다.
도 15는 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 17은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 플래시 메모리 장치를 사용하는 솔리드 스테이트 드라이브가 본 발명의 특징 및 기능을 설명하기 위한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 1은 본 발명의 실시 예에 따른 사용자 장치를 간략히 보여주는 블록도이다. 도 1을 참조하면, 사용자 장치는 호스트(100)와 스토리지 장치(200)를 포함한다. 호스트(100)는, 예를 들면, 클라이언트(Client)로부터의 요청된 데이터를 독출하기 위해 스토리지 장치(200)를 접근할 것이다. 이때, 스토리지 장치(200)는 호스트(100)의 개입없이 호스트(100)가 요청할 데이터를 예측하고, 예측된 데이터를 호스트(100)의 호스트 메모리 버퍼(120)에 로드할 수 있다. 좀 더 자세히 설명하면 다음과 같다.

호스트(100)는 스토리지 장치(200)에 데이터를 기입하거나, 스토리지 장치(200)에 저장된 데이터를 읽어낸다. 호스트(100)는 스토리지 장치(200)에 데이터를 기입하기 위해 명령어/어드레스를 제공할 것이다. 그리고 호스트(100)는 명령어 /어드레스 이외에도 다양한 추가 정보들을 스토리지 장치(200)에 제공할 수 있다. 특히, 호스트(100)는 스토리지 장치(200)에 의해서 예측된 데이터를 로드하는 호스트 메모리 버퍼(120)를 포함한다. 호스트 메모리 버퍼(120)에는 호스트(100)가 아직 요청하지 않은 데이터가 스토리지 장치(200)에 의해서 로드될 수 있다.

호스트(100)는 프로세싱 유닛(110), 호스트 메모리 버퍼(120), 인터페이스 회로(130)를 포함할 수 있다. 호스트 메모리 버퍼(120)에는 응용 프로그램, 파일 시스템, 장치 드라이버 등이 로드될 수 있다. 이 밖에도 호스트 메모리 버퍼(120)에는 호스트(100)에서 구동되는 다양한 소프트웨어나 데이터가 로드될 수 있다.

프로세싱 유닛(110)은 호스트 메모리 버퍼(120)에 로드된 다양한 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버)를 실행한다. 프로세싱 유닛(110)은 운영 체제(OS), 응용 프로그램들(Application Program)을 실행할 수 있다. 프로세싱 유닛(110)은 동종 멀티-코어 프로세서(Homogeneous Multi-Core Processor) 또는 이종 멀티-코어 프로세서(Heterogeneous Multi-Core Processor)로 제공될 수도 있을 것이다.

호스트 메모리 버퍼(120)에는 프로세싱 유닛(110)에서 처리할 응용 프로그램이나 데이터들이 로드될 수 있다. 그리고 호스트 메모리 버퍼(120)는 상술한 스토리지 장치(200)에 의해서 주도되는 예측 로드 동작(Speculative load operation)을 지원하기 위한 스토리지 로드 영역(125)을 포함할 수 있다.

인터페이스 회로(130)는 호스트(100)와 스토리지 장치(200) 사이에서 물리적 연결을 제공한다. 즉, 인터페이스 회로(130)는 호스트(100)에서 발행하는 다양한 접근 요청에 대응하는 명령어, 어드레스, 데이터 등을 스토리지 장치(200)와의 인터페이싱 방식으로 변환한다. 인터페이스 회로(130)의 프로토콜로는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), UFS(Universal Flash Storage) 중 적어도 어느 하나일 수 있다. 하지만, 인터페이스 회로(130)는 바람직하게는 스토리지 장치(200)의 버퍼 기능을 호스트 메모리 버퍼(120)가 지원할 수 있는 인터페이싱 방식일 수 있다. 즉, 인터페이스 회로(130)는 호스트(100)의 메모리 자원과 스토리지 장치(200)의 메모리 자원을 상호 공유하기 위한 인터페이싱 방식일 수 있다. 예를 들면, 호스트(100)는 호스트 메모리 버퍼(120)와 스토리지 장치(200)의 내부 버퍼(220)를 하나의 메모리 맵으로 관리할 수 있다. 그리고 이때 호스트(100)는 내부 버퍼(220)를 블록 접근 방식이 아니라 호스트 메모리 버퍼(120)와 같이 바이트 접근 방식으로 접근할 수도 있을 것이다.

스토리지 장치(200)는 호스트(100)로부터 제공되는 명령어(CMD)에 응답하여 불휘발성 메모리 장치들(230, 240, 250)에 접근하거나, 호스트(100)에 의해서 요청된 다양한 동작을 수행할 수 있다. 스토리지 장치(200)는 특히, 호스트(100)에서 제공되는 명령어/어드레스 또는 다양한 추가 정보들을 참조하여 호스트 메모리 버퍼(120)로의 예측 로드 동작을 수행할 수 있다. 또한, 스토리지 장치(200)는 호스트(100)로부터의 논리 어드레스나 내부 설정 정보를 참조하여 호스트 메모리 버퍼(120)로의 예측 로드 동작(Speculative load operation)을 수행할 수 있다. 예측 로드 동작은 호스트(100)가 지시한 동작이 아니라, 스토리지 장치(200)가 판단해서 수행하는 호스트 메모리 버퍼(120)로의 프리패치 동작이다.

상술한 방식의 예측 로드 동작을 수행하기 위해 스토리지 장치(200)는, 스토리지 컨트롤러(210), 내부 버퍼(220), 그리고 복수의 불휘발성 메모리 장치(230, 240, 250)를 포함할 수 있다.

스토리지 컨트롤러(210)는 호스트(100)와 스토리지 장치(200) 사이에서 인터페이싱을 제공한다. 스토리지 컨트롤러(210)는 호스트(100)에 의해서 요청되지 않은 데이터를 호스트(100)의 호스트 메모리 버퍼(120)에 로드하는 예측 로드 동작을 수행할 수 있다. 스토리지 컨트롤러(210)는 호스트(100)로부터 제공되는 명령어/어드레스, 추가 정보 또는 내부 설정을 참조하여 호스트(100)가 추후 요청할 것으로 예측되는 데이터를 불휘발성 메모리 장치(230, 240, 250)로부터 읽어온다. 스토리지 컨트롤러(210)는 읽혀진 데이터를 호스트(100)가 요청하지 않더라도 호스트 메모리 버퍼(120)에 로드할 수 있다. 이러한 기능이 가능한 이유는, 스토리지 컨트롤러(210)가 호스트 메모리 버퍼(120)에 대해서는 마스터로 동작할 수 있기 때문이다.

여기서, 스토리지 컨트롤러(210)가 수행하는 예측 로드 동작은 호스트(100)로부터 제공되는 추가 정보(예를 들면, 네임 스페이스, 명령어 ID, 데이터 태그, 태스크 ID, 프로세스 ID)를 참조하여 수행될 수 있다. 그리고 예측 로드 동작은 스토리지 장치(200)에 설정된 인터리빙 시퀀스를 참조하여 호스트(100)가 요청한 데이터에 연속될 데이터를 예측함으로써 수행될 수 있다. 더불어, 호스트(100)로부터의 논리 주소가 연속적인 주소로 제공되는 경우, 스토리지 컨트롤러(120)는 추후에 호스트가 요청할 것으로 예상되는 연속될 데이터를 논리 주소를 기반으로 예측하여 호스트 메모리 버퍼(120)에 로드할 수 있을 것이다. 스토리지 컨트롤러(210)의 좀더 구체적인 동작은 후술하는 도면들에서 상세히 설명될 것이다.

이상의 본 발명의 실시 예에 따르면, 스토리지 장치(200)는 호스트(100)로부의 명령어/어드레스, 추가 정보, 내부 설정 정보 등을 참조하여 호스트(100)가 요청할 것으로 예상되는 데이터를 미리 호스트 메모리 버퍼(120)에 로드할 수 있다.

도 2는 도 1에 도시된 스토리지 컨트롤러(210)의 구성을 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 스토리지 컨트롤러(210)는 중앙처리장치(211), 호스트 인터페이스(213), 버퍼 매니저(215) 및 플래시 인터페이스(217)를 포함한다. 스토리지 컨트롤러(210)는 호스트(100)로부터의 명령어/어드레스 또는 추가 정보를 바탕으로 호스트 메모리 버퍼(120)로의 예측 로드 동작을 수행할 수 있다. 더불어, 스토리지 컨트롤러(210)는 호스트(100)로부터의 요청과 스토리지 장치(200)의 내부 설정 정보를 참조하여 호스트 메모리 버퍼(120)로의 예측 로드 동작을 수행할 수 있다.

중앙처리장치(211)는 불휘발성 메모리 장치들(230, 240, 250)에 대한 읽기/쓰기 동작에 필요한 다양한 제어 정보를 호스트 인터페이스(213) 및 플래시 인터페이스(217)의 레지스터들에 전달한다. 중앙처리장치(211)는 스토리지 컨트롤러(210)의 다양한 제어 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 예를 들면, 중앙처리장치(211)는 불휘발성 메모리 장치들(230, 240, 250)을 관리하기 위한 가비지 컬렉션(Garbage collection)이나, 주소 맵핑, 웨어 레벨링 등을 수행하기 위한 플래시 변환 계층(FTL)을 실행할 수 있다.

중앙처리장치(211)는 특히, 호스트 메모리 버퍼(120)로의 예측 로드 동작을 수행하기 위한 알고리즘을 실행할 수 있다. 예측 로드 동작을 위한 알고리즘은 스토리지 장치(200)에 구비되는 롬(ROM)이나 불휘발성 메모리 장치들(230, 240, 250)에 저장될 수 있다. 그리고 부팅시에 내부 버퍼(220)에 로드되고, 중앙처리장치(211)에 의해서 실행될 것이다.

호스트 인터페이스(213)는 호스트(100)와의 통신을 수행할 수 있다. 예를 들면, 호스트 인터페이스(213)는 호스트(100)와의 통신 채널을 제공한다. 특히, 호스트 인터페이스(213)는 스토리지 장치(200)에 의한 예측 로드 동작을 수행할 수 있는 프로토콜을 제공할 것이다. 더불어, 호스트 인터페이스(213)는 호스트(100)와 스토리지 장치(200)와의 물리적 연결을 제공한다. 즉, 호스트 인터페이스(213)는 호스트(100)의 버스 포맷(Bus format)에 대응하여 스토리지 장치(200)와의 인터페이싱을 제공한다. 호스트(100)의 버스 포맷은 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), UFS(Universal Flash Storage) 중 적어도 하나로 구성될 수 있다.

버퍼 매니저(215)는 내부 버퍼(220, 도 1 참조)의 읽기 및 쓰기 동작들을 제어한다. 예를 들면, 버퍼 매니저(215)는 쓰기 데이터(Write data)나 읽기 데이터(Read data)를 내부 버퍼(220)에 일시 저장한다.

플래시 인터페이스(217)는 플래시 메모리 장치(230, 240, 250)와 데이터를 교환한다. 플래시 인터페이스(217)는 내부 버퍼(220)로부터 전달되는 데이터를 각각의 메모리 채널들(CH1, CH2,…, CHn)을 경유하여 플래시 메모리 장치(230, 240, 250)에 기입한다. 그리고 메모리 채널을 통하여 제공되는 불휘발성 메모리 장치(230, 240, 250)로부터의 읽기 데이터(Read data)는 플래시 인터페이스(217)에 의해서 취합된다. 취합된 데이터는 이후 내부 버퍼(220)에 저장될 것이다.

이상의 구조를 통해서 스토리지 컨트롤러(210)는 호스트(100)의 데이터 요청에 응답하여 추후에 호스트(100)가 요청할 데이터를 예측할 수 있다. 그리고 예측된 데이터를 호스트(100)의 호스트 메모리 버퍼(120)에 로드할 수 있다. 더불어, 스토리지 컨트롤러(210)는 호스트(100)로부터 예측 로드 동작에 의해서 호스트 메모리 버퍼(120)에 로드된 데이터를 요청받으면, 다양한 방식으로 호스트(100)가 요청한 위치로 로드된 데이터를 이동시킬 수 있다.

도 3은 본 발명의 스토리지 장치가 수행하는 예측 로드 동작을 간략히 보여주는 순서도이다. 도 3을 참조하면, 스토리지 장치(200)는 호스트(100)로부터 읽기 요청을 수신하면, 호스트(100)가 요청하게 될 데이터를 예측하고, 예측된 데이터를 호스트(100)의 호스트 메모리 버퍼(120)에 로드한다.

S110 단계에서, 스토리지 장치(200)는 호스트(100)로부터의 읽기 요청을 수신한다. 호스트(100)는 불휘발성 메모리 장치(230, 240, 250)에 저장된 데이터를 읽기 위한 명령어/어드레스를 스토리지 장치(200)에 제공할 것이다. 더불어, 호스트(100)의 인터페이스 프로토콜에 따라 호스트(100)는 명령어/어드레스 등을 전송하는 패킷에 네임 스페이스(Namespace), 데이터 태그(Data Tag), 태스크 ID, 프로세스 ID 등을 추가하여 전달할 수 있을 것이다. 이하에서는 이러한 정보를 추가 정보라 칭하기로 한다.

S120 단계에서, 스토리지 장치(200)는 호스트(100)가 요청한 데이터를 불휘발성 메모리 장치(230, 240, 250)로부터 독출하여 호스트(100)로 전달할 것이다. 더불어, 스토리지 장치(200)는 호스트가 요청한 데이터 독출 동작과는 별개로 예측 로드 동작을 수행할 지의 여부를 판단할 것이다. 예를 들면, 스토리지 장치(200)는 호스트(100)가 제공한 명령어/어드레스를 참조하여 호스트(100)가 추후에 요청할 데이터를 호스트 메모리 버퍼(120)에 로드할지 판단할 것이다. 즉, 현재 호스트(100)가 읽기 요청한 데이터의 패턴이 연속인지 또는 랜덤인지를 판단하여 예측 로드 동작의 실행 여부를 판단할 수 있다. 호스트(100)에서 요청된 데이터의 논리 어드레스가 랜덤 패턴인 경우에는, 스토리지 장치(200)는 예측 로드 동작을 수행하지 않을 것이다. 반면, 호스트(100)가 요청한 데이터의 패턴이 연속 패턴(Sequential Pattern)인 경우에는, 스토리지 장치(200)는 현재 요청된 논리 어드레스에 후속되는 논리 어드레스의 데이터를 호스트 메모리 버퍼(120)에 로드할 수 있을 것이다.

더불어, 데이터의 패턴뿐 아니라 특정 논리 어드레스에 대응하는 데이터가 빈번하게 업데이트되는 핫 데이터(Hot data)인지의 여부를 참조하여 예측 로드 동작의 실행 여부가 결정될 수도 있을 것이다. 또는, 스토리지 장치(200)는 호스트(100)에서 전달되는 추가 정보를 참조하여 예측 로드 동작의 실행 여부를 결정할 수 있다. 즉, 호스트(100)로부터 읽기 요청시 제공되는 명령어에 포함되는 추가 정보(네임 스페이스, 데이터 태그, 태스크 ID, 프로세스 ID 등)를 참조하여 예측 로드 동작을 결정할 수 있다. 이러한 추가 정보들은 스토리지 장치(200)에서 테이블이나 데이터 베이스 형태로 축적되고, 축적된 정보들에 기반하여 특정 태스크나 프로세스, 특정 데이터 태그를 가진 명령어에 대해서는 예측 로드 동작을 적용할 수 있을 것이다. 더불어, 스토리지 장치(200)의 내부 설정, 예를 들면, 복수의 불휘발성 메모리 장치들(230, 240, 250)에 대해 실행되는 인터리빙 시퀀스를 참조하여 예측 로드 동작의 적용 여부가 결정될 수도 있다.

S130 단계에서, 예측 로드 동작의 적용 여부에 대한 결정에 따라 동작 분기가 이루어진다. 예측 로드 동작의 적용이 결정되면(Yes 방향), 절차는 S140으로 이동한다. 반면, 예측 로드 동작의 적용이 불필요한 것으로 결정되면(No 방향), 현재수신된 읽기 요청에 대한 예측 로드 동작은 종료된다.

S140 단계에서, 예측 로드 동작을 위한 예측된 데이터에 대한 읽기가 수행된다. 예를 들면, 스토리지 장치(200)는 S110 단계에서 읽기 요청된 데이터에 연속되어 요청될 것으로 예측된 데이터를 불휘발성 메모리 장치들(230, 240, 250)로부터 독출할 것이다. 여기서, 예측 로드 동작을 위해 독출하는 데이터가 불휘발성 메모리 장치들(230, 240, 250)에 저장된 데이터인 것으로 설명하였으나 본 발명은 여기에만 국한되지 않는다. 예측 로드 동작의 대상이 되는 데이터는 불휘발성 메모리 장치들(230, 240, 250)뿐만 아니라 내부 버퍼(220)에 캐시된 데이터일 수도 있음은 잘 이해될 것이다.

S150 단계에서, 스토리지 장치(200)는 예측 로드 동작을 위해 독출된 데이터를 호스트 메모리 버퍼(120)의 스토리지 로드 영역(125)에 저장할 것이다. 이때, 인터페이스 프로토콜 레벨에서는 스토리지 장치(200)가 호스트 메모리 버퍼(120)에 대해서 마스터의 권한을 가지고 데이터를 기입할 것이다.

이상에서는 본 발명의 예측 로드 동작의 절차들이 간략히 설명되었다. 예측 로드 동작을 위해서 스토리지 장치(200)는 호스트(100)로부터 제공되는 명령어/어드레스 또는 다양한 추가 정보를 참조할 수 있다. 더불어, 예측 로드 동작의 적용 여부를 결정하기 위해 스토리지 장치(200)는 스토리지 장치(200)의 내부 설정 정보를 참조할 수 있다. 이후에 설명되겠지만, 예측 로드 동작이 완료된 이후에는 스토리지 장치(200)는 예측 로드 동작에 의해서 호스트 메모리 버퍼(120)에 로드된 데이터를 호스트(100)가 요청하는 경우에 어드레스의 변환 또는 데이터 이동을 수행할 수 있다. 따라서, 호스트(100)가 예측 로드된 데이터를 호스트 메모리 버퍼(120)에서 접근할 수 있을 것이다.

도 4는 예측 로드 동작의 적용 여부를 결정하기 위한 추가 정보를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 호스트(100)가 스토리지 장치(200)에 읽기 요청을 패킷 형태로 제공할 수 있다. 그리고 본 발명의 추가 정보들은 패킷의 헤더(150)에 포함될 수 있다. 하지만, 추가 정보는 헤더(150)가 아닌 페이로드(160)에 포함될 수도 있음은 잘 이해될 것이다.

호스트(100)는 읽기 명령어를 스토리지 장치(200)에 전달하기 위해 트랜잭션 계층에서 패킷을 구성할 것이다. 패킷의 헤더(150)에는 다양한 제어 정보들이 포함될 수 있다. 그리고 헤더(150)에는 본 발명의 예측 로드 동작의 적용 여부를 결정하기 위한 추가 정보들(151, 152, 153, 154, 155)이 포함될 수 있다. 네임 스페이스(151)는 인터페이스 상에서 읽기 명령어의 요청을 이슈(Issue)한 주체를 나타낼 수 있다. 예를 들면, 네임 스페이스(151)는 복수의 프로세싱 유닛들 중 어느 하나이거나, 인터럽트 컨트롤러, GPU를 지시할 수 있다. 데이터 태그(152)는 요청된 데이터를 관리하기 위한 호스트(100)가 부여한 태그 정보가 포함될 수 있다. 태스크 ID(153)는 읽기 요청을 발행하는 호스트(100)에서 실행중인 태스크 정보를 포함할 것이다. 그리고 프로세스 ID(154)는 읽기 요청을 발행하는 호스트(100)의 프로세스의 식별 정보를 포함할 것이다. 이밖에 읽기 명령어를 발행한 호스트(100)의 다양한 추가 정보들(155)이 추가될 수 있다.

상술한 추가 정보들(151, 152, 153, 154, 155)을 참조하여 특정 태스크나 프로세스, 또는 쓰레드(Thread) 등에서는 예측 로드 동작을 실행하면 시스템 효율을 높일 수 있을 것이다.

도 5는 예측 로드 동작의 적용 여부를 판단하기 위한 스토리지 장치의 내부 설정의 예를 보여주는 도면이다. 도 5를 참조하면, 어느 하나의 채널에 연결되는 불휘발성 메모리 장치들(231, 232, 233, 234)의 인터리빙 순서를 보여준다.

인터리빙을 위한 불휘발성 메모리 장치들(231, 232, 233, 234)의 선택 순서가 (NVM_10 → NVM_11 → NVM_12 → NVM_13 → NVM_10 → …)의 루프인 것으로 가정하기로 한다. 이때, 호스트(100)에서 읽기 요청된 데이터가 불휘발성 메모리 장치(231, NVM_10)의 메모리 블록(BLK1)인 경우, 추후에 요청이 예상되는 데이터는 불휘발성 메모리 장치들(232, 233, 234) 각각의 메모리 블록(BLK1)에 대응하는 데이터일 수 있다. 따라서, 스토리지 장치(200)는 불휘발성 메모리 장치들(232, 233, 234) 각각의 메모리 블록(BLK1)에 저장된 데이터를 호스트 메모리 버퍼(120)에 로드할 수 있을 것이다. 이러한 예측 로드 동작은 호스트(100)의 읽기 요청된 데이터 패턴이 연속 패턴일 때에만 적용할 수도 있다.

도 6은 예측 로드 동작의 적용 여부를 결정하는 다른 예를 보여주는 순서도이다. 도 6을 참조하면, 호스트(100)로부터의 읽기 요청이 제공되면, 스토리지 장치(200)는 예측 로드 동작의 적용 여부를 결정하기 위한 읽기 요청의 패턴을 판단하는 절차를 진행할 것이다.

S121 단계에서, 스토리지 장치(200)는 읽기 요청된 논리 어드레스(Logical address)가 이전에 읽기 요청된 데이터의 논리 어드레스와 연속적인지 체크할 것이다. 이전에 읽기 요청된 데이터의 논리 어드레스와 현재 읽기 요청된 데이터의 논리 어드레스가 연속적인 것으로 판단되면, 연속 패턴에 대응할 것이다. 반면, 이전에 읽기 요청된 데이터의 논리 어드레스와 현재 읽기 요청된 데이터의 논리 어드레스가 비연속적인 것으로 판단되면, 랜덤 패턴으로 판단될 수 있다.

S123 단계에서, 읽기 요청된 데이터의 패턴에 따라 동작 분기가 이루어진다. 데이터의 패턴이 연속(Sequential)으로 판단되면(Yes 방향), 절차는 S125 단계로 이동한다. 반면, 데이터의 패턴이 연속(Sequential)이 아닌 랜덤으로 판단되면(No 방향), 절차는 S127 단계로 이동한다.

S125 단계에서, 스토리지 장치(200)는 현재 논리 어드레스에 연속하는 논리 어드레스를 갖는 데이터를 불휘발성 메모리 장치들(230, 240, 250)로부터 독출하여 호스트 메모리 버퍼(120)에 기입하기 위해 예측 로드 동작의 실행을 결정할 것이다.

S127 단계에서, 스토리지 장치(200)는 예측 로드 동작의 중지를 결정할 것이다. 그리고 절차는 S130 단계로 이동할 것이다.

이상에서는 읽기 요청되는 데이터의 패턴이 논리 어드레스를 근거로 판단되고, 판단된 데이터의 패턴에 따라 예측 로드 동작의 실행 여부가 결정되는 예가 설명되었다.

도 7은 예측 로드 동작의 적용 여부를 결정하는 또 다른 예를 보여주는 순서도이다. 도 7을 참조하면, 호스트(100)로부터의 읽기 요청이 제공되면, 스토리지 장치(200)는 예측 로드 동작의 적용 여부를 결정하기 위한 데이터 속성(Hot, Cold)을 판단하는 절차를 진행할 것이다.

S122 단계에서, 스토리지 장치(200)는 접근 요청된 데이터의 속성을 판단하기 위한 연산을 수행할 것이다. 예를 들면, 스토리지 장치(200)는 호스트(100)로부터 읽기 요청된 데이터가 기준 시간 동안 특정 횟수 이상의 접근 요청이 발생한 데이터인지 판단할 수 있다. 즉, 동일한 논리 어드레스에 대응하는 데이터가 특정 횟수 이상 업데이트되거나 읽기 요청되는 경우, 그 데이터는 핫 데이터(Hot data)로 지정될 수 있다. 반면, 현재 호스트(100)로부터 요청된 데이터의 접근 횟수가 기준 시간 이내에 특정 횟수보다 작은 경우이거나, 이전에 접근 요청된 데이터와 동일한 논리 어드레스를 갖지 않는 경우에는 콜드 데이터(Cold data)로 판단할 수 있다. 여기서, 데이터의 속성의 예로 핫 데이터와 콜드 데이터를 설명하였으나, 이러한 속성은 예시일뿐이다. 즉, 다양한 데이터 속성에 대한 판단과 그에 따른 예측 로드 동작의 실시 여부가 결정될 수 있음은 잘 이해될 것이다.

S124 단계에서, 데이터 속성의 판단 결과에 따른 동작 분기가 발생한다. 만일, S122 단계에서 검출한 데이터 속성이 핫 데이터(Hot data)인 경우, 절차는 S126 단계로 이동할 것이다. 반면, S122 단계에서 검출한 데이터 속성이 콜드 데이터(Cold data)인 경우, 절차는 S128 단계로 이동할 것이다.

S126 단계에서, 스토리지 장치(200)는 현재 읽기 요청된 논리 어드레스에 대응하는 가장 최근에 업데이트된 데이터를 불휘발성 메모리 장치들(230, 240, 250)이나 내부 버퍼(220)로부터 호스트 메모리 버퍼(120)로 이동시키기 위한 예측 로드 동작의 실행을 결정할 것이다. 예측 로드 동작의 실행이 완료된 이후에 호스트(100)가 호스트 메모리 버퍼(120)에 로드된 데이터를 요청하는 경우, 스토리지 장치(200)는 어드레스 변환이나 호스트 메모리 버퍼(120) 내에서의 데이터 이동을 수행하여 요청된 데이터를 신속히 제공할 수 있다.

S128 단계에서, 스토리지 장치(200)는 예측 로드 동작의 중지를 결정할 것이다. 콜드 데이터에 대해서는 호스트(100)가 추후에 접근 요청할 가능성이 낮을 것으로 판단할 수 있기 때문이다. 이어서, 절차는 도 3의 S130 단계로 이동할 것이다.

이상에서는 접근 요청되는 데이터의 속성을 참조하여 예측 로드 동작의 실행 여부를 판단하는 방법이 설명되었다. 예시로서, 접근 요청되는 데이터의 속성이 핫 데이터인지 또는 콜드 데이터인지의 여부에 따라 예측 로드 동작의 실행 여부가 결정되었다. 하지만, 데이터의 속성으로 핫 데이터/콜드 데이터에만 국한되지 않는다. 다양한 데이터의 속성을 참조하여 예측 로드 동작의 실행 여부가 결정될 수 있음은 잘 이해될 것이다.

도 8은 본 발명의 실시 예에 따른 사용자 장치를 간략히 보여주는 블록도이다. 도 8을 참조하면, 사용자 장치는 호스트(300)와 스토리지 장치(400)를 포함한다. 호스트(300)에는 스토리지 장치(400)의 예측 로드 동작에 따라 데이터가 로드되는 호스트 메모리 버퍼(320)를 포함한다. 호스트(300)가 호스트 메모리 버퍼(320)에 예측 로드된 데이터를 요청하는 경우가 발생할 수 있다. 이때, 스토리지 장치(400)는 요청된 데이터를 호스트 메모리 버퍼(320)에 저장되었음을 호스트(300)에게 알려주거나 데이터를 호스트(300)가 지정한 버퍼 영역으로 이동시킬 수 있다. 여기서, 프로세싱 유닛(310), 불휘발성 메모리 장치들(430, 440, 450), 내부 버퍼(420)는 도 1에서 설명된 프로세싱 유닛(110), 불휘발성 메모리 장치들(230, 240, 250), 그리고 내부 버퍼(220)와 실질적으로 동일하다. 따라서, 이것들에 대한 구체적인 동작이나 기능에 대한 설명은 생략하기로 한다.

호스트(300)는 읽기 요청이 발생한 데이터를 스토리지 장치(400)에 요청한다. 이때, 호스트(300)는 스토리지 장치(400)에 요청한 데이터를 호스트 메모리 버퍼(320)의 제 1 영역(322)에 저장하도록 명령어를 전달할 것이다. 그러면, 스토리지 장치(400)는 호스트(300)가 요청한 데이터를 불휘발성 메모리 장치들(430, 440, 450)로부터 독출하여 호스트 메모리 버퍼(320)의 제 1 영역(322)에 기입할 것이다. 하지만, 호스트(300)가 요청한 데이터가 이미 예측 로드 동작(Speculative load operation)에 따라 호스트 메모리 버퍼(320)의 제 2 영역(324)에 존재할 수 있다. 이 경우, 스토리지 장치(400)는 호스트(300)의 읽기 요청에 응답하여 요청된 데이터의 호스트 메모리 버퍼(320) 상에서의 이동이나 어드레스 교환을 수행할 수 있다.

스토리지 장치(400)는 앞서 도 1 내지 도 7을 통해서 설명된 예측 로드 동작을 수행할 수 있다. 더불어, 스토리지 장치(400)는 호스트 메모리 버퍼(320)의 제 2 영역(324)에 로드된 데이터(D)에 대한 읽기 요청을 받으면, 먼저 요청된 데이터가 호스트 메모리 버퍼(320)에 존재하는지를 검출할 것이다. 만일, 요청된 데이터가 제 2 영역(324)에 로드된 데이터(D)에 해당하는 것으로 판단되면, 스토리지 컨트롤러(410)는 호스트(300)에 예측 로드된 데이터(D)의 어드레스를 알려 주거나, 직접 데이터를 이동할 수 있다. 더불어, 스토리지 컨트롤러(410)는 호스트 메모리 버퍼(320)에서 데이터(D)의 어드레스를 호스트(300)가 요청한 주소로 변경할 수도 있을 것이다. 이러한 동작들은 후술하는 도면들에서 상세히 설명될 것이다.

이상의 본 발명의 실시 예에 따르면, 스토리지 장치(400)는 호스트(300)가 요청한 데이터가 호스트 메모리 버퍼(320)에 존재하는 경우, 다양한 방식으로 호스트 메모리 버퍼(320) 상에서 요청된 데이터를 리다이렉션(Redirection)할 수 있다. 예를 들면, 스토리지 장치(400)가 호스트(300)에 예측 로드된 데이터의 어드레스를 전송하면, 호스트(300)가 제 2 영역(324)으로부터 제 1 영역(322)으로 데이터를 이동시킬 수 있다. 다른 예로서, 스토리지 장치(400)가 예측 로드된 데이터를 제 2 영역(320)으로부터 제 1 영역(322)으로 이동시킬 수 있다. 다른 예로서, 스토리지 장치(400)가 호스트 메모리 버퍼(320)의 메모리 어드레스 정보(예를 들면, Physical Region Descriptor)를 변경할 수도 있다.

도 9는 도 8의 호스트(300)와 스토리지 장치(400) 간의 접근 요청 및 응답 관계를 예시적으로 보여주는 도면이다. 도 9를 참조하면, 예측 로드된 데이터를 호스트(300)가 스토리지 장치(400)에 요청할 것이다. 그러면 스토리지 장치(400)는 호스트(300)에게 예측 로드된 데이터의 어드레스 정보를 제공할 것이다. 호스트(300)는 스토리지 장치(400)로부터 제공된 어드레스를 참조하여 호스트 메모리 버퍼(320) 상의 제 2 영역(324)에 로드된 데이터를 제 1 영역(322)으로 이동시킬 수 있다. 좀더 자세히 설명하면 다음과 같다. 우선, 호스트 메모리 버퍼(320)의 제 2 영역(324)에 스토리지 장치(400)의 예측 로드 동작에 따라 예측 로드 데이터(D)가 저장된 상태라 가정한다.

S11 단계에서, 호스트(300)는 스토리지 장치(400)에 데이터(D)를 독출하여 호스트 메모리 버퍼(320)의 제 1 영역(322)에 로드하도록 요청한다. 이러한 데이터 요청을 위한 명령어 시퀀스(REQ_CMD)로 호스트(300)는 명령어 ID(341), 소스 어드레스(342), 타깃 어드레스(343)를 전달할 수 있다. 명령어 ID(341)는 스토리지 장치(400)와의 인터페이스 프로토콜 상에서 규정된 읽기 명령어나 쓰기 명령어 등일 수 있다. 그리고 소스 어드레스(342)는 스토리지 장치(400)에 요청한 데이터(D)의 논리 어드레스일 수 있다. 타깃 어드레스(343)는 소스 어드레스(342)로부터 독출된 데이터가 로드될 호스트 메모리 버퍼(320)상의 어드레스이다.

S12 단계에서, 스토리지 장치(400)는 호스트(300)가 제공한 소스 어드레스(342)의 데이터가 예측 로드된 데이터(D)와 일치하는지 논리 어드레스(LBA)를 사용한 캐시 체크를 수행할 것이다. 이하에서는, 호스트 메모리 버퍼(320)의 제 2 영역(324)에 예측 로드 동작에 따라 호스트(300)가 요청한 데이터(D)가 존재하는 것(즉, 캐시 히트)으로 가정하기로 한다.

S13 단계에서, 스토리지 장치(400)는 호스트(300)가 요청한 데이터가 호스트 메모리 버퍼(320) 상에 존재하며, 어드레스 리다이렉션(Address Redirection)이 필요함을 알려준다. 예를 들면, 스토리지 장치(400)는 호스트(300)로부터 받은 명령어 시퀀스(441. 442, 443)에 리다이렉션 옵션(RD, 444)에 대응하는 필드를 추가하여 호스트(300)에 응답 신호(RES)를 전송할 수 있다.

S14 단계에서, 호스트(300)는 스토리지 장치(400)에 리다이렉션을 위한 어드레스(RD_ADD, 352)를 요청할 것이다. 호스트(300)는 요청 명령어(351)와 리다이렉션 어드레스(352) 정보를 전송할 수 있다.

S15 단계에서, 스토리지 장치(400)는 예측 로드 동작에 따라 호스트 메모리 버퍼(320)의 제 2 영역(324)에 로드된 데이터(D)의 어드레스(ADD_B, 453)를 호스트(300)에 전달할 것이다.

S16 단계에서, 호스트(300)는 호스트 메모리 버퍼(320) 상에서 예측 로드된 데이터(D)를 제 2 영역(324)으로부터 호스트(300)가 타깃 어드레스(343)로 요청한 제 1 영역(322)으로 이동 또는 카피할 것이다.

이상에서는 예측 로드된 데이터를 호스트(300)가 요청하면, 스토리지 장치(400)는 어드레스 정보만 호스트(300)에 제공하고, 호스트(300)는 제공된 예측 로드 데이터의 주소를 참조하여 데이터를 이동할 수 있다. 따라서, 이러한 절차를 사용하면 예측 로드된 데이터의 버스 상에서의 이동이 최소화될 수 있다.

도 10은 도 8의 호스트(300)와 스토리지 장치(400) 간의 접근 요청 및 응답 관계의 다른 예를 보여주는 도면이다. 도 10을 참조하면, 호스트(300)로부터 예측 로드된 데이터를 요청받으면, 스토리지 장치(400)는 제 2 영역(324)의 데이터를 제 1 영역(322)으로 이동할 수 있다. 설명을 위하여, 호스트 메모리 버퍼(320)의 제 2 영역(324)에 예측된 로드 데이터(D)가 저장된 상태이고, 호스트(300)는 예측 로드된 데이터(D)를 스토리지 장치(400)에 요청한다고 가정한다.

S21 단계에서, 호스트(300)는 스토리지 장치(400)에 데이터(D)를 독출하여 호스트 메모리 버퍼(320)의 제 1 영역(322)에 로드하도록 요청한다. 이러한 데이터 요청을 위한 명령어 시퀀스(REQ_CMD)로 호스트(300)는 명령어 ID(341), 소스 어드레스(342), 타깃 어드레스(343)를 전달할 수 있다. 더불어, 호스트(300)는 명령어에 스토리지 장치(400)가 예측 로드된 데이터(D)를 자동으로 타깃 어드레스(343)로 이동하도록 지시하는 옵션 필드를 더 포함할 수 있다. 여기서, 도면에서는 장치 자동 전송 필드(344)로 도시되어 있다. 호스트(300)는 명령어에 장치 자동 전송 필드(344)를 온(ADT: On) 상태로 활성화하여 스토리지 장치(400)에 전달할 수 있다. 여기서, 소스 어드레스(342)는 스토리지 장치(400)에 요청한 데이터(D)의 논리 어드레스이다. 타깃 어드레스(343)는 소스 어드레스(342)로부터 독출된 데이터가 로드될 호스트 메모리 버퍼(320)상의 어드레스이다.

S22 단계에서, 명령어 ID(341)는 스토리지 장치(400)와의 인터페이스 프로토콜 상에서 규정된 읽기 명령어나 쓰기 명령어 등일 수 있다. 그리고 소스 어드레스(342)는 스토리지 장치(400)에 요청한 데이터(D)의 논리 어드레스일 수 있다. 타깃 어드레스(343)는 소스 어드레스(342)로부터 독출된 데이터가 로드될 호스트 메모리 버퍼(320)상의 어드레스이다.

S22 단계에서, 스토리지 장치(400)는 호스트(300)가 제공한 소스 어드레스(342)의 데이터가 예측 로드된 데이터(D)와 일치하는지 논리 어드레스(LBA)를 사용한 캐시 체크를 수행할 것이다. 이하에서는, 호스트 메모리 버퍼(320)의 제 2 영역(324)에 호스트(300)가 요청한 데이터(D)가 존재하는 것(즉, 캐시 히트)으로 가정하기로 한다.

S23 단계에서, 스토리지 장치(400)는 호스트(300)로부터 장치 자동 전송 필드(344)의 값을 참조하여 스토리지 장치(400) 레벨에서 데이터 이동을 수행을 시작한다. 먼저, 스토리지 장치(400)는 호스트 메모리 버퍼(320)의 제 2 영역(B, 324)에 저장된 예측 로드 데이터(D)를 내부 버퍼(420)로 패치할 것이다.

S24 단계에서, 스토리지 장치(400)는 내부 버퍼(420)로 옮겨진 예측 로드 데이터(D)를 호스트(300)가 제공한 타깃 어드레스(343)에 대응하는 호스트 메모리 버퍼(320)의 제 1 영역(A, 322)으로 전송할 것이다.

S25 단계에서, 스토리지 장치(400)는 호스트(300)가 요청한 데이터(D)를 호스트 메모리 버퍼(320)의 제 1 영역(322)으로 로드했음을 호스트(300)에 알려준다. 스토리지 장치(400)에 의한 응답 시퀀스(441, 442, 443)는 도시된 방식에 국한되지 않으며, 호스트(300)의 요청이 완료되었음을 나타내는 신호나 데이터라도 무방하다.

이상에서는 예측 로드된 데이터를 호스트(300)가 요청하면, 스토리지 장치(400)는 호스트(300)가 요청한 호스트 메모리 버퍼(320)의 타깃 어드레스에 스토리지 장치(400)가 자동으로 예측 로드된 데이터를 전송할 수 있다. 물론, 이 경우 호스트(300)는 명령어에 스토리지 장치(400)에 의한 자동 전송 동작을 지시하는 옵션 필드를 추가하여 스토리지 장치(400)에 전달할 수도 있을 것이다.

도 11은 도 8의 호스트(300)와 스토리지 장치(400) 간의 예측 로드된 데이터에 대한 리다이렉션(Redirection)의 다른 예를 보여주는 도면이다. 도 11을 참조하면, 호스트(300)에 의한 교환 명령어(Swap CMD)에 응답하여 스토리지 장치(400)에 의해서 예측 로드된 데이터가 제 2 영역(324)으로부터 제 1 영역(322)으로 이동할 것이다.

S31 단계에서, 호스트(300)는 스토리지 장치(400)에 데이터(D)를 독출하여 호스트 메모리 버퍼(320)의 제 1 영역(322)에 로드하도록 요청한다. 이러한 데이터 요청을 위한 명령어 시퀀스(REQ_CMD)로 호스트(300)는 명령어 ID(341), 소스 어드레스(342), 타깃 어드레스(343)를 전달할 수 있다. 더불어, 장치 자동 전송 필드(345)는 오프(ADT: Off) 상태인 것을 가정하기로 한다.

S32 단계에서, 스토리지 장치(400)는 호스트(300)가 제공한 소스 어드레스(342)의 데이터가 예측 로드된 데이터(D)와 일치하는지 논리 어드레스(LBA)를 사용한 캐시 체크를 수행할 것이다. 호스트 메모리 버퍼(320)의 제 2 영역(324)에 예측 로드 동작에 따라 호스트(300)가 요청한 데이터(D)가 존재하는 것(즉, 캐시 히트 상태)으로 가정하기로 한다.

S33 단계에서, 스토리지 장치(400)는 호스트(300)가 요청한 데이터가 호스트 메모리 버퍼(320) 상에 존재하며, 어드레스 리다이렉션(Address Redirection)이 필요함을 알려준다. 예를 들면, 스토리지 장치(400)는 호스트(300)로부터 받은 명령어 시퀀스(441. 442, 443)에 리다이렉션 옵션(RD, 444)에 대응하는 필드를 추가하여 호스트(300)에 응답 신호(RES)를 전송할 수 있다.

S34 단계에서, 호스트(300)는 스토리지 장치(400)에 리다이렉션을 위한 어드레스(RD_ADD, 352)를 요청할 것이다. 호스트(300)는 요청 명령어(351)와 리다이렉션 어드레스(352) 정보를 전송할 수 있다.

S35 단계에서, 스토리지 장치(400)는 예측 로드 동작에 따라 호스트 메모리 버퍼(320)의 제 2 영역(324)에 로드된 데이터(D)의 어드레스(ADD_B, 453)를 호스트(300)에 전달할 것이다.

S36 단계에서, 호스트(300)는 어드레스(ADD_B, 453)를 참조하여 스토리지 장치(400)에 호스트 메모리 버퍼(320) 상에서의 이동 명령어(Swap CMD)를 전달할 수 있다. 즉, 호스트(300)는 제 2 영역(324)의 소스 어드레스(362)로부터 제 1 영역(322)의 타깃 어드레스(363)로 예측 로드된 데이터의 사이즈(364) 정보를 제공하는 이동 명령어(Swap CMD)를 전달할 수 있다.

S37 단계에서, 스토리지 장치(400)는 이동 명령어(Swap CMD)에 응답하여 호스트 메모리 버퍼(320)의 제 2 영역(B, 324)에 저장된 예측 로드 데이터(D)를 내부 버퍼(420)로 이동시킨다.

S38 단계에서, 스토리지 장치(400)는 내부 버퍼(420)로 옮겨진 예측 로드 데이터(D)를 호스트(300)가 제공한 타깃 어드레스(363)에 대응하는 호스트 메모리 버퍼(320)의 제 1 영역(A, 322)으로 전송할 것이다.

S39 단계에서, 스토리지 장치(400)는 호스트(300)가 요청한 데이터(D)를 호스트 메모리 버퍼(320)의 제 1 영역(322)으로 로드했음을 호스트(300)에 알려준다. 스토리지 장치(400)에 의한 응답 시퀀스(461, 462, 463, 464)는 도시된 방식에 국한되지 않으며, 호스트(300)의 요청이 완료되었음을 나타내는 신호나 데이터라도 무방하다.

이상에서는 스토리지 장치(400)는 어드레스 정보를 호스트(300)에 제공하고, 호스트(300)는 제공된 예측 로드 데이터의 어드레스 정보를 참조하여 이동 명령어(Swap CMD)를 스토리지 장치(400)에 전달하는 실시 예가 설명되었다.

도 12는 도 8의 호스트(300)와 스토리지 장치(400) 사이에 발생하는 리다이렉션의 다른 예를 보여주는 도면이다. 도 12를 참조하면, 호스트(300)로부터 예측 로드된 데이터를 요청받으면, 스토리지 장치(400)는 실질적으로 데이터의 이동없이 호스트 메모리 버퍼(320) 상에서의 맵핑 정보의 정정을 통해서 예측 로드된 데이터를 제공할 수 있다. 좀더 자세히 설명하면 다음과 같다.

S41 단계에서, 호스트(300)는 스토리지 장치(400)에 데이터(D)를 독출하여 호스트 메모리 버퍼(320)의 제 1 영역(322)에 로드하도록 요청한다. 이러한 데이터 요청은 앞서 설명된 도 9의 요청과 실질적으로 동일하므로 구체적인 설명은 생략하기로 한다.

S42 단계에서, 스토리지 장치(400)는 호스트(300)가 제공한 소스 어드레스(342)의 데이터가 예측 로드된 데이터(D)와 일치하는지 논리 어드레스(LBA)를 사용한 캐시 체크를 수행할 것이다. 이하에서는, 호스트 메모리 버퍼(320)의 제 2 영역(324)에 호스트(300)가 요청한 데이터(D)가 존재하는 것(즉, 캐시 히트)으로 가정하기로 한다.

S43 단계에서, 스토리지 장치(400)는 호스트(300)의 호스트 메모리 버퍼(320) 상에서의 어드레스 맵핑 정보를 변경한다. 즉, 스토리지 장치(400)는 호스트(300)의 메모리 맵핑 정보(예를 들면, Physical Region Descriptor)에서 제 1 어드레스(A) 값을 제 2 어드레스(B) 값으로 변경할 수 있다.

S44 단계에서, 스토리지 장치(400)는 데이터 이동없이 호스트 메모리 버퍼(320) 상에서 어드레스 정보를 변경했음을 호스트(300)에 알려준다. 이러한 어드레스 정보의 변경을 알려 주기 위해, 스토리지 장치(400)는 응답 시퀀스(441, 442, 443, 446)을 호스트(300)로 전달할 수 있다. 여기서, 응답 필드(446)는 호스트(300)에게 호스트 메모리 버퍼(320) 상에서 요청한 데이터에 대한 리다이렉션이 완료되었음을 나타내는 정보이다. 호스트(300)는 이러한 응답 시퀀스(441, 442, 443, 446)을 참조하여 요청한 데이터가 호스트 메모리 버퍼(320)의 타깃 영역에 위치하는 것으로 인식하게 될 것이다.

이상의 도 9 내지 도 12를 통해서 예측 로드된 데이터에 대한 호스트(300)의 요청과 그에 따른 스토리지 장치(400)의 리다이렉션 동작의 예들이 설명되었다. 스토리지 장치(400)가 수행하는 리다이렉션 동작은 여기에 개시된 예들에만 국한되지 않을 것이다. 다양한 변경된 방식들이 예측 로드된 데이터에 대한 리다이렉션 방법들에 적용될 수 있음은 잘 이해될 것이다.

도 13은 도 1 또는 도 8에서 설명된 불휘발성 메모리의 구성을 예시적으로 보여주는 블록도이다. 예시적으로, 도 1의 불휘발성 메모리 장치(230)가 불휘발성 메모리 장치들(230, 240, 250) 각각의 기능이나 특징을 대표하여 설명될 것이다. 도 13을 참조하면, 불휘발성 메모리 장치(230)는 메모리 셀 어레이(231), 어드레스 디코더(232), 제어 로직 및 전압 발생 회로(235), 페이지 버퍼(233), 및 입출력 회로(234)를 포함한다.

메모리 셀 어레이(231)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 복수의 워드라인들(WL)과 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 단일 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)을 포함할 수 있다.

어드레스 디코더(232)는 복수의 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(231)와 연결된다. 어드레스 디코더(232)는 외부 장치(예를 들어, 장치 컨트롤러(110))로부터 물리 어드레스(ADD)를 수신하고, 수신된 물리 어드레스(ADD)를 디코딩하여, 복수의 워드라인들(WL)을 구동할 수 있다. 예를 들어, 어드레스 디코더(232)는 외부 장치로부터 수신된 물리 어드레스(ADD)를 디코딩하고, 디코딩된 물리 어드레스(ADD)를 기반으로 복수의 워드라인들(WL) 중 적어도 하나의 워드라인을 선택하고, 선택된 적어도 하나의 워드라인을 구동할 수 있다.

제어 로직 및 전압 발생 회로(235)는 외부 장치로부터 스토리지 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(232), 페이지 버퍼(233), 및 입출력 회로(234)를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(235)는 신호들(CMD, CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(231)에 저장되도록 다른 구성 요소들을 제어할 수 있다. 또는 제어 로직 및 전압 발생 회로(235)는 신호들(CMD, CTRL)에 응답하여 메모리 셀 어레이(231)에 저장된 데이터(DATA)가 외부 장치로 전송되도록 다른 구성 요소들을 제어할 수 있다.

페이지 버퍼(233)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(231)와 연결된다. 페이지 버퍼(233)는 제어 로직 및 전압 발생 회로(235)의 제어에 따라 입출력 회로(234)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(231)에 저장되도록 비트 라인들(BL)을 제어할 수 있다. 페이지 버퍼(233)는 제어 로직 및 전압 발생 회로(235)의 제어에 따라 메모리 셀 어레이(231)에 저장된 데이터를 읽고, 읽은 데이터를 입출력 회로(234)로 전달할 수 있다. 예시적으로, 페이지 버퍼(233)는 입출력 회로(234)로부터 페이지 단위로 데이터를 수신하거나 또는 메모리 셀 어레이(231)로부터 페이지 단위로 데이터를 읽을 수 있다.

입출력 회로(234)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼(233)로 전달할 수 있다. 또는 입출력 회로(234)는 페이지 버퍼(233)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 외부 장치로 전달할 수 있다. 예시적으로, 입출력 회로(234)는 제어 신호(CTRL)와 동기되어 외부 장치와 데이터(DATA)를 송수신할 수 있다.

제어 로직 및 전압 발생 회로(235)는 불휘발성 메모리(230)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(235)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 검증 전압들과 같은 다양한 전압들을 생성할 수 있다. 제어 로직 및 전압 발생 회로(235)는 생성된 다양한 전압들을 어드레스 디코더(232)로 제공하거나 또는 메모리 셀 어레이(231)의 기판으로 제공할 수 있다.

도 14는 도 13의 메모리 셀 어레이에 포함된 메모리 블록들 중 제 1 메모리 블록의 예를 보여주는 회로도이다. 예시적으로, 도 14를 참조하여 3차원 구조의 제 1 메모리 블록(BLK1)이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리(230) 각각에 포함된 다른 메모리 블록들 또한 제 1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.

도 14를 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.

예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)와 연결되어, 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)와 연결되어 제 2 행을 형성할 수 있다.

예를 들어, 셀 스트링들(CS11, CS21)은 제 1 비트라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트라인(BL2)과 연결되어 제 2 열을 형성할 수 있다.

복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.

복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평명과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.

예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.

예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택된 트랜지터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결되고, 제 2 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 연결될 수 있다.

기판(또는 접지 선택된 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 8 메모리 셀들(MC8)은 제 1 내지 제 8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.

동일한 높이의 제 1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.

마찬가지로, 동일한 높이의 제 2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.

비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.

예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드라인(DWL2)과 연결된다.

제 1 메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.

제 1 메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제 1 메모리 블록(BLK1)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제1 메모리 블록(BLK1)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.

도 14에 도시된 제 1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제 1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들는 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제 1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.

도 15는 본 발명의 실시 예들에 따른 불휘발성 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다. 도 15를 참조하면, 메모리 카드 시스템(1000)은 메모리 컨트롤러(1100), 불휘발성 메모리(1200), 및 커넥터(1300)를 포함한다.

메모리 컨트롤러(1100)는 불휘발성 메모리(1200)와 연결된다. 메모리 컨트롤러(1100)는 불휘발성 메모리(1200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(1100)는 불휘발성 메모리(1200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 배경(background) 동작은 마모도 관리, 가비지 콜렉션 등과 같은 동작들을 포함한다. 예시적으로, 메모리 컨트롤러(1100)는 도 1 및 도 8을 참조하여 설명된 스토리지 컨트롤러(210, 410)와 같이 호스트 메모리 버퍼(미도시)로의 예측 로드 동작을 수행하거나, 리다이렉션 동작을 수행할 수도 있다.

메모리 컨트롤러(1100)는 불휘발성 메모리(1200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 불휘발성 메모리(1200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 예시적으로, 메모리 컨트롤러(1100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

메모리 컨트롤러(1100)는 커넥터(1300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(1100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 상술된 통신 규격들에 의해 정의된 쓰기 커맨드는 쓰기 데이터의 사이즈 정보를 포함할 수 있다.

불휘발성 메모리(1200)는 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.

예시적으로, 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 불휘발성 메모리(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

도 16은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 16을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받고, 전원 커넥터(2002)를 통해 전원(PWR)을 입력받는다. SSD(2200)는 SSD 컨트롤러(2210), 복수의 플래시 메모리들(2221~222n), 보조 전원 장치(2230), 및 버퍼 메모리(2240)를 포함한다.

SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(2221~222n)을 제어할 수 있다. 예시적으로, SSD 컨트롤러(2210)는 도 1 및 도 8을 참조하여 설명된 예측 로드 동작 및 리다이렉션 동작을 수행할 수 있다.

보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(2000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(2221~222n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(2221~222n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(2240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.

도 17은 본 발명에 따른 불휘발성 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다. 도 17을 참조하면, 사용자 시스템(3000)은 애플리케이션 프로세서(3100), 메모리 모듈(3200), 네트워크 모듈(3300), 스토리지 모듈(3400), 및 사용자 인터페이스(3500)를 포함한다.

애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들, 운영체제(OS; Operating System)를 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(3100)는 사용자 시스템(3000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(3100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.

메모리 모듈(3200)은 사용자 시스템(3000)의 주메모리, 동작 메모리, 버퍼 메모리 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(3200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.

네트워크 모듈(3300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(3300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(3300)은 애플리케이션 프로세서(3100)에 포함될 수 있다.

스토리지 모듈(3400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(3400)은 스토리지 모듈(3400)에 저장된 데이터를 애플리케이션 프로세서(3100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(3400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다.

예시적으로, 스토리지 모듈(3400)은 도 1 및 도 8을 참조하여 설명된 예측 로드 동작 및 리다이렉션 동작을 수행할 수 있다. 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)와 미리 정해진 인터페이스를 기반으로 통신할 수 있다. 스토리지 모듈(3400)은 애플리케이션 프로세서(3100)로부터 수신한 쓰기 커맨드를 기반으로 가비지 콜렉션의 수행 시간을 조절할 수 있다.

사용자 인터페이스(3500)는 애플리케이션 프로세서(3100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(3500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(3500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

본 발명에 따른 메모리 카드, 불휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

호스트와, 상기 호스트의 메모리 버퍼를 공유하는 인터페이스로 연결된 스토리지 장치의 동작 방법에 있어서:
상기 호스트로부터 접근 명령어를 수신하는 단계;
상기 접근 명령어를 참조하여 상기 호스트가 추후에 요청할 것으로 예상되는 데이터를 예측하는 단계;
상기 예측된 데이터를 불휘발성 메모리 장치로부터 독출하여 상기 메모리 버퍼의 제 1 영역에 로드하는 단계; 그리고
상기 호스트로부터 상기 예측된 데이터를 상기 메모리 버퍼의 제 2 영역에 로드하도록 요청받는 경우, 상기 예측된 데이터를 상기 제 1 영역으로부터 상기 제 2 영역으로 이동하는 단계를 포함하는 동작 방법.
제 1 항에 있어서,
상기 인터페이스는 PCI express 규격의 프로토콜에 따라 상기 호스트와 상기 스토리지 장치가 통신하는 동작 방법.
제 1 항에 있어서,
상기 예측하는 단계에서, 상기 스토리지 장치는 상기 접근 명령어에 포함되는 네임 스페이스, 데이터 태그, 태스크 ID, 프로세스 ID들 중 적어도 하나를 참조하여 상기 추후에 요청될 데이터를 예측하는 동작 방법.
제 1 항에 있어서,
상기 예측하는 단계에서, 상기 스토리지 장치는 상기 접근 명령어에 포함되는 논리 어드레스를 참조하여 상기 추후에 요청될 데이터를 예측하는 동작 방법.
제 4 항에 있어서,
상기 스토리지 장치는 상기 논리 어드레스가 이전에 수신된 논리 어드레스에 연속적인지의 여부에 따라 상기 추후에 요청될 데이터를 결정하는 동작 방법.
제 4 항에 있어서,
상기 스토리지 장치는 상기 접근 명령에 포함되는 논리 어드레스가 기준 시간 이내에 기준 횟수 이상으로 반복적으로 제공되는 경우, 상기 논리 어드레스에 대응하는 데이터를 상기 예측된 데이터로 판단하는 동작 방법.
제 1 항에 있어서,
상기 예측하는 단계에서, 상기 스토리지 장치는 내부 설정 정보를 참조하여 상기 추후에 요청될 데이터를 예측하는 동작 방법.
제 7 항에 있어서,
상기 내부 설정 정보는 상기 불휘발성 메모리 장치의 인터리빙 시퀀스를 포함하는 동작 방법.
제 1 항에 있어서,
상기 이동하는 단계에서, 상기 스토리지 장치가 상기 예측된 데이터를 상기 제 1 영역에서 상기 제 2 영역으로 이동시키도록 상기 메모리 버퍼를 제어하는 동작 방법.
호스트의 메모리 버퍼를 공유하는 인터페이스로 상기 호스트와 연결된 스토리지 장치에 있어서:
복수의 불휘발성 메모리 장치;
상기 호스트와 교환되는 데이터를 버퍼링하기 위한 내부 버퍼; 그리고
상기 호스트로부터의 접근 명령어를 참조하여 상시 호스트가 추후에 요청할 것으로 예상되는 데이터를 예측하고, 상기 예측된 데이터를 상기 복수의 불휘발성 메모리 장치들 또는 상기 내부 버퍼로부터 독출하여 상기 메모리 버퍼의 소스 영역에 로드하는 스토리지 컨트롤러를 포함하는 스토리지 장치.