KR20170051745A - Mipi용 d-phy 회로 - Google Patents

Mipi용 d-phy 회로 Download PDF

Info

Publication number
KR20170051745A
KR20170051745A KR1020150152410A KR20150152410A KR20170051745A KR 20170051745 A KR20170051745 A KR 20170051745A KR 1020150152410 A KR1020150152410 A KR 1020150152410A KR 20150152410 A KR20150152410 A KR 20150152410A KR 20170051745 A KR20170051745 A KR 20170051745A
Authority
KR
South Korea
Prior art keywords
pmos transistor
gate
terminal
mipi
drain
Prior art date
Application number
KR1020150152410A
Other languages
English (en)
Inventor
이포
정세진
최유수
김형욱
김준봉
Original Assignee
주식회사 실리콘핸즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 실리콘핸즈 filed Critical 주식회사 실리콘핸즈
Priority to KR1020150152410A priority Critical patent/KR20170051745A/ko
Publication of KR20170051745A publication Critical patent/KR20170051745A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)

Abstract

저전력 구동이 가능한 MIPI용 D-PHY 회로가 제공된다. MIPI용 D-PHY 회로는, 고속영상데이터 전송 모드로 동작하는 HS(High Speed) 트랜스미터 및 HS 리시버, Escape 모드로 동작하는 LP(Low Power) 트랜스미터 및 리시버 및 상기 고속영상데이터 전송 모드 및 상기 Escape 모드 동작시 저전력으로 구동하는 레인 제어/인터페이스 로직을 포함할 수 있다.

Description

MIPI용 D-PHY 회로{MIPI D-PHY circuit}
본 발명은 MIPI용 D-PHY 회로에 관한 것이다.
모바일 산업의 새로운 표준으로 MIPI가 떠오르고 있다. 고속 인터페이스와 절전 기능 등으로 주로 모바일에 적용되기 시작하고 있다. 최근 엘지의 옵티머스 블랙에 적용되는 엘지의 노바 디스플레이도 MIPI인터페이스를 적용한 것으로 알려져 있다. MIPI는 LCD의 인터페이스의 한 종류로서 고속인터페이스와 절전 기능으로 모바일 장치에서 관심을 모으고 있고, 유명한 아이폰4의 앱티나(Aptina)디스플레이도 MIPI인터페이스를 지원하도록 되어 있다.
LCD의 인터페이스 종류로는 RGB 인터페이스, CPU 인터페이스 (I80, M68), SPI 인터페이스, MDDI 인터페이스, MIPI 인터페이스가 있다. MIPI는 Mobile Industry Processor Interface의 약자로, 모바일 디바이스라고 부르는 것은 크게 하드웨어와 소프트웨어로 구성되어 있다. 하드웨어 관점에서 보게 되면 디바이스의 중심에 다양한 메이커의 프로세서 또는 SOC(System on a chip)가 존재하고, 이것은 카메라, 디스플레이, 메모리 등과 연결이 되어 있다.
그리고 이 프로세스에는 소프트웨어라 불리우는 애플리케이션 프로그램이 장착된다. MIPI는 프로세서와 주변장치들 사이의 하드웨어 및 소프트웨어를 위한 새로운 표준이다. 즉, 단말기내에서 BB-IC를 기준으로 카메라와 디스플레이(디지털 영역) 그리고 RF-IC(Wireless 영역) 사이의 시리얼 인터페이스의 새로운 규격을 의미한다. 이런 새로운 표준을 제정하는 MIPI 얼라이언스(Alliance)는 관련된 모바일 산업계내의 모든 회사에 아래 영역군별로 문호를 개방하고 있다.
MIPI 얼라이언스는 현재 100여 개의 관련업체가 활발한 활동을 하고 있으며, 다른 산업계 표준 협회와 유사한 계층구조로서 구성원들을 조직하고 있다, 그 조직은 다음과 같이 4개의 영역으로 활동 범위를 나누고 있다. 어덥터(Adopters)는 MIPI 스펙을 사용해 MIPI 관련 제품을 개발할 수 있으며 모든 회사는 이 레벨의 멤버십 획득이 가능하다. 컨트리뷰터(Contributors)는 워킹 그룹에 참가하여 MIPI 스펙을 함께 정의하고 만들 수 있으며, 어덥터로서의 모든 권한을 갖는다. 현재 몇 개의 워킹 그룹이 있으며 이는 필요에 의해 만들어지고 또한 사라진다. 프로모터의 수는 한정(4개)되어 있다. 위원회의 투표에 의해 선출되며 2년의 기간 동안 활동한다. 파운더(Founders)는 상임이사로서의 지위를 갖는다.
MIPI의 구성은 크게 물리 계층(Physical Layers)과 프로토콜 계층(Protocol Layers)로 나누어 진다. MIPI D-Phy, DigRF v3 그리고 MIPI M-Phy이다. 이중 DigRF v3는 DigRF 컨소시엄에서 출발하여 2007년 4월 MIPI 얼라이언스 워킹 그룹으로 흡수되었다. 이 워킹 그룹은 RF-IC와 BB-IC사이의 스펙의 확정에 그 목적을 두고 있다.
저전력 구동이 가능한 MIPI용 D-PHY 회로를 제공하고자 한다.
또한, 공정 조건에 따른 변동을 최소화할 수 있는 LP 리시버를 제공하고자 한다.
본 발명의 일 실시예에 따르면, 저전력 구동이 가능한 MIPI용 D-PHY 회로가 제공된다. MIPI용 D-PHY 회로는, 고속영상데이터 전송 모드로 동작하는 HS(High Speed) 트랜스미터 및 HS 리시버, Escape 모드로 동작하는 LP(Low Power) 트랜스미터 및 리시버 및 상기 고속영상데이터 전송 모드 및 상기 Escape 모드 동작시 저전력으로 구동하는 레인 제어/인터페이스 로직을 포함할 수 있다.
여기서, 상기 레인 제어/인터페이스 로직은 상기 고속영상데이터 전송 모드 및 상기 Escape 모드 동작에 필요한 구성부에 클럭을 제공할 수 있다.
이를 위해, 상기 레인 제어/인터페이스 로직은 상기 고속영상데이터 전송 모드 및 상기 Escape 모드 동작을 제어하는 인에이블 신호를 생성하는 ESC(Escape) FSM 및 HS FSM을 포함하며, 상기 클럭 및 상기 인에이블 신호를 입력 받고, 상기 구성부의 클럭 입력단으로 상기 클럭을 출력하는 AND 게이트를 포함할 수 있다.
한편, 상기 LP 리시버는, 데이터 레인에 연결된 제1 입력단 및 기준 전압을 입력 받는 제2 입력단을 포함하는 히스테리시스 비교기를 포함할 수 있다.
다른 실시예에 있어서, MIPI용 D-PHY 회로를 포함하는 드라이버 IC를 제공할 수 있고, MIPI용 D-PHY 회로를 포함하는 휴대 단말기(Portable Terminal), 이동 단말기(Mobile Terminal), 텔레매틱스 단말기(Telematics Terminal), 노트북 컴퓨터(Notebook Computer), 디지털방송용 단말기, 개인 정보 단말기(Personal Digital Assistant: PDA), 와이브로 단말기(Wibro Terminal), IPTV(Internet Protocol Television) 단말기, AVN(Audio Video Navigation) 단말기, PMP(Portable Multimedia Player) 및 네비게이션 단말기(차량 네비게이션 장치)(Navigation Terminal) 중 선택되는 어느 하나의 단말기를 제공할 수 있다.
MIPI용 D-PHY 회로가 저전력으로 구동할 수 있다.
또한, LP 리시버가 공정 조건에 덜 민감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 MIPI용 D-PHY 회로를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 로우 파워(Low-power) 모드에서 동작하는 MIPI용 D-PHY 회로의 로우 파워 트랜스미터(LP-TX)를 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 로우 파워(Low-power) 모드에서 동작하는 MIPI용 D-PHY 회로를 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 MIPI용 D-PHY 회로의 LP-RX 리시버를 개략적으로 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 MIPI용 D-PHY 회로의 구성부를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 클럭 게이팅을 개략적으로 나타낸 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기구성 요소들은 상기용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.
MIPI(Mobile Industry Processor Interface)는 급격히 성장하는 모바일 IT 기기의 프로세서와 주변기기 사이에 인터페이스를 최적화하기 위한 표준이다. MIPI의 다양한 응용영역에서 공통으로 사용되는 PHY 레벨의 구성은 도 1과 같이 디지털 파트(Digital Part)과 아날로그 파트(Analog Part)로 이루어져 있다. 본 발명에 따른 일 실시예는 고성능 저전력 인터페이스를 위한 MIPI D-PHY 아날로그 블럭중 최대 10Mbps 속도와 1.2V 전압스윙을 갖는 비동기 명령어 처리용으로 사용되는 단일출력 LP(Low Power)모드 동작에 사용되는 LP-TX, LP-RX 및 LP-CD를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 MIPI용 D-PHY 회로를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 로우 파워 모드에서 동작하는 MIPI 트랜스미터-리시버의 D-PHY 회로는 HS(High-speed) 트랜스미터(HS-TX), HS 리시버(HS-RX), 로우 파워 트랜스미터(LP-TX), 로우 파워 리시버(LP-RX) 및 레인 제어/인터페이스 로직을 포함할 수 있다.
D-PHY 회로는 하나의 클럭 레인과 복수의 데이터 레인을 통해 통신 가능하게 연결된다. 복수의 데이터 레인은 하나 이상의 차동출력 HS(High-speed) 모드로 동작하거나, 하나 이상의 단일출력 LP(Low-power) 모드일 때는 각각 개별적으로 동작할 수 있다.
레인 제어/인터페이스 로직은 명령어와 영상 데이터의 송수신의 제어를 맡는다. HS-TX 및 LP-TX는 상위 계층으로부터 요청받은 패킷을 직렬화하여 전송하고, HS-RX 및 LP-RX는 외부 인터페이스로부터 수신한 직렬 패킷을 병렬화해서 상위 계층으로 전송한다.
D-PHY 회로는 기본적으로 TX와 RX 간에 클럭과 데이터를 동시에 보내는 동기방식을 사용한다. D-PHY 회로는 하나의 클럭 레인과 1～4개까지의 데이터 레인에 연결될 수 있다. 클럭은 일방향으로 트랜스미터에서 리시버로 전송된다. 데이터는 일방향으로 클럭과 같은 방향으로 보내지지만 선택적으로 양방향으로도 전송될 수 있다.
도 2는 본 발명의 일 실시예에 따른 로우 파워(Low-power) 모드에서 동작하는 MIPI용 D-PHY 회로의 로우 파워 트랜스미터(LP-TX)를 나타낸 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 로우 파워 트랜스미터(LP-TX)는 제 1 인버터(D1), 제 2 인버터(D2) 및 제 3 인버터(D3)를 포함할 수 있다.
제 1 인버터(D1)는 제 1 PMOS 트랜지스터(MPD1)와 제 1 NMOS 트랜지스터(MND1)를 포함할 수 있다. 제 1 PMOS 트랜지스터(MPD1)의 드레인은 제 1 NMOS 트랜지스터(MND1)의 드레인에 연결될 수 있다. 또한, 제 1 PMOS 트랜지스터(MPD1)의 게이트는 제 4 PMOS 트랜지스터(MP2)의 드레인에 연결될 수 있고, 제 1 NMOS 트랜지스터(MND1)의 게이트는 제 4 NMOS 트랜지스터(MN2)의 드레인에 연결될 수 있다.
제 2 인버터(D2)는 제 2 PMOS 트랜지스터(MPD2)와 제 2 NMOS 트랜지스터(MND2)를 포함할 수 있다. 제 2 PMOS 트랜지스터(MPD2)의 드레인은 제 2 NMOS 트랜지스터(MND2)의 드레인에 연결될 수 있다. 또한, 제 2 PMOS 트랜지스터(MPD2)의 게이트는 제 5 PMOS 트랜지스터(MP3)의 드레인에 연결될 수 있고, 제 2 NMOS 트랜지스터(MND2)의 게이트는 제 5 NMOS 트랜지스터(MN3)의 드레인에 연결될 수 있다.
제 3 인버터(D3)는 제 3 PMOS 트랜지스터(MPD3)와 제 3 NMOS 트랜지스터(MND3)를 포함할 수 있다. 제 3 PMOS 트랜지스터(MPD3)의 드레인은 제 3 NMOS 트랜지스터(MND2)의 드레인에 연결될 수 있다. 또한, 제 3 PMOS 트랜지스터(MPD3)의 게이트는 제 6 PMOS 트랜지스터(MP4)의 드레인에 연결될 수 있고, 제 3 NMOS 트랜지스터(MND3)의 게이트는 제 6 NMOS 트랜지스터(MN4)의 드레인에 연결될 수 있다.
MND1 및 MPD1쌍은 제 1 인버터(D1)를 구성할 수 있다. MND2 및 MPD2쌍은 제 2 인버터(D2)를 구성할 수 있다. MND3 및 MPD3쌍은 제 2 인버터(D3)를 구성할 수 있다. 이것은 구동을 위한 큰 인버터를 출력의 변화율(slew-rate) 조절과 잡음 감소를 위해 3부분으로 나눈 것이다. MP2, MP3, MP4와 MN2, MN3, MN4은 각각 인버터들의 PMOS와 NMOS을 빠르게 끄기 위해 사용된다. 중앙에 있는 MN1과 MP1은 각각 인버터를 빠르게 켜기 위해 사용되며, TG(transmission gate)들은 D3, D2, D1의 순서대로 켜기 위해 지연을 만드는 저항의 역할로 사용된다.
다른 실시예에서, 본 발명의 일 실시예에 따른 로우 파워 트랜스미터(LP-TX)는 제 1 PMOS 트랜지스터의 게이트에 드레인이 연결되는 제 4 PMOS 트랜지스터, 제 2 PMOS 트랜지스터의 게이트에 드레인이 연결되는 제 5 PMOS 트랜지스터, 제 3 PMOS 트랜지스터의 게이트에 드레인이 연결되는 제 6 PMOS 트랜지스터, 제 6 PMOS 트랜지스터의 드레인에 연결되고, 입력전압이 게이트에 연결되는 제 1 인버터 가속기 및 제 6 NMOS 트랜지스터의 드레인에 연결되고, 상기 입력전압이 게이트에 연결되는 제 2 인버터 가속기를 더 포함할 수 있다.
각 인버터의 폭(Width) 크기 조절을 통해 D3, D2, D1의 순서로 전류구동능력을 키우고, 켜질 때는 반대로 D3, D2, D1의 순서로 설정하면 된다. 그러면 작은 부하 커패시터를 구동할 때는 D3만 켜져도 충분한 전류가 공급되어 출력이 원하는 상태로 바뀌고 D2, D1는 출력상태가 이미 결정되어 전류가 흐르지 않는다. 큰 부하커패시터를 구동할 때는 D3이 켜져도 전류가 부족하여 출력이 충분히 변하지 않고 순서대로 D2, D1가 켜지면서 부하를 구동하는 전류를 늘려 출력의 변화율(Slew-rate)을 조절한다. LP-TX의 출력이 천이할 때의 기울기가 제시된 값보다 크지 않게 해야 그라운드 바운스로 인한 잡음의 발생을 줄일 수 있다.
다른 실시예에서, 본 발명의 일 실시예에 따른 로우 파워 트랜스미터(LP-TX)는 제 1 NMOS 트랜지스터의 게이트에 드레인이 연결되는 제 4 NMOS 트랜지스터, 제 2 NMOS 트랜지스터의 게이트에 드레인이 연결되는 제 5 NMOS 트랜지스터, 제 3 NMOS 트랜지스터의 게이트에 드레인이 연결되는 제 6 NMOS 트랜지스터 및 제 1 인버터, 제 2 인버터와 제 3 인버터의 스위칭 순서를 조절하는 트랜스 미션게이트를 더 포함할 수 있다. 또한, 풀 스윙 출력 전압은 1.2V일 수 있다.
도 3은 본 발명의 일 실시예에 따른 로우 파워(Low-power) 모드에서 동작하는 MIPI용 D-PHY 회로를 나타낸 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 로우 파워(Low-power) 모드에서 동작하는 MIPI용 D-PHY 회로에서 A블럭은 트랜지스터가 온 되는 시간을 지연시키기 위한 커패시터와 저항을 나타낸다. B블럭은 INV0, INV1 및 INV2을 빠르게 오프(Off)하기 위한 것이다. C블럭은 INV0, INV1 및 INV2을 빠르게 온(On)하기 위한 것이다. INV0, INV1 및 INV2은 아웃풋 로딩을 구동하기 위한 인터버이다. 동작순서는 INV0이 동작하고, 다음 INV1이 동작한 후 INV2가 동작한다.
작은 부하 커패시터를 구동할 때는 INV0만 동작을 하여도 충분한 전류가 공급되어 출력이 원하는 상태로 바뀌고 INV1, INV2는 출력상태가 이미 결정되어 전류가 흐르지 않는다. 큰 부하 커패시터를 구동할 때는 INV0가 구동되어도 전류가 부족하여 출력이 충분히 변하지 않고 순서대로 INV1, INV2가 구동되면서 부하를 구동하는 전류를 늘려 출력의 변화율(Slew-rate)를 조절한다.
도 4는 본 발명의 일 실시예에 따른 MIPI용 D-PHY 회로의 LP-RX 리시버를 개략적으로 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 리시버는 히스테리시스 비교기 Hys_COMP 및 비교기의 출력단에 연결된 한 쌍의 인버터를 포함한다. 히스테리시스 비교기 Hys_COMP의 제1 입력단은 데이터 레인에 연결되며, 제2 입력단을 통해 기준전압 VREF를 입력 받는다. 히스테리시스 비교기 Hys_COMP는 바이어스 회로에 의해 바이어스 전압을 입력 받는다. 인버터 타입의 리시버와 비교할 때, 비교기를 이용한 리시버는 공정 조건(PVT)에 덜 민감하며, 히스테리시스(hysteresis) 동작 구현이 용이한 장점이 있다. LP-RX 리시버는 최대 10Mbps의 LP-TX의 1.2V 풀 스윙하는 신호 INP를 입력 받고, 1.2V 풀 스윙 로직 신호 OUTP를 출력한다. 따라서, LP-RX 리시버는 2개의 기준전압 VIL, VIH 로 히스테리시스 동작을 해야 한다.
도 5는 본 발명의 일 실시예에 따른 MIPI용 D-PHY 회로의 구성부를 개략적으로 나타낸 도면이다.
도 5를 참조하면, D-PHY 회로의 레인 제어/인터페이스 로직은 상위 프로토콜 계층으로부터의 입력을 레인을 통해 외부로 전송하고, 외부로부터 수신한 신호를 디코딩하여 상위 프로토콜 계층으로 전달하는 전반적인 동작을 수행한다. 레인 제어/인터페이스 로직은 수신 신호를 처리하는 수신부와 입력된 신호를 전송하는 송신부로 구성된다.
레인 제어/인터페이스 로직의 수신부는 HS 모드와 LP 모드의 조합으로 이루어진 고속영상데이터 전송 모드(HSDT: high-speed data transmission)와 LP 모드로만 이루어진 제어를 위해 사용되는 Escape 모드로 동작한다. 양 모드는 지정된 순서로 신호를 보내서 동작의 시작과 끝을 알려주고 판단해야 하므로 HS FSM(105)과 Escape FSM(130)이 각각 존재한다. HS FSM(105) 및/또는 Escape FSM(130)는 트랜스미터 또는 리시버를 동작시켜 HS 모드 또는 LP 모드로 신호가 송수신되도록 제어한다. HSDT 모드 초기에, Sequence 검출기(미도시)가 동기 코드를 검출하여 클럭을 동기화하면, HS 병렬화기(100)가 수신한 데이터를 병렬화한다. 병렬화된 데이터는 데이터 인터페이스(120)를 통해 상위 프로토콜 계층으로 전달된다. 한편, Escape 모드로 동작시, LP-RX 리시버를 통해 수신한 데이터는 Escape 디코더(110)에 의해 디코딩된 후 Escape 병렬화기(115)를 통해 상위 프로토콜 계층으로 전달된다. Escape 디텍터(140)는 Escape 모드의 시작 및/또는 종료를 감지하여 Escape FSM(130)에 전달한다. Escape FSM(130)은 모드 변환에 따라 수신부의 각 구성부를 제어하는 신호를 출력한다.
레인 제어/인터페이스 로직의 송신부는 Escape 모드로 동작시 상위 프로토콜 계층으로부터 데이터 인터페이스(200)를 통해 전달받은 제어 데이터를 인코딩하는 Escape 인코더(210)를 포함한다. 또한, 레인 제어/인터페이스 로직의 송신부는 HSDT 모드로 진입함을 수신측에 알리는 시퀀스를 생성하는 Sequence 생성기(230), 상위 프로토콜 계층으로부터 수신한 데이터를 직렬화하는 HS 직렬화기(220), 및 이들로부터 입력된 신호를 선택적으로 출력하는 Mux(240)를 포함한다.
도 6은 본 발명의 일 실시예에 따른 클럭 게이팅을 개략적으로 나타낸 도면이다.
HDST 모드는 HS-Rqst, HS_Sync, HS_DT, HS_Stop 동작 상태로 구성되며, Escape 모드는 ESC_Ent, LP_DT, ESC_Stop 동작 상태로 구성된다. 각 동작 상태별로 레인 제어/인터페이스 로직의 구성부 중 동작하는 구성부와 동작하지 않는 구성부가 존재한다. 동작하지 않는 구성부에 클럭이 인가될 경우, 불필요하게 전력이 소모된다. 따라서 동작 상태별로 구성부에 클럭을 선택적으로 인가함으로써 전력 소모를 최소화할 수 있다.
HS-Rqst 동작 상태시, 송신측과 수신측 모두 ESC FSM(130)만 동작한다.
HS_Sync 동작 상태시, 송신측은 클럭 생성기(미도시), HS FSM(105), sequence 생성기(230)만 동작하며, 수신측은 클럭 생성기(미도시), HS FSM(105), Sequence 검출기(미도시)만 동작한다.
HS_DT 동작 상태시, 송신측은 HS 직렬화기(220), HS FSM(105)만 동작하며, 수신측은 HS 병렬화기(100), 클럭 생성기(미도시), HS FSM(105)만 동작한다.
HS_Stop 동작 상태시, 송신측과 수신측 모두 ESC FSM(130)만 동작한다.
ESC_Ent 동작 상태시, 송신측과 수신측 모두 ESC FSM(210)만 동작한다.
LP_DT 동작 상태시, 송신측은 Escape 인코더(210)만 동작하며, 수신측은 Escape 디코더(110), Escape 병렬화기(115), 오류 검출기(미도시)만 동작한다.
ESC_Stop 동작 상태시, 송신측과 수신측 모두 ESC FSM(210)만 동작한다.
동작 상태별로 구성부의 동작을 제어하는 ESC FSM(130) 및/또는 HS FSM(105)는 동작하는 구성부에만 클럭을 공급할 수 있다. 도 6에 도시된 바와 같이, ESC FSM(130) 및/또는 HS FSM(105)이 출력한 인에이블 신호 Enable는 구성부의 클럭 입력단으로의 클럭 입력을 제어한다. ESC FSM(130) 및/또는 HS FSM(105)과 구성부의 클럭 입력단 사이에 AND 게이트(150)가 위치한다. AND 게이트(150)의 제1 입력단은 ESC FSM(130) 및/또는 HS FSM(105)으로부터 출력된 인에이블 신호 Enable을 입력 받고, 제2 입력단은 클럭을 입력 받는다. AND 게이트(150)의 출력단은 구성부의 클럭 입력단에 연결된다.
본 발명의 일 실시예에 따른 로우 파워 모드에서 동작하는 MIPI용 D-PHY 회로의 최대 전송 속도는 10Mbps일 수 있다. 본 발명의 일 실시예는 로우 파워 모드에서 동작하는 MIPI용 D-PHY 회로를 포함하는 드라이버 IC를 제공할 수 있으며, 휴대 단말기(Portable Terminal), 이동 단말기(Mobile Terminal), 텔레매틱스 단말기(Telematics Terminal), 노트북 컴퓨터(Notebook Computer), 디지털방송용 단말기, 개인 정보 단말기(Personal Digital Assistant: PDA), 와이브로 단말기(Wibro Terminal), IPTV(Internet Protocol Television) 단말기, AVN(Audio Video Navigation) 단말기, PMP(Portable Multimedia Player) 및 네비게이션 단말기(차량 네비게이션 장치)(Navigation Terminal) 중 선택되는 어느 하나의 단말기를 제공할 수 있다.
이제까지 본 발명에 대하여 그 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
LP TX : 로우 파워 트랜스미터
LP RX : 로우 파워 리시버
HS TX : 고속 트랜스미터
HS RX : 고속 리시버

Claims (9)

  1. 고속영상데이터 전송 모드로 동작하는 HS(High Speed) 트랜스미터 및 HS 리시버;
    Escape 모드로 동작하는 LP(Low Power) 트랜스미터 및 리시버; 및
    상기 고속영상데이터 전송 모드 및 상기 Escape 모드 동작시 저전력으로 구동하는 레인 제어/인터페이스 로직을 포함하는 MIPI용 D-PHY 회로.
  2. 제1항에 있어서,
    상기 레인 제어/인터페이스 로직은 상기 고속영상데이터 전송 모드 및 상기 Escape 모드 동작에 필요한 구성부에 클럭을 제공하는 MIPI용 D-PHY 회로.
  3. 제2항에 있어서,
    상기 레인 제어/인터페이스 로직은 상기 고속영상데이터 전송 모드 및 상기 Escape 모드 동작을 제어하는 인에이블 신호를 생성하는 ESC(Escape) FSM 및 HS FSM을 포함하며,
    상기 클럭 및 상기 인에이블 신호를 입력 받고, 상기 구성부의 클럭 입력단으로 상기 클럭을 출력하는 AND 게이트를 포함하는 MIPI용 D-PHY 회로.
  4. 제1항에 있어서,
    상기 LP 리시버는, 데이터 레인에 연결된 제1 입력단 및 기준 전압을 입력 받는 제2 입력단을 포함하는 히스테리시스 비교기를 포함하는 MIPI용 D-PHY 회로.
  5. 제1항에 있어서,
    상기 LP 트랜스미터는
    제 1 PMOS 트랜지스터와 상기 제 1 PMOS 트랜지스터의 드레인에 직렬로 연결된 제 1 NMOS 트랜지스터를 포함하는 제 1 인버터;
    제 2 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터의 드레인에 직렬로 연결된 제 2 NMOS 트랜지스터를 포함하는 제 2 인버터; 및
    제 3 PMOS 트랜지스터와 상기 제 3 PMOS 트랜지스터의 드레인에 직렬로 연결된 제 3 NMOS 트랜지스터를 포함하는 제 3 인버터;
    를 포함하는 로우 파워 모드에서 동작하는 MIPI용 D-PHY 회로.
  6. 제5항에 있어서,
    상기 LP 트랜스미터는
    상기 제 1 PMOS 트랜지스터의 게이트에 드레인이 연결되는 제 4 PMOS 트랜지스터;
    상기 제 2 PMOS 트랜지스터의 게이트에 드레인이 연결되는 제 5 PMOS 트랜지스터;
    상기 제 3 PMOS 트랜지스터의 게이트에 드레인이 연결되는 제 6 PMOS 트랜지스터;
    상기 제 6 PMOS 트랜지스터의 드레인에 연결되고, 입력전압이 게이트에 연결되는 제 1 인버터 가속기; 및
    상기 제 6 NMOS 트랜지스터의 드레인에 연결되고, 상기 입력전압이 게이트에 연결되는 제 2 인버터 가속기;
    를 더 포함하는 로우 파워 모드에서 동작하는 MIPI용 D-PHY 회로.
  7. 제5항에 있어서,
    상기 LP 트랜스미터는
    상기 제 1 NMOS 트랜지스터의 게이트에 드레인이 연결되는 제 4 NMOS 트랜지스터;
    상기 제 2 NMOS 트랜지스터의 게이트에 드레인이 연결되는 제 5 NMOS 트랜지스터;
    상기 제 3 NMOS 트랜지스터의 게이트에 드레인이 연결되는 제 6 NMOS 트랜지스터; 및
    상기 제 1 인버터, 상기 제 2 인버터와 상기 제 3 인버터의 스위칭 순서를 조절하는 트랜스 미션게이트;
    를 더 포함하는 로우 파워 모드에서 동작하는 MIPI용 D-PHY 회로.
  8. 제1항의 MIPI용 D-PHY 회로를 포함하는 드라이버 IC.
  9. 제1항 MIPI용 D-PHY 회로를 포함하는 휴대 단말기(Portable Terminal), 이동 단말기(Mobile Terminal), 텔레매틱스 단말기(Telematics Terminal), 노트북 컴퓨터(Notebook Computer), 디지털방송용 단말기, 개인 정보 단말기(Personal Digital Assistant: PDA), 와이브로 단말기(Wibro Terminal), IPTV(Internet Protocol Television) 단말기, AVN(Audio Video Navigation) 단말기, PMP(Portable Multimedia Player) 및 네비게이션 단말기(차량 네비게이션 장치)(Navigation Terminal) 중 선택되는 어느 하나의 단말기.
KR1020150152410A 2015-10-30 2015-10-30 Mipi용 d-phy 회로 KR20170051745A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150152410A KR20170051745A (ko) 2015-10-30 2015-10-30 Mipi용 d-phy 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150152410A KR20170051745A (ko) 2015-10-30 2015-10-30 Mipi용 d-phy 회로

Publications (1)

Publication Number Publication Date
KR20170051745A true KR20170051745A (ko) 2017-05-12

Family

ID=58740368

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150152410A KR20170051745A (ko) 2015-10-30 2015-10-30 Mipi용 d-phy 회로

Country Status (1)

Country Link
KR (1) KR20170051745A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109660516A (zh) * 2018-11-16 2019-04-19 武汉精立电子技术有限公司 Mipi c-phy信号发生方法、装置及系统
CN109660746A (zh) * 2018-11-30 2019-04-19 瀚湄信息科技(上海)有限公司 一种mipi信号距离传输装置及方法
CN111435927A (zh) * 2019-01-15 2020-07-21 恩智浦美国有限公司 使用mipi d-phy的快速链路周转
KR20220034258A (ko) * 2019-09-13 2022-03-17 퀄컴 인코포레이티드 아날로그 프런트-엔드 수신기들
WO2023014147A1 (ko) * 2021-08-05 2023-02-09 라온피플 주식회사 카메라 모듈 검사 장치 및 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109660516A (zh) * 2018-11-16 2019-04-19 武汉精立电子技术有限公司 Mipi c-phy信号发生方法、装置及系统
CN109660516B (zh) * 2018-11-16 2022-01-25 武汉精立电子技术有限公司 Mipi c-phy信号发生方法、装置及系统
CN109660746A (zh) * 2018-11-30 2019-04-19 瀚湄信息科技(上海)有限公司 一种mipi信号距离传输装置及方法
CN109660746B (zh) * 2018-11-30 2021-08-13 瀚湄信息科技(上海)有限公司 一种mipi信号距离传输装置及方法
CN111435927A (zh) * 2019-01-15 2020-07-21 恩智浦美国有限公司 使用mipi d-phy的快速链路周转
CN111435927B (zh) * 2019-01-15 2024-02-09 恩智浦美国有限公司 使用mipi d-phy的快速链路周转
KR20220034258A (ko) * 2019-09-13 2022-03-17 퀄컴 인코포레이티드 아날로그 프런트-엔드 수신기들
WO2023014147A1 (ko) * 2021-08-05 2023-02-09 라온피플 주식회사 카메라 모듈 검사 장치 및 방법
KR20230021334A (ko) * 2021-08-05 2023-02-14 라온피플 주식회사 카메라 모듈 검사 장치 및 방법

Similar Documents

Publication Publication Date Title
KR20170051745A (ko) Mipi용 d-phy 회로
US7714615B2 (en) De-emphasis circuit for a voltage mode driver used to communicate via a differential communication link
US9099027B2 (en) Display panel driving device having plural driver chips responsive to clock signal with stable duty ratio
US7768306B2 (en) Low to high voltage conversion output driver
CN107257236B (zh) 用于电压电平转换的装置、系统和方法
US11430382B2 (en) Light-emitting diode driving apparatus and light-emitting diode driver
KR20170005291A (ko) 슬루 슬로프를 제어하는 출력 버퍼 회로 및 그것을 포함하는 소스 드라이버 및 그것의 소스 구동 신호 생성 방법
US9160403B2 (en) Signal transmission circuit, signal transmission system, and signal transmission method
WO2015142436A1 (en) Reconfigurable transmitter
US8193849B2 (en) Generating a full rail signal
WO2018005115A1 (en) Edp mipi dsi combination architecture
US7135896B2 (en) Output buffer circuit and semiconductor integrated circuit
US8441283B2 (en) Integrated circuit
US8094047B2 (en) Data serializer apparatus and methods
US7368951B2 (en) Data transmission circuit and data transmission method with two transmission modes
US20100033211A1 (en) Link transmitter with reduced power consumption
US9240234B2 (en) Method of operating channel buffer block and devices including the channel buffer block
KR101541182B1 (ko) LP(Low-power)모드에서 동작하는 MIPI용 D-PHY 회로
US8471803B2 (en) Level shifters including circuitry for reducing short circuits and display devices using the same
US7248095B2 (en) Bus driver with well voltage control section
CN113992209B (zh) 转换电路以及串行解串器
US8085065B2 (en) Dual loop level shifter
US20070170954A1 (en) Semiconductor integrated circuit
KR20090071453A (ko) 링크 조정
KR20060134313A (ko) 모드선택기능을 가지는 레벨쉬프터 및 레벨쉬프팅 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application