KR20170051269A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20170051269A
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semiconductor layer
fin structure
semiconductor
forming
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KR1020160135693A
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쉥첸 왕
카이 슈안 이
사이후이 영
치아 타 유
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스의 제조에 있어서, 제1 반도체 층 및 제2 반도체 층의 스택이 형성된다. 제1 반도체 층 및 제2 반도체 층을 패터닝함으로써 핀 구조물이 형성된다. 핀 구조물의 하부 부분의 측벽들 및 핀 구조물의 상부 부분의 측벽들의 하단부(bottom part)를 커버하도록, 핀 구조물의 하단부 상에 커버 층이 형성된다. 핀 구조물이 절연층에 매립되도록(embedded), 절연층이 형성된다. 절연 층 내에 개구가 형성되도록, 상부 부분의 일부는 제거된다. 제2 반도체 층의 남아있는 층 상의 개구 내에 제3 반도체 층이 형성된다. 제3 반도체 층의 일부가 절연층으로부터 노출되도록, 절연층은 리세싱되고, 게이트 구조물이 형성된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
개시내용은 반도체 집적 회로, 더욱 구체적으로는 핀 구조물을 갖는 반도체 디바이스 및 그것의 제조 프로세스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스로 진행됨에 따라, 제작 및 설계 문제들 모두로부터의 도전과제들은 핀 전계 효과 트랜지스터(Fin FET, fin field effect transistor)와 같은 3차원 설계들의 개발을 초래하였다. Fin FET 디바이스들은 통상적으로 높은 종횡비들을 갖고 반도체 트랜지스터 디바이스들의 채널 및 소스/드레인 영역들이 형성되는 반도체 핀들을 포함한다. 더 빠르고, 더 신뢰성 있고, 더 잘 제어되는 반도체 트랜지스터 디바이스들을 제조하기 위하여 채널 및 소스/드레인 영역들의 증가된 표면적의 이점을 이용하여 핀 구조물의 측면들 위에 그리고 측면들을 따라 게이트가 형성된다(예를 들어, 랩핑). 몇몇 디바이스들에서, 게르마늄 또는 실리콘 게르마늄(SiGe)이 캐리어 이동도를 향상시키기 위해 채널 영역으로서 사용될 수 있다.
본 개시물의 일 양상에 따라, 반도체 디바이스를 제조하기 위한 방법에서, 기판 상에 제1 반도체 층이 형성된다. 제2 반도체 층이 제1 반도체 층 상에 형성된다. 제1 반도체 층 및 제2 반도체 층을 패터닝함으로써 핀 구조물이 형성된다. 핀 구조물은 제1 반도체 층으로 구성된 하부 부분(bottom portion) 및 제2 반도체 층으로 구성된 상부 부분(upper portion)을 포함한다. 핀 구조물의 하부 부분의 측벽들 및 핀 구조물의 상부 부분의 측벽들의 하단부(bottom part)를 커버하도록, 핀 구조물의 하단부 상에 커버 층이 형성된다. 핀 구조물이 절연층에 매립되도록(embedded), 커버 층으로 핀 구조물 위에 절연층이 형성된다. 개구가 절연층에 형성되고 제2 반도체 층의 소정 층이 개구의 하부 부분에 남아있도록, 핀 구조물의 상부 부분의 일부가 제거된다. 제2 반도체 층의 남아있는 층 상의 개구 내에 제3 반도체 층이 형성된다. 제3 반도체 층의 적어도 일부가 절연층으로부터 노출되도록, 절연층은 리세싱된다. 노출된 제3 반도체 층 위에 게이트 구조물이 형성된다.
본 개시물의 다른 양상에 따라, 반도체 디바이스를 제조하기 위한 방법에서, 기판 상에 제1 반도체 층이 형성된다. 제2 반도체 층이 제1 반도체 층 상에 형성된다. 제1 반도체 층 및 제2 반도체 층을 패터닝함으로써 제1 핀 구조물 및 제2 핀 구조물이 형성된다. 제1 핀 구조물 및 제2 핀 구조물은 각각 제1 반도체 층으로 구성된 하부 부분 및 제2 반도체 층으로 구성된 상부 부분을 포함한다. 제1 핀 구조물 및 제2 핀 구조물의 상부 부분의 측벽들의 하단부들과 제1 핀 구조물 및 제2 핀 구조물의 하부 부분의 측벽들을 커버하도록, 제1 핀 구조물 및 제2 핀 구조물의 하단부들 상에 커버 층이 형성된다. 제1 핀 구조물 및 제2 핀 구조물이 절연층에 매립되도록, 커버 층으로 제1 핀 구조물 및 제2 핀 구조물 위에 절연층이 형성된다. 제2 핀 구조물의 상부 부분이 에칭되지 않도록 보호하면서, 개구가 절연층에 형성되고 제2 반도체 층의 소정 층이 개구의 하부 부분에 남아있도록, 제1 핀 구조물의 상부 부분의 일부가 제거된다. 제2 반도체 층의 남아있는 층 상의 개구 내에 제3 반도체 층이 형성된다. 제3 반도체 층의 적어도 일부 및 제2 핀 구조물의 상부 부분의 일부가 절연층으로부터 노출되도록, 절연층은 리세싱된다. 노출된 제3 반도체 층 위에 제1 게이트 구조물이 형성되고, 제2 핀 구조물의 노출된 부분 위에 제2 게이트 구조물이 형성된다.
본 개시물의 다른 양상에 따라, 반도체 디바이스는 제1 핀 전계 효과 트랜지스터(Fin FET, fin field effect transistor)를 포함한다. 제1 Fin FET은 제1 방향으로 연장되고 격리 절연층으로부터 돌출되는 제1 핀 구조물을 포함한다. 제1 핀 구조물 및 격리 절연층은 기판 위에 배치된다. 제1 핀 구조물은, 제1 반도체 재료로 만들어진 제1 층, 제1 층 위에 배치된 제2 반도체 재료로 만들어진 제2 층, 및 제2 층 위에 배치된 제3 반도체 재료로 만들어진 제3 층을 포함한다. 제1 핀 구조물은, 제1 핀 구조물의 상부 부분의 측벽들의 하단부 및 제1 핀 구조물의 하부 부분의 측벽들을 커버하도록, 제1 핀 구조물의 하단부 상에 배치된 제1 커버 층을 더 포함한다. 제1 핀 구조물은, 게이트 전극 층 및 게이트 유전체 층을 포함하고, 제1 핀 구조물의 일부분을 커버하며, 제1 방향에 직각인 제2 방향으로 연장되는 제1 게이트 스택을 더 포함한다. 제3 층은 제1 Fin FET의 채널 영역으로서의 기능을 한다. 제1 반도체 재료는 Si(1-x)Gex를 포함하고, 제2 반도체 재료는 Si(1-y)Gey를 포함하고, 제3 반도체 재료는 Ge 또는 Si(1-z)Gez를 포함하며, y는 x보다 작고, z 는 y보다 크다.
본 개시내용은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 관행에 따라, 다양한 피쳐들은 실척도로 도시되는 것은 아니며, 단지 예시만을 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1-12는 본 개시물의 일 실시예에 따른 반도체 FET 디바이스를 제조하기 위한 순차적 프로세스를 예시하는 예시적 단면도들이다.
도 13은 도 12에 대응하는 예시적인 개략도이다.
도 14a 및 14b는 소스/드레인 구조물들의 예시적인 단면도들이다.
도 15 및 16은 본 개시물의 수정된 실시예에 따른 반도체 FET 디바이스를 제조하기 위한 순차적 프로세스를 예시하는 단면도들이다.
도 17-24는 본 개시물의 다른 실시예에 따른 반도체 FET 디바이스를 제조하기 위한 순차적 프로세스를 예시하는 예시적 단면도들이다.
아래의 개시내용은 발명의 상이한 피쳐들을 구현하기 위한 여러 상이한 실시예들 또는 예시들을 제공한다는 것이 이해될 것이다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예들이 아래에서 설명된다. 물론, 이들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들로 제한되지 않으나, 디바이스의 원하는 특성들 및/또는 프로세스 조건들에 좌우될 수 있다. 또한, 이후의 상세설명에서 제2 피쳐 상의 또는 제2 피쳐 위의 제1 피쳐의 형성은 제1 피쳐 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피쳐 및 제2 피쳐가 직접적으로 접촉하지 않을 수 있도록 추가적인 피쳐들이 제1 피쳐 및 제2 피쳐에 개재되어 형성될 수 있는 실시예를 포함할 수 있다. 다양한 피쳐들은 간략화 및 명료성을 위해 임의적으로 상이한 스케일들로 도시될 수 있다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간적으로 상대적인 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간적으로 상대적인 기술어들은 이와 똑같이 해석될 수 있다. 또한, 용어 “~로 만들어진”은 “~를 포함하는” 또는 “~로 구성되는” 중 어느 하나를 의미할 수 있다.
도 1-10는 본 개시물의 일 실시예에 따른 반도체 FET 디바이스를 제조하기 위한 순차적 프로세스를 예시하는 예시적 단면도들이다. 추가적인 동작들이 도 1-10에 의해 도시된 동작들 이전에, 동안에, 및 이후에 제공될 수 있으며, 하기에 설명된 동작들 중 일부는 방법의 추가 실시예들을 위해 교체되거나 제거될 수 있다는 것을 알 수 있다. 동작들의 순서는 교체가능할 수 있다.
도 1에서, 기판(100)이 제공되고, 제1 반도체 층(110)이 기판(100) 위에 형성된다. 뿐만 아니라, 제2 반도체 층(120)이 제1 반도체 층 위에 형성된다.
기판(100)은 예를 들어, 약 1 × 1015 cm-3 내지 약 1 × 1016 cm-3 범위의 불순물 농도를 갖는 p-타입 실리콘 기판이다. 다른 실시예들에서, 기판(100)은 약 1 × 1015 cm-3 내지 약 1 × 1016 cm-3 범위의 불순물 농도를 갖는 n-타입 실리콘 기판이다. 대안적으로, 기판(100)은, 게르마늄과 같은 다른 일원소 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합물들을 포함할 수 있다. 일 실시예에서, 기판(100)은 SOI(silicon-on insulator) 기판의 실리콘 층이다. SOI 기판이 사용될 때, 핀 구조물은 SOI 기판의 실리콘 층으로부터 돌출될 수 있거나, 또는 SOI 기판의 절연체 층으로부터 돌출될 수 있다. 후자의 경우에, SOI 기판의 실리콘 층은 핀 구조물을 형성하는데 사용된다. 기판(100)은 불순물들로 적절하게 도핑된(예를 들어, p-타입 또는 n-타입 도전성) 다양한 영역들을 포함할 수 있다. 도펀트들은 예를 들어, 붕소(BF2), 인 및/또는 비소이다. 이 실시예에서, 기판은 실리콘 기판(웨이퍼)이다.
도 1에 도시된 바와 같이, 제1 반도체 층(110)은 기판(100)의 표면 위에 에피택셜하게 성장되고, 제2 반도체 층(120)은 제1 반도체 층(110) 위에 에피택셜하게 성장된다. 뿐만 아니라, 제1 층(130) 및 제2 층(140)을 포함하는 마스크층이 제2 반도체 층(120) 위에 형성된다.
제1 반도체 층(110)은 예를 들어, Si(1-x)Gex,이며, 여기서 x는 약 0.1 내지 약 0.5의 범위이다. 몇몇 실시예들에서, Si(1-x)Gex의 x는 약 0.2 내지 약 0.4의 범위이다. 본 개시물에서, Si1-xGex는 SiGe로 간단히 지칭될 수 있다. SiGe 제1 반도체 층(110)의 두께는 몇몇 실시예들에서 약 0.5 μm 내지 약 2 μm의 범위이다. Si 기판(100) 위에 비교적 두꺼운 SiGe 층(110)을 성장시킴으로써, SiGe 층(110)에 유도된 응력은 감소되거나 완화될 수 있다. 몇몇 실시예들에서, SiGe 제1 반도체 층(110)의 두께는 약 1 μm 내지 약 1.5 μm의 범위이다. 특정 실시예들에서, Ge 층 또는 Si(1-x)Gex(여기서, x는 약 0.1 미만임)가 제1 반도체 층(110)으로서 사용될 수 있다. 다른 실시예들에서, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들이 제1 반도체 층(110)으로서 사용될 수 있다.
제1 반도체 층(110)은 도핑될 수 있고, 또는 도핑되지 않을 수도 있다. 도핑은 제1 반도체 층(110)의 에피택셜한 성장 동안에 수행될 수 있고, 또는 이온 주입 동안에 수행될 수도 있다.
제2 반도체 층(120)은 예를 들어, Si 또는 Si(1-y)Gey이며, 여기서 y는 약 0.1 미만이다. 이 실시예에서, 제2 반도체 층은 에피택셜하게 성장된 Si이다. 제2 반도체 층(120)은 몇몇 실시예들에서 약 30 nm 내지 약 200 nm 범위의 두께를 갖는다. 특정 실시예들에서, 제2 반도체 층(120)의 두께는 약 50 nm 내지 약 150 nm의 범위이다.
몇몇 실시예들에서, 마스크 층은 예를 들어, 패드 산화물(예를 들어, 실리콘 산화물) 층(130) 및 실리콘 질화물(SiN) 마스크 층(140)을 포함할 수 있다. 패드 산화물 층의 두께는 약 2 nm 내지 약 15 nm의 범위이고, 실리콘 질화물 마스크 층의 두께는 약 10 nm 내지 약 50 nm의 범위이다.
도 2에 도시된 바와 같이, 제1 반도체 층 및 제2 반도체 층의 적층된 층들은 핀 구조물들로 패터닝된다.
리소그래피 및 에칭을 포함하는 패터닝 동작들을 사용함으로써, 마스크 층은 마스크 패턴들(150)로 패터닝된다. 패턴들(150) 각각의 폭은 몇몇 실시예들에서 약 5 nm 내지 약 40 nm의 범위이고, 또는 다른 실시예들에서 약 10 nm 내지 약 30 nm의 범위일 수 있다. 에칭 마스크들로서 마스크 패턴들(150)을 사용함으로써, 제1 및 제2 반도체 층들은 건식 에칭 방법 및/또는 습식 에칭 방법을 사용하는 트렌치 에칭에 의해, 핀 구조물들(10 및 20)로 패터닝된다. 도 2에 도시된 바와 같이, 제2 반도체 층(120)을 관통하여 제1 반도체 층(110)의 중앙까지 트렌치 에칭이 수행된다. 핀 구조물들(110A)의 하부 부분은 제1 반도체 층으로 만들어지고, 핀 구조물들(120)의 상부 부분은 제2 반도체 층으로 만들어진다.
이 실시예에서, 핀 구조물(10)은 p-타입 Fin FET에 대한 것이고, 핀 구조물(20)은 n-타입 Fin FET에 대한 것이다. 도 2에서, 핀 구조물들(10 및 20)이 서로 인접하여 배치되나, p-타입 Fin FET에 대한 핀 구조물(10)은 n-타입 Fin FET에 대한 핀 구조물(20)로부터 떨어져 배치될 수도 있다. 뿐만 아니라, 핀 구조물들의 개수는 1(또는 2)로 제한되지 않는다. 개수는 둘 이상일 수도 있다. 또한, 하나 이상의 더미 핀 구조물들은 패터닝 프로세스들에서 패턴 충실도(fidelity)를 향상시키기 위해 핀 구조물(10) 및/또는 핀 구조물(20)의 양 측면들에 인접하게 배치될 수 있다. 핀 구조물들(10 및 20)은 Y 방향으로 연장되고, Y 방향에 교차하는 X 방향으로 배열되었다.
핀 구조물들(10 및 20)의 폭은 몇몇 실시예들에서 약 5 nm 내지 약 40 nm의 범위이고, 특정 실시예들에서 약 7 nm 내지 약 15 nm의 범위일 수 있다. 핀 구조물들(10 및 20)의 높이(H1)는 몇몇 실시예들에서 약 50 nm 내지 약 300 nm의 범위이고, 다른 실시예들에서 약 100 nm 내지 약 200 nm의 범위일 수 있다. 인접한 핀 구조물들 사이의 공간은 몇몇 실시예들에서 약 5 nm 내지 약 80 nm의 범위이고, 다른 실시예들에서 약 7 nm 내지 약 15 nm의 범위일 수 있다. 제1 반도체 층(110)의 나머지 두께(H2)는 약 500 μm 내지 약 800 μm의 범위이다. 핀 구조물들의 높이들이 균일하지 않을 때, 핀 구조물의 바닥으로부터의 높이(H1)는 핀 구조물들의 바닥의 평균 레벨들에 대응하는 평면으로부터 측정될 수 있다. 유사하게, H2는 기판(100)의 상부면으로부터 평면까지 측정될 수 있다.
뿐만 아니라, 도 2에서, 핀 구조물들(10 및 20)이 실질적으로 수직 측벽들을 갖지만, 몇몇 실시예들에서, 핀 구조물들(10 및 20)은 테이퍼드(tapered) 형상을 가질 수 있으며, 여기서 상단 폭은 하단 폭보다 작다. 핀 구조물들(10 및 20)의 폭이 상단으로부터 하단까지 균일하지 않은 경우, 폭은 평균 폭, 수직 중심점에서의 폭, 또는 제1 반도체층과 제2 반도체 층 사이의 계면에서의 폭으로서 정의될 수 있다. 그러나, 본 기술분야의 당업자는 설명 전반에 걸쳐 언급된 치수들 및 값들이 단지 예시들이며, 집적 회로들의 상이한 스케일들에 적합하도록 변경될 수 있다는 것을 인식할 것이다.
핀 구조물들의 형성 이후에, 도 3에 도시된 바와 같이, 핀 구조물들(10 및 20)을 커버하기 위하여 보호(커버) 층(160)이 형성된다. 보호 층(160)은 아래 놓인 층(제1 반도체 층)이 산화되는 것을 막는 재료로 만들어진다. 몇몇 실시예들에서, 보호 층(160)은 실리콘 질화물(SiN), SiC, SiOCN 및 SiCN의 하나 이상의 층들로 만들어진다. 보호 층(160)의 두께는 몇몇 실시예들에서 약 1 μm 내지 약 10 μm의 범위이다. 특정 실시예들에서, 보호 층(160)의 두께는 몇몇 실시예들에서 약 2 μm 내지 약 5 μm의 범위이다. 이 실시예에서, SiN이 보호 층들(160)로서 사용된다.
보호 층(160)은 화학 기상 증착(CVD, chemical vapor deposition), 플라즈마 강화 화학 기상 증착(PECVD, plasma-enhanced chemical vapor deposition), 상압 화학 기상 증착(APCVD, atmospheric pressure chemical vapor deposition), 저압 CVD(LPCVD, low-pressure CVD), 고밀도 플라즈마 CVD(HDPCVD, high density plasma CVD) 및/또는 원자층 증착(ALD, atomic layer deposition), 및/또는 다른 적절한 프로세스들에 의하여 형성된다.
막 형성 프로세스 동안에, 기판 온도는 300 ℃ 내지 500 ℃의 범위이다. 몇몇 실시예들에서, 기판 온도는 350 ℃ 내지 450 ℃의 범위일 수 있다. 막 형성 프로세스 동안에 통상적인 CVD 프로세스보다 비교적 낮은 기판 온도를 유지함으로써, 제1 반도체 층 내의 게르마늄의 제2 반도체 층으로의 확산을 억제하는 것이 가능하다. 몇몇 실시예들에서, PECVD가 이용된다.
보호 층(160)이 형성된 이후에, 도 4에 도시된 바와 같이, 핀 구조물들(10 및 20)이 희생층(170)에 매립되도록, 희생층(170)이 형성된다. 핀 구조물들(10 및 20)은 희생 층(170)에 완전히 또는 부분적으로 매립될 수 있다. 몇몇 실시예들에서, 희생층(170)은 하부 반사방지 코팅(BARC, bottom antireflective coating)을 위한 재료 또는 포토레지스트 층과 같은 유기 재료로 만들어진다.
그 후, 도 5에 도시된 바와 같이, 희생 층(170)의 두께는 예를 들어, 핀 구조물들의 일부를 노출시키도록 에치-백(etch-back) 프로세스에 의하여 감소된다. 특정 실시예들에서, 에치-백 프로세스는 약 1 내지 약 10 Torr의 압력에서 그리고 약 0 ℃ 내지 약 300 ℃의 온도에서, CF4 및 CHF3 중 적어도 하나 및 O2를 포함하는 플라즈마를 사용함으로써, 수행될 수 있다. 에칭 시간을 조정함으로써, 남아있는 희생 층의 원하는 두께가 획득될 수 있다. 본 개시물에서, 두께(H3)는 소정양(D1)만큼 제1 반도체 층(110A)과 제2 반도체 층(120) 사이의 계면의 높이보다 더 높도록 조정된다. 몇몇 실시예들에서, 거리(D1)는 약 5 nm 내지 약 60 nm의 범위이고, 또는 다른 실시예들에서 약 20 nm 내지 약 50 nm의 범위일 수 있다.
두꺼운 희생 층을 에치-백하는 대신에, 예를 들어, 바로 막 형성 조건을 조정함으로써 목표 두께를 갖는 얇은 희생 층을 형성하는 것이 가능할 수 있다.
다음으로, 도 6에 도시된 바와 같이, 희생 층(170)으로부터 노출된 보호 층(160)의 상부 부분들은 예를 들어, 건식 에칭 및/또는 습식 에칭에 의하여 제거된다. 특정 실시예들에서, 하드 마스크 패턴들(150)은 또한 이 프로세스에서 제거될 수 있다. 남아있는 희생 층(170)은 예를 들어, 애싱 프로세스 및/또는 습식 세정 프로세스에 의하여 제거된다.
그 후, 도 7에 도시된 바와 같이, 격리 절연 층(180)이 형성된다. 격리 절연 층(180)은 예를 들어, 실리콘 이산화물, SiO, SiON, SiOCN, 또는 불소 도핑된 실리케이트 유리(FSG, Fluorine-doped silicate glass), 또는 임의의 다른 적절한 유전체 재료의 하나 이상의 층들로 만들어진다. 격리 절연 층(180)이 실리콘 산화물로 만들어질 때, 실리콘 산화물은 예를 들어, 붕소 및/또는 인으로 도핑될 수 있다.
본 개시물의 몇몇 실시예들에서, 격리 절연 층(180)은 유동성 CVD(FCVD, flowable CVD)에 의하여 형성될 수 있다. FCVD에서, 실리콘 산화물 대신에 유동성 유전체 재료들이 성막된다. 이름에서 보여지듯이, 유동성 유전체 재료들은 고 종횡비를 가지고 갭들 또는 공간들을 채우기 위하여 성막 동안에 “흐를” 수 있다. 대개, 성막된 막이 흐르도록 허용하기 위하여 실리콘 함유 프리커서들에 다양한 케미스트리들이 첨가된다. 몇몇 실시예들에서, 질소 수소화물 본드들이 첨가된다. 유동성 유전체 프리커서들, 특히 유동성 실리콘 산화물 프리커서들의 예들은, 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ, methyl silsesquioxane), 수소 실세스퀴옥산(HSQ, hydrogen silsesquioxane), MSQ/HSQ, 퍼하이드로실라잔(TCPS, perhydrosilazane), 퍼하이드로-폴리실라잔(PSZ, perhydro-polysilazane), 테트라에틸 오르소실리케이트 (TEOS, tetraethyl orthosilicate), 또는 실릴-아민, 예컨대, 트리실릴아민(TSA, trisilylamine)을 포함한다. 이들 유동성 실리콘 산화물 재료들은 복수 동작 프로세스에서 형성된다.
유동성 막이 성막된 이후에, 이것은 경화되고, 그 후 실리콘 산화물을 형성하기 위하여 원치 않는 엘리먼트(들)를 제거하기 위하여 어닐링된다. 원치 않는 엘리먼트(들)가 제거되는 경우, 유동성 막은 치밀화되고, 수축한다. 몇몇 실시예들에서, 복수의 어닐링 프로세스들이 수행된다. 유동성 막은 두번 이상 경화되고, 어닐링된다.
본 실시예에서, 어닐링을 위한 온도는 약 500 ℃ 내지 약 800 ℃ 범위와 같이, 비교적 낮은 온도들로 또한 조정된다. 저온 CVD를 사용함으로써, 제1 반도체 층(110(110A))과 제2 반도체 층(120) 사이에 Ge 확산을 억제하는 것이 가능하다.
핀 구조물들(10 및 20)의 하부 부분(110A)의 측벽들이 보호 층(160)에 의하여 커버되기 때문에, 핀 구조물들(10 및 20)의 하부 부분(110A)은 격리 절연 층(180)을 형성하기 위한 열적 프로세스 동안에 산화되지 않는다.
도 8에 도시된 바와 같이, 마스크 패턴들(150) 및 격리 절연 층(180)의 상부 부분들은 예를 들어, 화학 기계적 연마(CMP, chemical mechanical polishing) 또는 에치-백 프로세스와 같은 다른 평탄화 방법들에 의하여 제거된다. 핀 구조물들의 상부 층들(120)의 최상단 부분(top portion)들은 살짝 에칭될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 보호 하드 마스크 층(200), 예를 들어, 실리콘 질화물의 단일 층(몇몇 실시예들에서, 약 10 nm 내지 약 50 nm 범위) 또는 실리콘 질화물(몇몇 실시예들에서, 약 10 nm 내지 약 50 nm 범위) 및 실리콘 산화물(몇몇 실시예들에서, 약 5 nm 내지 약 50 nm 범위)의 이중층이 n-타입 Fin FET 영역을 위하여 핀 구조물(20) 위의 격리 절연 층(180) 위에 형성된다. 보호 하드 마스크 층(200)은 p-타입 Fin FET을 위하여 핀 구조물(10) 상에 수행된 후속 프로세스들로부터 핀 구조물(20)을 보호한다.
건식 에칭 및/또는 습식 에칭에 의하여, 핀 구조물(10)의 제2 반도체 층(120)에 의해 만들어진 상부 부분은 부분적으로 제거되고, 그에 의해 개구(190) 및 남아있는 제2 반도체 층(125)을 형성한다. 제2 반도체 층(120)의 에칭은 건식 에칭 및/또는 습식 에칭에 의해 수행될 수 있다.
남아있는 제2 반도체 층(125)의 두께(D2)은 몇몇 실시예들에서 약 5 nm 내지 약 50 nm의 범위이고, 또는 다른 실시예들에서 약 5 nm 내지 약 25 nm의 범위일 수 있다. 에칭 시간 및/또는 조건들을 조정함으로써, 남아있는 제2 반도체 층(125)의 원하는 두께가 획득될 수 있다. 남아있는 제2 반도체 층(125)의 상부면과 보호 층(160)의 상단 사이의 거리(D3)는 몇몇 실시예들에서 약 5 nm 내지 약 20 nm의 범위이고, 또는 다른 실시예들에서 약 5 nm 내지 약 10 nm의 범위일 수 있다.
그 후, 제3 반도체 층(210)은 도 10에 도시된 바와 같이, 개구(190)를 채우도록 남아있는 제2 반도체 층(125)의 상부면 상에 에피택셜하게 성장된다. 제3 반도체 층(210)은 Ge 또는 Si(1-z)Gez일 수 있고, 여기서 z는 제1 반도체 층(110)(Si(1-x)Gex)의 x보다 더 크다. 몇몇 실시예들에서, z는 약 0.5 이상이고, 다른 실시예들에서 약 0.5 내지 약 0.75의 범위일 수 있다. 도 10에 도시된 바와 같이, 제3 반도체 층(210)은 또한 격리 절연 층(180)의 상부면 위에 형성된다.
제3 반도체 층(210)이 형성된 이후에, 격리 절연 층(180)의 상부면 위에 형성된 제3 반도체 층(210)의 부분 및 보호 하드 마스크 층(200)은 예를 들어, CMP와 같은 평탄화 동작에 의하여 제거된다.
그 후, 도 11에 도시된 바와 같이, 제2 반도체 층(120)의 상부 부분 및 제3 반도체 층(210)의 상부 부분이 격리 절연 층(180)으로부터 노출되도록, 격리 절연 층(180)의 상부 부분은 예를 들어, 에치-백 프로세스에 의하여 제거(리세스)된다. 격리 절연 층(180)은 격리 절연 층(180)의 상부면이 보호 층(160)의 상단과 실질적으로 동일한 높이가 되도록 하는 정도까지 리세스된다. 에치-백 프로세스는 건식 에칭 또는 습식 에칭을 사용함으로써 수행될 수 있다. 에칭 시간을 조정함으로써, 남아있는 격리 절연 층(180)의 원하는 두께가 획득될 수 있다. 몇몇 실시예들에서, 격리 절연 층(180)의 상부면은 보호 층(160)의 상단 아래에 또는 보호 층(160)의 상단 위에 위치될 수 있다.
제2 반도체 층(120)의 노출된 상부 부분은 n-타입 Fin FET에 대한 채널 영역(120A)이 되고, 제3 반도체 층(210)의 노출된 상부 부분은 p-타입 Fin FET에 대한 채널 영역(210A)이 된다. 노출된 상부 부분들의 높이(D4)는 몇몇 실시예들에서 약 20 nm 내지 약 80 nm의 범위이고, 다른 실시예들에서 약 30 nm 내지 약 60 nm의 범위일 수 있다.
도 11에서, 남아있는 제2 반도체 층(125)은 격리 절연 층(180)으로부터 노출되지 않고, 채널 영역들의 바닥부는 격리 절연 층(180)에 매립된다.
다음으로, 도 12에 도시된 바와 같이, 게이트 구조물은 채널 영역들(120A 및 210A)의 부분 위에 형성된다. 게이트 유전체 재료 및 게이트 전극 재료는 격리 절연 층(180) 및 채널 영역들(120A 및 210A) 위에 형성되고, 그 후 게이트 전극 층(230) 및 게이트 유전체 층(220)을 포함하는 게이트 구조물을 획득하도록 패터닝 동작들이 수행된다. 게이트 전극 층(230)은 폴리 실리콘, Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi, 다른 도전성 재료들과 같은 하나 이상의 도전성 재료로 만들어진다. 게이트 전극 층(230)에 대한 전극 층은 ALD, CVD, PVD, 도금, 또는 이들의 조합들과 같은 적절한 프로세스를 사용하여 형성될 수 있다.
게이트 유전체 층(220)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 하이-k 유전체들의 하나 이상의 층들을 포함한다. 하이-k 유전체들은 금속 산화물들을 포함할 수 있다. 하이-k 유전체들에 대해 사용되는 금속 산화물들의 예들은 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼합물들의 산화물들을 포함한다. 하이-k 유전체 재료의 예들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료들, 및/또는 이들의 조합물들을 포함한다. 게이트 유전체 층(220)은 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 열적 산화, UV-오존 산화, 또는 이들의 조합들과 같은 적절한 동작을 사용하여 형성될 수 있다. 게이트 유전체 층(220)은 게이트 유전체 층(220)과 채널 영역들 사이에 손상을 감소시키기 위해 계면층(미도시)을 더 포함할 수 있다. 계면층은 실리콘 산화물을 포함할 수 있다.
몇몇 실시예들에서, 하나 이상의 일함수 조정 층들(미도시)은 게이트 유전체 층(220)과 게이트 전극 층(230) 사이에 개재될 수 있다. 일함수 조정층은 단일 층을, 또는 대안적으로 디바이스 성능을 향상시키기 위하여 선택된 일함수를 갖는 금속 층(일함수 금속 층), 라이너 층, 습윤 층, 접착 층, 금속 합금 또는 금속 실리사이드의 다양한 조합들과 같은 다층 구조물을 포함할 수 있다. n-채널 Fin FET에 대하여, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi의 하나 이상의 층들이 일함수 조정 층으로서 사용될 수 있고, p-채널 Fin FET에 대하여, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co의 하나 이상의 층들이 일함수 조정 층으로서 사용될 수 있다. 몇몇 실시예들에서, 일함수 조정 층은 대안적으로 폴리실리콘 층을 포함할 수 있다. 일함수 조정 층은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적절한 동작에 의해 형성될 수 있다. 또한, 일함수 조정 층은 n-채널 Fin FET 및 p-채널 Fin FET에 대하여 개별적으로 형성될 수 있으며, 이는 상이한 금속 층들을 사용할 수 있다.
도 12에서, 하나의 게이트 구조물이 n-채널 Fin FET 및 p-채널 Fin FET에 대해 배치된다. 그러나, 게이트 구조물은 n-채널 Fin FET 및 p-채널 Fin FET에 대해 각각 개별적으로 배치될 수 있다.
도 13은 도 12에 대응하고 도 12의 Fin FET들 중 하나를 예시하는 예시적인 개략도이다.
게이트 구조물이 형성된 이후에, 소스 및 드레인(240)이 형성된다. 몇몇 실시예들에서, 소스 및 드레인(240)은 게이트 구조물에 의하여 커버되지 않는 핀 구조물의 상부 부분들 상에 실리사이드 층들을 형성함으로써 형성될 수 있다. 다른 실시예들에서, 게이트 구조물에 의하여 커버되지 않는 핀 구조물의 상부 부분들은 격리 절연 층(180)의 상부면 아래로 리세스되고, 스트레인(strain) 재료가 리세스된 핀 구조물 위에 재성장된다. 스트레인 재료는 Si, SiC, SiCP, SiP, SiCP, SiGe 또는 Ge의 하나 이상의 층들을 포함할 수 있다.
도 14a 및 14b는 소스/드레인 구조물들의 예시적인 단면도들이다. 본 실시예에서, 남아있는 제2 반도체 층(124)(예를 들어, Si로 만들어진)은 p-타입 Fin FET의 채널 영역(210A)과 제1 반도체 층(110) 사이에 배치된다. 이러한 구조물로, 도 14a에 도시된 바와 같이, 소스/드레인(240) 아래에 공핍 영역(245)이 확장될 때조차, 소스/드레인으로부터 제1 반도체 층(110)까지 및/또는 소스와 드레인 사이에 전류 누설 경로가 존재하지 않는다. 대조적으로, 도 14b에 도시된 바와 같이, 제1 반도체 층(110)과 채널 영역(210A) 사이에 그러한 남아있는 제2 반도체 층(125)(예를 들어, Si로 만들어진)이 존재하지 않는 경우, 소스/드레인으로부터 제1 반도체 층(110)까지 및/또는 소스와 드레인 사이에 전류 누설 경로가 존재할 것이다.
또한, 제1 반도체 층(110)(예를 들어, Si(1-x)Gex로 만들어진, 여기서 x는 약 0.1 내지 약 0.5의 범위임)과 채널 영역(210A)(예를 들어, Ge 또는 Si(1-z)Gez로 만들어진, 여기서 z는 제1 반도체 층(110)(Si(1-x)Gex)의 x보다 더 큼) 사이에 제2 반도체 층(125)(예를 들어, Si로 만들어진)을 개재함으로써, 제1 반도체 층(110)과 채널 영역(210A) 사이에 Ge 확산을 억제하는 것이 가능하다. 또한, 격리 절연 층(180)에 대한 어닐링 온도를 감소시킴으로써, Ge 확산은 추가로 억제될 수 있다.
몇몇 실시예들에서, 제3 반도체 층(210)을 형성한 이후에 열적 동작들 동안에, 제1 및/또는 제3 반도체 층들의 Ge는 남아있는 제2 반도체 층(125)으로 확산될 수 있다. 따라서, 남아있는 제2 반도체 층(125)은 약 10 atm % 이하의 양으로 Ge를 함유할 수 있다. 다른 실시예들에서, 남아있는 제2 반도체 층(125) 내의 Ge 양은 약 5 atm % 미만일 수 있다.
Fin FET 디바이스는 콘택들/비아들, 상호연결 금속층들, 유전체 층들, 패시베이션 층들 등과 같은 다양한 피쳐들을 형성하기 위하여 추가적 CMOS 프로세스들을 겪을 수 있다는 것을 알 수 있다.
도 15 및 16은 본 개시물의 수정된 실시예에 따른 반도체 FET 디바이스를 제조하기 위한 순차적 프로세스를 예시하는 단면도들이다.
상기 실시예의 도 9에서, p-타입 Fin FET에 대한 제2 반도체 층(120)은 부분적으로 에칭되고, 제2 반도체 층(120)의 하단부는 개구(190)에 남아있다. 제2 반도체 층(120)의 에칭은 건식 에칭 및/또는 습식 에칭에 의해 수행될 수 있다.
수정된 실시예에서, 도 15에 도시된 바와 같이, p-타입 Fin FET에 대한 제2 반도체 층(120)은 제1 반도체 층(110A)의 상부면을 노출시키도록, 실질적으로 완전히 에칭된다. 그 후, 도 16에 도시된 바와 같이, 제4 반도체 층(125’)이 원하는 두께(D2)를 가지고 개구(190) 내에 제1 반도체 층(110A)의 노출된 상부면 위에 형성된다. 제4 반도체 층(125’)은 예를 들어, Si 또는 Si(1-y)Gey로 만들어지며, 여기서 y는 약 0.1 미만이다. 이러한 수정된 실시예에서, 제4 반도체 층에 대한 재료는 n-타입 Fin FET에서 채널 영역(120A)(제2 반도체 층)에 대한 재료로부터 독립적으로 선택될 수 있다. 또한, 두께(D2)는 제4 반도체 층(125’)의 부분적 에칭에 비해, 제4 반도체 층(125’)에 대한 비교적 느린 에피택셜한 성장을 사용함으로써 더욱 정확하게 제어될 수 있다. 또한, 소스 가스(들)를 변경함으로써 제4 반도체 층(125’) 위에 계속해서 제3 반도체 층(210)을 형성하는 것이 가능하다.
도 17-24는 본 개시물의 다른 실시예에 따른 반도체 FET 디바이스를 제조하기 위한 순차적 프로세스를 예시하는 예시적 단면도들이다. 추가적인 동작들이 도 17-24에 의해 도시된 동작들 이전에, 동안에, 및 이후에 제공될 수 있으며, 하기에 설명된 동작들 중 일부는 방법의 추가 실시예들을 위해 교체되거나 제거될 수 있다는 것을 알 수 있다. 동작들의 순서는 교체가능할 수 있다. 또한, 이 실시예의 피쳐들, 재료들, 구조물들, 프로세스들 및/또는 동작들의 일부는 도 1-16에 관련하여 상기 언급된 실시예들에서의 것들과 실질적으로 동일하거나 유사하며, 그것의 상세한 설명은 생략될 수 있다.
도 17에 도시된 바와 같이, 제1 반도체 층(110)은 기판(100)의 표면 위에 에피택셜하게 형성된다. 뿐만 아니라, 제1 층(130) 및 제2 층(140)을 포함하는 마스크 층이 제2 반도체 층(120) 위에 형성된다.
제1 반도체 층(110)은 예를 들어, Si(1-x)Gex,이며, 여기서 x는 약 0.1 내지 약 0.5의 범위이다. 몇몇 실시예들에서, Si(1-x)Gex의 x는 약 0.2 내지 약 0.4의 범위이다. SiGe 제1 반도체 층(110)의 두께는 몇몇 실시예들에서 약 0.5 μm 내지 약 2 μm의 범위이다. Si 기판(100) 위에 비교적 두꺼운 SiGe 층(110)을 성장시킴으로써, SiGe 층(110)에 유도된 응력은 감소되거나 완화될 수 있다. 몇몇 실시예들에서, SiGe 제1 반도체 층(110)의 두께는 약 1 μm 내지 약 1.5 μm의 범위이다. 특정 실시예들에서, Ge 층 또는 Si(1-x)Gex(여기서, x는 약 0.1 미만임)가 제1 반도체 층(110)으로서 사용될 수 있다. 다른 실시예들에서, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들이 제1 반도체 층(110)으로서 사용될 수 있다.
제1 반도체 층(110)은 도핑될 수 있고, 또는 도핑되지 않을 수도 있다. 도핑은 제1 반도체 층(110)의 에피택셜한 성장 동안에 수행될 수 있고, 또는 이온 주입 동안에 수행될 수도 있다.
몇몇 실시예들에서, 마스크 층은 예를 들어, 패드 산화물(예를 들어, 실리콘 산화물) 층(130) 및 실리콘 질화물(SiN) 마스크 층(140)을 포함할 수 있다. 패드 산화물 층의 두께는 약 2 nm 내지 약 15 nm의 범위이고, 실리콘 질화물 마스크 층의 두께는 약 10 nm 내지 약 50 nm의 범위이다.
도 18에 도시된 바와 같이, 제1 반도체 층(110)은 핀 구조물들로 패터닝된다. 도 2와 유사하게, 에칭 마스크들로서 마스크 패턴들(150)을 사용함으로써, 제1 반도체 층은 건식 에칭 방법 및/또는 습식 에칭 방법을 사용하는 트렌치 에칭에 의해, 핀 구조물들(110B)(10’ 및 20’)로 패터닝된다. 도 18에 도시된 바와 같이, 제1 반도체 층(110)의 중앙까지 관통하여 트렌치 에칭이 수행된다. 핀 구조물(10’)은 p-타입 Fin FET에 대한 것이고, 핀 구조물(20’)은 n-타입 Fin FET에 대한 것이다.
핀 구조물들(110B)의 폭은 몇몇 실시예들에서 약 5 nm 내지 약 40 nm의 범위이고, 특정 실시예들에서 약 7 nm 내지 약 15 nm의 범위일 수 있다. 핀 구조물들(110B)의 높이(H1)는 몇몇 실시예들에서 약 50 nm 내지 약 300 nm의 범위이고, 다른 실시예들에서 약 100 nm 내지 약 200 nm의 범위일 수 있다. 인접한 핀 구조물들 사이의 공간은 몇몇 실시예들에서 약 5 nm 내지 약 80 nm의 범위이고, 다른 실시예들에서 약 7 nm 내지 약 15 nm의 범위일 수 있다. 제1 반도체 층(110)의 나머지 두께(H2)는 약 500 μm 내지 약 800 μm의 범위이다.
도 3과 유사하게, 핀 구조물들을 형성한 이후에, 도 19에 도시된 바와 같이 핀 구조물들(110B)을 커버하기 위하여 보호 층(160)이 형성된다. 보호 층(160)은 제1 반도체 층이 산화되는 것을 막는 재료로 만들어진다. 몇몇 실시예들에서, 보호 층(160)은 실리콘 질화물(SiN), SiC, SiOCN 및 SiCN의 하나 이상의 층들로 만들어진다. 보호 층(160)의 두께는 몇몇 실시예들에서 약 1 μm 내지 약 10 μm의 범위이다. 특정 실시예들에서, 보호 층(160)의 두께는 몇몇 실시예들에서 약 2 μm 내지 약 5 μm의 범위이다. 이 실시예에서, SiN이 보호 층들(160)로서 사용된다. 보호 층(160)은 화학 기상 증착(CVD, chemical vapor deposition), 플라즈마 강화 화학 기상 증착(PECVD, plasma-enhanced chemical vapor deposition), 상압 화학 기상 증착(APCVD, atmospheric pressure chemical vapor deposition), 저압 CVD(LPCVD, low-pressure CVD), 고밀도 플라즈마 CVD(HDPCVD, high density plasma CVD) 및/또는 원자층 증착(ALD, atomic layer deposition), 및/또는 다른 적절한 프로세스들에 의하여 형성된다.
막 형성 프로세스 동안에, 기판 온도는 300 ℃ 내지 500 ℃의 범위이다. 몇몇 실시예들에서, 기판 온도는 350 ℃ 내지 450 ℃의 범위일 수 있다. 막 형성 프로세스 동안에 통상적인 CVD 프로세스보다 비교적 낮은 기판 온도를 유지함으로써, 제1 반도체 층 내의 게르마늄의 제2 반도체 층으로의 확산을 억제하는 것이 가능하다. 몇몇 실시예들에서, PECVD가 이용된다.
도 4와 유사하게, 보호 층(160)이 형성된 이후에, 핀 구조물들(110B)이 희생층(170)에 매립되도록, 희생층(170)이 형성된다. 핀 구조물들(110B)은 희생 층(170)에 완전히 또는 부분적으로 매립될 수 있다. 몇몇 실시예들에서, 희생층(170)은 하부 반사방지 코팅(BARC, bottom antireflective coating)을 위한 재료 또는 포토레지스트 층과 같은 유기 재료로 만들어진다.
그 후, 도 5와 유사하게, 희생 층(170)의 두께는 도 20에 도시된 바와 같이, 예를 들어, 핀 구조물들의 일부를 노출시키도록 에치-백 프로세스에 의하여 감소된다. 특정 실시예들에서, 에치-백 프로세스는 약 1 내지 약 10 Torr의 압력에서 그리고 약 0 ℃ 내지 약 300 ℃의 온도에서, CF4 및 CHF3 중 적어도 하나 및 O2를 포함하는 플라즈마를 사용함으로써, 수행될 수 있다. 에칭 시간을 조정함으로써, 남아있는 희생 층의 원하는 두께가 획득될 수 있다. 본 개시물에서, 높이(D3)는 몇몇 실시예들에서 약 20 nm 내지 약 80 nm의 범위이고, 다른 실시예들에서 약 30 nm 내지 약 60 nm의 범위일 수 있다.
두꺼운 희생 층을 에치-백하는 대신에, 예를 들어, 바로 막 형성 조건을 조정함으로써 목표 두께를 갖는 얇은 희생 층을 형성하는 것이 가능할 수 있다.
다음으로, 도 6과 유사하게, 희생 층(170)으로부터 노출된 보호 층(160)의 상부 부분들은 도 21에 도시된 바와 같이, 예를 들어, 건식 에칭 및/또는 습식 에칭에 의하여 제거된다.
그 후, 도 7과 유사하게, 격리 절연 층(180)이 형성된다. 격리 절연 층(180)은 예를 들어, 실리콘 이산화물, SiO, SiON, SiOCN, 또는 불소 도핑된 실리케이트 유리(FSG), 또는 임의의 다른 적절한 유전체 재료의 하나 이상의 층들로 만들어진다. 격리 절연 층(180)이 실리콘 산화물로 만들어질 때, 실리콘 산화물은 예를 들어, 붕소 및/또는 인으로 도핑될 수 있다. 본 개시물의 몇몇 실시예들에서, 격리 절연 층(180)은 유동성 CVD(FCVD, flowable CVD)에 의하여 형성될 수 있다.
유동성 막이 성막된 이후에, 이것은 경화되고, 그 후 실리콘 산화물을 형성하기 위하여 원치 않는 엘리먼트(들)를 제거하기 위하여 어닐링된다. 원치 않는 엘리먼트(들)가 제거되는 경우, 유동성 막은 치밀화되고, 수축한다. 몇몇 실시예들에서, 복수의 어닐링 프로세스들이 수행된다. 유동성 막은 두번 이상 경화되고, 어닐링된다. 본 실시예에서, 어닐링을 위한 온도는 약 500 ℃ 내지 약 800 ℃ 범위와 같이, 비교적 낮은 온도들로 또한 조정된다. 핀 구조물들(110B)의 하부 부분의 측벽들이 보호 층(160)에 의하여 커버되기 때문에, 핀 구조물들(110B)의 하부 부분은 격리 절연 층(180)을 형성하기 위한 열적 프로세스 동안에 산화되지 않는다.
도 8과 유사하게, 마스크 패턴들(150) 및 격리 절연 층(180)의 상부 부분들은 도 22에 도시된 바와 같이, 예를 들어, 화학 기계적 연마(CMP, chemical mechanical polishing) 또는 에치-백 프로세스와 같은 다른 평탄화 방법들에 의하여 제거된다.
그 후, 도 23에 도시된 바와 같이, 핀 구조물들(110B)의 상부 부분들은 부분적으로 리세스되고, 그에 의해 개구들(190’)을 형성한다. 핀 구조물들(110B)의 상부 부분들의 에칭은 건식 에칭 및/또는 습식 에칭에 의해 수행될 수 있다. 이 실시예에서, 핀 구조물들(110B)의 상부 부분들은 보호 층들(160)의 상단으로부터 측정된 깊이(D1)로 에칭된다. 몇몇 실시예들에서, 거리(D1)는 약 10 nm 내지 약 60 nm의 범위이고, 또는 다른 실시예들에서 약 20 nm 내지 약 50 nm의 범위일 수 있다.
개구들(190’)을 형성한 이후에, 도 24에 도시된 바와 같이, 제5 반도체 층(120’)은 개구들(190’)에 에피택셜하게 형성된다. 제5 반도체 층(120’)은 예를 들어, Si 또는 Si(1-y)Gey이며, 여기서 y는 약 0.1 미만이다. 이 실시예에서, 제2 반도체 층은 Si이다. 제5 반도체 층(120’)은 몇몇 실시예들에서 약 30 nm 내지 약 200 nm 범위의 두께를 갖는다. 특정 실시예들에서, 제5 반도체 층(120’)의 두께는 약 50 nm 내지 약 150 nm의 범위이다. 도 24에 도시된 결과적인 구조물은 도 8에 도시된 것과 실질적으로 동일하다.
도 24의 구조물이 형성된 이후에, 도 9-12 또는 15-16의 유사한 동작들이 도 12 및 13의 구조물들을 획득하기 위하여 수행된다. Fin FET 디바이스는 콘택들/비아들, 상호연결 금속층들, 유전체 층들, 패시베이션 층들 등과 같은 다양한 피쳐들을 형성하기 위하여 추가적 CMOS 프로세스들을 겪을 수 있다는 것을 알 수 있다.
본 명세서에 설명된 다양한 실시예들 또는 예시들은 현재 기술에 대해 수 개의 장점들을 제공한다. 본 개시물의 몇몇 실시예들에서, p-타입 FET에서 제1 반도체 층(예를 들어, Si(1-x)Gex로 만들어짐, 여기서 x는 약 0.1 내지 약 0.5의 범위임)과 채널 영역(예를 들어, Ge 또는 Si(1-z)Gez로 만들어짐, 여기서 z는 제1 반도체 층(Si(1-x)Gex)의 x보다 더 큼) 사이에 제2 반도체 층(예를 들어, Si로 만들어짐)을 개재함으로써, 제1 반도체 층과 채널 영역 사이에 Ge 확산을 억제하는 것이 가능하다. 또한, 격리 절연 층에 대한 어닐링 온도를 감소시킴으로써, Ge 확산은 추가로 억제될 수 있다. 또한, 소스 드레인 영역들에서 누설들을 억제하는 것이 가능하다.
본 명세서에서 반드시 모든 장점들이 논의되지는 않았으며, 특정 장점이 모든 실시예들 또는 예시들에 대해 요구되는 것은 아니고, 다른 실시예들 또는 예시들은 상이한 장점들을 제공할 수 있다는 것이 이해될 것이다.
본 기술분야의 당업자들이 본 개시물의 양상들을 보다 잘 이해할 수 있도록, 전술한 내용은 수 개의 실시예들 또는 예시들의 피쳐들을 약술한다. 본 기술분야의 당업자들은 자신들이 여기서 소개된 실시예들 또는 예시들의 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구성들이 본 개시물의 사상과 범위를 벗어나지 않는다는 것과, 본 개시물의 사상과 범위를 벗어나지 않고서 당업자들이 본 발명에 대한 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    기판 상에 제1 반도체 층을 형성하는 단계;
    상기 제1 반도체 층 상에 제2 반도체 층을 형성하는 단계;
    상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝함으로써 핀 구조물을 형성하는 단계 ― 상기 핀 구조물은 상기 제1 반도체 층으로 구성된 하부 부분(bottom portion) 및 상기 제2 반도체 층으로 구성된 상부 부분(upper portion)을 포함함 ― ;
    상기 핀 구조물의 하부 부분의 측벽들 및 상기 핀 구조물의 상부 부분의 측벽들의 하단부(bottom part)를 커버하도록, 상기 핀 구조물의 하단부 상에 커버 층을 형성하는 단계;
    상기 핀 구조물이 절연층에 매립되도록(embedded), 상기 커버 층으로 상기 핀 구조물 위에 상기 절연층을 형성하는 단계;
    개구가 상기 절연층에 형성되고 상기 제2 반도체 층의 소정 층이 상기 개구의 하부 부분에 남아있도록, 상기 핀 구조물의 상부 부분의 일부를 제거하는 단계;
    상기 제2 반도체 층의 남아있는 층 상의 상기 개구 내에 제3 반도체 층을 형성하는 단계;
    상기 제3 반도체 층의 적어도 일부가 상기 절연층으로부터 노출되도록, 상기 절연층을 리세싱하는 단계; 및
    노출된 상기 제3 반도체 층 위에 게이트 구조물을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 층은 Si(1-x)Gex를 포함하고,
    상기 제2 반도체 층은 Si(1-y)Gey를 포함하고,
    상기 제3 반도체 층은 Ge 또는 Si(1-z)Gez를 포함하며,
    y는 x보다 작고,
    z 는 y보다 큰 것인, 반도체 디바이스를 제조하기 위한 방법.
  3. 제2항에 있어서,
    x는 0.1 내지 0.5의 범위에 있는 것인, 반도체 디바이스를 제조하기 위한 방법.
  4. 제2항에 있어서,
    y는 0과 동일하거나 또는 0.1 미만인 것인, 반도체 디바이스를 제조하기 위한 방법.
  5. 제4항에 있어서,
    상기 제1 반도체 층 상에 제2 반도체 층을 형성하는 단계에서, Si가 상기 제2 반도체 층으로서 형성되고,
    상기 게이트 구조물을 형성하는 단계 이후에, 상기 제2 반도체 층의 남아있는 층은 10 atm % 미만의 양으로 Ge를 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  6. 제2항에 있어서,
    z는 0.5 이상인 것인, 반도체 디바이스를 제조하기 위한 방법.
  7. 제1항에 있어서,
    상기 커버 층을 형성하는 단계는:
    상기 핀 구조물 위에 커버 층 재료의 블랭킷 층을 형성하는 단계;
    상기 블랭킷 층을 갖는 상기 핀 구조물의 상부 부분이 희생 층으로부터 노출되도록, 상기 블랭킷 층을 갖는 상기 핀 구조물의 하부 부분을 커버하기 위해 상기 희생 층을 형성하는 단계; 및
    상기 희생 층으로부터 노출된 상기 핀 구조물의 상부 부분 상의 상기 블랭킷 층을 제거하는 단계
    를 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  8. 제1항에 있어서,
    상기 커버 층의 상단(upper end)은 상기 제1 반도체 층과 상기 제2 반도체 층 사이의 계면보다 10 nm 내지 60 nm 더 높은 것인, 반도체 디바이스를 제조하기 위한 방법.
  9. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    기판 상에 제1 반도체 층을 형성하는 단계;
    상기 제1 반도체 층 상에 제2 반도체 층을 형성하는 단계;
    상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝함으로써 제1 핀 구조물 및 제2 핀 구조물을 형성하는 단계 ― 상기 제1 핀 구조물 및 상기 제2 핀 구조물은 각각 상기 제1 반도체 층으로 구성된 하부 부분 및 상기 제2 반도체 층으로 구성된 상부 부분을 포함함 ― ;
    상기 제1 핀 구조물 및 상기 제2 핀 구조물의 상부 부분의 측벽들의 하단부들과 상기 제1 핀 구조물 및 상기 제2 핀 구조물의 하부 부분의 측벽들을 커버하도록, 상기 제1 핀 구조물 및 상기 제2 핀 구조물의 하단부들 상에 커버 층을 형성하는 단계;
    상기 제1 핀 구조물 및 상기 제2 핀 구조물이 절연층에 매립되도록, 상기 커버 층으로 상기 제1 핀 구조물 및 상기 제2 핀 구조물 위에 상기 절연층을 형성하는 단계;
    상기 제2 핀 구조물의 상부 부분이 에칭되지 않도록 보호하면서, 개구가 상기 절연층에 형성되고 상기 제2 반도체 층의 소정 층이 상기 개구의 하부 부분에 남아있도록, 상기 제1 핀 구조물의 상부 부분의 일부를 제거하는 단계;
    상기 제2 반도체 층의 남아있는 층 상의 상기 개구 내에 제3 반도체 층을 형성하는 단계;
    상기 제3 반도체 층의 적어도 일부 및 상기 제2 핀 구조물의 상부 부분의 일부가 상기 절연층으로부터 노출되도록, 상기 절연층을 리세싱하는 단계; 및
    상기 노출된 제3 반도체 층 위에 제1 게이트 구조물을 그리고 상기 제2 핀 구조물의 노출된 부분 위에 제2 게이트 구조물을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하기 위한 방법.
  10. 제1 핀 전계 효과 트랜지스터(Fin FET, fin field effect transistor)를 포함하는 반도체 디바이스에 있어서,
    상기 제1 Fin FET은:
    제1 방향으로 연장되고 격리 절연층으로부터 돌출되는 제1 핀 구조물 ― 상기 제1 핀 구조물 및 상기 격리 절연층은 기판 위에 배치되고, 상기 제1 핀 구조물은 제1 반도체 재료로 만들어진 제1 층, 상기 제1 층 위에 배치된 제2 반도체 재료로 만들어진 제2 층, 및 상기 제2 층 위에 배치된 제3 반도체 재료로 만들어진 제3 층을 포함함 ― ;
    상기 제1 핀 구조물의 상부 부분의 측벽들의 하단부 및 상기 제1 핀 구조물의 하부 부분의 측벽들을 커버하도록, 상기 제1 핀 구조물의 하단부 상에 배치된 제1 커버 층; 및
    게이트 전극 층 및 게이트 유전체 층을 포함하고, 상기 제1 핀 구조물의 일부분을 커버하며, 상기 제1 방향에 직각인 제2 방향으로 연장되는 제1 게이트 스택
    을 포함하고,
    상기 제3 층은 상기 제1 Fin FET의 채널 영역으로서의 기능을 하고,
    상기 제1 반도체 재료는 Si(1-x)Gex를 포함하고,
    상기 제2 반도체 재료는 Si(1-y)Gey를 포함하고,
    상기 제3 반도체 재료는 Ge 또는 Si(1-z)Gez를 포함하며,
    y는 x보다 작고,
    z 는 y보다 큰 것인, 반도체 디바이스.
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