KR20170046008A - 적층형 파워인덕터 - Google Patents

Abstract

본 발명의 실시예들은 높은 직류중 첩특성과 고주파특성을 갖는 적층형 파워인덕터에 관한 것으로, 제1면 및 이에 대향하는 제2면을 가지며, 중앙에 비어홀이 배치되는 적층체와 상기 비어홀과 인접하도록 적층체에 포함되는 적어도 하나 이상의 회로패턴; 상기 비어홀에 삽입 결합되며, 코어에 권취되는 코일을 포함하며, 코일 브릿지가 상기 회로패턴과 연결되는 코일 조립체; 상기 회로패턴과 연결되도록 적층체의 측면에 배치되는 외부단자;를 포함하며, 상기 적층체와 상기 자심의 동일 재질로 구성되는 적층형 파워인덕터를 제공할 수 있도록 한다.

Description

적층형 파워인덕터{Power inductor}

본 발명의 실시예들은 높은 직류중 첩특성과 고주파특성을 갖는 적층형 파워인덕터에 관한 것이다.

휴대기기는 일반적으로 이차전지로부터 공급되는 직류(DC) 전원을 사용하여 내부회로에 필요한 다양한 전압의 동작전원을 얻고 있으며, DC-DC 컨버터 (converter)와 같은 전원회로를 사용하고 있다. 이 경우, 휴대기기의 경박 단소화에 따라 DC-DC 컨버터 또한 소형으로 구현되는 것이 요구되고 있다.

DC-DC 컨버터(converter)의 스위칭(Switching) 주파수가 높아짐에 따라 고주파에서 사용 가능하며 대전류용의 직류 중첩 특성(DC Bias 특성)이 우수한 특성이 지속적으로 늘어나고 있다.

이동 휴대형 DC-DC 컨버터의 사용량 증가와 더불어 대전류에 대한 요구(Needs)가 증대되고 인덕터의 사용 증가로 실장 면적이 부족하여 소형 사이즈 에 대한 인덕터의 요구가 지속되고 있다.

기존에 개시된 적층형 인덕터는, Fe-Si-Cr 합금이나 Fe-Si-Al 합금분말을 함유하는 자성필름을 제조하고, 그 내부에 코일 자심을 수직되게 배열한 후, 코일 자심 상·하부에 자성필름을 적층 경화하여 패널을 제조한다.

제조한 패널을 코일 브릿지가 노출되도록 수직으로 라우팅한 후, 화학동, 전기동 공정을 거치면서 내부의 코일과 동도금 터미널을 연결시킨다. 이후, 바렐 공정을 통해 동도금 표면에 주석을 도금하여 인덕터를 제조한다.

하지만, 기존 공정의 경우, 코일 자심을 자성시트에 삽입 시, 일정한 형태로의 코일 자심의 정렬이 어려우며, 상·하부에 자성필름을 적층하는 과정에서 코일 자심의 정렬이 틀어질 가능성이 있다. 또한, 코일 자심의 움직임을 최소화하기 위해 하부에 점착시트를 추가해야 하는 등의 공정 및 부자재 첨가에 의한 재료비 상승이 발생할 수 있다. 또한 전기동도금 공정에서 발생하는 자성시트의 표면 산화는 동도금 부착력의 저하를 가져와 칩과 동도금층의 부착력 저하에 의한 제품 신뢰성 저하 및 특성 저하 문제를 일으킬 수 있으며, 자성 패널의 대량 생산에 따른 동도금 욕조 안 약품 농도와 이물질이 발생할 경우, 동도금 표면에 돌기가 발생 외관 불량이나 동도금층 부착력의 변화가 발생할 수 있다.

또한 동도금 면과 부착되는 코일 면적은 코일의 단면적으로 계산하였을 경우, 외경이 작은 구리동선 이용 시, 작은 구리동선 외경에 의한 동도금 부착력을 강화해야 하는 문제가 야기될 수도 있으며, 전기동도금 공정 적용시 막대한 양의 폐수가 발생하여 환경 오염이나 대규모의 폐수 처리 시설이 필요할 수도 있다.

본 발명의 실시예들은 상술한 문제를 해결하기 위하여 안출된 것으로, 특히 코일자심이 삽입되는 적층체와 코일자심의 재질을 동일하게 구현하여 재조비용을 절감함과 동시에 높은 사용주파수와 대용량의 포획전류를 구현할 수 있는 파워 인덕터를 제공할 수 있도록 한다.

또한, 별도의 부재 없이 코일 자심을 안정하게 정렬하는 것과 고신뢰성의 제품 단자를 형성할 수 있으며, 상·하부 자성시트의 적층시 외부의 충격에 코일자심이 틀어지지 않도록 하며, 코일 브릿지와 전기적으로 연결되는 외부단자와 회로패턴과의 접촉면적을 증가시켜 안정적인 제품 특성을 구현할 수 있는 적층형 파워인덕터를 제공할 수 있도록 한다.

상술한 과제를 해결하기 위한 수단으로서, 본 발명의 실시예에서는, 제1면 및 이에 대향하는 제2면을 가지며, 중앙에 비어홀이 배치되는 적층체와 상기 비어홀과 인접하도록 적층체에 포함되는 적어도 하나 이상의 회로패턴; 상기 비어홀에 삽입 결합되며, 코어에 권취되는 코일을 포함하며, 코일 브릿지가 상기 회로패턴과 연결되는 코일 조립체; 상기 회로패턴과 연결되도록 적층체의 측면에 배치되는 외부단자;를 포함하며, 상기 적층체와 상기 자심의 동일 재질로 구성되는 적층형 파워인덕터를 제공할 수 있도록 한다.

본 발명의 실시예에 따르면, 코일자심이 삽입되는 적층체와 코일자심의 재질을 동일하게 구현하여 제조비용을 절감함과 동시에 높은 사용주파수와 대용량의 포획전류를 구현할 수 있는 효과가 있다.

또한, 별도의 부재 없이 코일 자심을 안정하게 정렬하는 것과 고신뢰성의 제품 단자를 형성할 수 있으며, 종래의 적층형 인덕터 코일자심 정렬시 발생할 수 있는 틀어짐 문제를 저항용접을 이용하여 쉽게 해결함으로써, 상·하부 자성시트의 적층시 외부의 충격에 코일자심이 틀어지지 않도록 하여 구조적 안정성을 확보할 수 있는 효과도 있다.

나아가, 코일 브릿지와 전기적으로 연결되는 외부단자와 회로패턴과의 접촉면적을 증가시켜 안정적인 제품 특성을 구현할 수 있는 적층형 파워인덕터를 제공할 수 있도록 한다.

또한, 본 발명의 실시예에 따르면, 동도금 공정을 제외하여 공정 단순화에 따른 공정 비용을 감소시키고, 동도금 공정에서 발생할 수 있는 부착력 저하에 의한 제품 불량을 최소화할 수 있으며, 폐수 발생을 최소화함으로써 폐수처리에 따른 추가비용을 절감할 수 있는 장점이 구현된다.

본 발명의 일 실시예에 따르면, 회로패턴과 연결되는 외부단자에 전도성 페이스트(Ag, Cu, Ni paste 등)를 사용함으로 동도금 공정을 제외시킬 수 있어, 동도금 공정에서 발생할 수 있는 표면 산화, 부착력 저하, 표면 돌기, 폐수문제를 해결할 수 있으며, 회로패턴과 외부단자의 접촉면적 증가에 따른 직류저항의 신뢰도를 증가시킬 수 있다.

도 1은 본 발명의 일 실시예에 의한 적층형 파워인덕터의 외관을 보
인 사시도이다.
도 2는 도 1에 따른 적층형 파워인덕터의 횡단면도이다.
도 3a는 도 1에 따른 적층형 파워인덕터의 종단면도이다.
도 3b 및 도 3c는 도 1에 적용되는 자심과 적층체의 구현 실시예를 도시한 개념도이다.
도 4 내지 도 6은 각각 본 발명의 일 실시예에 의한 적층형 파워인덕터의 제조 과정을 보인 도면이다.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

도 1은 본 발명의 일 실시예에 의한 적층형 파워인덕터의 외관을 보인 사시도이며, 도 2는 도 1에 따른 적층형 파워인덕터의 횡단면도(Y-Y'), 도 3a는 도 1에 따른 적층형 파워인덕터의 종단면도(X-X'), 도 3b 및 도 3c는 도 1에 적용되는 자심과 적층체의 구현 실시예를 도시한 개념도이다.

도 1 내지 도 3c를 참조하면, 본 발명의 일 실시예에 따른 적층형 파워인덕터는 제1면 및 이에 대향하는 제2면을 가지며, 중앙에 비어홀(H)이 배치되는 적층체(110)와, 상기 비어홀(H)과 인접하도록 적층체에 포함되는 적어도 하나 이상의 회로패턴(120), 상기 비어홀(H)에 삽입 결합되며, 자심(121)에 권취되는 코일(132)을 포함하며, 코일 브릿지(133)가 상기 회로패턴과 연결되는 코일 조립체(130), 상기 회로패턴(120)과 연결되도록 적층체의 측면에 배치되는 외부단자(180)를 포함하여 구성될 수 있다. 특히, 이 경우, 본 발명의 실시예에 따른 적층형 파워인덕터는 상기 적층체(110)와 상기 자심(131)이 동일 재질로 구성될 수 있도록 한다.

이는 본 발명의 일 실시예에 의한 적층형 파워인덕터의 제조공정에서 적층체를 제조하고, 비어홀을 가공하면서 발생하는 구조물을 자심으로 구현하여, 재료비용을 절감할 수 있음은 물론, 자화특성을 개선하여 높은 인덕턴스를 구현함으로써, 높은 사용주파수와 대용량의 포획전류를 구현할 수 있도록 할 수 있다.

구체적으로 살펴보면, 도 3a 및 도 3b에 도시된 것과 같이, 상기 적층체(110)는 제1면(A) 및 이에 대향하는 제2면(B)을 가지며, 중앙에 비어홀(111)이 형성된다. 도면을 참고하였을 때 제1면(A)은 적층체의 상면이 될 수 있고, 제2 면(B)은 하면이 될 수 있다. 적층체(110)는 연자성 금속 분말이 충전된 자성시트가 복수 적층되어 제조될 수 있다. 즉, 자성시트는 연자성 금속 분말을 고분자 바인더에 충전하여 시트 형태로 형성된 것이다.

특히, 본 발명의 실시예에 따른 적층체(110)는 도 3b에 도시된 것과 같이, 자성시트를 다층으로 적층한 구조물로 구현될 수 있으며, 상기 자심(131)은 비어홀(H)를 형성하는 과정에서 발생하는 부산물 자체를 활용할 수 있도록 한다. 즉, 도 3b의 (a)에 도시된 것과 같이, 단위 자성시트(110a, 110b, 110c, 110d)를 다층으로 적층한 구조물을 구현하고, 일정한 직경(d1)을 가지도록 도 3b의 (b)와 같이, 펀칭공정을 통해 비아홀(H)을 가공하게 되면, 비아홀의 위치에 있던 자성시트 적층체가 분리되어 원통형 구조 부산물이 형성되며, 이를 본 발명의 실시예에서는 자심(131)으로 이용할 수 있도록 한다. 이 경우, 상기 비아홀(H)는 일정한 직경(d1)으로 1차적으로 구현된 후, 밀링이나 2차 펀칭을 통해 좀 더 넓은 직경(d2)을 가지도록 가공될 수 있다. 이는 상기 자심의 외주면에 코일이 권취된 이후, 상기 비아홀에 삽입되게 되는바, 이에 따라 삽입을 용이하게 하게 위함이다.

따라서, 본 발명의 실시예에 따른 상기 자심(131)은 동일 재질로 구성되게 되며, 적층의 순서와 재질도 역시 원 적층체의 배치와 동일하게 구현되게 된다. 즉, 상기 자심은 상기 적층체와 동일한 적층순서와 동일한 재질의 적층구조를 구비하게 된다. 이러한 배치 구성은 추후 전원 인가로 발생하는 자화에 따른 자기 경로의 균일성을 확보할 수 있게 하여 인덕턴스의 효율을 높일 수 있게 할 수 있다.

도 3c는 본 발명의 다른 실시예에 따른 적층체와 자심의 구조를 구현하는 개념도이다. 도 3b와의 차이는 적층체를 구현하는 자성시트의 연자성 금속분말의 배치를 상이하게 구현하는 데 있다.

즉, 적층되는 다수의 자성시트 중 최외각에 배치되는 외각 자성시트(110a, 110d)에 포함되는 연자성 금속분말은 이방성을 가지며, 적층되는 다수의 자성시트 중 내측에 배치되는 내부 자성시트(110b, 110c)에 포함되는 연자성 금속분말은 등방성을 가지도록 구현한다. 이는, 인덕터에 전원인가시 발생하는 자기경로(P)를 고려 할 때, 외각 표면을 경유하는 경로는 자기경로가 금속분말의 길이방향과 평행하게 구현하기 위해, 이방성을 가지는 연자성금속분말(11)을 배치하고, 자기경로가 상하로 진행되는 내부에는 등방성의 연자성 금속분말(12)를 배치하여 자기 경로의 저항을 줄일 수 있도록 한다. 즉, 내부에 이방성 금속분말을 배치하는 경우에는 금속분말의 길이방향과 자기경로가 수직되게 배열이 되는바, 인덕턴스의 효율이 떨어지게 된다. 이는 이방성 합금분말의 길이방향과 자기경로가 평행하게 구현되는 경우에 인덕턴스가 증가하는 효과가 구현되기 때문이다.

또한, 이러한 구조에서도 자심(131)은 동일하게 적층체의 재질과 동일한 재질과 적층순서를 가지도록 비어홀의 위치에 있던 구성을 적용하게 되는바, 상기 자심(131) 역시 외각부에는 이방성 연자성 금속분말이, 내부에는 등방성 연자성 금속분말이 배치되는 구조를 가지게 된다. 이 역시 추후 코일 권취 후 적층체에 삽입되는 경우에도 적층체와 동일한 배치 구조를 구현하게 되는바, 자속 향상 효율을 높일 수 있게 된다.

상기 연자성 금속 분말은 구형 및 무정형의 이방성이거나 등방성인 분말을 사용될 수 있다. 또한 연자성 금속 분말의 소재로는 몰리브덴 퍼멀로이(Mopermalloy), 샌더스트(Fe-Si-Al alloy), 철-규소 합금(Fe-Si alloy), 철-규소-크롬합금(Fe-Si-Cr alloy), 아몰퍼스 금속, 나노결정립, 비정질분말 등이 사용될 수 있다.

또한, 고분자 바인더는 유기고분자 매트릭스재로 적용되는 아크릴계, 에폭

시계, 에스테르계, 우레탄계, 페놀계, 부티랄계, 비닐계, 에폭시아크릴레이트계, 아민계, 비닐계 물질로부터 선택된 1종 혹은 서로 다른 2종 이상으로 구성된 수지를 적용할 수 있다.

아울러, 도 3a를 참조하면, 상기 회로패턴(120)은 상기 적층체(110)의 제1면(A)에 비어홀과 인접하도록 적어도 하나 이상 형성된다. 일 실시예에서는 한 쌍의 회로패턴이 비어홀을 사이에 두고 서로 대칭되도록 형성된다. 회로패턴(120)은 적층체(110)의 제1면(A)에 피복된 동박을 설계 형태에 대응되도록 물리적 또는 화학적 방법에 의해 선택적으로 에칭하여 형성할 수 있다. 이때 사용되는 동박의 두께는 17~35㎛인 것이 바람직하다.

동박의 두께가 15㎛ 미만이면 저항용접 팁에 가해지는 압력에 의해 동선이 회로패턴 속으로 너무 들어가는 현상이 발생하여 부착력을 충분히 확보할 수 없고, 동박의 두께가 40㎛를 초과하면 적층체(110)의 상측에 제1 자성시트(140)의 적층시 두께 편차가 발생할 수 있다. 회로패턴(120)에는 코일 브릿지가 저항 용접될 수 있는 용접부(121)가 마련될 수 있다. 용접부(121)는 동박을 200~300A의 전류로 1차 저항 용접하여 동박층의 피복을 녹임으로써 형성될 수 있다.

상기 코일 조립체(130)는 적층체(110)의 비어홀(111)에 삽입 결합되는 것 으로, 상술한 것과 같이, 상기 적층체와 동일한 재질과 구성을 가지는 자심(131)과, 상기 자심(131)의 외주면을 따라 권취되는 전도성 코일(132)을 포함한다. 상기 자심(131)은 코일(132)이 용이하게 권취될 수 있도록 원통형으로 구현될 수 있고, 이에 따라 코일은 코어의 외주면에 환형으로 권취될 수 있다.

상기 자심은 상술한 것과 같이 적층체와 동일한 재질로 구성될 수 있는바, 코어(131)는 자성시트와 마찬가지로, Mo-퍼멀로이, 퍼멀로이, Fe-Si-Al 합금, Fe-Si 합금, Fe-Si 합금, Fe-Si-Cr 합금, 규소강판, 페라이트, 아몰포스 금속, 나노결정립, 비정질분말과 고분자 바인더에 의해 제조된 복합체를 사용할 수 있다. 고분자 바인더는 유기고분자 매트릭스재로 적용되는 아크릴계, 에폭시계, 에스테르계, 우레탄계, 페놀계, 부티랄계, 비닐계, 에폭시아크릴레이트계, 아민계, 비닐계 물질로부터 선택된 1종 또는 서로 다른 2종 이상으로 구성된 수지가 바람직하다. 코일(132)의 끝단에는 회로패턴(120)과 연결되도록 코일 브릿지(133)가 회로패턴 방향으로 돌출 형성될 수 있다.

아울러, 본 발명의 실시예에 따른 파워인덕터는, 상기 적층체의 제1면(A) 및 제2면(B) 상에 각각 가압 부착되는 제1자성시트(140) 및 제2 자성시트;(150)를 더 포함하여 구성될 수 있다. 각각의 자성시트는 상술한 적층체(110)와 마찬가지로 연자성 금속 분말이 충전된 것이 바람직하다.

상기 외부단자(180)는 적층체(110)와 제1자성시트 및 제2 자성시트의 양 측면에 형성되며, 회로패턴(120)과 물리적, 전기적으로 연결된다. 외부단자(180)는 전도성페이스트를 포함하며, 전도성 페이스트는 Ag, Cu, Ni 중 어느 하나를 포함할 수 있으며, 전도성 페이스트의 형태는 플레이크형, 구형, 무정형 분말 중 어느 하나로 구성될 수 있다. 전도성 페이스트의 체적저항은 20μΩㆍ㎝ 이하가 바람직하다. 예컨대, 전도성 페이스트의 체적저항이 20μΩㆍ㎝를 초과하게 되면 파워인덕터 제품 자체 저항이 증가할 수 있기 때문이다.

상기 전도성 페이스트의 표면에는 필요에 따라 니켈과 주석을 도금할 수도 있고, 외부단자 이외의 부분은 에폭시계 수지 절연체를 도포하여 절연 처리되는 것이 바람직하다.

한편, 일 실시예에 따르면, 제1 및 제2 자성시트(140)(150)의 표면에는 외부로부터 이물질이 자성시트에 흡착되는 것을 방지하기 위해 각각 제1 및 제2보호막(160)(170)이 더 적층될 수 있다. 이때, 제1 및 제2 보호막(160)(170)은 제1 및 제2 자성시트의 제조시 각 자성시트의 표면에 부착된 상태로 준비될 수도 있다. 제1 및 제2 보호막의 표면 테두리 부분에는 외부단자와 연결되도록 제1 및 제2 연장부(181)(182)가 더 형성될 수 있다.

도 4 내지 도 6은 각각 본 발명의 일 실시예에 의한 적층형 파워인덕터의 제조 과정을 보인 도면이다.

우선, 도 4를 참조하여, 본 발명의 일 실시예에 의한 적층형 파워인덕터의 제조공정을 살펴보면, 우선, 연자성금속분말이 충전된 메탈 자성시트를 복수 적층하여 적층체를 형성하는 단계(S10), 적층체의 제1면에 회로패턴을 형성하는 단계(S20), 적층체의 중앙에 비어홀을 형성하고, 비아홀 형성공정에서 나오는 구조물을 자심으로 구현하며, 비어홀을 일정 폭으로 확장하는 단계(S30), 비어홀에 코일 조립체를 삽입 조립하고 코일 조립체의 코일 브릿지를 회로패턴에 연결하는 단계(S40), 회로패턴이 노출되도록 절단하는 단계(S50), 적층체의 제1 면 및 이에 대향하는 제2면에 각각 제1 및 제2 자성시트를 가압 적층 하는 단계(S60), 적층체와 제1 및 제2 자성시트의 측면에 외부단자를 형성하는 단계(S70)를 거쳐 제조될 수 있다.

상기 적층체를 형성하는 단계(S10)에서는, 연자성 금속 분말이 분산된 에폭시 수지를 테이프 형태로 캐스팅하여 자성시트를 제조하고, 테이프 형태의 복수의 자성시트를 설정 두께에 대응되도록 다단으로 적층하여 적층체를 구현한다. 이 경우, 적층체의 구성을 도 3c의 실시예와 같이 구현하는 경우에는 연자성 금속분말을 이방성과 등방성으로 구분하여, 최외각층에는 이방성 연자성금속분말을 형성하고, 내부 층에는 등방성 연자성금속분말을 형성할 수 있도록 한다.

이 경우, 적층체를 구성하는 단위 자성시트는 몰리브덴 퍼멀로이(Mo-permalloy), 샌더스트(Fe-Si-Alalloy), 철-규소 합금(Fe-Si alloy), 철-규소-크롬 합금(Fe-Si-Cr alloy), 아몰퍼스 금속, 나노결정립, 비정질 분말 중 적어도 하나 이상의 연자성 분말을 용제, 결합제, 경화제, 커플링제, 경화촉진제를 볼밀(ball mill) 혼합을 수행하여 자성 슬러리를 형성하는 단계, 자성 슬러리를 닥터 블레이드(Doctor Blade) 공법을 이용하여 캐스팅(casting)을 진행하고 건조하여 자성시트를 테이프 형상으로 제작하는 단계를 거쳐 제조될 수 있다.

상기 회로패턴을 형성하는 단계(S20)에서는, 적층체의 제1면에 동박을 피복하고, 동박을 설계 형태에 따라 물리적 또는 화학적으로 에칭하여 회로패턴을 형성한다.

나아가, 비어홀을 형성하는 단계(S30)에서는, 펀칭기를 이용하여 물리적으로 적층체의 중앙에 수직 방향으로 비어홀을 형성한다. 이 경우 발생하는 비어홀의 위치에 있던 부산 재료 구조물은 자심으로 활용할 수 있도록 하며, 추후 코일조립체의 삽입공간을 마련하기 위해, 2차로 펀칭기를 이용해 비어홀의 직경을 넓히거나, 드릴을 이용해 직경을 넓히는 공정을 수행할 수 있도록 한다.

코일 조립 단계(S40)에서는, 적층체의 비어홀에 코일 조립체를 삽입조립한다. 코일 조립체는, 연자성 금속 분말을 충전하여 코어를 형성하는 단계, 코일 브릿지가 외부로 노출되도록 상기 코어의 외주면에 코일을 권취하는 단계를 포함하여 제조될 수 있다.

코일 조립체의 코일 브릿지가 회로패턴에 연결되도록 하는 단계는, 회로패턴에 코일 브릿지를 저항 용접하는 것으로, 200~300A의 전류로 1차 저항 용접하여 동박층의 피복을 녹이는 단계, 500~600A의 전류로 2차 저항 용접하여 회로패턴에 코일 브릿지를 고정하는 단계를 포함한다.

절단단계(S50)에서는, 비어홀을 기준으로 그 양측에 배치된 회로패턴이 한 세트가 되도록 적층체를 절단한다. 이때, 회로패턴의 측면이 외부로 노출되도록 하여 외부단자와 접촉될 수 있도록 한다.

제1 및 제2 자성시트를 가압 적층하는 단계(s60)에서는, 제1 및 제2자성시트의 표면에 각각 제1 및 제2 보호막을 형성하는 단계를 더 포함할 수 있다.

외부단자를 형성하는 단계(S70)에서는, 외부로 노출된 회로패턴과 전기적으로 연결되도록 적층체와 자성시트의 측면에 도전성 페이스트를 도포하여 외부단자를 형성한다. 외부단자와 회로패턴은 상호 충분한 접촉면적을 확보할 수 있다. 또한, 본 외부단자를 형성하는 단계(S70)는, 제1 보호막의 상면 일부분 및 제2 보호막의 하면 일부분에 외부단자와 연결되도록 각각 제1 연장부 및 제2 연장부를 형성하는 단계를 더 포함할 수 있다. 제1 연장부와 제2 연장부는 외부단자와 동일한 재질로 일체화하여 형성될 수 있다.

이하에서는, 도 4에서 설명한 공정을 바탕으로 도 5 및 도 6을 참조하여 본 발명의 일 실시예에 따른 파워인덕터의 제조공정의 일예를 소개하기로 한다.

[실시예]

1) 적층체의 제조

메탈 재질의 연자성 분말(예를 들어, 샌더스트, 규소강, 철분말 등)을 용제(에탄올(EtOH), MEK, 톨루엔), 결합제, 경화제, 커플링제, 경화촉진제를 넣고 볼밀(Ball Mill) 혼합을 수행하여 자성 슬러시를 제조한다.

결합제는 열경화성 수지로 에폭시 수지를 적용한다. 결합제에는 메탈 자성시트의 내열성 및 강도 등의 물성을 위해서 크레졸 노볼락(Cresol Novolac)또는 할로겐프리 에폭시가 소량 첨가할 수 있으며 시트의 가요성(flexibility)을 높이기 위해 러버 계열, 폴리우레탄, 및 변성 러버 에폭시 중 하나 이상을 소정량첨가할 수 있다.

경화촉진제는 2-메틸아미자졸(2-methylimidazole) 또는 디시안디아미드(Dicyandiamide)를 적용할 수 있고, 경화제로서 방향족 폴리아민으로 디아미노디페닐 메토네(Diamino Diphenyl Methone), 3.3 디아미노 디페닐 설폰(3.3 Diamino Diphenyl sulfone) 중 경화 반응을 고려하여 적정한 경화제를 선택하여 당량비를 투입하고, 결합 특성을 향상시킬 수 있도록 커플링제를 투입한다.

볼밀(Ball Mill)에 메탈 재질의 자성 분말, 결합제인 에폭시 수지, 경화제, 커플링제, 경화 촉진제를 적정량 투입한 후 톨루엔(Tolune)/MEK(Methyl Ethyl Ketone)/EtOH(Ethanol)를 1:1:1로 혼합한 용액을 캐스팅이 용이한 적정한 수 준의 용제를 첨가한 후, 충분한 시간 동안 혼합 분산하여 자성 슬러리를 준비한다.

그 다음, 자성 슬러리를 탈포 탱크에서 약 2시간 진공 탈포를 진행한 후, 닥터 블레이드(Doctor Blade) 공법을 이용하여 원하는 두께로 캐스팅(Casting)을 진행하고, 110℃ 정도에서 용제(Solvent)를 건조하여 B-Stage 상태의 에폭시(Epoxy) 메탈 자성시트를 테이프 캐스팅하여 제작한다(S110). 이때, 캐스팅 시에 온도 제어가 중요하며 경화 촉진제의 적정한량 제어를 통하여 적절한 강도의 시트를 구현할 수 있다.

캐스팅된 자성시트를 적층 공정에 적용하기 위하여 미리 설정된 선폭을 갖도록 슬리팅(Slitting) 공정을 진행하고, 절단(Cutting) 기기를 이용하여 설정 길이만큼 절단하여 메탈 자성시트를 제조한다. 캐스팅된 복수의 자성시트를 적층기를 이용하여 설정 두께로 적층을 진행한다(도 3b 참조). 이 경우 사용형태에 따라 외각부에 배치되는 자성시트에는 이방성 연자성 금속분말을 포함시키고, 내부에 적층되는 자성시트에는 등방성 연자성 금속분말을 포함시키는 구조로 구현할 수도 있다(도 3c 참조).

이때, 적층체의 단위 자성시트 중 최상층에 배치된 자성시트의 상면에는 회로패턴으로 가공될 수 있도록 17~30um 두께의 동박이 피복되어 있다. 동박은 화학적으로 에칭하여 설정 형태의 회로패턴으로 형성된다.

복수의 자성시트가 적층된 적층체의 중앙에 펀칭기를 이용하여 비아홀을 형성한다. 비아홀이 형성되며 나온 원통형 구조물은 추후 자심으로 이용할 수 있도록 하며, 이후 드릴 기기나 펀칭기를 재차 작용하여 최초 구현한 비아홀 보다 좀 더 넓은 직경을 가지도록 비아홀을 가공한다. 물론, 이 공정는 펀칭기의 형태에 따라 이중 구조의 펀칭날을 가지도록 구현하는 경우라면 하나의 펀칭공정으로 자심 구조물과 비아홀 확장이 동시에 구현될 수도 있다. 이때, 비어홀은 회로패턴과 이웃하는 회로패턴 사이에 형성될 수 있다.

다음으로, 적층체의 비어홀에 코일 조립체를 삽입하여 조립하고, 회로패턴과 코일 브릿지를 저항 용접하여 고정한다. 회로패턴에 코일 자심을 저항 용접할 때, 초기에는 200~300A의 전류로 1차 용접하여 동박의 피복을 적당하게 녹인 후, 다시 500~600A로 전류를 상승시켜 회로패턴에 코일 브릿지를 고정한다(도 6참조).

회로패턴과 코일 브릿지 저항용접 시, 1차로 가해지는 전류가 200A 미만일 경우 동박의 피복 제거에 효과적이지 않아 2차로 500~600A의 전류를 가해도 회로패턴에 충분한 부착력을 확보할 수 없으며, 부착력이 저하되면 DCR 저항이 상승하는 문제가 발생할 수 있다. 자심에 감겨져 있는 코일의 초기 DCR 저항은 200~300mW 수준으로 회로패턴과의 부착력 확보시 코일이 부착된 회로패턴 간의 DCR 저항은 200~300mW 수준으로 유지되지만, 부착력 확보하지 못할 경우 DCR 저항은 400~700mW까지 상승하게 된다. 이에 1차로 가해지는 전류량은 200~300A 사이가 가장 바람직하다.

또한, 2차로 가해지는 전류가 700A를 초과할 경우 코일 브릿지와 회로패턴 간의 부착력 확보에는 효과적이나, 높은 전류에 의해 발생된 열이 자성시트 사이의 고분자 수지에 영향을 줘 고분자 수지를 열화시킬 수 있다. 고분자 수지의 열화는 제1 및 제2 자성시트의 적층 후 고압공정 적용 시 분말 간의 접촉에 의한 통전을 일으켜 최종 인덕터 특성인 고주파에서의 주파수 Drop에 영향을 미칠 수 있다. 이에 2차 전류 인가시 바람직한 전류량은 500~600A 이다. 또한, 저항용접 후 레이져를 이용해 추가 용접을 하여 용접불량을 감소시킬 수 있다.

저항용접에 사용하는 팁의 크기는 1.5 ~ 2.0mm 사이가 바람직하다. 예컨대 팁의 크기가 너무 작을 경우(1.2mm x 1.2mm) 회로패턴과 코일 브릿지와의 부착력이 떨어져, 제1 자성시트의 적층시 삽입이 틀어질 수 있고, 팁의 크기가 너무 클 경우(2.5mm x 2.5mm) 설정된 회로패턴 이외의 회로패턴에 올려진 코일 브릿지에 저항용접이 이루어지는 문제가 발생할 수 있다. 또한, 팁의 각도는 회로패턴에 수직하는 각도로 저항용접을 진행하여 부착면적을 최대화하는 것이 바람직하다.

그 다음, 회로패턴이 외부로 노출되도록 절단기(Cutter)(C)를 이용하여 절단하는 공정을 수행하여 개개의 인덕터 패널을 제조한다(도 6참조).

절단 공정을 수행한 인덕터 패널을 물, 연마용 볼 및 연마 촉진제를 적정량 투입한 후, 볼밀(Ball Mill)을 진행하여 모서리 및 표면의 녹을 일부 제거하며 표면 조도를 균일하게 한다. 연마 완료된 제품을 EtOH에 침적하여 초음파 세척기에서 이물질을 제거하며 충분한 시간 동안 세척 및 건조 작업을 진행한다.

이후, 적층체 및 코일 조입체의 상측 및 하측에 제1 보호막 및 제2보호막이 각각 코팅된 제1자성시트 및 제2 자성시트를 배치하고, 핫프레스를 이용하여 130℃ ± 20℃의 가열조건 하에서 0.4ton ~ 2ton의 압력으로 적층 경화한다.

다음으로, 적층체의 측면, 제1 보호막의 상면 및 제2 보호막의 하면에 Ag, Cu 또는 Ni 페이스트로 코팅하여 터미네이션 공정을 수행하여 외부단자를 형성한다. 터미네이션 공정의 경우 점도가 비교적 낮으며 고착력이 우수한 것으로 적용하며 도전력과 큰 관계가 없기 때문에 가격이 저렴한 Ag 또는 Cu 페이스트를 적용해도 무방하다.

외부단자를 형성한 다음, 코일의 산화를 방지하기 위해 질소 경화로 에서 약 200℃ 이내로 1시간 정도 열경화를 진행함으로써 파워인덕터의 제조가 완료된다.

이와 같이, 일 실시예에서는 제1 및 제2 자성시트와 적층체의 양측면에 외부단자를 형성한다. 외부단자는 적층체 내부에 위치되어 있는 코일 브릿지가 저항 용접된 회로패턴과 물리적, 전기적으로 연결되어 있으므로, 파워인덕터의 외부 전극으로 활용될 수 있다.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100: 파워인덕터 110: 적층체
111: 비어홀 120: 회로패턴
121: 용접부 130: 코일 조립체
131: 자심(코어) 132: 코일

Claims (11)

1. 제1면 및 이에 대향하는 제2면을 가지며, 중앙에 비어홀이 배치되는 적층체;
   상기 비어홀과 인접하도록 적층체에 포함되는 적어도 하나 이상의 회로패턴;
   상기 비어홀에 삽입 결합되며, 코어에 권취되는 코일을 포함하며, 코일 브릿지가 상기 회로패턴과 연결되는 코일 조립체;
   상기 회로패턴과 연결되도록 적층체의 측면에 배치되는 외부단자;를 포함하며,
   상기 적층체와 상기 자심은 동일 재질로 구성되는 적층형 파워인덕터.
   
2. 청구항 1에 있어서,
   상기 적층체는,
   연자성 금속 분말이 충전된 자성시트가 복수 적층된 적층형 파워인덕터.
   
3. 청구항 2에 있어서,
   상기 적층체는,
   적층되는 다수의 자성시트 중 최외각에 배치되는 외각 자성시트에 포함되는 연자성 금속분말은 이방성을 가지며,
   적층되는 다수의 자성시트 중 내측에 배치되는 내부 자성시트에 포함되는 연자성 금속분말은 등방성을 가지는 적층형 파워인덕터.
   
4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
   상기 자심은 상기 적층체와 동일한 적층순서와 동일한 재질의 적층구조를 구비하는 적층형 파워인덕터.
   
5. 청구항 4에 있어서,
   상기 적층체의 제1면 및 제2면에 각각 가압 부착되는 제1 및 제2 자성시트;
   를 더 포함하는 적층형 파워인덕터.
   
6. 청구항 4에 있어서,
   상기 회로패턴은 상기 적층체의 제1면상에 배치되는 적층형 파워인덕터.
   
7. 청구항 4에 있어서,
   상기 외부단자는 전도성 페이스트를 포함하는 적층형 파워인덕터.
   
8. 청구항 7에 있어서,
   상기 전도성 페이스트는 Ag, Cu, Ni 중 어느 하나를 포함하는 적층형 파워인덕터.
   
9. 청구항 7에 있어서,
   상기 전도성 페이스트는 20μΩㆍ㎝ 이하의 체적저항을 갖는 적층형 파워인덕터.
   
10. 청구항 5에 있어서,
    상기 제1 및 제2 자성시트의 표면에 각각 배치되는 제1보호막 및 제2 보호막을 더 포함하는 적층형 파워인덕터.
    
11. 청구항 10에 있어서,
    상기 외부단자는 상기 제1보호막 및 제2 보호막의 표면으로 연장되는 제1연장부 및 제2연장부를 포함하는 적층형 파워인덕터.

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