KR20170028982A - 게르마늄 함유 반도체들 및 화합물 반도체들의 기상 산화물 제거 및 패시베이션 - Google Patents

게르마늄 함유 반도체들 및 화합물 반도체들의 기상 산화물 제거 및 패시베이션 Download PDF

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Abstract

게르마늄 함유 반도체들 및 화합물 반도체들의 기상 산화물 제거 및 패시베이션을 위한 방법이 다양한 실시예들에 개시된다. 발명의 일 실시예에 따르면, 반도체 기판을 프로세싱하기 위한 방법이 제공된다. 방법은 게르마늄 함유 반도체 또는 화합물 반도체를 함유하는 기판을 제공하는 단계, 및 게르마늄 함유 반도체 또는 화합물 반도체의 표면을 황으로 패시베이팅하는, 황 함유 가스 및 질소 함유 가스를 함유하는 프로세스 가스에 기판을 노출시키는 단계를 포함한다. 다른 실시예에 따르면, 게르마늄 함유 반도체 또는 화합물 반도체는 상부에 산화된 층을 갖고, 프로세스 가스에 노출시키는 단계는 기판으로부터 산화된 층을 제거한다. 다른 실시예에 따르면, 기판은 게르마늄 함유 반도체 또는 화합물 반도체를 황으로 패시베이징하기 이전에, 산화된 층을 기판으로부터 제거하기 위해 수소 불화물(HF) 가스 및 암모니아(NH3) 가스로 처리될 수 있다.

Description

게르마늄 함유 반도체들 및 화합물 반도체들의 기상 산화물 제거 및 패시베이션{GAS PHASE OXIDE REMOVAL AND PASSIVATION OF GERMAINIUM-CONTAINING SEMICONDUCTORS AND COMPOUND SEMICONDUCTORS}
이 출원은 2014년 7월 10일자로 출원된 미국 가특허출원 제62/022,827호에 관한 것이고, 그 우선권을 주장하며, 상기 가특허출원의 전체 내용은 인용에 의해 본 명세서에 통합된다.
본 발명은 일반적으로 반도체 디바이스를 제조하는 방법에 관한 것이며, 더욱 구체적으로는 반도체 디바이스 제조 동안 게르마늄 함유 반도체들 및 화합물 반도체들의 표면들을 패시베이팅하는 방법에 관한 것이다.
Ge 및 III-V족 반도체들과 같은 고 이동도 채널을 갖는 반도체 디바이스들은 전통적 Si 기반 디바이스들을 넘어서는 증가된 디바이스 퍼포먼스의 가능성을 제공한다. 특히, GaAs, InGaAs, 등과 같은 III-V족 재료들은 Si에 비해 전하 캐리어들에 대해 유효 질량이 더 낮고 이동도가 더 높기 때문에 매력적인 후보들이다. 반도체 디바이스 제조의 다양한 프로세싱 단계들은 III-V족 재료들 상에 성장되거나 퇴적되는 산화물들이 제거되도록 요구한다. 또한, 깨끗한 산화물이 없는 III-V족 표면들이 패시베이팅되어, 표면들 상에 상당한 산화물 재성장 없이 산화물을 제거하는 것과 추가 프로세싱 사이에 합당한 시간이 걸릴 수 있다.
게르마늄 함유 반도체들 및 화합물 반도체들의 기상 산화물 제거 및 패시베이션을 위한 방법이 다양한 실시예들에 개시된다.
발명의 일 실시예에 따르면, 반도체 기판을 프로세싱하기 위한 방법이 제공된다. 방법은 게르마늄 함유 반도체 또는 화합물 반도체를 함유하는 기판을 제공하는 단계, 및 게르마늄 함유 반도체 또는 화합물 반도체의 표면을 황으로 패시베이팅하기 위해 기판을 황 함유 가스 및 질소 함유 가스를 함유하는 프로세스 가스에 노출시키는 단계를 포함한다. 일 실시예에 따르면, 게르마늄 함유 반도체 또는 화합물 반도체는 상부에 산화된 층을 갖고, 프로세스 가스에 노출시키는 단계는 기판으로부터 산화된 층을 제거하고, 게르마늄 함유 반도체 또는 화합물 반도체의 표면을 황으로 패시베이팅한다.
다른 실시예에 따르면, 방법은 게르마늄 함유 반도체 또는 화합물 반도체를 함유하는 기판을 제공하는 단계 - 게르마늄 함유 반도체 또는 화합물 반도체는 상부에 산화된 층을 가짐 - , 및 기판으로부터 산화된 층을 제거하기 위하여 수소 불화물(HF) 가스 및 암모니아(NH3) 가스로 기판을 처리하는 단계를 포함한다. 방법은 게르마늄 함유 반도체 또는 화합물 반도체의 표면을 황으로 패시베이팅하기 위해 기판을 황 함유 가스 및 질소 함유 가스를 함유하는 프로세스 가스에 노출시키는 단계를 더 포함한다.
발명 및 그 수반되는 장점들 중 다수에 대한 더욱 완전한 이해가 첨부 도면들과 함께 고려될 때 하기의 상세한 설명을 참고하여 더욱 잘 이해될 것이다.
도 1a-1c는 발명의 실시예에 따른 반도체 기판을 프로세싱하기 위한 프로세스 흐름을 개략적으로 도시한다.
도 2a-2c는 발명의 다른 실시예에 따른 반도체 기판을 프로세싱하기 위한 프로세스 흐름을 개략적으로 도시한다.
도 3a-3e는 발명의 또 다른 실시예에 따른 반도체 기판을 프로세싱하기 위한 프로세스 흐름을 개략적으로 도시한다.
발명의 일 실시예에 따르면, 반도체 기판을 프로세싱하기 위한 방법이 제공된다. 방법은 게르마늄 함유 반도체 또는 화합물 반도체를 함유하는 기판을 제공하는 단계, 및 게르마늄 함유 반도체 또는 화합물 반도체의 표면을 황으로 패시베이팅하기 위해 기판을 황 함유 가스 및 질소 함유 가스를 함유하는 프로세스 가스에 노출시키는 단계를 포함한다. 일 실시예에 따르면, 게르마늄 함유 반도체 또는 화합물 반도체는 상부에 산화된 층을 갖고, 프로세스 가스에 노출시키는 단계는 기판으로부터 산화된 층을 제거하고, 게르마늄 함유 반도체 또는 화합물 반도체의 표면을 황으로 패시베이팅한다.
액체 암모늄 황화물 (NH4)2S는 GaAs 상의 자연 산화물을 위한 에천트이고, 액체 암모늄 황화물에 의한 GaAs 표면의 처리는 베어(bare)(산화물이 없는) GaAs 표면을 패시베이팅한다. 표면 산화 및 후속 표면 패시베이션의 제거는 황 함유 용액(예를 들어, 액체 (NH4)2S), 또는 다른 액체 화학물질(예를 들어, HCl) 및 황 함유 화학물질의 멀티스텝 조합을 사용하여 수행될 수 있다. 발명자들은 액체가 존재하지 않는 가스 노출 방법들이 반도체 표면들의 산화물 제거 및/또는 패시베이션을 달성하기 위해 요구된다는 것을 인식하였다. 이것은 부분적으로 디바이스 피처들의 임계 치수들(CD)이 점점 작아짐에 따라, 우수한 프로세스 제어에 대한 요구 사항들이 점점 까다로워지고 있기 때문이다.
도 1a-1c는 발명의 실시예에 따른 반도체 기판을 프로세싱하기 위한 프로세스 흐름을 개략적으로 도시한다. 도 1a는 게르마늄 함유 반도체 또는 화합물 반도체를 함유할 수 있는 기판(100)을 도시한다. 기판(100)은 게르마늄(Ge)을 함유하거나 게르마늄(Ge)으로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 SixGe1 -x 화합물들을 함유할 수 있으며, 여기서 x는 Si의 원자 분율(atomic fraction)이고, 1-x는 Ge의 원자 분율이고, 0<x<1이다. 예시적인 SixGe1-x 화합물들은 Si0 . 1Ge0 .9, Si0 . 2Ge0 .8, Si0 . 3Ge0 .7, Si0 . 4Ge0 .6, Si0 . 5Ge0 .5, Si0 . 6Ge0 .4, Si0.7Ge0.3, Si08Ge0 .2 및 Si0 . 9Ge0 .1을 포함한다. 일 예에서, 기판(100)은 이완된(relaxed) Si0 . 5Ge0 .5 버퍼 층 상에 퇴적된 압축-변형된(compressive-strained) Ge 층 또는 인장-변형된(tensile-strained) SixGe1 -x(x>0.5)를 포함할 수 있다.
일 실시예에 따르면, 기판(100)은 Ⅲ-Ⅴ족 반도체, Ⅱ-Ⅳ족 반도체, 또는 Ⅱ-Ⅵ족 반도체 또는 이들의 조합물을 함유하거나 그것으로 구성되는 화합물 반도체를 포함할 수 있다. 예들은 GaAs, InGaAs 및 AlGaInP를 포함한다.
도 1b에서, 기판(100)의 표면(101)은 황 함유 가스(103)(예를 들어, H2S) 및 질소 함유 가스(102)(예를 들어, NH3)를 함유하는 프로세스 가스에 노출된다. 일 실시예에 따르면, 황 함유 가스는 H2S, SO3 또는 SF6, 또는 이들의 조합물을 포함할 수 있다. 일 실시예에 따르면, 질소 함유 가스는 NH3, N2, 또는 N2H4, 또는 이들의 조합물을 포함할 수 있다. 일 실시예에 따르면, 프로세스 가스에 노출시키는 것은 비-플라즈마 프로세스를 포함할 수 있다. 다른 실시예에 따르면, 프로세스 가스에 노출시키는 것은 광 활성화 프로세스(예를 들어, UV 광), 플라즈마 활성화 프로세스, 또는 화학적으로 반응성인 자유 라디칼들을 생성하는 프로세스를 포함할 수 있다. 방법은 게르마늄 함유 반도체 또는 화합물 반도체의 표면 상에 형성된 하나 이상의 부산물 재료들을 승화시키기 위해 노출시키는 동안 또는 그 후에 기판(100)을 열처리하는 단계를 더 포함할 수 있다.
기판(100)을 프로세스 가스에 노출시키기 위한 예시적인 프로세싱 조건들은 20 ℃ 내지 150 ℃의 기판 온도, 황 함유 가스에 대한 1mTorr 내지 3000mTorr의 분압, 질소 함유 가스에 대한 1mTorr 내지 3000mTorr의 분압, 및 프로세스 가스에 대한 20mTorr 내지 5000mTorr의 총 가스 압력을 포함한다. 프로세스 가스는 희석 가스(예를 들어, Ar)를 포함할 수 있으며, 여기서 희석 가스/황 함유 가스에 대한 희석 비는 0 내지 1000일 수 있다.
도 1c에 도시된 바와 같이, 프로세스 가스에의 노출은 게르마늄 함유 반도체 또는 화합물 반도체의 표면(101)을 황(104)으로 패시베이팅한다. 이러한 표면 패시베이션은 표면(101)상의 흡착 사이트들을 차지하는 황(104)에 의한 표면(101)의 후속 산화를 방해한다. 이는 표면(101)의 산화가 느려지게 하고, 표면(101) 상에 현저한 산화물 성장이 발생하기 전에 경과되는 시간을 증가시킨다. 황(104)은 예를 들어, 기판(100)을 열처리하여 황(104)을 탈착시킴으로써 추가적인 디바이스 프로세싱을 수행하기 전에 표면(101)으로부터 제거될 수 있다. 부가적으로 또는 대안적으로, 기판(100)은 플라즈마 처리되어, 표면(101)으로부터 황(104)을 제거할 수 있다.
발명의 다른 실시예에 따르면, 방법은 게르마늄 함유 반도체 또는 화합물 반도체를 함유하는 기판을 제공하는 단계를 포함하며, 게르마늄 함유 반도체 또는 화합물 반도체는 상부에 산화된 층을 갖는다. 방법은 기판으로부터 산화된 층을 제거하기 위하여 기판을 수소 불화물 가스 및 암모니아 가스로 처리하는 단계, 및 그 후 게르마늄 함유 반도체 또는 화합물 반도체의 표면을 황으로 패시베이팅하는 황 함유 가스 및 질소 함유 가스를 함유하는 프로세스 가스에 기판을 노출시키는 단계를 더 포함한다.
도 2a-2c는 발명의 다른 실시예에 따른 반도체 기판을 프로세싱하기 위한 프로세스 흐름을 개략적으로 도시한다. 도 2a-2c에 설명된 실시예는 도 1a-도 1c에 설명된 실시예와 유사하지만, 도 2a에 도시된 바와 같이, 기판(200)은 표면(201) 상에 형성된 산화된 층(205)을 더 함유한다. 산화된 층(205)은 산화된 형태의 기판(200)(예를 들어, SiGeOx) 또는 기판(200) 상에 퇴적된 재료를 포함할 수 있다.
도 2b에서, 산화된 층(205)은 황 함유 가스(203)(예를 들어, H2S) 및 질소 함유 가스(202)(예를 들어, NH3)를 함유하는 프로세스 가스에 노출된다. 도 2c에 도시된 바와 같이, 프로세스 가스의 노출은 산화된 층(205)을 제거하고, 게르마늄 함유 반도체 또는 화합물 반도체의 표면(201)을 황(204)으로 패시베이팅한다.
도 3a-3e는 발명의 또 다른 실시예에 따른 반도체 기판을 프로세싱하기 위한 프로세스 흐름을 개략적으로 도시한다. 도 3a-3c에 설명된 실시예는 도 2a-도 2c에 설명된 실시예와 유사하며, 도 3a에 도시된 바와 같이, 기판(300)은 표면(301) 상에 형성된 산화된 층(305)을 함유한다. 산화된 층(305)은 산화된 형태의 기판(300)(예를 들어, SiGeOx) 또는 기판(300) 상에 퇴적된 재료를 포함할 수 있다.
도 3b에서, 산화된 층(305)은 수소 불화물(HF) 가스(307) 및 암모니아(NH3)(306) 가스로 처리되어, 기판(300)으로부터 산화된 층(305)을 제거한다. 예시적인 프로세싱 조건들은 20 ℃ 내지 150 ℃의 기판 온도, HF 가스에 대한 1mTorr 내지 3000mTorr의 분압, NH3 가스에 대한 1mTorr 내지 3000mTorr의 분압, 및 프로세스 가스에 대한 20mTorr 내지 5000mTorr의 총 가스 압력을 포함한다. 프로세스 가스는 희석 가스(예를 들어, Ar)를 포함할 수 있으며, 여기서 희석 가스/HF 가스의 희석 비는 0 내지 1000일 수 있다. 일 실시예에서, 기판(300)은 표면(301) 상에 형성된 하나 이상의 부산물 재료들을 승화시키기 위해 HF 가스(307) 및 NH3 가스(306)로 처리하는 동안 또는 처리 후에 열처리될 수 있다.
도 3c에 도시된 바와 같이, 기판의 노출은 산화된 층(305)을 표면(301)으로부터 제거한다.
그 후, 도 3d에 도시된 바와 같이, 표면(301)은 황 함유 가스(303)(예를 들어, H2S) 및 질소 함유 가스(302)(예를 들어, NH3)를 함유하는 프로세스 가스에 노출된다. 도 3e에 도시된 바와 같이, 프로세스 가스에의 노출은 표면(301)을 황(304)으로 패시베이팅한다.
Tokyo Electron Limited, Akasaka, Japan으로부터 입수가능한 CertasTM 및 Certas WINGTM과 같은 반도체 제조 장비는 발명의 실시예들에서 설명된 가스 노출 프로세스들을 수행하는데 사용될 수 있다. 이러한 제조 장비는 단일 웨이퍼 프로세싱 툴들이지만, 복수의 기판들이 동시에 프로세싱되는 배치(batch) 구성으로 가스 노출 프로세스들을 수행하는 것이 또한 가능할 수 있다.
CertasTM 및 Certas WINGTM 툴들은 화학적 산화물 제거(COR, chemical oxide removal) 유닛들을 포함한다. COR 유닛들은 NH3 및 HF, 또는 NH3 및 H2S를 프로세스 가스로서 사용하여 GaAs 표면으로부터 자연 산화물을 스트립핑하고 스트립핑된 표면을 황으로 패시베이팅하는 프로세스에서 사용될 수 있다. COR 타입 프로세스 동안 기판 상에 형성된 부산물들을 승화시키기 위해, 포스트(post)-COR 타입 프로세스가 적용될 수 있고 포스트 열처리(PHT, post heat treatment)를 포함할 수 있다. PHT 시스템은 예를 들어, 약 100 ℃ 내지 약 300 ℃의 온도 범위 및 약 1mTorr 내지 약 1 Torr의 프로세스 압력에서 수행될 수 있다.
게르마늄 함유 반도체들 및 화합물 반도체들의 기상 산화물 제거 및 패시베이션을 위한 복수의 실시예들이 다양한 실시예들에 개시되었다. 발명의 실시예들에 대한 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 이는 포괄적이거나 본 발명을 개시된 정확한 형태로 한정하려고 의도된 것은 아니다. 이 설명 및 하기의 청구항들은 단지 설명을 목적으로 사용되는 용어들을 포함하며, 이는 제한하는 것으로 해석되지 않는다.
관련 기술 분야의 당업자들은 상기 교시에 비추어 많은 수정들 및 변형들이 가능함을 인식할 수 있다. 기술 분야의 당업자들은 도면들에 도시된 다양한 컴포넌트들에 대한 다양한 등가 조합들 및 대체들을 인식할 것이다. 따라서, 발명의 범위는 이 상세한 설명에 의해서가 아니라, 그보다는 본 명세서에 첨부된 청구항들에 의해 제한되는 것으로 의도된다.

Claims (20)

  1. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    게르마늄 함유 반도체 또는 화합물 반도체를 함유하는 기판을 제공하는 단계; 및
    상기 게르마늄 함유 반도체 또는 상기 화합물 반도체의 표면을 황으로 패시베이팅하기 위하여 황 함유 가스 및 질소 함유 가스를 함유하는 프로세스 가스에 상기 기판을 노출시키는 단계
    를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 게르마늄 함유 반도체 또는 상기 화합물 반도체는 상부에 산화된 층을 갖고, 상기 노출시키는 단계는 상기 기판으로부터 상기 산화된 층을 제거하는 것인, 반도체 디바이스를 형성하기 위한 방법.
  3. 제2항에 있어서,
    상기 산화된 층은 산화된 형태의 상기 게르마늄 함유 반도체 또는 상기 화합물 반도체, 또는 상기 기판 상에 퇴적된 재료를 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
  4. 제1항에 있어서,
    상기 황 함유 가스는 H2S, SO3, 또는 SF6, 또는 이들의 조합물을 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
  5. 제1항에 있어서,
    상기 질소 함유 가스는 NH3, N2, N2H4, 또는 이들의 조합물을 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
  6. 제1항에 있어서,
    상기 노출시키는 단계는 비-플라즈마 프로세스를 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
  7. 제1항에 있어서,
    상기 노출시키는 단계는 광 활성화 프로세스 또는 플라즈마 활성화 프로세스를 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
  8. 제1항에 있어서,
    상기 게르마늄 함유 반도체는 Ge 및 SixGe1 -x 화합물들로 구성되는 그룹으로부터 선택되는 것인, 반도체 디바이스를 형성하기 위한 방법.
  9. 제1항에 있어서,
    상기 화합물 반도체는 III-V족 반도체, II-IV족 반도체, 및 II-VI족 반도체로 구성되는 그룹으로부터 선택되는 것인, 반도체 디바이스를 형성하기 위한 방법.
  10. 제1항에 있어서,
    상기 화합물 반도체는 GaAs, InGaAs, 및 AlGalnP로 구성되는 그룹으로부터 선택되는 것인, 반도체 디바이스를 형성하기 위한 방법.
  11. 제1항에 있어서,
    상기 게르마늄 함유 반도체 또는 상기 화합물 반도체는 상부에 산화된 층을 갖고, 상기 방법은 상기 기판으로부터 상기 산화된 층을 제거하기 위하여 수소 불화물 가스 및 암모니아 가스로 상기 기판을 처리하는 단계를 더 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  12. 제11항에 있어서,
    상기 처리하는 단계 동안에 또는 상기 처리하는 단계 후에, 상기 기판을 열처리하는 단계를 더 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  13. 제1항에 있어서,
    상기 게르마늄 함유 반도체 또는 상기 화합물 반도체의 표면 상에 형성된 하나 이상의 부산물 재료들을 승화시키기 위해 상기 노출시키는 단계 동안에 또는 상기 노출시키는 단계 후에, 상기 기판을 열처리하는 단계를 더 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  14. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    게르마늄 함유 반도체 또는 화합물 반도체 ― 상기 게르마늄 함유 반도체 또는 화합물 반도체는 상부에 산화된 층을 가짐 ― 를 함유하는 기판을 제공하는 단계;
    상기 기판으로부터 상기 산화된 층을 제거하기 위하여 수소 불화물 가스 및 암모니아 가스로 상기 기판을 처리하는 단계; 및
    그 후, 상기 게르마늄 함유 반도체 또는 상기 화합물 반도체의 표면을 황으로 패시베이팅하는, 황 함유 가스 및 질소 함유 가스를 함유하는 프로세스 가스에 상기 기판을 노출시키는 단계
    를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  15. 제14항에 있어서,
    상기 산화된 층은 산화된 형태의 상기 게르마늄 함유 반도체 또는 상기 화합물 반도체, 또는 상기 기판 상에 퇴적된 재료를 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
  16. 제14항에 있어서,
    상기 황 함유 가스는 H2S, SO3, 또는 SF6, 또는 이들의 조합물을 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
  17. 제14항에 있어서,
    상기 질소 함유 가스는 NH3, N2, N2H4, 또는 이들의 조합물을 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
  18. 제14항에 있어서,
    상기 게르마늄 함유 반도체는 Ge 및 SixGe1 -x 화합물들로 구성되는 그룹으로부터 선택되는 것인, 반도체 디바이스를 형성하기 위한 방법.
  19. 제14항에 있어서,
    상기 화합물 반도체는 III-V족 반도체, II-IV족 반도체, 및 II-VI족 반도체로 구성되는 그룹으로부터 선택되는 것인, 반도체 디바이스를 형성하기 위한 방법.
  20. 제14항에 있어서,
    상기 화합물 반도체는 GaAs, InGaAs, 및 AlGalnP로 구성되는 그룹으로부터 선택되는 것인, 반도체 디바이스를 형성하기 위한 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207789A (ja) * 2015-04-20 2016-12-08 東京エレクトロン株式会社 パッシベーション処理方法、半導体構造の形成方法及び半導体構造
US9984949B1 (en) 2017-01-12 2018-05-29 International Business Machines Corporation Surface passivation having reduced interface defect density
US10541129B2 (en) 2017-08-07 2020-01-21 International Business Machines Corporation Indium gallium arsenide surface passivation by sulfur vapor treatment
JP7359159B2 (ja) * 2018-12-18 2023-10-12 株式会社レゾナック 付着物除去方法及び成膜方法
JPWO2021124810A1 (ko) * 2019-12-17 2021-06-24

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244252A (ja) * 2007-03-28 2008-10-09 Toshiba Corp 表面処理方法、エッチング処理方法および電子デバイスの製造方法
US20120264309A1 (en) * 2011-04-13 2012-10-18 Barnett Joel Myron Ammonium sulfide passivation of semiconductors
KR20140014008A (ko) * 2012-07-27 2014-02-05 에이에스엠 아이피 홀딩 비.브이. 반도체 표면의 기상 황 패시베이션을 위한 시스템 및 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5407869A (en) * 1991-11-06 1995-04-18 University Of Florida Method of passivating group III-V surfaces
US5799028A (en) 1996-07-18 1998-08-25 Sdl, Inc. Passivation and protection of a semiconductor surface
US6924218B2 (en) 2002-12-17 2005-08-02 Raytheon Company Sulfide encapsulation passivation technique
US20060099782A1 (en) * 2004-10-15 2006-05-11 Massachusetts Institute Of Technology Method for forming an interface between germanium and other materials
KR100757738B1 (ko) 2006-09-21 2007-09-12 연세대학교 산학협력단 금속/ＧａＡｓ 쇼트키 접합 계면 불순물 제거 방법
CN102339775A (zh) 2011-09-23 2012-02-01 复旦大学 砷化镓表面自体氧化物清洗、纯化及淀积Al2O3介质的方法
US8809152B2 (en) * 2011-11-18 2014-08-19 International Business Machines Corporation Germanium oxide free atomic layer deposition of silicon oxide and high-k gate dielectric on germanium containing channel for CMOS devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244252A (ja) * 2007-03-28 2008-10-09 Toshiba Corp 表面処理方法、エッチング処理方法および電子デバイスの製造方法
US20120264309A1 (en) * 2011-04-13 2012-10-18 Barnett Joel Myron Ammonium sulfide passivation of semiconductors
KR20140014008A (ko) * 2012-07-27 2014-02-05 에이에스엠 아이피 홀딩 비.브이. 반도체 표면의 기상 황 패시베이션을 위한 시스템 및 방법

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