KR20170024750A - Multilayer capacitor and board having the same - Google Patents
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Abstract
Description
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
The present invention relates to a stacked capacitor and a mounting substrate therefor.
적층 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등의 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.Multilayer ceramic capacitors, which are one of the multilayer electronic components, are widely used as display devices such as a liquid crystal display (LCD) and a plasma display panel (PDP), computers, personal digital assistants (PDAs) And is mounted on a circuit board of an electronic product such as a cellular phone to charge or discharge electricity.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
Such a multi-layered ceramic capacitor (MLCC) can be used as a component of various electronic devices because of its small size, high capacity, and easy mounting.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.The multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately stacked between the dielectric layers.
상기 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.Since the dielectric layer has piezoelectricity and electrostrictive properties, when a direct current or an alternating voltage is applied to the multilayer ceramic capacitor, a piezoelectric phenomenon occurs between internal electrodes and vibration may occur.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 회로 기판으로 전달되어 회로 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시키게 된다.Such vibration is transmitted to the circuit board on which the multilayer ceramic capacitor is mounted through the external electrode of the multilayer ceramic capacitor, so that the entire circuit board becomes an acoustic reflection surface, thereby generating a noisy vibration sound.
이때, 상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
At this time, the vibration sound may correspond to an audible frequency in the range of 20 to 20,000 Hz which gives an uncomfortable feeling to a person, and the unpleasant vibration sound is called an acoustic noise.
이에, 상기 어쿠스틱 노이즈를 감소하기 위해, 하부 커버층이 상부 커버층에 비해 증가된 형태를 갖는 적층 세라믹 커패시터가 개시되어 있다.Thus, in order to reduce the acoustic noise, a multilayer ceramic capacitor in which the lower cover layer has an increased shape as compared with the upper cover layer is disclosed.
그런데, 등가직렬 인덕턴스(ESL: Equivalent Series Inductance)는 전류 루프(Current Loop)의 면적에 비례하므로, 위와 같이 적층 세라믹 커패시터의 하부 커버층을 증가시키게 되면, 어쿠스틱 노이즈는 감소시킬 수 있으나, 종래의 하부 커버층이 증가 되기 전의 제품에 비해 상대적으로 높은 ESL을 갖게 되는 문제점이 발생한다.
However, since the equivalent series inductance (ESL) is proportional to the area of the current loop, if the lower cover layer of the multilayer ceramic capacitor is increased, the acoustic noise can be reduced. However, There arises a problem that the ESL is relatively high as compared with the product before the cover layer is increased.
본 발명의 목적은, 어쿠스틱 노이즈를 감소시키면서 ESL은 일정 수준 이하로 유지할 수 있는 적층형 커패시터 및 그 실장 기판을 제공하는데 있다.
It is an object of the present invention to provide a laminated capacitor and its mounting substrate which can keep the ESL below a certain level while reducing acoustic noise.
본 발명의 일 측면은, 제1 및 제2 내부 전극을 갖는제1 액티브영역과 제3 및 제4 내부 전극을 가지며 상기 제1 액티브영역의 하측에 배치되는 제2 액티브영역을 포함하는 커패시터 바디를 포함하며, 상기 제1 액티브영역은 상기 제2 액티브영역에 비해 두껍게 형성되며, 상기 제1 액티브영역에 포함된 제1 유전체층의 두께가 상기 제2 액티브영역에 포함된 제2 유전체층의 두께 보다 얇게 형성되는 적층형 커패시터 및 그 실장 기판을 제공한다.
According to an aspect of the present invention, there is provided a capacitor body including a first active region having first and second internal electrodes, a second active region having third and fourth internal electrodes and disposed below the first active region, Wherein the first active region is formed thicker than the second active region and the thickness of the first dielectric layer included in the first active region is smaller than the thickness of the second dielectric layer included in the second active region And a mounting substrate for the capacitor.
본 발명의 일 실시 형태에 따르면, 적층형 커패시터에 발생되는 진동을 줄여 이 진동에 의해 회로 기판에서 발생되는 어쿠스틱 노이즈를 감소시킬 수 있고, 이와 함께 적층형 커패시터의 ESL도 일정 수준 이하로 유지할 수 있는 효과가 있다.
According to an embodiment of the present invention, it is possible to reduce the vibration generated in the multilayer capacitor, to reduce the acoustic noise generated in the circuit board by the vibration, and to maintain the ESL of the multilayer capacitor below a certain level have.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층형 커패시터를 길이 방향으로 절단하여 도시한 단면도이다.
도 3은 도 1의 커패시터 바디의 폭-두께 단면을 도시한 단면도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층형 커패시터에서 커패시터 바디의 폭-두께 단면을 도시한 단면도이다.
도 5는 도 1의 적층형 커패시터가 회로 기판에 실장된 모습을 도시한 사시도이다.
도 6은 도 5을 길이 방향으로 절단하여 도시한 단면도이다.1 is a perspective view schematically showing a part of a stacked capacitor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of the stacked capacitor of FIG. 1 cut in the longitudinal direction.
3 is a cross-sectional view showing a width-thickness cross-section of the capacitor body of FIG.
4 is a cross-sectional view showing a width-thick cross-section of a capacitor body in a stacked capacitor according to another embodiment of the present invention.
5 is a perspective view showing a state in which the stacked capacitor of FIG. 1 is mounted on a circuit board.
Fig. 6 is a cross-sectional view taken along the longitudinal direction of Fig. 5. Fig.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.In order to clearly illustrate the embodiments of the present invention, when the directions of the hexahedron are defined, L, W, and T shown in the drawings indicate the longitudinal direction, the width direction, and the thickness direction, respectively. Here, the thickness direction can be used in the same concept as the lamination direction in which the dielectric layers are laminated.
또한, 본 실시 형태에서는 설명의 편의를 위해 커패시터 바디의 하면과 상면을 각각 제1 및 제2 면(1, 2)으로, 길이 방향의 양 면을 각각 제3 및 제4 면(3, 4)으로, 폭 방향의 양 면을 각각 제5 및 제6 면(5, 6)으로 설정하여 설명하기로 한다.
In the present embodiment, the lower and upper surfaces of the capacitor body are referred to as first and
적층형Laminated type
?커패시터• Capacitors
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 커패시터(100)는, 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
Referring to FIGS. 1 and 2, a stacked
커패시터 바디(110)는 복수의 유전체층을 적층한 다음 소성하여 형성되며, 커패시터 바디(110)의 형상, 치수 및 유전체층의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.The
또한, 커패시터 바디(110)를 형성하는 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
In addition, the plurality of dielectric layers forming the
커패시터 바디(110)는 제1 액티브영역(115)과, 제1 액티브영역(115)의 상부에 배치된 상부 커버층(112)과, 제1 액티브영역(115)은 하부에 배치된 제2 액티브영역(114) 및 제2 액티브영역(115)의 하부에 배치된 하부 커버층(116)을 포함한다.
The
제1 액티브영역(115)은 용량 기여부로서 제1 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성된다.The first
제1 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로, 제1 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성되며, 제1 유전체층(111)의 적층 방향을 따라 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성된다.The first and second
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 제1 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.At this time, the first and second
또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.The first and second
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.When a voltage is applied to the first and second
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metal included in the conductive paste forming the first and second
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
At this time, the conductive paste may be printed by a screen printing method or a gravure printing method, but the present invention is not limited thereto.
상부 커버층(112)은 내부 전극을 포함하지 않는 것을 제외하고는 제1 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The
상부 커버층(112)은 단일 유전체층 또는 2 개 이상의 유전체층을 제1 액티브영역(115)의 상면에 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의해 제1 액티브영역(115)의 제1 및 제2 내부 전극(121, 122)이 손상되는 것을 방지하는 역할을 할 수 있다.
The
제2 액티브영역(114)은 제2 유전체층(113)을 사이에 두고 복수의 제3 및 제4 내부 전극(123, 124)을 반복적으로 적층하여 형성되며, 제1 액티브영역(115)에 비해 얇은 두께를 가진다.The second
제2 유전체층(113)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The second
제3 및 제4 내부 전극(123, 124)은 서로 다른 극성을 갖는 전극으로, 제2 유전체층(113) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성되며, 제2 유전체층(113)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성된다.The third and fourth
이때, 제3 및 제4 내부 전극(123, 124)은 중간에 배치된 제2 유전체층(113)에 의해 서로 전기적으로 절연될 수 있다.At this time, the third and fourth
또한, 제3 및 제4 내부 전극(123, 124)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.The third and fourth
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제3 및 제4 내부 전극(123, 124) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 제3 및 제4 내부 전극(123, 124)의 서로 중첩되는 영역의 면적과 비례하게 된다.Accordingly, when a voltage is applied to the first and second
제3 및 제4 내부 전극(123, 124)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metal included in the conductive paste forming the third and fourth
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive paste may be printed by a screen printing method or a gravure printing method, but the present invention is not limited thereto.
하부 커버층(116)은 내부 전극을 포함하지 않는 것을 제외하고는 제2 유전체층(113)과 동일한 재질 및 구성을 가질 수 있다.The
하부 커버층(116)은 단일 유전체층 또는 2 개 이상의 유전체층을 제2 액티브영역(114)의 상면에 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의해 제2 액티브영역(114)의 제3 및 제4 내부 전극(123, 124)이 손상되는 것을 방지하는 역할을 할 수 있다.
The
본 실시 형태에서는, 제1 유전체층(111)의 두께를 EG1로, 제2 유전체층(113)의 두께를 EG2로 규정할 때, EG1<EG2일 수 있다.In the present embodiment, when the thickness of the first
즉, 두께가 두꺼운 제2 유전체층(113)은 압전 변화에 의한 부피 팽창이 감소되기 때문에, 제2 액티브영역(114)은 제1 액티브영역(115)에 비해 압전 변화가 작아져서 적층 세라믹 커패시터를 기판에 실장하면 솔더에 의해 전달되는 진동을 더 저감시킬 수 있다.
That is, since the volume expansion due to the piezoelectric change is reduced in the second
적층형 커패시터에서, 만약 하부 커버층을 상부 커버층에 비해 증가시키면 내부 전극의 진동을 감소시켜 어쿠스틱 노이즈를 감소시킬 수 있다. 그러나, ESL은 전류 루프의 면적에 비례하므로, 적층형 커패시터의 ESL이 증가되는 문제점이 발생할 수 있다.In a stacked capacitor, if the lower cover layer is increased compared to the upper cover layer, the vibration of the internal electrode can be reduced to reduce the acoustic noise. However, since the ESL is proportional to the area of the current loop, there is a problem that the ESL of the stacked capacitor is increased.
본 실시 형태에서는 커패시터 바디(110)의 하부에 배치되는 제2 액티브영역(114)의 내부에 제3 및 제4 내부 전극(123, 124)을 형성하여 최하단의 내부전극과 커패시터 바디(110)의 하면(2)과의 거리를 좁혀 전류 루프(loop)의 면적을 감소시킴으로써 ESL을 일정 수준 이하로 유지시킬 수 있다.The third and fourth
이러한 ESL 감소 방지 효과는 하부 커버층(114)에 형성되는 제3 및 제4 내부 전극(123, 124)이 하부 커버층(114)의 하단에 보다 근접되게 형성될 때 더 향상될 수 있다.
This ESL reduction prevention effect can be further improved when the third and fourth
또한, 본 실시 형태에서는, 제1 유전체층(111)에 비해 상대적으로 두꺼워진 제2 유전체층(113)의 두께에 비례하여 커패시터 바디(110)의 하단 마진도 증가하므로, 이에 적층형 커패시터(100)의 단차 및 디라미네이션을 감소시키는 효과를 기대할 수 있다.
In this embodiment, the lower end margin of the
제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.The first and second
이때, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
At this time, the conductive metal may be Ni, Cu, Pd, Au or an alloy thereof, but the present invention is not limited thereto.
한편, 제1 및 제2 내부 전극(121, 122)의 길이를 EL1로, 제3 및 제4 내부 전극(123, 124)의 길이를 EL2로 규정할 때, 필요시 EL1>EL2일 수 있다.On the other hand, when the lengths of the first and second
이와 같이 제1 액티브영역(115)에 배치된 제1 및 제2 내부 전극(121, 122)의 길이는 상대적으로 길게 하여 제1 액티브영역(115)에 포함된 제1 및 제2 내부 전극(121, 122) 간의 오버랩 면적은 늘리고, 제2 액티브영역(114)에 배치된 제3 및 제4 내부 전극(123, 124)의 길이는 상대적으로 작게 하여 제2 액티브영역(114)에 포함된 제3 및 제4 내부 전극(123, 124) 간의 오버랩 면적은 축소시킴으로써, 커패시턴스를 늘리되 적층형 커패시터의 어쿠스틱 노이즈가 늘어나는 것은 최소화할 수 있다.
The lengths of the first and second
이때, 제1 및 제2 내부 전극(121, 122)과 제3 및 제4 내부 전극(123, 124)은, 각각 오버랩된 길이가 하측으로 갈수록 작아지게 형성될 수 있다.At this time, the first and second
즉, 제1 및 제2 내부 전극(121, 122)과 제3 및 제4 내부 전극(123, 124)은 길이 방향으로 오버랩되는 형상이 사다리꼴을 이루게 되므로 적층할 때 길이 방향으로 단차가 발생되는 것을 방지할 수 있다.
That is, since the first and second
도 3을 참조하면, 커패시터 바디(110)의 길이 방향의 일 면을 통해 노출된 복수의 제1 또는 제2 내부 전극(121, 122)이 형성하는 영역을 EA1으로, 커패시터 바디(110)의 길이 방향의 일 면을 통해 노출된 복수의 제3 또는 제4 내부 전극(123, 124)이 형성하는 영역을 EA2로 규정할 때, 0.2<EA2/EA1<0.5의 범위를 만족할 수 있다.3, an area formed by a plurality of first or second
이때, 상기 EA2/EA1이 0.2 이하이면 EA1의 면적이 너무 커져서 제2 액티브영역(114)의 부피 팽창을 억제하는 작용이 약해지고 기판에 실장시 솔더링되는 부문과 제1 액티브영역(115)의 하부가 만나게 되어 어쿠스틱 노이즈 저감 효과가 줄어들고, 상기 EA2/EA1이 0.5 이상이면 EA1의 면적이 너무 작아서 커패시터의 용량이 제대로 확보되지 못하는 문제가 발생한다.At this time, if the EA2 / EA1 is less than 0.2, the area of the EA1 is excessively large, the action of suppressing the volume expansion of the second
한편, 도 4를 참조하면, 제1 내지 제4 내부 전극(121'-124')은, 폭이 하측으로 갈수록 좁아지게 형성될 수 있다.Referring to FIG. 4, the first to fourth internal electrodes 121'-124 'may be formed so that their widths become narrower toward the lower side.
즉, 제1 및 제2 내부 전극(121', 122')과 제3 및 제4 내부 전극(123', 124')은 폭 방향으로 오버랩되는 형상이 사다리꼴을 이루게 되므로 적층할 때 폭 방향으로 단차가 발생되는 것을 방지할 수 있다.
That is, since the first and second inner electrodes 121 'and 122' and the third and fourth inner electrodes 123 'and 124' have a trapezoidal shape overlapping in the width direction, Can be prevented from being generated.
하기 표 1은 제1 및 제2 내부 전극과 제3 및 제4 내부 전극의 길이 차이 및 커패시터 바디의 폭-두께 단면에서 제1 액티브영역의 내부 전극들이 형성하는 영역과 제2 액티브영역의 내부 전극들이 형성하는 영역의 비율에 따른 어쿠스틱 노이즈 및 용량 구현 여부를 나타낸 것이다.
Table 1 below shows the difference in length between the first and second internal electrodes and the third and fourth internal electrodes and the width-thickness cross section of the capacitor body and the area formed by the internal electrodes of the first active area and the internal electrodes of the second active area The acoustic noise and the capacity according to the ratio of the area formed by the speaker.
상기 표 1에서 *는 실시 예이고, 어쿠스틱 노이즈의 합격 기준치는 28dBA 이하로 하였으며, 용량에서 NG는 전극적 특성 조건의 기본 조건 충족이 불가하다는 것을 나타낸다.
In Table 1, * is an example, the acceptance reference value of acoustic noise is set to 28 dBA or less, and NG in the capacity indicates that the basic condition of the electromotive characteristic condition can not be satisfied.
여기서, 실시 예는 커패시터 바디의 폭-두께 단면에서 복수의 제1 또는 제2 내부 전극이 형성하는 영역을 EA1로, 상기 커패시터 바디의 폭-두께 단면에서 복수의 제3 또는 제4 내부 전극이 형성하는 영역을 EA2로 규정할 때, 0.2<EA2/EA1<0.5를 만족하고, 상기 제1 및 제2 내부 전극의 길이를 EL1로, 상기 제3 및 제4 내부 전극의 길이를 EL2로 규정할 때, EL1>EL2를 만족하는 샘플들이다.
In this embodiment, a region formed by a plurality of first or second internal electrodes in a width-thickness cross-section of the capacitor body is denoted by EA1, and a plurality of third or fourth internal electrodes are formed on the width-thickness cross section of the capacitor body When the length of the first and second inner electrodes is defined as EL1 and the lengths of the third and fourth inner electrodes are defined as EL2 when satisfying 0.2 < EA2 / EA1 < 0.5, , And EL1 > EL2.
상기 표 1을 참조하면, 실시예인 샘플 1, 3, 5 및 10-13은 어쿠스틱 노이즈가 28dBA 이하로 준수하게 나타났으며, 용량도 기준 용량을 모두 만족시키는 것으로 확인되었다.Referring to Table 1,
반면에, EL1이 EL2과 같은 샘플 2의 경우 어쿠스틱 노이즈가 기준치 보다 높은 28.1로 나타났으며, EL1이 EL2 보다 낮은 샘플 4의 경우 어쿠스틱 노이즈가 28.3 dBA로 더 높아지는 것을 알 수 있었다. On the other hand, in the case of
또한, EA2/EA1이 0.5를 초과하는 샘플 8 및 9의 경우 어쿠스틱 노이즈는 낮았으나 용량 측정 테스트에서 NG가 발생하였다.In the case of samples 8 and 9 in which EA2 / EA1 exceeded 0.5, acoustic noise was low, but NG occurred in the capacity measurement test.
또한, EA2/EA1이 0.2 이하인 샘플 6, 7 및 14의 경우 어쿠스틱 노이즈가 기준치 이상이거나 용량 측정 테스트에서 NG가 발생하였다.
In the case of
적층형Laminated type
?커패시터의?실장 기판The capacitor mounting substrate
도 5 및 도 6을 참조하면, 본 실시 형태에 따른 적층 커패시터 커패시터(100)의 실장 기판(200)은 적층형 커패시터(100)가 실장되는 회로 기판(210)과, 회로 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.5 and 6, the mounting
이때, 적층형 커패시터(100)는 제2 액티브영역(114)이 하측에 배치되며 제1 및 제2 외부 전극(131, 132)의 밴드부의 하면이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 회로 기판(210)과 전기적으로 연결될 수 있다.
At this time, the
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, and that various changes and modifications may be made therein without departing from the scope of the invention. It will be obvious to those of ordinary skill in the art.
100 ; 적층형 커패시터
110 ; 커패시터 바디
111, 113 ; 제1 및 제2 유전체층
112 ; 상부 커버층
114 ; 제2 액티브영역
115 ; 제1 액티브영역
116 ; 하부 커버층
121, 122, 123, 124 ; 제1 내지 제4 내부 전극
131, 132 ; 제1 및 제2 외부 전극
200 ; 실장 기판
210 ; 회로 기판
221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더100; Stacked capacitor
110; Capacitor body
111, 113; The first and second dielectric layers
112; The upper cover layer
114; The second active area
115; The first active area
116; The lower cover layer
121, 122, 123, 124; The first to fourth internal electrodes
131, 132; The first and second outer electrodes
200; Mounting substrate
210; Circuit board
221, 222; The first and second electrode pads
230; Solder
Claims (6)
상기 커패시터 바디의 길이 방향의 양 단부에 형성되는 제1 및 제2 외부 전극; 을 포함하며,
상기 제1 액티브영역은 복수의 제1 유전체층을 사이에 두고 상기 제1 액티브영역의 길이 방향의 양 면을 통해 번갈아 노출되도록 배치된 제1 및 제2 내부 전극을 포함하고,
상기 제2 액티브영역은 복수의 제2 유전체층을 사이에 두고 상기 제2 액티브영역의 길이 방향의 양 면을 통해 번갈아 노출되도록 배치된 제3 및 제4 내부 전극을 포함하며,
상기 제1 유전체층의 두께를 EG1으로, 상기 제2 유전체층의 두께를 EG2로 규정할 때, EG1<EG2인 적층형 커패시터.
A first active region and a second active region, the first active region being formed thicker than the second active region; And
First and second external electrodes formed at both ends in the longitudinal direction of the capacitor body; / RTI >
Wherein the first active region includes first and second internal electrodes disposed alternately through both longitudinal sides of the first active region with a plurality of first dielectric layers therebetween,
The second active region includes third and fourth internal electrodes arranged alternately through both longitudinal sides of the second active region with a plurality of second dielectric layers therebetween,
Wherein a thickness of the first dielectric layer is defined as EG1 and a thickness of the second dielectric layer is defined as EG2, EG1 < EG2.
상기 커패시터 바디의 폭-두께 단면에서 복수의 제1 또는 제2 내부 전극이 형성하는 면적을 EA1로, 상기 커패시터 바디의 폭-두께 단면에서 복수의 제3 또는 제4 내부 전극이 형성하는 면적을 EA2로 규정할 때, 0.2<EA2/EA1<0.5의 범위를 만족하는 적층형 커패시터.
The method according to claim 1,
Wherein an area formed by the plurality of first or second internal electrodes in the width-thickness cross section of the capacitor body is denoted by EA1 and an area formed by the plurality of third or fourth internal electrodes in the width- thickness section of the capacitor body is denoted by EA2 , Satisfies a range of 0.2 < EA2 / EA1 < 0.5.
상기 제1 및 제2 내부 전극의 길이를 EL1로, 상기 제3 및 제4 내부 전극의 길이를 EL2로 규정할 때, EL1>EL2인 적층형 커패시터.
The method according to claim 1,
Wherein a length of said first and second inner electrodes is EL1 and a length of said third and fourth inner electrodes is EL2, EL1 > EL2.
상기 제1 및 제2 내부 전극과 상기 제3 및 제4 내부 전극은, 각각 오버랩된 길이가 하측으로 갈수록 작아지게 형성되는 적층형 커패시터.
The method according to claim 1,
Wherein the first and second internal electrodes and the third and fourth internal electrodes are formed so that their overlapped lengths become smaller toward the lower side.
상기 제1 내지 제4 내부 전극의 폭이 하측으로 갈수록 좁아지게 형성되는 적층형 커패시터.
The method according to claim 1,
And the widths of the first to fourth internal electrodes become narrower toward the lower side.
상기 회로 기판 위에 실장된 제1항 내지 제5항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.A circuit board having first and second electrode pads on the top; And
A stacked capacitor according to any one of claims 1 to 5 mounted on the circuit board; And a capacitor connected to the capacitor.
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