KR20170019872A

KR20170019872A - 버퍼 회로 및 이를 포함하는 전자 회로

Info

Publication number: KR20170019872A
Application number: KR1020150114324A
Authority: KR
Inventors: 시따스; 임정돈
Original assignee: 삼성전자주식회사
Priority date: 2015-08-13
Filing date: 2015-08-13
Publication date: 2017-02-22
Also published as: US9882565B2; US20170047925A1; KR102313384B1

Abstract

버퍼 회로는 제1 전류 생성부, 제2 전류 생성부, 비교기, 차동 구동부 및 인버터를 포함한다. 제1 전류 생성부는 기준 전압에 상응하고, 피드백 전압에 의해 크기가 조절되는 제1 전류를 출력한다. 제2 전류 생성부는 입력 한계 전압에 상응하고, 피드백 전압에 의해 크기가 조절되는 한계 전류를 생성하고, 한계 전류의 절반 값을 가지는 제2 전류를 출력한다. 비교기는 제1 및 제2 전류들을 비교하여 피드백 전압을 생성한다. 차동 구동부는 입력 전압 신호와 기준 전압을 비교하여 내부 전류를 생성하고, 내부 전류의 상한값과 하한값이 0을 기준으로 대칭이 되도록 피드백 전압에 기초하여 내부 전류를 조절한다. 인버터는 전원 전압에 기초하여 내부 전류를 반전하여 출력 전류를 생성한다.

Description

버퍼 회로 및 이를 포함하는 전자 회로{BUFFER CIRCUIT AND ELECTRONIC SYSTEM INCLUDING THE SAME}

본 발명은 버퍼 회로에 관한 것으로서, 더욱 상세하게는 개선된 출력 전류 특성을 가지는 버퍼 회로 및 이를 포함하는 전자 회로에 관한 것이다.

일반적으로, 차동 구동부를 포함하는 버퍼 회로는 저전압 전원(Low supply voltage)에서 서로 다른 크기의 PMOS 트랜지스터의 풀-업 전류 공급 능력 및 NMOS 트랜지스터의 풀-다운 전류 공급 능력을 가지기 때문에, 상기 버퍼 회로의 듀티 사이클(Duty cycle)이 악화되는 경우가 발생한다.

저전압 전원에서도 동일한 크기의 풀-업 전류 공급 능력 및 풀-다운 전류 공급 능력을 가져 듀티 사이클을 50%로 유지하는 버퍼 회로가 필요하다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 전원 전압의 크기에 상관없이 동일한 크기의 풀-업 전류 공급 능력 및 풀-다운 전류 공급 능력을 가지고 출력 전류 신호의 듀티 사이클을 50%로 유지하는 버퍼 회로를 제공하는데 있다.

본 발명의 일 목적은 전원 전압의 크기에 상관없이 동일한 크기의 풀-업 전류 공급 능력 및 풀-다운 전류 공급 능력을 가지고 출력 전류 신호의 듀티 사이클을 50%로 유지하는 버퍼 회로를 포함하는 전자 회로를 제공하는데 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 버퍼 회로는 제1 전류 생성부, 제2 전류 생성부, 비교기, 차동 구동부 및 인버터를 포함한다. 상기 제1 전류 생성부는 기준 전압에 상응하고, 피드백 전압에 의해 크기가 조절되는 제1 전류를 출력한다. 상기 제2 전류 생성부는 입력 한계 전압에 상응하고, 상기 피드백 전압에 의해 크기가 조절되는 한계 전류를 생성하고, 상기 한계 전류의 절반 값을 가지는 제2 전류를 출력한다. 상기 비교기는 상기 제1 및 제2 전류들을 비교하여 상기 피드백 전압을 생성한다. 상기 차동 구동부는 입력 전압 신호와 상기 기준 전압을 비교하여 내부 전류를 생성하고, 상기 내부 전류의 상한값과 하한값이 0을 기준으로 대칭이 되도록 상기 피드백 전압에 기초하여 상기 내부 전류를 조절한다. 상기 인버터는 전원 전압에 기초하여 상기 내부 전류를 반전하여 출력 전류를 생성한다.

일 실시예에 있어서, 상기 입력 전압 신호는 접지 전압과 상기 입력 한계 전압 사이에서 변화할 수 있다.

일 실시예에 있어서, 상기 제1 및 제2 전류 생성부들은 각각 상기 피드백 전압에 비례하는 상기 제1 및 제2 전류들을 출력할 수 있다.

일 실시예에 있어서, 상기 제1 전류가 상기 제2 전류보다 큰 경우, 상기 비교기는 상기 제1 및 제2 전류 생성부들이 동일한 크기의 상기 제1 및 제2 전류들을 생성할 때까지 상기 피드백 전압을 상승시킬 수 있다.

일 실시예에 있어서, 상기 제1 전류가 상기 제2 전류보다 작은 경우, 상기 비교기는 상기 제1 및 제2 전류 생성부들이 동일한 크기의 상기 제1 및 제2 전류들을 생성할 때까지 상기 피드백 전압을 하강시킬 수 있다.

일 실시예에 있어서, 상기 입력 전압 신호가 상기 입력 한계 전압을 가져서 상기 기준 전압보다 클 때, 상기 차동 구동부는 상기 하한값을 가지는 상기 내부 전류를 생성할 수 있다. 상기 입력 전압 신호가 접지 전압을 가져서 상기 기준 전압보다 작을 때, 상기 차동 구동부는 상기 상한값을 가지는 상기 내부 전류를 생성할 수 있다.

일 실시예에 있어서, 상기 상한값의 절대값과 상기 하한값의 절대값이 동일할 수 있다.

일 실시예에 있어서, 상기 제1 전류 생성부는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트는 제1 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인에서 상기 제1 전류가 출력될 수 있다. 상기 제2 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제1 노드에 연결될 수 있다. 상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 게이트에 상기 기준 전압이 인가되고, 상기 제1 NMOS 트랜지스터의 소스는 제2 노드에 연결될 수 있다. 상기 제2 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 게이트에 상기 피드백 전압이 인가되고, 상기 제2 NMOS 트랜지스터의 소스에 접지 전압이 인가될 수 있다.

일 실시예에 있어서, 상기 제1 PMOS 트랜지스터의 사이즈는 상기 제2 PMOS 트랜지스터의 사이즈와 동일할 수 있다.

일 실시예에 있어서, 상기 제2 전류 생성부는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트는 제1 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인에서 상기 제2 전류가 출력될 수 있다. 상기 제2 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제1 노드에 연결될 수 있다. 상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 게이트에 상기 입력 한계 전압이 인가되고, 상기 제1 NMOS 트랜지스터의 소스는 제2 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 드레인에서 상기 제1 NMOS 트랜지스터의 소스로 상기 한계 전류가 흐를 수 있다. 상기 제2 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 게이트에 상기 피드백 전압이 인가되고, 상기 제2 NMOS 트랜지스터의 소스에 접지 전압이 인가될 수 있다.

일 실시예에 있어서, 상기 제1 PMOS 트랜지스터의 사이즈는 상기 제2 PMOS 트랜지스터의 사이즈의 절반일 수 있다.

일 실시예에 있어서, 상기 비교기는 제1 및 제2 NMOS 트랜지스터를 포함할 수 있다. 상기 제2 전류는 제1 노드로 인가될 수 있다. 상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 상기 제1 전류는 제2 노드로 인가될 수 있다. 상기 제2 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 상기 제2 노드의 전압이 상기 피드백 전압으로서 출력될 수 있다.

일 실시예에 있어서, 상기 차동 구동부는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터 및 제1 내지 제4 NMOS 트랜지스터들을 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트는 제1 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인은 상기 제1 노드에 연결될 수 있다. 상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 게이트에 상기 기준 전압이 인가되고, 상기 제1 NMOS 트랜지스터의 소스는 제2 노드에 연결될 수 있다. 상기 제2 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 게이트에 상기 피드백 전압이 인가되고, 상기 제2 NMOS 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 상기 제2 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 제3 노드에 연결될 수 있다. 상기 제3 노드에서 상기 내부 전류가 출력될 수 있다. 상기 제3 NMOS 트랜지스터의 드레인은 상기 제3 노드에 연결되고, 상기 제3 NMOS 트랜지스터의 게이트에 상기 입력 전압 신호가 인가되고, 상기 제3 NMOS 트랜지스터의 소스는 제4 노드에 연결될 수 있다. 상기 제4 NMOS 트랜지스터의 드레인은 상기 제4 노드에 연결되고, 상기 제4 NMOS 트랜지스터의 게이트에 상기 피드백 전압이 인가되고, 상기 제4 NMOS 트랜지스터의 소스에 접지 전압이 인가될 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 전자 회로는 신호 생성부 및 수신부를 포함한다. 상기 신호 생성부는 입력 한계 전압에 기초하여 제1 내지 제N 입력 신호들(N은 자연수)을 생성한다. 상기 수신부는 상기 입력 한계 전압 및 기준 전압에 기초하여 상기 제1 내지 제N 입력 신호들을 제1 내지 제N 출력 전류 신호들로 각각 변환하는 제1 내지 제N 버퍼 회로들을 포함한다. 상기 제K 버퍼 회로(K는 N이하 자연수)는 제1 전류 생성부, 제2 전류 생성부, 비교기, 차동 구동부 및 인버터를 포함한다. 상기 제1 전류 생성부는 상기 기준 전압에 상응하고, 피드백 전압에 의해 크기가 조절되는 제1 전류를 출력한다. 상기 제2 전류 생성부는 상기 입력 한계 전압에 상응하고, 상기 피드백 전압에 의해 크기가 조절되는 한계 전류를 생성하고, 상기 한계 전류의 절반 값을 가지는 제2 전류를 출력한다. 상기 비교기는 상기 제1 및 제2 전류들을 비교하여 상기 피드백 전압을 생성한다. 상기 차동 구동부는 상기 제K 입력 신호와 상기 기준 전압을 비교하여 내부 전류 신호를 생성하고, 상기 내부 전류 신호의 상한값과 하한값이 0을 기준으로 대칭이 되도록 상기 피드백 전압에 기초하여 상기 내부 전류 신호를 조절한다. 상기 인버터는 전원 전압에 기초하여 상기 내부 전류 신호를 반전하여 상기 제K 출력 전류를 생성한다.

본 발명의 일 실시예에 따른 버퍼 회로는 전원 전압의 크기에 상관없이 동일한 크기의 풀-업 전류 공급 능력 및 풀-다운 전류 공급 능력을 가지기 때문에, 저전압 전원(Low supply voltage)에서도 출력 전류 신호의 듀티 사이클을 50%로 유지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 버퍼 회로를 나타내는 블록도이다.
도 2는 도 1의 버퍼 회로에 포함되는 전류 생성부를 나타내는 회로도이다.
도 3은 도 1의 버퍼 회로에 포함되는 비교기를 나타내는 회로도이다.
도 4는 도 1의 버퍼 회로에 포함되는 차동 구동부를 나타내는 회로도이다.
도 5는 피드백 전압이 상승하는 경우 도 2의 전류 생성기의 동작 변화를 나타내는 그래프이다.
도 6은 피드백 전압이 상승하기 전의 도 4의 차동 구동부의 내부 전류를 나타내는 파형도이다.
도 7은 피드백 전압이 상승한 후의 도 4의 차동 구동부의 내부 전류를 나타내는 파형도이다.
도 8은 피드백 전압이 하강하는 경우 도 2의 전류 생성기의 동작 변화를 나타내는 그래프이다.
도 9는 피드백 전압이 하강하기 전의 도 4의 차동 구동부의 내부 전류를 나타내는 파형도이다.
도 10은 피드백 전압이 하강한 후의 도 4의 차동 구동부의 내부 전류를 나타내는 파형도이다.
도 11은 본 발명의 일 실시예에 따른 전자 회로를 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 버퍼 회로를 나타내는 블록도이다.

도 1을 참조하면, 버퍼 회로(100)는 전류 생성부(110), 비교기(COMPARATOR; 120), 차동 구동부(DD; 140) 및 인버터(130)를 포함한다. 전류 생성부(110)는 제1 전류 생성부(111) 및 제2 전류 생성부(112)를 포함한다.

제1 전류 생성부(111)는 기준 전압(VREF)에 상응하고, 피드백 전압(VF)에 의해 크기가 조절되는 제1 전류(I1)를 출력한다. 제2 전류 생성부(112)는 입력 한계 전압(VINMAX)에 상응하고, 피드백 전압(VF)에 의해 크기가 조절되는 한계 전류를 생성하고, 상기 한계 전류의 절반 값을 가지는 제2 전류(I2)를 출력한다. 제1 및 제2 전류 생성부들(111 및 112)은 각각 피드백 전압(VF)에 비례하는 제1 및 제2 전류들(I1 및 I2)을 출력할 수 있다. 일 실시예에 있어서, 제1 전류 생성부(111)에서 피드백 전압(VF)과 제1 전류(I1)의 비례 특성은 제2 전류 생성부(112)에서 피드백 전압(VF)과 제2 전류(I2)의 비례 특성과 상이할 수 있다. 전류 생성부(110)에 대하여 도 2를 참조하여 후술한다.

비교기(120)는 제1 및 제2 전류들(I1 및 I2)을 비교하여 피드백 전압(VF)을 생성한다. 일 실시예에 있어서, 제1 전류(I1)가 제2 전류(I2)보다 큰 경우, 비교기(120)는 제1 및 제2 전류 생성부(111 및 112)들이 동일한 크기의 제1 및 제2 전류들(I1 및 I2)을 생성할 때까지 피드백 전압(VF)을 상승시킬 수 있다. 제1 전류(I1)가 제2 전류(I2)보다 작은 경우, 비교기(120)는 제1 및 제2 전류 생성부들(111 및 112)이 동일한 크기의 제1 및 제2 전류들(I1 및 I2)을 생성할 때까지 피드백 전압(VF)을 하강시킬 수 있다. 비교기에 대하여 도 3을 참조하여 후술한다.

차동 구동부(140)는 입력 전압 신호(DIN)와 기준 전압(VREF)을 비교하여 내부 전류(IOUT)를 생성한다. 차동 구동부(140)는 내부 전류(IOUT)의 상한값과 하한값이 0을 기준으로 대칭이 되도록 피드백 전압(VF)에 기초하여 내부 전류(IOUT)를 조절한다. 입력 전압 신호(VIN)는 접지 전압(GND)과 입력 한계 전압(VINMAX) 사이에서 변화할 수 있다. 일 실시예에 있어서, 상기 상한값의 절대값과 상기 하한값의 절대값이 동일할 수 있다. 차동 구동부(140)에 대하여 도 4를 참조하여 후술한다.

인버터(130)는 전원 전압(VDD)에 기초하여 내부 전류(IOUT)를 반전하여 출력 전류(BIOUT)를 생성한다. 인버터(130)는 통상의 기술자에게 널리 알려진 인버터와 동일한 구조를 가지므로, 인버터(130)에 대한 자세한 설명은 생략한다.

도 2는 도 1의 버퍼 회로에 포함되는 전류 생성부를 나타내는 회로도이다.

도 2를 참조하면, 전류 생성부(110)는 제1 전류 생성부(111) 및 제2 전류 생성부(112)를 포함한다.

제1 전류 생성부(111)는 제1 PMOS 트랜지스터(PT11), 제2 PMOS 트랜지스터(PT12), 제1 NMOS 트랜지스터(NT11) 및 제2 NMOS 트랜지스터(NT12)를 포함할 수 있다.

제1 PMOS 트랜지스터(PT11)의 소스에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(PT11)의 게이트는 제1 노드(N1)에 연결되고, 제1 PMOS 트랜지스터(PT11)의 드레인은 제2 노드(N2)와 연결되고, 제1 PMOS 트랜지스터(PT11)의 드레인에서 제1 전류(I1)가 출력될 수 있다. 제2 PMOS 트랜지스터(PT12)의 소스에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(PT12)의 게이트는 제1 노드(N1)에 연결되고, 제2 PMOS 트랜지스터(PT12)의 드레인은 제1 노드(N1)에 연결될 수 있다. 제1 NMOS 트랜지스터(NT11)의 드레인은 제1 노드(N1)에 연결되고, 제1 NMOS 트랜지스터(NT11)의 게이트에 기준 전압(VREF)이 인가되고, 제1 NMOS 트랜지스터(NT11)의 소스는 제3 노드(N3)에 연결될 수 있다. 제2 NMOS 트랜지스터(NT12)의 드레인은 제3 노드(N3)에 연결되고, 제2 NMOS 트랜지스터(NT12)의 게이트에 제7 노드(N7)를 통해 피드백 전압(VF)이 인가되고, 제2 NMOS 트랜지스터(NT12)의 소스에 접지 전압(GND)이 인가될 수 있다. 제1 PMOS 트랜지스터(PT11)의 사이즈는 제2 PMOS 트랜지스터(PT12)의 사이즈와 동일할 수 있다. 다시 말하면, 제1 PMOS 트랜지스터(PT11)의 전류 구동 능력은 제2 PMOS 트랜지스터(PT12)의 전류 구동 능력과 동일할 수 있다.

제1 및 제2 PMOS 트랜지스터들(PT11 및 PT12)은 전류 미러 회로로 동작한다. 제1 및 제2 PMOS 트랜지스터들(PT11 및 PT12)은 제1 NMOS 트랜지스터(NT11)의 드레인에서 제1 NMOS 트랜지스터(NT11)의 소스로 흐르는 기준 전류(IVREF)를 복사하여 제1 전류(I1)를 생성할 수 있다. 기준 전류(IVREF) 및 제1 전류(I1)는 각각 기준 전압(VREF)에 상응할 수 있다. 피드백 전압(VF)이 증가할수록 기준 전류(IVREF) 및 제1 전류(I1)는 증가한다.

제2 전류 생성부(112)는 제3 PMOS 트랜지스터(PT13), 제4 PMOS 트랜지스터(PT14), 제3 NMOS 트랜지스터(NT13) 및 제4 NMOS 트랜지스터(NT14)를 포함할 수 있다.

제3 PMOS 트랜지스터(PT13)의 소스에 전원 전압(VDD)이 인가되고, 제3 PMOS 트랜지스터(PT13)의 게이트는 제4 노드(N4)에 연결되고, 제3 PMOS 트랜지스터(PT13)의 드레인은 제5 노드(N5)에 연결되고, 제3 PMOS 트랜지스터(PT13)의 드레인에서 제2 전류(I2)가 출력될 수 있다. 제4 PMOS 트랜지스터(PT14)의 소스에 전원 전압(VDD)이 인가되고, 제4 PMOS 트랜지스터(PT14)의 게이트는 제4 노드(N4)에 연결되고, 제4 PMOS 트랜지스터(PT14)의 드레인은 제4 노드(N4)에 연결될 수 있다. 제3 NMOS 트랜지스터(NT13)의 드레인은 제4 노드(N4)에 연결되고, 제3 NMOS 트랜지스터(NT13)의 게이트에 입력 한계 전압(VINMAX)이 인가되고, 제3 NMOS 트랜지스터(NT13)의 소스는 제6 노드(N6)에 연결될 수 있다. 제4 NMOS 트랜지스터(NT14)의 드레인은 제6 노드(N6)에 연결되고, 제4 NMOS 트랜지스터(NT14)의 게이트에 제7 노드(N7)를 통해 피드백 전압(VF)이 인가되고, 제4 NMOS 트랜지스터(NT14)의 소스에 접지 전압(GND)이 인가될 수 있다. 제3 PMOS 트랜지스터(PT13)의 사이즈는 제4 PMOS 트랜지스터(PT14)의 사이즈의 절반일 수 있다. 다시 말하면, 제3 PMOS 트랜지스터(PT13)의 전류 구동 능력은 제4 PMOS 트랜지스터(PT14)의 전류 구동 능력의 절반일 수 있다.

제3 및 제4 PMOS 트랜지스터들(PT13 및 PT14)은 전류 미러 회로로 동작한다. 제3 및 제4 PMOS 트랜지스터들(PT13 및 PT14)은 제3 NMOS 트랜지스터(NT13)의 드레인에서 제3 NMOS 트랜지스터(NT13)의 소스로 흐르는 한계 전류(IVINMAX)의 절반의 크기를 가지는 제2 전류(I2)를 생성할 수 있다. 한계 전류(IVINMAX) 및 제2 전류(I2)는 각각 입력 한계 전압(VINMAX)에 상응할 수 있다. 피드백 전압(VF)이 증가할수록 한계 전류(IVINMAX) 및 제2 전류(I2)는 증가한다.

도 3은 도 1의 버퍼 회로에 포함되는 비교기를 나타내는 회로도이다.

도 3을 참조하면, 비교기(120)는 제1 및 제2 NMOS 트랜지스터(NT21 및 NT22)를 포함할 수 있다. 제2 전류(I2)는 제2 노드(N2)로 인가될 수 있다. 제1 NMOS 트랜지스터(NT21)의 드레인은 제2 노드(N2)에 연결되고, 제1 NMOS 트랜지스터(NT21)의 게이트는 제2 노드(N2)에 연결되고, 제2 NMOS 트랜지스터(NT21)의 소스에 접지 전압(GND)이 인가될 수 있다. 제1 전류(I1)는 제7 노드(N7)로 인가될 수 있다. 제2 NMOS 트랜지스터(NT22)의 드레인은 제7 노드(N7)에 연결되고, 제2 NMOS 트랜지스터(NT22)의 게이트는 제2 노드(N2)에 연결되고, 제2 NMOS 트랜지스터(NT22)의 소스에 접지 전압(GND)이 인가될 수 있다.

제2 NMOS 트랜지스터(NT22)의 드레인에서 제2 NMOS 트랜지스터(NT22)의 소스로 제3 전류(I3)가 흐를 수 있다. 제1 NMOS 트랜지스터(NT21)의 사이즈와 제2 NMOS 트랜지스터(NT22)의 사이즈가 동일하므로, 제3 전류(I3)는 제2 전류(I2)와 크기가 같다. 제7 노드(N7)로부터 제1 전류(I1)에서 제3 전류(I3)를 뺀 피드백 전류(IF)가 도 2의 제2 및 제4 NMOS 트랜지스터들(NT12 및 NT14)의 게이트들로 출력될 수 있다.

제1 전류(I1)가 제2 전류(I2)보다 큰 경우, 피드백 전류(IF)는 양의 값을 가지므로, 비교기(120)는 제1 및 제2 전류 생성부들(111 및 112)이 동일한 크기의 제1 및 제2 전류들(I1 및 I2)을 생성할 때까지 피드백 전압(VF)을 상승시킬 수 있다.

제1 전류(I1)가 제2 전류(I2)보다 작은 경우, 피드백 전류(IF)는 음의 값을 가지므로, 비교기(120)는 제1 및 제2 전류 생성부들(111 및 112)이 동일한 크기의 제1 및 제2 전류들(I1 및 I2)을 생성할 때까지 피드백 전압(VF)을 하강시킬 수 있다.

제1 전류(I1)와 제2 전류(I2)가 동일한 값을 가질 때 피드백 전압(VF)은 더 이상 변화되지 않는다.

도 4는 도 1의 버퍼 회로에 포함되는 차동 구동부를 나타내는 회로도이다.

도 4를 참조하면, 차동 구동부(140)는 제1 PMOS 트랜지스터(PT31), 제2 PMOS 트랜지스터(PT32) 및 제1 내지 제4 NMOS 트랜지스터들(NT31, NT32, NT33 및 NT34)을 포함할 수 있다.

제1 PMOS 트랜지스터(PT31)의 소스에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(PT31)의 게이트는 제8 노드(N8)에 연결되고, 제1 PMOS 트랜지스터(PT31)의 드레인은 제8 노드(N8)에 연결될 수 있다. 제1 NMOS 트랜지스터(NT31)의 드레인은 제8 노드(N8)에 연결되고, 제1 NMOS 트랜지스터(NT31)의 게이트에 기준 전압(VREF)이 인가되고, 제1 NMOS 트랜지스터(NT31)의 소스는 제9 노드(N9)에 연결될 수 있다. 제2 NMOS 트랜지스터(NT32)의 드레인은 제9 노드(N9)에 연결되고, 제2 NMOS 트랜지스터(NT32)의 게이트에 제7 노드(N7)를 통해 피드백 전압(VF)이 인가되고, 제2 NMOS 트랜지스터(NT32)의 소스에 접지 전압(GND)이 인가될 수 있다. 제2 PMOS 트랜지스터(PT32)의 소스에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(PT32)의 게이트는 제8 노드(N8)에 연결되고, 제2 PMOS 트랜지스터(PT32)의 드레인은 제10 노드(N10)에 연결될 수 있다. 제10 노드(N10)에서 내부 전류(IOUT)가 출력될 수 있다. 제3 NMOS 트랜지스터(NT33)의 드레인은 제10 노드(N10)에 연결되고, 제3 NMOS 트랜지스터(NT33)의 게이트에 입력 전압 신호(VIN)가 인가되고, 제3 NMOS 트랜지스터(NT33)의 소스는 제11 노드(N11)에 연결될 수 있다. 제4 NMOS 트랜지스터(NT34)의 드레인은 제11 노드(N11)에 연결되고, 제4 NMOS 트랜지스터(NT34)의 게이트에 제7 노드(N7)를 통해 피드백 전압(VF)이 인가되고, 제4 NMOS 트랜지스터(NT34)의 소스에 접지 전압(GND)이 인가될 수 있다.

제1 PMOS 트랜지스터(PT31), 제1 NMOS 트랜지스터(NT31) 및 제2 NMOS 트랜지스터(NT32)는 도 2의 제2 PMOS 트랜지스터(PT12), 제1 NMOS 트랜지스터(NT11) 및 제2 NMOS 트랜지스터(NT12)와 동일하게 동작한다. 따라서, 제1 NMOS 트랜지스터(NT31)의 드레인에서 제1 NMOS 트랜지스터(NT31)의 소스로 흐르는 제4 전류(I4)는 도 2의 기준 전류(IVREF)와 동일하다. 제1 및 제2 PMOS 트랜지스터들(PT31 및 PT32)은 전류 미러 회로로 동작한다. 제1 및 제2 PMOS 트랜지스터들(PT31 및 PT32)은 제4 전류(I4)를 복사하여 제2 PMOS 트랜지스터(PT32)의 소스에서 제2 PMOS 트랜지스터(PT32)의 드레인으로 흐르는 풀-업 전류(IPU)를 생성한다. 제1 PMOS 트랜지스터(PT31)의 사이즈와 제2 PMOS 트랜지스터(PT32)의 사이즈가 동일하기 때문에, 결과적으로 풀-업 전류(IPU)는 제1 전류(I1)와 동일한 크기를 가진다.

입력 전압 신호(VIN)가 입력 한계 전압(VINMAX)을 가지는 경우, 제2 PMOS 트랜지스터(PT32), 제3 NMOS 트랜지스터(NT33) 및 제4 NMOS 트랜지스터(NT34)는 도 2의 제4 PMOS 트랜지스터(PT14), 제3 NMOS 트랜지스터(NT13) 및 제4 NMOS 트랜지스터(NT14)와 동일하게 동작한다. 따라서, 제3 NMOS 트랜지스터(NT33)의 드레인에서 제3 NMOS 트랜지스터(NT33)의 소스로 흐르는 풀-다운 전류(IPD)는 도 2의 한계 전류(IVINMAX)와 동일하며, 도 2의 제1 전류(I1)의 두 배의 크기를 가진다. 이 경우, 내부 전류(IOUT)의 절대값은 제1 전류(I1)와 동일하고, 음의 부호를 가질 수 있다. 다시 말해, 차동 구동부(140)는 하한값을 가지는 내부 전류(IOUT)를 생성할 수 있다.

입력 전압 신호(VIN)가 접지 전압(GND)을 가지는 경우, 제3 NMOS 트랜지스터(NT33)는 턴-오프되고, 풀-다운 전류(IPD)는 0의 값을 가진다. 이 경우, 내부 전류(IOUT)의 절대값은 제1 전류(I1)와 동일하고, 양의 부호를 가질 수 있다. 다시 말해, 차동 구동부(140)는 상한값을 가지는 내부 전류(IOUT)를 생성할 수 있다.

도 5는 피드백 전압이 상승하는 경우 도 2의 전류 생성기의 동작 변화를 나타내는 그래프이다.

도 5를 참조하면, 제1 그래프(G1)는 피드백 전압(VF)이 상승되기 전 제1 NMOS 트랜지스터(NT11)의 게이트에 인가된 기준 전압(VREF)과 기준 전류(IVREF)의 관계 및 제3 NMOS 트랜지스터(NT13)의 게이트에 인가된 입력 한계 전압(VINMAX)과 한계 전류(IVINMAX)의 관계를 나타낸다.

제1 그래프(G1)에서, 제1 전류(I1)는 A의 값을 가지고, 한계 전류(IVINMAX)는 A+B의 값을 가지고(A, B는 각각 양의 실수, A > B), 제2 전류(I2)는 한계 전류(IVINMAX)의 절반인 (A+B)/2의 값을 가진다. 제1 전류(I1)가 제2 전류(I2)보다 크므로 비교기(120)는 제1 및 제2 전류 생성부들(111 및 112)이 동일한 크기(C)의 제1 및 제2 전류들(I1 및 I2)을 생성할 때까지 피드백 전압(VF)을 상승시킨다.

제2 그래프(G2)는 피드백 전압(VF)이 상승된 후 제1 NMOS 트랜지스터(NT11)의 게이트에 인가된 기준 전압(VREF)과 기준 전류(IVREF)의 관계 및 제3 NMOS 트랜지스터(NT13)의 게이트에 인가된 입력 한계 전압(VINMAX)과 한계 전류(IVINMAX)의 관계를 나타낸다.

제2 그래프(G2)에서, 제1 전류(I1)는 C의 값을 가지고, 한계 전류(IVINMAX)는 2C의 값을 가지고(C는 양의 실수, B < C), 제2 전류(I2)는 한계 전류(IVINMAX)의 절반인 C의 값을 가진다. 제1 전류(I1)와 제2 전류(I2)가 동일한 크기를 가지므로 비교기(120)는 피드백 전압(VF)을 변경하지 않는다.

도 6은 피드백 전압이 상승하기 전의 도 4의 차동 구동부의 내부 전류를 나타내는 파형도이다.

도 6은 피드백 전압(VF)이 상승하기 전에 도 5의 제1 그래프(G1)에 따라 동작하는 차동 구동부(140)의 동작을 나타낸다. 풀-업 전류(IPU)는 제1 전류(I1)와 동일하게 A의 값을 가진다. 입력 전압 신호(VIN)가 접지 전압(GND)을 가지는 경우 풀-다운 전류(IPD)는 0의 값을 가지고, 입력 전압 신호(VIN)가 입력 한계 전압(VINMAX)을 가지는 경우 풀-다운 전류(IPD)는 한계 전류(IVINMAX)와 동일하게 A+B의 값을 가진다. 따라서, 입력 전압 신호(VIN)가 접지 전압(GND)을 가지는 경우 내부 전류(IOUT)는 A의 값을 가지고, 입력 전압 신호(VIN)가 입력 한계 전압(VINMAX)을 가지는 경우 내부 전류(IOUT)는 B의 값을 가지므로, 출력 전류(BIOUT)의 듀티 사이클이 악화된다.

도 7은 피드백 전압이 상승한 후의 도 4의 차동 구동부의 내부 전류를 나타내는 파형도이다.

도 7은 피드백 전압(VF)이 상승한 후에 도 5의 제2 그래프(G2)에 따라 동작하는 차동 구동부(140)의 동작을 나타낸다. 풀-업 전류(IPU)는 제1 전류(I1)와 동일하게 C의 값을 가진다. 풀-다운 전류(IPD)는 입력 전압 신호(VIN)가 접지 전압(GND)을 가지는 경우 0의 값을 가지고, 입력 전압 신호(VIN)가 입력 한계 전압(VINMAX)을 가지는 경우 한계 전류(IVINMAX)와 동일하게 2C의 값을 가진다. 따라서, 입력 전압 신호(VIN)가 접지 전압(GND)을 가지는 경우 내부 전류(IOUT)는 C의 값을 가지고, 입력 전압 신호(VIN)가 입력 한계 전압(VINMAX)을 가지는 경우 내부 전류(IOUT)는 C의 값을 가지므로, 출력 전류(BIOUT)의 듀티 사이클이 50%로 개선된다.

도 8은 피드백 전압이 하강하는 경우 도 2의 전류 생성기의 동작 변화를 나타내는 그래프이다.

도 8을 참조하면, 제3 그래프(G3)는 피드백 전압(VF)이 하강되기 전 제1 NMOS 트랜지스터(NT11)의 게이트에 인가된 기준 전압(VREF)과 기준 전류(IVREF)의 관계 및 제3 NMOS 트랜지스터(NT13)의 게이트에 인가된 입력 한계 전압(VINMAX)과 한계 전류(IVINMAX)의 관계를 나타낸다.

제3 그래프(G3)에서, 제1 전류(I1)는 D의 값을 가지고, 한계 전류(IVINMAX)는 D+E의 값을 가지고(D, E는 각각 양의 실수, D < E), 제2 전류(I2)는 한계 전류(IVINMAX)의 절반인 (D+E)/2의 값을 가진다. 제1 전류(I1)가 제2 전류(I2)보다 작으므로 비교기(120)는 제1 및 제2 전류 생성부들(111 및 112)이 동일한 크기(F)의 제1 및 제2 전류들(I1 및 I2)을 생성할 때까지 피드백 전압(VF)을 하강시킨다.

제4 그래프(G4)는 피드백 전압(VF)이 하강된 후 제1 NMOS 트랜지스터(NT11)의 게이트에 인가된 기준 전압(VREF)과 기준 전류(IVREF)의 관계 및 제3 NMOS 트랜지스터(NT13)의 게이트에 인가된 입력 한계 전압(VINMAX)과 한계 전류(IVINMAX)의 관계를 나타낸다.

제4 그래프(G4)에서, 제1 전류(I1)는 F의 값을 가지고, 한계 전류(IVINMAX)는 2F의 값을 가지고(F는 양의 실수, F < D), 제2 전류(I2)는 한계 전류(IVINMAX)의 절반인 F의 값을 가진다. 제1 전류(I1)와 제2 전류(I2)가 동일한 크기를 가지므로 비교기(120)는 피드백 전압(VF)을 변경하지 않는다.

도 9는 피드백 전압이 하강하기 전의 도 4의 차동 구동부의 내부 전류를 나타내는 파형도이다.

도 9는 피드백 전압(VF)이 하강하기 전에 도 8의 제3 그래프(G3)에 따라 동작하는 차동 구동부(140)의 동작을 나타낸다. 풀-업 전류(IPU)는 제1 전류(I1)와 동일하게 D의 값을 가진다. 입력 전압 신호(VIN)가 접지 전압(GND)을 가지는 경우 풀-다운 전류(IPD)는 0의 값을 가지고, 입력 전압 신호(VIN)가 입력 한계 전압(VINMAX)을 가지는 경우 풀-다운 전류(IPD)는 한계 전류(IVINMAX)와 동일하게 D+E의 값을 가진다. 따라서, 입력 전압 신호(VIN)가 접지 전압(GND)을 가지는 경우 내부 전류(IOUT)는 D의 값을 가지고, 입력 전압 신호(VIN)가 입력 한계 전압(VINMAX)을 가지는 경우 내부 전류(IOUT)는 E의 값을 가지므로, 출력 전류(BIOUT)의 듀티 사이클이 악화된다.

도 10은 피드백 전압이 하강한 후의 도 4의 차동 구동부의 내부 전류를 나타내는 파형도이다.

도 10은 피드백 전압(VF)이 상승한 후에 도 8의 제2 그래프(G2)에 따라 동작하는 차동 구동부(140)의 동작을 나타낸다. 풀-업 전류(IPU)는 제1 전류(I1)와 동일하게 F의 값을 가진다. 풀-다운 전류(IPD)는 입력 전압 신호(VIN)가 접지 전압(GND)을 가지는 경우 0의 값을 가지고, 입력 전압 신호(VIN)가 입력 한계 전압(VINMAX)을 가지는 경우 한계 전류(IVINMAX)와 동일하게 2F의 값을 가진다. 따라서, 입력 전압 신호(VIN)가 접지 전압(GND)을 가지는 경우 내부 전류(IOUT)는 F의 값을 가지고, 입력 전압 신호(VIN)가 입력 한계 전압(VINMAX)을 가지는 경우 내부 전류(IOUT)는 F의 값을 가지므로, 출력 전류(BIOUT)의 듀티 사이클이 50%로 개선된다.

도 11은 본 발명의 일 실시예에 따른 전자 회로를 나타내는 블록도이다.

도 11을 참조하면, 전자 회로(200)는 신호 생성부(210) 및 수신부(220)를 포함한다. 수신부(220)는 제1 내지 제N 버퍼 회로들(221 및 222)(N은 자연수)을 포함한다.

신호 생성부(210)는 입력 한계 전압(VINMAX)에 기초하여 제1 내지 제N 입력 신호들(DIN1 내지 DINN)을 생성한다. 제1 내지 제N 버퍼 회로들(221 및 222)은 입력 한계 전압(VINMAX) 및 기준 전압(VREF)에 기초하여 제1 내지 제N 입력 신호들(DIN1 내지 DINN)을 제1 내지 제N 출력 전류 신호들(SIGINT1 내지 SIGINTN)로 각각 변환한다.

제1 버퍼 회로(221)는 제1 전류 생성부, 제2 전류 생성부, 비교기, 차동 구동부 및 인버터를 포함한다. 상기 제1 전류 생성부는 기준 전압(VREF)에 상응하고, 피드백 전압에 의해 크기가 조절되는 제1 전류를 출력한다. 상기 제2 전류 생성부는 입력 한계 전압(VINMAX)에 상응하고, 상기 피드백 전압에 의해 크기가 조절되는 한계 전류를 생성하고, 상기 한계 전류의 절반 값을 가지는 제2 전류를 출력한다. 상기 비교기는 상기 제1 및 제2 전류들을 비교하여 상기 피드백 전압을 생성한다. 상기 차동 구동부는 제1 입력 신호(DIN1)와 기준 전압(VREF)을 비교하여 내부 전류 신호를 생성하고, 상기 내부 전류 신호의 상한값과 하한값이 0을 기준으로 대칭이 되도록 상기 피드백 전압에 기초하여 상기 내부 전류 신호를 조절한다. 상기 인버터는 전원 전압(VDD)에 기초하여 상기 내부 전류 신호를 반전하여 제1 출력 전류(SIGINT1)를 생성한다. 제1 버퍼 회로(221)의 동작은 도 1 내지 10을 참조하여 이해할 수 있다.

제1 버퍼 회로(221)를 제외한 나머지 버퍼 회로들은 상기 설명에 기초하여 이해할 수 있으므로 자세한 설명은 생략한다.

도 12는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.

도 12를 참조하면, 솔리드 스테이트 드라이브 시스템(300)은 호스트(310) 및 솔리드 스테이트 드라이브(320)를 포함한다.

솔리드 스테이트 드라이브(320)는 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n) 및 SSD 컨트롤러(322)를 포함한다.

복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)은 솔리드 스테이트 드라이브(320)의 저장 매체로서 사용된다.

복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n) 각각은 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.

SSD 컨트롤러(322)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)과 각각 연결된다. SSD 컨트롤러(322)는 신호 커넥터(324)를 통해 호스트(310)와 신호(SGL)를 송수신한다. 호스트(310) 및 신호 커넥터(324)는 각각 신호(SGL)를 송수신하기 위한 복수의 버퍼 회로들을 포함할 수 있다. 상기 복수의 버퍼 회로들은 도 1의 버퍼 회로(100)로 구현될 수 있다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다.

SSD 컨트롤러(322)는 호스트(310)의 커맨드에 따라 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)에 데이터를 쓰거나 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)로부터 데이터를 읽어낸다. SSD 컨트롤러(322) 및 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)은 각각 데이터를 송수신하기 위한 복수의 버퍼 회로들을 포함할 수 있다. 상기 복수의 버퍼 회로들은 도 1의 버퍼 회로(100)로 구현될 수 있다.

솔리드 스테이트 드라이브(320)는 보조 전원 장치(326)를 더 포함할 수 있다. 보조 전원 장치(326)는 전원 커넥터(325)를 통해 호스트(310)로부터 전원(PWR)을 입력 받아 SSD 컨트롤러(322)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(326)는 솔리드 스테이트 드라이브(320) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(320) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(326)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(320)에 보조 전원을 제공할 수도 있다.

도 13은 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.

도 13을 참조하면, 모바일 시스템(400)은 어플리케이션 프로세서(410), 통신(Connectivity)부(420), 사용자 인터페이스(430), 비휘발성 메모리 장치(NVM)(440), 휘발성 메모리 장치(VM)(450) 및 파워 서플라이(460)를 포함한다.

실시예에 따라, 모바일 시스템(400)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(410)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(410)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(410)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(410)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(420)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(420)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(420)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

비휘발성 메모리 장치(440)는 모바일 시스템(400)을 부팅하기 위한 부트 이미지를 저장할 수 있다.

비휘발성 메모리 장치(440)는 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.

휘발성 메모리 장치(450)는 어플리케이션 프로세서(410)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.

사용자 인터페이스(430)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.

파워 서플라이(460)는 모바일 시스템(400)의 동작 전압을 공급할 수 있다.

어플리케이션 프로세서(410), 통신(Connectivity)부(420), 사용자 인터페이스(430), 비휘발성 메모리 장치(NVM)(440 및 휘발성 메모리 장치(VM)(450)는 신호를 송수신하기 위한 복수의 버퍼 회로를 포함할 수 있다. 상기 복수의 버퍼 회로들은 도 1의 버퍼 회로(100)로 구현될 수 있다.

또한, 실시예에 따라, 모바일 시스템(400)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(400) 또는 모바일 시스템(400)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

도 14를 참조하면, 컴퓨팅 시스템(500)은 프로세서(510), 입출력 허브(IOH)(520), 입출력 컨트롤러 허브(ICH)(530), 적어도 하나의 메모리 모듈(540), 네트워크 장치(560) 및 그래픽 카드(550)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(500)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(510)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(510)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(510)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 14에는 하나의 프로세서(510)를 포함하는 컴퓨팅 시스템(500)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(500)은 복수의 프로세서들을 포함할 수 있다.

프로세서(510)는 메모리 모듈(540)의 동작을 제어하는 메모리 컨트롤러를 포함할 수 있다. 프로세서(510)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(540) 사이의 메모리 인터페이스(REF)는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(540)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러는 입출력 허브(520) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(540)은 메모리 컨트롤러로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(541)을 포함할 수 있다.

입출력 허브(520)는 그래픽 카드(550)와 같은 장치들과 프로세서(510) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(520)는 다양한 방식의 인터페이스를 통하여 프로세서(510)에 연결될 수 있다. 예를 들어, 입출력 허브(520)와 프로세서(510)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(520)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(520)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 14에는 하나의 입출력 허브(520)를 포함하는 컴퓨팅 시스템(500)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(500)은 복수의 입출력 허브들을 포함할 수 있다.

그래픽 카드(550)는 AGP 또는 PCIe를 통하여 입출력 허브(520)와 연결될 수 있다. 그래픽 카드(550)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(550)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(550)는 입출력 허브(520) 외부에 위치할 수도 있고 입출력 허브(520)의 내부에 위치할 수도 있다. 입출력 허브(520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(520)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(530)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(530)는 내부 버스를 통하여 입출력 허브(520)와 연결될 수 있다. 예를 들어, 입출력 허브(520)와 입출력 컨트롤러 허브(530)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(530)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

네트워크 장치(560)는 프로세서(510), 그래픽 카드(550)의 정보를, 입출력 허브(520)와의 주변 구성요소 인터페이스-익스프레스(PCIe)를 통해 혹은 입출력 컨트롤러 허브(530)의 범용 직렬 버스(USB) 포트, 직렬 ATA(SATA) 포트, 범용 입출력(GPIO), 로우 핀 카운트(LPC) 버스, 직렬 주변 인터페이스(SPI), PCI, PCIe를 통해 입력 받아, 컴퓨팅 시스템(500) 외부에 존재하는 타 컴퓨팅 시스템에 송수신 할 수 있다.

프로세서(510), 입출력 허브(IOH)(520), 입출력 컨트롤러 허브(ICH)(530), 적어도 하나의 메모리 모듈(540), 네트워크 장치(560) 및 그래픽 카드(550)는 신호를 송수신하기 위한 복수의 버퍼 회로를 포함할 수 있다. 상기 복수의 버퍼 회로들은 도 1의 버퍼 회로(100)로 구현될 수 있다.

실시예에 따라, 프로세서(510), 입출력 허브(520) 및 입출력 컨트롤러 허브(530)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(510), 입출력 허브(520) 및 입출력 컨트롤러 허브(530) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.

본 발명은 버퍼 회로를 사용하는 일반적인 전자 장치에 적용될 수 있다. 따라서, 본 발명은 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

기준 전압에 상응하고, 피드백 전압에 의해 크기가 조절되는 제1 전류를 출력하는 제1 전류 생성부;
입력 한계 전압에 상응하고, 상기 피드백 전압에 의해 크기가 조절되는 한계 전류를 생성하고, 상기 한계 전류의 절반 값을 가지는 제2 전류를 출력하는 제2 전류 생성부;
상기 제1 및 제2 전류들을 비교하여 상기 피드백 전압을 생성하는 비교기;
입력 전압 신호와 상기 기준 전압을 비교하여 내부 전류를 생성하고, 상기 내부 전류의 상한값과 하한값이 0을 기준으로 대칭이 되도록 상기 피드백 전압에 기초하여 상기 내부 전류를 조절하는 차동 구동부; 및
전원 전압에 기초하여 상기 내부 전류를 반전하여 출력 전류를 생성하는 인버터를 포함하는 버퍼 회로(Buffer circuit).
제1 항에 있어서,
상기 입력 전압 신호는 접지 전압과 상기 입력 한계 전압 사이에서 변화하고,
상기 제1 및 제2 전류 생성부들은 각각 상기 피드백 전압에 비례하는 상기 제1 및 제2 전류들을 출력하는 버퍼 회로.
제1 항에 있어서,
상기 제1 전류가 상기 제2 전류보다 큰 경우, 상기 비교기는 상기 제1 및 제2 전류 생성부들이 동일한 크기의 상기 제1 및 제2 전류들을 생성할 때까지 상기 피드백 전압을 상승시키고,
상기 제1 전류가 상기 제2 전류보다 작은 경우, 상기 비교기는 상기 제1 및 제2 전류 생성부들이 동일한 크기의 상기 제1 및 제2 전류들을 생성할 때까지 상기 피드백 전압을 하강시키는 버퍼 회로.
제1 항에 있어서,
상기 입력 전압 신호가 상기 입력 한계 전압을 가져서 상기 기준 전압보다 클 때, 상기 차동 구동부는 상기 하한값을 가지는 상기 내부 전류를 생성하고,
상기 입력 전압 신호가 접지 전압을 가져서 상기 기준 전압보다 작을 때, 상기 차동 구동부는 상기 상한값을 가지는 상기 내부 전류를 생성하는 버퍼 회로.
제1 항에 있어서,
상기 제1 전류 생성부는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하고,
상기 제1 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트는 제1 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인에서 상기 제1 전류가 출력되고,
상기 제2 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제1 노드에 연결되고,
상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 게이트에 상기 기준 전압이 인가되고, 상기 제1 NMOS 트랜지스터의 소스는 제2 노드에 연결되고,
상기 제2 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 게이트에 상기 피드백 전압이 인가되고, 상기 제2 NMOS 트랜지스터의 소스에 접지 전압이 인가되고,
상기 제1 PMOS 트랜지스터의 사이즈는 상기 제2 PMOS 트랜지스터의 사이즈와 동일한 버퍼 회로.
제1 항에 있어서,
상기 제2 전류 생성부는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하고,
상기 제1 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트는 제1 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인에서 상기 제2 전류가 출력되고,
상기 제2 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제1 노드에 연결되고,
상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 게이트에 상기 입력 한계 전압이 인가되고, 상기 제1 NMOS 트랜지스터의 소스는 제2 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 드레인에서 상기 제1 NMOS 트랜지스터의 소스로 상기 한계 전류가 흐르고,
상기 제2 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 게이트에 상기 피드백 전압이 인가되고, 상기 제2 NMOS 트랜지스터의 소스에 접지 전압이 인가되고,
상기 제1 PMOS 트랜지스터의 사이즈는 상기 제2 PMOS 트랜지스터의 사이즈의 절반인 버퍼 회로.
제1 항에 있어서,
상기 비교기는 제1 및 제2 NMOS 트랜지스터를 포함하고,
상기 제2 전류는 제1 노드로 인가되고,
상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 소스에 접지 전압이 인가되고,
상기 제1 전류는 제2 노드로 인가되고,
상기 제2 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 소스에 접지 전압이 인가되고,
상기 제2 노드의 전압이 상기 피드백 전압으로서 출력되는 버퍼 회로.
제1 항에 있어서,
상기 차동 구동부는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터 및 제1 내지 제4 NMOS 트랜지스터들을 포함하고,
상기 제1 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트는 제1 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인은 상기 제1 노드에 연결되고,
상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 게이트에 상기 기준 전압이 인가되고, 상기 제1 NMOS 트랜지스터의 소스는 제2 노드에 연결되고,
상기 제2 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고, 상기 제2 NMOS 트랜지스터의 게이트에 상기 피드백 전압이 인가되고, 상기 제2 NMOS 트랜지스터의 소스에 접지 전압이 인가되고,
상기 제2 PMOS 트랜지스터의 소스에 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제1 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 제3 노드에 연결되고,
상기 제3 노드에서 상기 내부 전류가 출력되고,
상기 제3 NMOS 트랜지스터의 드레인은 상기 제3 노드에 연결되고, 상기 제3 NMOS 트랜지스터의 게이트에 상기 입력 전압 신호가 인가되고, 상기 제3 NMOS 트랜지스터의 소스는 제4 노드에 연결되고,
상기 제4 NMOS 트랜지스터의 드레인은 상기 제4 노드에 연결되고, 상기 제4 NMOS 트랜지스터의 게이트에 상기 피드백 전압이 인가되고, 상기 제4 NMOS 트랜지스터의 소스에 접지 전압이 인가되는 버퍼 회로.
입력 한계 전압에 기초하여 제1 내지 제N 입력 신호들(N은 자연수)을 생성하는 신호 생성부; 및
상기 입력 한계 전압 및 기준 전압에 기초하여 상기 제1 내지 제N 입력 신호들을 제1 내지 제N 출력 전류 신호들로 각각 변환하는 제1 내지 제N 버퍼 회로들을 구비하는 수신부를 포함하고,
상기 제K 버퍼 회로(K는 N이하 자연수)는
상기 기준 전압에 상응하고, 피드백 전압에 의해 크기가 조절되는 제1 전류를 출력하는 제1 전류 생성부;
상기 입력 한계 전압에 상응하고, 상기 피드백 전압에 의해 크기가 조절되는 한계 전류를 생성하고, 상기 한계 전류의 절반 값을 가지는 제2 전류를 출력하는 제2 전류 생성부;
상기 제1 및 제2 전류들을 비교하여 상기 피드백 전압을 생성하는 비교기;
상기 제K 입력 신호와 상기 기준 전압을 비교하여 내부 전류 신호를 생성하고, 상기 내부 전류 신호의 상한값과 하한값이 0을 기준으로 대칭이 되도록 상기 피드백 전압에 기초하여 상기 내부 전류 신호를 조절하는 차동 구동부; 및
전원 전압에 기초하여 상기 내부 전류 신호를 반전하여 상기 제K 출력 전류를 생성하는 인버터를 포함하는 전자 회로.
제9 항에 있어서,
상기 제1 전류가 상기 제2 전류보다 큰 경우, 상기 비교기는 상기 제1 및 제2 전류 생성부들이 동일한 크기의 상기 제1 및 제2 전류들을 생성할 때까지 상기 피드백 전압을 상승시키고,
상기 제1 전류가 상기 제2 전류보다 작은 경우, 상기 비교기는 상기 제1 및 제2 전류 생성부들이 동일한 크기의 상기 제1 및 제2 전류들을 생성할 때까지 상기 피드백 전압을 하강시키는 전자 회로.