KR20170019165A - 발광소자 및 발광소자 패키지 - Google Patents
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Abstract
실시 예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.
실시 예의 발광소자는 하부전극과, 하부전극 상에 위치하고 제1 도전형 도펀트를 포함하는 제1 도전형 반도체층, 활성층 및 제2 도전형 도펀트를 포함하는 제2 도전형 반도체층을 포함하는 발광구조물과, 하부전극과 상기 발광구조물 사이에 위치하고 제2 도전형 도펀트를 포함하는 제1 윈도우 반도체층과, 발광구조물 상에 위치한 상부전극, 및 발광구조물과 상부전극 사이에 위치하고 제1 도전형 도펀트를 포함하는 제2 윈도우 반도체층을 포함하고, 제1 윈도우 반도체층은 제2 도전형 반도체층과 직접 접촉되고, 제2 윈도우 반도체층은 제1 도전형 반도체층과 직접 접촉되고 제1 도전형 반도체층보다 높은 도핑 농도 및 두꺼운 두께일 수 있다.
실시 예의 발광소자는 하부전극과, 하부전극 상에 위치하고 제1 도전형 도펀트를 포함하는 제1 도전형 반도체층, 활성층 및 제2 도전형 도펀트를 포함하는 제2 도전형 반도체층을 포함하는 발광구조물과, 하부전극과 상기 발광구조물 사이에 위치하고 제2 도전형 도펀트를 포함하는 제1 윈도우 반도체층과, 발광구조물 상에 위치한 상부전극, 및 발광구조물과 상부전극 사이에 위치하고 제1 도전형 도펀트를 포함하는 제2 윈도우 반도체층을 포함하고, 제1 윈도우 반도체층은 제2 도전형 반도체층과 직접 접촉되고, 제2 윈도우 반도체층은 제1 도전형 반도체층과 직접 접촉되고 제1 도전형 반도체층보다 높은 도핑 농도 및 두꺼운 두께일 수 있다.
Description
실시 예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치에 관한 것이다.
발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 에너지 갭에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.
발광소자는 반도체화합물의 조성비를 조절함으로써, 다양한 색상 구현이 가능하다. 예컨대 발광소자는 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 또는 적색(RED) 발광소자 일 수 있다.
일반적인 발광소자는 활성층과 상기 활성층을 사이에 두고 서로 다른 도펀트를 포함하는 제1 및 제2 도전형 반도체층을 포함하는 발광구조물을 포함하고, 상기 제1 및 제2 도전형 반도체층과 연결된 전극들을 포함한다.
일반적인 발광소자는 상기 전극들 주변에서 전류가 집중되어 발생하는 전류 밀집(current crowding) 현상으로 동작전압이 높이지고, 출력전압이 낮아지는 문제가 있었다.
실시 예는 전류 밀집을 개선함과 동시에 광 손실을 줄여 광속을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명장치를 제공한다.
실시 예의 발광소자는 하부전극(140); 상기 하부전극(140) 상에 위치하고, 제1 도전형 도펀트를 포함하는 제1 도전형 반도체층(112), 활성층(114) 및 제2 도전형 도펀트를 포함하는 제2 도전형 반도체층(116)을 포함하는 발광구조물(110); 상기 하부전극(140)과 상기 발광구조물(110) 사이에 위치하고, 제2 도전형 도펀트를 포함하는 제1 윈도우 반도체층(120); 상기 발광구조물(110) 상에 위치한 상부전극(170); 및 상기 발광구조물(110)과 상기 상부전극(170) 사이에 위치하고, 제1 도전형 도펀트를 포함하는 제2 윈도우 반도체층(160)을 포함하고, 상기 제1 윈도우 반도체층(120)은 상기 제2 도전형 반도체층(116)과 직접 접촉되고, 상기 제2 윈도우 반도체층(160)은 상기 제1 도전형 반도체층(112)과 직접 접촉되고, 상기 제1 도전형 반도체층(112)보다 높은 도핑 농도 및 두꺼운 두께를 갖을 수 있다.
실시 예의 발광소자 패키지(200)는 상기 발광소자(100)를 포함할 수 있다.
실시 예는 발광구조물과 상부전극 및 하부전극 사이에 윈도우 반도체층이 배치되어 발광구조물의 상부 및 하부 전류 퍼짐(current spreading)을 개선할 수 있다.
실시 예는 전류 퍼짐 및 광 추출 효율을 개선하여 광속을 향상시킬 수 있다.
도 1은 실시 예에 따른 발광소자를 도시한 단면도이다.
도 2 내지 도 6은 실시 예에 따른 발광소자의 제조방법을 도시한 도면이다.
도 7은 실시 예의 발광소자 패키지를 도시한 단면도이다.
도 2 내지 도 6은 실시 예에 따른 발광소자의 제조방법을 도시한 도면이다.
도 7은 실시 예의 발광소자 패키지를 도시한 단면도이다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 실시 예에 따른 발광소자를 도시한 단면도이다.
도 1에 도시된 바와 같이, 실시 예에 따른 발광소자(100)는 발광구조물(110), 상부전극(170), 제1 반사층(132) 및 하부전극(140)을 포함할 수 있다.
상기 발광구조물(110)은 상기 하부전극(140) 상에 위치하고, 상기 상부전극(170) 아래에 위치할 수 있다.
상기 발광구조물(110)은 제1 도전형 반도체층(112), 상기 제1 도전형 반도체층(112) 아래에 위치한 활성층(114) 및 상기 활성층(114) 아래에 위치한 제2 도전형 반도체층(116)을 포함할 수 있다.
상기 발광구조물(110)은 적색 파장의 광을 발광할 수 있다.
상기 제1 도전형 반도체층(112)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(112)은 단층 또는 다층으로 형성될 수 있다. 상기 제1 도전형 반도체층(112)은 제1 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제1 도전형 반도체층(112)이 n형 반도체층인 경우, n형 도펀트를 포함할 수 있다. 예컨대 상기 n형 도펀트는 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. 상기 제1 도전형 반도체층(112)은 InxAlyGa1-x-yP(0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 제1 도전형 반도체층(112)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.
상기 활성층(114)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함할 수 있다. 상기 활성층(114)는 화합물 반도체로 구성될 수 있다. 상기 활성층(114)는 예로서 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
상기 활성층(114)은 양자우물과 양자벽을 포함할 수 있다. 상기 활성층(114)이 다중 양자 우물 구조로 구현된 경우, 양자우물과 양자벽이 교대로 배치될 수 있다. 상기 양자우물과 양자벽은 각각 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있거나, GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
상기 제2 도전형 반도체층(116)은 상기 활성층(114) 상에 형성될 수 있다. 상기 제2 도전형 반도체층(116)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(116)은 단층 또는 다층으로 형성될 수 있다. 상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제2 도전형 AlGaN 계열 반도체층(116)은 InxAlyGa1-x-yP (0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 제2 도전형 AlGaN 계열 반도체층(116)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 하부전극(140)은 오믹패턴(141), 제2 반사층(142), 본딩층(144), 지지기판(146)을 포함할 수 있다.
상기 오믹패턴(141)은 상기 발광구조물(110)의 하부에 배치될 수 있다. 상기 오믹패턴(141)은 상기 발광구조물(100) 아래에 위치한 제1 윈도우 반도체층(120)의 하부에 배치될 수 있다. 상기 오믹패턴(141)은 상기 제1 윈도우 반도체층(120)과 직접 접촉할 수 있다. 상기 오믹패턴(141)의 상부면은 상기 제1 윈도우 반도체층(120)의 하부면과 직접 접촉될 수 있다. 상기 오믹패턴(141)은 원형, 타원형, 또는 다각형일 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 반사층(142)은 전기적인 접촉이 우수하며 반사성이 높은 물질로 단층 또는 복수의 층으로 형성될 수 있다. 상기 제2 반사층(142)은 전기적인 접촉이 우수하며 반사성이 높은 물질로 형성될 수 있다. 예컨대 상기 제2 반사층(142)은 Pd, Ir, Ru, Mg, Zn, Pt, Ag, Ni, Al, Rh, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 단층 또는 다층으로 형성될 수 있다.
상기 본딩층(144) 및 상기 지지기판(146)은 단층 또는 복수의 층으로 형성될 수 있다. 상기 지지기판(146)은 전기적인 접촉이 우수한 물질로 형성될 수 있다. 예컨대 상기 지지기판(146)은 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC 등), Cu, Au, Cu Alloy, Ni, Cu-W, 등을 선택적으로 포함할 수 있다.
상기 제1 반사층(132)은 상기 오믹패턴(141)과 동일 평면상에 위치할 수 있다. 적어도 하나의 금속층(미도시)과 적어도 하나의 절연층(미도시)을 포함할 수 있으나 이에 한정되는 것은 아니다. 또한, 상기 제1 반사층(132)은 DBR(Distributed Bragg Reflector)일 수 있으나 이에 한정되는 것은 아니다.
실시 예의 발광소자(100)는 반도체 재료의 제1 및 제2 윈도우 반도체층(120, 160)을 포함할 수 있다. 상기 제1 및 제2 윈도우 반도체층(120, 160)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있으나 이에 한정되는 것은 아니다. 상기 제1 및 제2 윈도우 반도체층(120, 160)은 Zn, Cd, S, Se, Al, Ga, As, Te, In, P 중 적어도 하나를 포함할 수 있고, 예컨대 Zn를 포함하는 경우, ZnSe, ZnTe, ZnS 등에서 선택될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어 상기 제1 및 제2 윈도우 반도체층(120, 160)은 인(P)계 반도체로서, 예컨대 InAlGaP, InAlP, GaP, InGaP 등에서 선택될 수 있다.
상기 제1 및 제2 윈도우 반도체층(120, 160)은 서로 동일한 조성일 수 있다.
상기 제1 및 제2 윈도우 반도체층(120, 160)은 서로 상이한 조성을 포함할 수 있다. 상기 제1 윈도우 반도체층(120)은 인(P)계 반도체로서, 예컨대 InAlGaP, InAlP, GaP, InGaP 등에서 선택될 수 있고, 상기 제2 윈도우 반도체층(160)은 Zn, Cd, S, Se, Al, Ga, As, Te, In, P 중 적어도 하나를 포함할 수 있고, 예컨대 Zn를 포함하는 경우, ZnSe, ZnTe, ZnS 등에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 윈도우 반도체층(160)은 인(P)계 반도체로서, 예컨대 InAlGaP, InAlP, GaP, InGaP 등에서 선택될 수 있고, 상기 제1 윈도우 반도체층(120)은 Zn, Cd, S, Se, Al, Ga, As, Te, In, P 중 적어도 하나를 포함할 수 있고, 예컨대 Zn를 포함하는 경우, ZnSe, ZnTe, ZnS 등에서 선택될 수 있으며 발광 구조물(110)에서 방출되는 빛의 밴드갭보다 큰 물질로 구성될 수 있다.
상기 제1 윈도우 반도체층(120)은 상기 발광구조물(110) 아래에 위치할 수 있다. 상기 제1 윈도우 반도체층(120)은 상기 제2 도전형 반도체층(116)과 하부전극(140) 사이에 위치하여 전류 퍼짐 기능을 할 수 있다. 상기 제1 윈도우 반도체층(120)은 상기 제2 도전형 반도체층(116) 및 상기 하부전극(140)과 직접 접촉될 수 있다. 상기 제1 윈도우 반도체층(120)은 상기 오믹패턴(141) 및 제1 반사층(132)과 직접 접촉될 수 있다. 상기 제1 윈도우 반도체층(120)은 상기 제2 도전형 반도체층(116)과 상기 오믹패턴(141) 사이에 위치할 수 있다. 상기 제1 윈도우 반도체층(120)은 상기 제1 반사층(132)과 상기 제2 도전형 반도체층(116) 사이에 위치할 수 있다.
상기 제1 윈도우 반도체층(120)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대 상기 제2 도전형 반도체층(116)이 p형 도펀트를 포함하는 경우, 상기 제1 윈도우 반도체층(120)은 p형 도펀트를 포함할 수 있다. 상기 제1 윈도우 반도체층(120)은 상기 제2 도전형 반도체층(116)의 도핑 농도보다 높은 도핑농도를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 윈도우 반도체층(120)의 두께는 상기 제2 도전형 반도체층(116)의 두께보다 두꺼울 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 윈도우 반도체층(160)은 상기 발광구조물(110) 상부에 위치할 수 있다. 상기 제2 윈도우 반도체층(160)은 상기 제1 도전형 반도체층(116)과 상부전극(170) 사이에 위치하여 전류 퍼짐 기능을 포함할 수 있다. 상기 제2 윈도우 반도체층(160)은 상기 제1 도전형 반도체층(112) 및 상기 상부전극(170)과 직접 접촉될 수 있다.
상기 제2 윈도우 반도체층(160)은 제1 도전형 도펀트를 포함할 수 있다. 상기 제1 도전형 도펀트는 n형 도펀트일 수 있다. 예컨대 상기 제1 도전형 반도체층(112)이 n형 도펀트를 포함하는 경우, 상기 제2 윈도우 반도체층(160)은 n형 도펀트를 포함할 수 있다. 상기 제2 윈도우 반도체층(160)은 상기 제1 도전형 반도체층(112)의 도핑 농도보다 높은 도핑농도를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 윈도우 반도체층(160)의 두께는 상기 제1 도전형 반도체층(112)의 두께보다 두꺼울 수 있으나, 이에 한정되는 것은 아니다. 예를 들어 상기 제2 윈도우 반도체층(160)의 두께는 3㎛ 이상일 수 있다. 상기 제2 윈도우 반도체층(160)의 두께는 3㎛ 내지 100㎛ 일 수 있다. 상기 제2 윈도우 반도체층(160)의 두께가 3㎛ 미만일 경우, 전류 퍼짐 효과가 저하될 수 있다. 상기 제2 윈도우 반도체층(160)의 두께가 100㎛ 초과일 경우, 두꺼운 두께에 의해 광 추출 효율이 저하될 수 있고, 동작전압(VF3)이 상승할 수 있다.
상기 제2 윈도우 반도체층(160)은 상부면에 러프니스(Roughness) 형태의 광 추출 구조(161)을 포함할 수 있다. 상기 광 추출 구조(161)는 규칙적일 수 있으나, 이에 한정되는 것은 아니다. 상기 광 추출 구조(161)는 불규칙적일 수 있고, 상기 제2 윈도우 반도체층(160)의 상부면 일부에 형성될 수 있다. 상기 광 구출 구조(161)의 단면은 원형, 타원형 또는 다각형일 수 있으나 이에 한정하지 않는다. 예를 들어 상기 광 추출 구조(161)는 상기 상부전극(170)과 중첩되는 영역을 제외한 영역에 형성될 수 있으나, 이에 한정되는 것은 아니며 상기 상부전극(170)과 중첩되는 영역에도 형성될 수 있다. 상기 광 추출 구조(161)는 상기 제2 윈도우 반도체층(160)으로 입사된 광 추출 효율을 향상시키는 기능을 포함할 수 있다.
실시 예의 발광소자(100)는 상기 제1 및 제2 윈도우 반도체층(120, 160)을 포함하는 구조를 한정하고 있지만, 이에 한정되지 않고, 상기 제1 윈도우 반도체층(120)은 생략될 수도 있다.
실시 예의 발광소자(100)는 발광구조물(110)과 하부전극(140) 사이에 제1 윈도우 반도체층(120)이 배치되고, 발광구조물(110)과 상부전극 사이에 제2 윈도우 반도체층(160)이 배치되어 전류 퍼짐 효과를 개선할 수 있다.
실시 예의 발광소자(100)는 상기 제2 윈도우 반도체층(160) 상에 광 추출 구조(161)가 배치되어 광 추출 효율을 향상시킬 수 있다.
즉, 실시 예의 발광소자(100)는 전류 퍼짐 효과 및 광 추출 효율을 개선하여 광도를 향상시킬 수 있다.
도 2 내지 도 6은 실시 예에 따른 발광소자의 제조방법을 도시한 도면이다.
도 2를 참조하면, 제1 윈도우 반도체층(120) 및 발광구조물(110)은 기판(101) 상에 형성될 수 있다.
상기 기판(101)은 열전도성이 뛰어난 물질일 수 있다. 상기 기판(101)는 단층 또는 다층으로 형성될 수 있다. 상기 기판(101)은 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어 상기 기판(101)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge 및 Ga203 중 적어도 하나일 수 있다. 상기 기판(101)은 발광구조물(110) 형성 전에 세정공정이 진행되어 표면의 불순물이 제거될 수 있다.
상기 기판(101)과 상기 발광구조물(110) 사이에는 버퍼층(102)이 배치될 수 있다.
상기 버퍼층(102)은 상기 기판(101)과 반도체층 사이의 격자 상수의 차이를 줄여주게 되며, 그 물질은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다. 예컨대 상기 버퍼층(102)은 언도프트 GaN일 수 있으나, 이에 한정되는 것은 아니다.
상기 발광구조물(110)은 제1 도전형 반도체층(112), 상기 제1 도전형 반도체층(112) 상에 형성되는 활성층(114) 및 상기 활성층(114) 상에 형성되는 제2 도전형 반도체층(116)을 포함할 수 있다.
상기 제1 도전형 반도체층(112)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(112)은 단층 또는 다층으로 형성될 수 있다. 상기 제1 도전형 반도체층(112)은 제1 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제1 도전형 반도체층(112)이 n형 반도체층인 경우, n형 도펀트를 포함할 수 있다. 예를 들어 상기 n형 도펀트는 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. 상기 제1 도전형 반도체층(112)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어 상기 제1 도전형 반도체층(112)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 활성층(114)은 상기 제1 도전형 반도체층(112)상에 형성될 수 있다.
상기 활성층(114)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함할 수 있다. 상기 활성층(114)는 화합물 반도체로 구성될 수 있다. 상기 활성층(114)는 예로서 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
상기 활성층(114)은 양자우물과 양자벽을 포함할 수 있다. 예를 들어 상기 활성층(114)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제2 도전형 반도체층(116)은 상기 활성층(114) 상에 형성될 수 있다. 상기 제2 도전형 반도체층(116)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(116)은 단층 또는 다층으로 형성될 수 있다. 상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑될 수 있다. 상기 제2 도전형 반도체층(116)이 p형 반도체층인 경우, 상기 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다. 상기 제2 도전형 반도체층(116)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어 상기 제1 도전형 반도체층(112)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있다.
상기 제2 도전형 반도체층(116)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 반도체층(112)은 n형 반도체층, 상기 제2 도전형 반도체층(116)은 p형 반도체층으로 설명하고 있지만, 상기 제1 도전형 반도체층(112)을 p형 반도체층, 상기 제2 도전형 반도체층(116)을 n형 반도체층으로 형성할 수도 있으며, 이에 한정되는 것은 아니다. 상기 제2 도전형 반도체층(116) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
제1 윈도우 반도체층(120)은 상기 제2 도전형 반도체층(116)상에 형성될 수 있다. 상기 제1 윈도우 반도체층(120)은 상기 제2 도전형 반도체층(116)과 직접 접촉될 수 있다. 상기 제1 윈도우 반도체층(120)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있으나 이에 한정되는 것은 아니다. 상기 제1 윈도우 반도체층(120)은 전류 퍼짐 효과를 개선할 수 있다. 상기 제1 윈도우 반도체층(120)은 Zn, Cd, S, Se, Al, Ga, As, Te, In, P 중 적어도 하나를 포함할 수 있고, 예컨대 Zn를 포함하는 경우, ZnSe, ZnTe, ZnS 등에서 선택될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어 상기 제1 윈도우 반도체층(120)은 인(P)계 반도체로서, 예컨대 InAlGaP, InAlP, GaP, InGaP 등에서 선택될 수 있다.
상기 제1 윈도우 반도체층(120)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제1 윈도우 반도체층(120)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대 상기 제2 도전형 반도체층(116)이 p형 도펀트를 포함하는 경우, 상기 제1 윈도우 반도체층(120)은 p형 도펀트를 포함할 수 있다. 상기 제1 윈도우 반도체층(120)은 상기 제2 도전형 반도체층(116)의 도핑 농도보다 높은 도핑농도를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 윈도우 반도체층(120)의 두께는 상기 제2 도전형 반도체층(116)의 두께보다 두꺼울 수 있으나, 이에 한정되는 것은 아니다.
도 3을 참조하면, 제1 반사층(132) 및 오믹패턴(141)은 제1 윈도우 반도체층(120) 상에 형성될 수 있다.
상기 오믹패턴(141)은 반도체와 전기적인 접촉이 우수한 물질로 형성될 수 있다. 상기 오믹패턴(141)은 단층 또는 다층으로 형성될 수 있다. 상기 오믹패턴(141)은 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Be, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 것은 아니다.
상기 오믹패턴(141)은 상기 제1 윈도우 반도체층(120)과 직접 접촉될 수 있다. 도면에는 도시되지 않았지만, 상기 오믹패턴(141)과 상기 제1 윈도우 반도체층(120) 사이에는 별도의 반사층(미도시)이 형성될 수도 있다.
상기 제1 반사층(132)은 적어도 하나의 금속층(미도시)과 적어도 하나의 절연층(미도시)을 포함할 수 있으나 이에 한정되는 것은 아니다. 또한, 상기 제1 반사층(132)은 DBR()일 수 있으나 이에 한정되는 것은 아니다.
상기 오믹패턴(141) 및 상기 제1 반사층(132)은 동일평면 상에 위치할 수 있다. 즉, 상기 오믹패턴(141) 및 상기 제1 반사층(132)은 상부면 및 하부면이 서로 동일 평면상에 위치할 수 있으나, 이에 한정되는 것은 아니다.
도 4를 참조하면, 제2 반사층(142), 본딩층(144) 및 지지기판(146)은 오믹패턴(141) 및 제1 반사층(132)상에 형성될 수 있다.
상기 제2 반사층(142)는 단층 또는 다층으로 형성될 수 있다. 상기 제2 반사층(142)은 전기적인 접촉이 우수하며 반사성이 높은 물질로 형성될 수 있다. 예컨대 상기 제2 반사층(142)은 Pd, Ir, Ru, Mg, Zn, Pt, Ag, Ni, Al, Rh, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 단층 또는 다층으로 형성될 수 있다.
상기 본딩층(144)은 단층 또는 다층으로 형성될 수 있다. 상기 본딩층(144)은 전기적인 접촉이 우수한 물질로 형성될 수 있다. 예컨대 상기 본딩층(144)은 Ni, Ti, Au 또는 이들의 합금일 수 있으나 이에 한정되는 것은 아니다.
상기 지지기판(146)은 단층 또는 다층으로 형성될 수 있다. 상기 지지기판(146)은 전기적인 접촉이 우수한 물질로 형성될 수 있다. 예컨대 상기 지지기판(146)은 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC 등), Cu, Au, Cu Alloy, Ni, Cu-W, 등을 선택적으로 포함할 수 있다.
도 5를 참조하면, 기판(도2의 101)은 제거될 수 있다. 상기 기판(도2의 101)의 제거 방법은 레이저, 화학적 식각, 물리적 식각을 이용할 수 있다. 예컨대 상기 기판(도1의 102)의 제거 방법은 레이저 리프트 오프 방법을 이용할 수 있다. 상기 레이저 리프트 오프 방법은 상기 기판(도1의 102)과 발광구조물(110)의 계면에 에너지를 제공함으로써, 상기 발광구조물(110)의 접합표면이 열분해되어 상기 기판(101)과 발광구조물(110)을 분리할 수 있다.
이때 상기 제1 도전형 반도체층(112)은 외부로부터 노출될 수 있다.
상기 제2 윈도우 반도체층(160)은 노출된 상기 제1 도전형 반도체층(112)상에 위치하여 전류 퍼짐 기능을 포함할 수 있다. 상기 제2 윈도우 반도체층(160)은 상기 제1 도전형 반도체층(112)과 직접 접촉될 수 있다.
상기 제2 윈도우 반도체층(160)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제2 윈도우 반도체층(160)은 제1 도전형 도펀트를 포함할 수 있다. 예컨대 상기 제1 도전형 반도체층(112)이 n형 도펀트를 포함하는 경우, 상기 제2 윈도우 반도체층(160)은 n형 도펀트를 포함할 수 있다. 상기 제2 윈도우 반도체층(160)은 상기 제1 도전형 반도체층(112)의 도핑 농도보다 높은 도핑농도를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 윈도우 반도체층(160)의 두께는 상기 제1 도전형 반도체층(112)의 두께보다 두꺼울 수 있으나, 이에 한정되는 것은 아니다. 예를 들어 상기 제2 윈도우 반도체층(160)의 두께는 3㎛ 이상일 수 있다. 상기 제2 윈도우 반도체층(160)의 두께는 3㎛ 내지 100㎛ 일 수 있다. 상기 제2 윈도우 반도체층(160)의 두께가 3㎛ 미만일 경우, 전류 퍼짐 효과가 저하될 수 있다. 상기 제2 윈도우 반도체층(160)의 두께가 100㎛ 초과일 경우, 두꺼운 두께에 의해 광 추출 효율이 저하될 수 있고, 동작전압(VF3)이 상승할 수 있다.
상기 제2 윈도우 반도체층(160)은 상부면에 러프니스(Roughness) 형태의 광 추출 구조(161)을 포함할 수 있다. 상기 광 추출 구조(161)는 규칙적일 수 있으나, 이에 한정되는 것은 아니다. 상기 광 추출 구조(161)는 불규칙적일 수 있고, 상기 제2 윈도우 반도체층(160)의 상부면 일부에 형성될 수 있다. 상기 광 구출 구조(161)의 단면은 원형, 타원형 또는 다각형일 수 있으나 이에 한정하지 않는다. 예를 들어 상기 광 추출 구조(161)는 상기 상부전극(170)과 중첩되는 영역을 제외한 영역에 형성될 수 있으나, 이에 한정되는 것은 아니며 상기 상부전극(170)과 중첩되는 영역에도 형성될 수 있다. 상기 광 추출 구조(161)는 상기 제2 윈도우 반도체층(160)으로 입사된 광의 외부추출 효율을 향상시키는 기능을 포함할 수 있다.
도 6을 참조하면, 상부전극(170)은 상기 제2 윈도우 반도체층(160) 상에 형성될 수 있다.
도면에는 도시되지 않았지만, 상기 상부전극(170)은 오믹층(미도시), 가지전극(미도시) 및 상부전극패드(미도시)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 상부전극(170)은 단층 또는 다층으로 형성될 수 있으며, Ti, Cr, Ni, Al, Pt, Au, W, Cu, Mo, Cu-W 중에서 적어도 어느 하나로 형성될 수 있으나 이에 한정되는 것은 아니다.
도 2 내지 도 6에 도시된 발광소자의 제조방법은 실시 예를 기준으로 한정하여 설명하고 있지만, 이에 한정하지 않고, 각각의 제조단계들의 순서는 변경될 수 있다.
실시 예의 발광소자(100)는 발광구조물(110)과 하부전극(140) 사이에 제1 윈도우 반도체층(120)이 배치되고, 발광구조물(110)과 상부전극 사이에 제2 윈도우 반도체층(160)이 배치되어 전류 퍼짐 효과를 개선할 수 있다.
실시 예의 발광소자(100)는 상기 제2 윈도우 반도체층(160) 상에 광 추출 구조(161)가 배치되어 광 추출 효율을 향상시킬 수 있다.
즉, 실시 예의 발광소자(100)는 전류 퍼짐 효과 및 광 추출 효율을 개선하여 광도를 향상시킬 수 있다.
도 7은 실시 예의 발광소자 패키지를 도시한 단면도이다.
도 7에 도시된 바와 같이, 실시 예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 상기 패키지 몸체부(205)에 설치된 제1 리드 프레임(213) 및 제2 리드 프레임(214)과, 상기 패키지 몸체부(205)에 설치되어 상기 제1 리드 프레임(213) 및 제2 리드 프레임(214)과 전기적으로 연결되는 발광소자(100)와, 상기 발광소자(100)를 포위하는 몰딩부재(240)를 포함할 수 있다. 상기 몰딩부재(240)는 형광체를 포함할 수 있다.
상기 발광소자(100)는 도 1 내지 도 6의 실시 예의 기술적 특징을 채용할 수 있다.
상기 제1 리드 프레임(213) 및 제2 리드 프레임(214)은 서로 전기적으로 분리되며, 상기 제1 리드 프레임(213)은 와이어(230)에 의해 상기 발광소자(100)에 전원을 제공하는 역할을 할 수 있다. 또한, 상기 제1 리드 프레임(213) 및 제2 리드 프레임(214)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광소자(100)는 상기 제1 리드 프레임(213) 또는 제2 리드 프레임(214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
실시예에 따른 발광소자(100)는 백라이트 유닛, 조명 유닛, 디스플레이 장치, 지시 장치, 램프, 가로등, 차량용 조명장치, 차량용 표시장치, 스마트 시계 등에 적용될 수 있으나 이에 한정되는 것은 아니다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
120: 제1 윈도우 반도체층
160: 제2 윈도우 반도체층
161: 광 추출 구조
161: 광 추출 구조
Claims (5)
- 하부전극;
상기 하부전극 상에 위치하고, 제1 도전형 도펀트를 포함하는 제1 도전형 반도체층, 활성층 및 제2 도전형 도펀트를 포함하는 제2 도전형 반도체층을 포함하는 발광구조물;
상기 하부전극과 상기 발광구조물 사이에 위치하고, 제2 도전형 도펀트를 포함하는 제1 윈도우 반도체층;
상기 발광구조물 상에 위치한 상부전극; 및
상기 발광구조물과 상기 상부전극 사이에 위치하고, 제1 도전형 도펀트를 포함하는 제2 윈도우 반도체층을 포함하고,
상기 제1 윈도우 반도체층은 상기 제2 도전형 반도체층과 직접 접촉되고,
상기 제2 윈도우 반도체층은 상기 제1 도전형 반도체층과 직접 접촉되고, 상기 제1 도전형 반도체층보다 높은 도핑 농도 및 두꺼운 두께를 갖는 발광소자. - 제1 항에 있어서,
상기 제2 윈도우 반도체층의 상부면에는 러프니스(Roughness) 형태의 광 추출 구조을 포함하는 발광소자. - 제1 항에 있어서,
상기 제2 윈도우 반도체층의 두께는 3㎛ 내지 100㎛인 발광소자. - 제1 항에 있어서,
상기 제1 및 제2 윈도우 반도체층은 Zn, Cd, S, Se, Al, Ga, As, Te, In, P 중 적어도 하나를 포함하는 발광소자. - 제1 항 내지 제 4항 중 어느 하나의 발광소자를 포함하는 발광소자 패키지.
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| KR101337379B1 (ko) * | 2012-06-22 | 2013-12-05 | 광전자 주식회사 | 엔형 알루미늄비소 하부 윈도우층을 가진 알루미늄갈륨인듐인계 발광다이오드 및 그 제조 방법 |
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-
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- 2015-08-11 KR KR1020150113192A patent/KR102356516B1/ko active IP Right Grant
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