KR20170018234A - 커패시터로 분리된 디지털 신호 전달 시스템 - Google Patents

Abstract

커패시터로 분리된 디지털 신호 전달 시스템이 개시된다. 디지털 신호 전달 시스템은, 단방향 디지털 신호 신호재생 회로: 상기 회로에서 Power-up 기간 중 수신 단의 초기 상태를 송신 단의 초기 상태와 동일하게 컨트롤하는 신호 및 회로의 구성: 및 상기 회로에서 간단한 버퍼 인버터로 구성된 신호재생 블록 회로: 및 상기 회로에서 두 개의 저항과 VREF 를 연결하여 디지털 신호의 엣지 에서 펄스를 만드는 회로: 및 상기 펄스를 입력으로 하여 송신 신호를 재생하는 디퍼런셜 피크디텍터 & 신호홀드 회로; 및 상기 재생 신호를 출력하는 버퍼 회로를 포함한다.

Description

커패시터로 분리된 디지털 신호 전달 시스템{Digital communication system separated by capacitor}

본 발명은 커패시터로 분리된 디지털 신호 전달 시스템에 관한 것이다.

커패시터와 같은 장벽(Barrier)에 의해 전기적으로 분리된 두 개의 디지털 시스템간의 인터페이스에 있어서, 디지털 AC 신호는 비교적 쉽게 보낼 수 있는데 DC 값의 전달은 쉽지 않은 문제점이 있다. 이러한 문제점을 해결하기 위해 미국등록특허 제7,755,400호 등 다양한 발명이 이루어지고 있다.

도 1은 종래기술에 따른 AC 및 DC 채널이 결합된 아이솔레이션(isolation) 회로도이다.

도 1은 DC와 AC 채널을 결합한 것으로서, 시스템의 초기 전원 인가(Power-up)시 송신단의 초기 상태를 수신단으로 전송하기 위해, 타이머(Timer), 원샷(One-Shot), 로직(Logic) 및 디지털 필터(Digital Filter) 등 많은 회로를 부가하는 방안을 제시하고 있다.

그러나, 회로의 부가에 의해 시스템은 복잡해지고 많은 설치 면적이 요구될 수 밖에 없으며, 로직(Logic) 및 필터(Filter) 등의 추가에 의해 신호 지연이 초래되며, 회로의 부가에 따른 전력 소모량도 증가되는 문제점이 있다.

또한, 일반적으로 디지털 인터페이스 표준에서 신호지연 시간에 대해 정해진 값을 제시하고 있으나, 인터페이스 표준에서의 신호지연에 대한 값은 일정하지 않기 때문에 모든 인터페이스 표준을 만족시키는 쉽지 않다. 따라서 커페시터와 같은 전기적 장벽을 이용하여 신호를 전달하는 시스템을 개발하는 경우, 신호지연을 최소화 하여야만 더 많은 표준을 만족시킬 수 있음은 당연할 것이다.

미국특허 제7,755,400호(SYSTEMS AND METHODS OF DIGITAL ISOLATION WITH AC/DC CHANNEL MERGING)

본 발명은 디지털 인터페이스 구조에 있어서 전기적으로 연결된 송신단과 수신단을 전기적으로 분리되도록 하기 위해, PCB 상의 패턴 또는 금속 패턴이 근접될 때 만들어지는 커패시터 또는 인덕터나 다른 분리 매질을 사용하고, 송신단과 수신단의 초기 상태를 간단히 동기화시키며, 디지털 신호를 전달함에 있어서 지연시간을 최소화하도록 간단한 회로 구성을 가지는 커패시터로 분리된 디지털 신호 전달 시스템을 제공하기 위한 것이다.

본 발명은 시스템이 전원 인가된 초기 시점에 발생하는 PoR(Power-on Reset) 신호를 이용하여 송신단의 초기 상태와 동일하게 수신단의 초기 상태를 만들 수 있는 커패시터로 분리된 디지털 신호 전달 시스템을 제공하기 위한 것이다.

본 발명은 신호의 초기화에 따른 복잡한 회로를 신호 라인에 구비하지 않기 때문에 디지털 신호의 전달 루트가 매우 간단한 회로에 의해 구성될 수 있고, 지연시간이 최소화되며, 전력 소모 또한 최소화될 수 있는 커패시터로 분리된 디지털 신호 전달 시스템을 제공하기 위한 것이다.

본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.

본 발명의 일 측면에 따르면, 단방향 디지털 신호 신호재생 회로: 상기 회로에서 Power-up 기간 중 수신 단의 초기 상태를 송신 단의 초기 상태와 동일하게 컨트롤하는 신호 및 회로의 구성: 및 상기 회로에서 간단한 버퍼 인버터로 구성된 신호재생 블록 회로: 및 상기 회로에서 두 개의 저항과 VREF 를 연결하여 디지털 신호의 엣지 에서 펄스를 만드는 회로: 및 상기 펄스를 입력으로 하여 송신 신호를 재생하는 디퍼런셜 피크디텍터 & 신호홀드 회로; 및 상기 재생 신호를 출력하는 버퍼 회로를 가지는 디지털 신호 전달 시스템이 제공된다.

신호재생 송신단과 신호재생 수신단을 전기적으로 분리하기 위해 커패시터, 인덕터 혹은 기타의 장벽 구성이 개재(介在)될 수 있다.

본 발명의 다른 측면에 따르면, 양방향 디지털 신호재생 회로: 상기 회로에서 Power-up 기간 중 수신 단의 초기 상태를 송신 단의 초기 상태와 동일하게 컨트롤하는 신호 및 회로의 구성: 및 상기 회로에서 신호 입력과 신호 출력 재생 회로를 구비하는 회로: 및 상기 회로에서 트라이스테이트 버퍼, 트라이스테이트 인버터 및 이를 제어하는 신호 및 회로: 및 상기 회로에서 신호의 방향을 제어하는 신호에 의해 트라이 스테이트 버퍼 인버터의 활성, 비활성 시켜 신호의 흐름이 한쪽 방향으로만 되도록 하는 회로: 및 상기 회로에서 두 개의 저항과 VREF 를 연결하여 디지털 신호의 엣지 에서 펄스를 만드는 회로: 및 상기 펄스를 입력으로 하여 송신 신호를 재생하는 디퍼런셜 피크디텍터 & 신호홀드 회로; 및 상기 재생 신호를 출력하는 버퍼 회로를 포함하는 디지털 신호 전달 시스템이 제공된다.

두 개의 양방향 신호재생 블록들이 두 개의 커패시터 혹은 두 개의 인덕터를 이용하여 디지털 신호를 전송하는 전기적 신호 분리 수단이 구비될 수 있다.

전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.

본 발명의 실시예에 따르면, 디지털 인터페이스 구조에 있어서 전기적으로 연결된 송신단과 수신단을 전기적으로 분리되도록 하기 위해, PCB 상의 패턴 또는 금속 패턴이 근접될 때 만들어지는 커패시터 또는 인덕터나 다른 분리 매질을 사용하고, 송신단과 수신단의 초기 상태를 간단히 동기화시키며, 디지털 신호를 전달함에 있어서 간단한 회로 구성으로 인해 지연시간을 최소화할 수 있는 효과가 있다.

또한 시스템이 전원 인가된 초기 시점에 발생하는 PoR(Power-on Reset) 신호를 이용하여 송신단의 초기 상태와 동일하게 수신단의 초기 상태를 만들 수 있는 효과도 있다.

또한 신호의 초기화에 따른 복잡한 회로를 신호 라인에 구비하지 않기 때문에 디지털 신호의 전달 루트가 매우 간단한 회로에 의해 구성될 수 있어 지연시간이 최소화되며, 전력 소모 또한 최소화될 수 있는 효과도 있다.

또한 커패시터에 의해 송수신단이 전기적으로 분리된 인터페이스 시스템에서 전원 인가(Power-up) 시퀀스를 이용하여 회로의 초기 설정을 실시함으로써, 디지털 신호 전송의 시간지연을 최소화할 수 있고 적은 회로 구성을 포함함으로써 실리콘 면적 감소 및 전력 소모의 최소화가 가능한 효과도 있다.

또한 기존의 인프라를 이용함으로써 복잡한 필터나 추가되는 주변 회로를 최소화할 수 있어 설계 시간이 단축되는 효과도 있다.

또한 디지털 신호 인터페이스가 상호 전기적으로 분리되어 있어 비 정상정인 전기적 충격이 발생하더라도 상대 회로를 보호할 수 있으며, 이는 심전도 측정기와 같이 환자를 비정상적인 전기적 충격으로부터 보호할 수 있는 효과도 있다.

도 1은 종래기술에 따른 AC 및 DC 채널이 결합된 아이솔레이션(isolation) 회로도.
도 2는 본 발명의 일 실시예에 따른 디지털 신호 전달 시스템의 구성을 개략적으로 나타낸 도면.
도 3은 도 2에 도시된 각 블록의 주요 신호 파형을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 전원 인가 시퀀스 기간 동안 동작되는 POR 블록과 로직 블록의 회로 구성을 나타낸 도면.
도 5는 도 4에 도시된 로직 블록의 전원 인가 시권스 기간 동안의 신호 파형을 나타낸 도면.
도 6은 본 발명의 다른 실시예에 따른 양방향 디지털 신호 전달 시스템의 구성을 나타낸 도면.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

도 2는 본 발명의 일 실시예에 따른 디지털 신호 전달 시스템의 구성을 개략적으로 나타낸 도면이고, 도 3은 도 2에 도시된 각 블록의 주요 신호 파형을 나타낸 도면이며, 도 4는 본 발명의 일 실시예에 따른 전원 인가 시퀀스 기간 동안 동작되는 POR 블록과 로직 블록의 회로 구성을 나타낸 도면이며, 도 5는 도 4에 도시된 로직 블록의 전원 인가 시권스 기간 동안의 신호 파형을 나타낸 도면이다.

도 2를 참조하면, 디지털 블록의 송신단(100)에서 출력된 디지털 신호를 수신단(113)으로 전달하기 위한 디지털 신호 전달 시스템은 신호재생 송신블록(114)과 신호재생 수신 블록(115)을 포함하고, 이 두 블록들은 복수의 커패시터(105, 106)에 의하여 전기적으로 상호 분리된다.

여기서, 디지털 송신단(100) 및 신호재생 송신 블록(114)은 VDD1 파워를 사용하고, 디지털 블록 수신단(113) 및 신호재생 수신 블록(115)은 VDD2 파워를 사용한다. VDD1과 VDD2 는 동일한 전압이거나 상이한 전압일 수 있다.

초기 전원 인가(Power-up) 시퀀스가 진행될 때, 디지털 블록 수신단(113)의 입력신호(112)가 송신단(100)의 DC 값과 동일한 값이 되도록 하기 위하여, POR 신호를 입력 받은 로직 블록(110)에 의하여 가공된 신호를 이용하여 신호재생 수신 블록(115) 내의 디퍼런셜 피크디텍터 & 신호홀드 블록(108)의 초기 상태가 조정된다. POR 블록(111)과 로직 블록(110)은 초기 전원 인가 시퀀스에서만 사용되고, 이에 관해서는 후술하기로 한다. POR 블록(111) 은 신호전달 수신 블록(115) 내부에 위치할 수도 있으나, 작업 환경에 따라서는 관련 신호가 디지털 수신단(113)으로부터 수신되거나 또는 디지털 블록 송신단(100)으로부터 추가의 커패시터를 이용하여 수신될 수도 있다. 이때, 일반적으로 디지털 송신단(100)의 초기 값이 정해져 있으므로 컨트롤(Control) 신호(128)을 이용하여 수신단(113)에 신호재생 송신 블록(114)이 송신단(100)으로부터 입력(101)된 동일한 값이 수신단(113)으로 입력(112)되도록 할 수도 있다.

초기 전원 인가 과정이 종료되면, 송신단(100)은 디지털 신호를 출력하고, 해당 신호는 신호재생 송신 블록(114)의 입력(101)으로 들어와 제1 버퍼(102)를 거쳐 제2 버퍼(103) 및 인버터(104)로 공급된다.

따라서, 제1 커패시터(105)에는 송신 신호와 동일한 신호가 인가되고, 제2 커패시터(106)에는 송신 신호의 반전 신호가 인가된다.

제1 및 제2 커패시터(105, 106)를 통과한 각각의 신호는 두 개의 저항(R)과 V_REF에 의한 기생 커패시터 등과의 작용에 의하여 펄스(Pulse) 형태의 신호로 변환된다.

이렇게 변환된 펄스 신호는 디퍼런셜 피크디텍터 & 신호홀드(108)에 입력되고 피크 입력이 유지된 출력이 제3 버퍼(109)로 보내지고 최종적으로 디지털 블록의 수신단(113)에 전달된다.

이어서, 도 3을 참조하여 도 2를 참조하여 설명된 각 블록들의 주요 신호에 대해 설명한다.

먼저, 초기 전원 인가(Power-up) 시퀀스에서 VDD1과 VDD2 전압이 충분히 상승된 이후 일반적으로 POR 블록(111)으로부터 신호(127)가 출력한다. POR 블록(111)이 로직 하이인 상태에서, 디지털 블록의 송신단(100)은 내부 회로의 안정화 작업을 하므로 외부로 디지털 데이터를 출력하지 않는다. 단지, 각 내부 상태와 출력 신호들에 대한 초기화를 진행한다.

따라서 이 기간 동안 신호재생 수신 블록(115)은 POR 블록(111)과 로직 블록(110)에서 발생된 신호를 이용하여 디지털 블록의 송신단(100)의 출력 신호(101)와 동일한 상태로 디지털 블록의 수신단(113)으로 입력될 신호(112)를 초기화 한다. 초기화 과정은 후술하기로 한다.

전원 인가(Power-up) 시퀀스에 의해 초기화가 진행된 후, 디지털 블록의 송신단(100)은 신호 재생 송신 블록(114)로 디지털 데이터를 입력하면, 신호재생 송신 블록(114)의 제1 및 제2 버퍼(102, 103) 및 인버터(104)에 의해 지연되고 반전된 2개의 신호(121, 122)가 제1 및 제2 커패시터(105, 106)에 각각 인가되어 신호재생 수신 블록(115)으로 전달된다.

이 전달된 신호는 V_REF와 두 개의 저항(R) 및 기생 커패시터의 작용에 의하여 해당 신호를 전달하는 신호선(123, 124)의 신호를 펄스 형태로 만든다. 해당 신호는 디퍼런셜 피크디텍터 & 신호홀드 블록(108)에 의하여 신호가 재생되고 제3 버퍼(109)로 제공된다.

여기서, 송신단(100)에서 출력된 최초의 송신 신호(101)는 신호재생 송신 블록(114) 내의 제1 및 제2 버퍼(102, 103) 및 인버터(104)에 의한 작은 시간 지연과 신호재생 수신 블록(115) 내의 디퍼런셜 피크디텍터 & 신호홀드 블록(108) 및 제3 버퍼(109)에 의한 시간 지연이 합산된 시간 지연을 가지게 되며, 해당 시간 지연은 매우 작은 값을 가진다.

도 4에는 전원 인가 시퀀스 기간 동안 작동되는 컨트롤을 위해 동작되는 POR 블록(111)과 로직 블록(110)에 대한 회로도가 도시되어 있고, 도 5에는 전원 인가 시퀀스 기간 동안, 예를 들어, 디지털 블록 송신단(100)의 출력 초기값이 로직 로우인 경우를 가정하여 파형이 도시되어 있다.

전원 인가 시퀀스에서 POR 블록(111)의 출력 신호 127의 파형이 로직 블록(110)으로 인가되면, 로직 블록(110) 내의 지연회로(130)의 출력과 POR 블록(111)의 출력 신호 127이 Ex-OR 회로(131)로 인가되어 펄스 형태의 파형이 출력된다.

이때, 디지털 블록 송신단(110)의 출력은 로직 로우이므로, 입력신호 128은 로직 로우로 인가된다. 따라서 출력 신호 127이 로직 하이로 인가되는 기간 중에 스위치 137은 신호 143과 123 및 142와 124를 각각 연결한다.

따라서, 신호 128을 입력으로 하는 인버터 134의 출력은 로직 하이가 되어 스위치 138와 139를 연결한다, 그러나, 인버터 135의 출력은 로직 로우이므로 스위치 140, 141은 연결되지 않는다. 따라서, 125 신호선은 142 신호선과 연결되어 최종적으로 124 신호선에 연결되며, 126 신호 선은 143 신호선과 연결되어 최종적으로 123 신호선에 연결된다.

Ex-OR 회로(131)에 의해 만들어진 짧은 펄스는 인버터 132를 거쳐 인버터 133에 전달된다. 여기에서 인버터 132의 출력은 신호선 126에 연결되고 인버터 133의 출력은 신호선 125에 연결된다.

따라서, 전원 인가 시퀀스 기간 중에 도 1에 도시된 디지털 블록의 수신단(113)의 입력 신호선 112에는 디지털 블록의 송신단의 출력 101의 초기치인 로직 로우 값을 가지게 된다. 반대의 경우도 상기의 방식대로 결정된다.

도 6은 본 발명의 다른 실시예에 따른 양방향 디지털 신호 전달 시스템의 구성을 나타낸 도면이다. 도시된 바와 같이, 각각의 블록에는 입력 또는 출력을 결정 할 수 있는 신호선이 추가된다.

도 6을 참조하면, 양방향 디지털 신호 전달 시스템은 앞서 도 2를 참조하여 설명한 단방향 디지털 신호 전달 시스템에서 각 상대 블록에 해당하는 블록을 그대로 복사해 오면서 드라이브 버퍼 및 인버터를 트라이스테이트(Tri-State)로 바꾸고 각 단의 최종 버퍼를 트라이스테이트 버퍼로 바꾸는 특징을 가진다.

주요 동작원리에 대해 설명하면, 새로 추가된 입출력 제어 신호 207, 304가 로직 하이이면 신호재생 블록 200은 트라이스테이트 버퍼 201과 트라이스테이트 인버터 202가 동작 상태가 되고, 트라이스테이트 버퍼 205의 비 동작 상태가 되어 출력은 항상 플로팅(Floating) 상태가 되며, 신호재생 블록 300의 트라이스테이트 버퍼 301 및 트라이스테이트 인버터 302도 비 동작 상태가 되어 출력은 항상 플로팅(Floating) 상태가 되고 트라이스테이트 버퍼 393은 동작상태로 된다. 따라서, 신호재생 블록 200은 신호를 보내는 역할을 하고 신호재생 블록 300 은 신호를 받아 재생하는 역할을 한다.

기타, 추가된 블록 POR 203, 로직블럭 204, 디퍼런셜 피크디텍터 & 신호홀드 206 및 저항 R 등의 동작은 앞서 설명한 바와 같으므로 이에 대한 설명은 생략한다.

상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 디지털 블록 송신단 130 : 디지털 블록 수신단

Claims (4)

1. 단방향 디지털 신호 신호재생 회로:
   상기 회로에서 Power-up 기간 중 수신 단의 초기 상태를 송신 단의 초기 상태와 동일하게 컨트롤하는 신호 및 회로의 구성:
   상기 회로에서 간단한 버퍼 인버터로 구성된 신호재생 블록 회로: 및 상기 회로에서 두 개의 저항과 VREF 를 연결하여 디지털 신호의 엣지 에서 펄스를 만드는 회로:
   상기 펄스를 입력으로 하여 송신 신호를 재생하는 디퍼런셜 피크디텍터 & 신호홀드 회로; 및
   상기 재생 신호를 출력하는 버퍼 회로를 가지는 디지털 신호 전달 시스템.
   
2. 제1항에 있어서,
   신호재생 송신단과 신호재생 수신단을 전기적으로 분리하기 위해 커패시터, 인덕터 혹은 기타의 장벽 구성이 개재(介在)되는 디지털 신호 전달 시스템.
   
3. 양방향 디지털 신호재생 회로:
   상기 회로에서 Power-up 기간 중 수신 단의 초기 상태를 송신 단의 초기 상태와 동일하게 컨트롤하는 신호 및 회로의 구성:
   상기 회로에서 신호 입력과 신호 출력 재생 회로를 구비하는 회로:
   상기 회로에서 트라이스테이트 버퍼, 트라이스테이트 인버터 및 이를 제어하는 신호 및 회로: 및 상기 회로에서 신호의 방향을 제어하는 신호에 의해 트라이 스테이트 버퍼 인버터의 활성, 비활성 시켜 신호의 흐름이 한쪽 방향으로만 되도록 하는 회로:
   상기 회로에서 두 개의 저항과 VREF 를 연결하여 디지털 신호의 엣지 에서 펄스를 만드는 회로:
   상기 펄스를 입력으로 하여 송신 신호를 재생하는 디퍼런셜 피크디텍터 & 신호홀드 회로; 및
   상기 재생 신호를 출력하는 버퍼 회로를 포함하는 디지털 신호 전달 시스템.
   
4. 제3항에 있어서,
   두 개의 양방향 신호재생 블록들이 두 개의 커패시터 혹은 두 개의 인덕터를 이용하여 디지털 신호를 전송하는 전기적 신호 분리 수단이 구비되는 디지털 신호 전달 시스템.

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