KR20170016799A - 다중-전극 mems 디바이스를 위한 시스템 및 방법 - Google Patents

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Abstract

실시예에 따르면, MEMS 트랜스듀서는 고정자, 고정자와 이격된 회전자, 및 상이한 극성들을 갖는 전극들을 포함하는 다중-전극 구조체를 포함한다. 다중-전극 구조체는 회전자와 고정자 중 하나 위에 형성되고 고정자와 회전자 사이에 정전 반발력을 발생하도록 구성된다. 다른 실시예들은 대응하는 실시예 방법들을 수행하도록 각각 구성된 대응하는 시스템들 및 장치를 포함한다.

Description

다중-전극 MEMS 디바이스를 위한 시스템 및 방법{SYSTEM AND METHOD FOR A MULTI-ELECTRODE MEMS DEVICE}
본 발명은 일반적으로 미세 전자 기계 시스템들(MEMS), 및 특정한 실시예들에서, 다중-전극 MEMS 디바이스를 위한 시스템 및 방법에 관한 것이다.
트랜스듀서들은 신호들을 한 영역으로부터 다른 영역으로 변환한다. 예를 들어, 일부 센서들은 물리적 신호들을 전기적 신호들로 변환하는 트랜스듀서들이다. 한편, 일부 트랜스듀서들은 전기적 신호들을 물리적 신호들로 변환한다. 공통 유형의 센서는 압력차들 및/또는 압력 변화들을 전기적 신호들로 변환하는 압력 센서이다. 압력 센서들은 예를 들어, 대기압 감지, 고도 감지, 및 날씨 모니터링을 포함하는 다양한 응용들을 갖는다. 다른 공통 유형의 센서는 음향 신호들을 전기적 신호들로 변한하는 마이크로폰이다.
미세 전자 기계 시스템들(MEMS) 기반 트랜스듀서들은 마이크로머시닝 기술들을 사용하여 제조된 일군의 트랜스듀서들을 포함한다. MEMS 압력 센서 또는 MEMS 마이크로폰과 같은 MEMS는 트랜스듀서 내의 물리적 상태의 변화를 측정하고 MEMS 센서에 접속된 전자 장치들에 의해 처리될 신호를 전달함으로써 환경으로부터 정보를 수집한다. MEMS 디바이스들은 집적 회로들에 사용된 것들과 유사한 마이크로머시닝 기술을 사용하여 제조될 수 있다.
MEMS 디바이스들은 예를 들어, 발진기들, 공진기들, 가속도계들, 자이로스코프들, 압력 센서들, 마이크로폰들, 마이크로스피커들, 및/또는 마이크로-미러들로서 기능하도록 설계될 수 있다. 많은 MEMS 디바이스들은 물리적 현상을 전기적 신호들로 변환하는 정전식 감응 기술들을 사용한다. 이러한 응용들에서, 센서의 캐패시턴스 변화는 인터페이스 회로들을 사용하여 전압 신호로 변환된다.
마이크로폰들 및 마이크로스피커들은 편향가능 멤브레인들 및 강성 백플레이트들을 포함하는 용량성 MEMS 디바이스들로서 또한 구현될 수 있다. 마이크로폰에서, 압력차로서의 음향 신호가 멤브레인을 편향시킨다. 일반적으로, 멤브레인의 편향은 멤브레인과 백플레이트 사이의 거리의 변화를 일으켜서, 캐패시턴스를 변화시킨다. 그러므로, 마이크로폰은 음향 신호를 측정하고 전기적 신호를 발생한다. 마이크로스피커에서, 전기적 신호가 백플레이트와 멤브레인 사이에 소정의 주파수로 인가된다. 전기적 신호는 멤브레인을 인가된 전기적 신호의 주파수로 진동시키고, 백플레이트와 멤브레인 사이의 거리를 변화시킨다. 멤브레인이 진동함에 따라, 멤브레인의 편향들은 주위 매질 내에서 국부적 압력 변화를 야기하고 음향 신호들, 즉, 음향 파들을 발생한다.
MEMS 마이크로폰들 또는 마이크로스피커들뿐만 아니라, 감지 또는 작동을 위해 인가된 전압들로 편향가능 구조체들을 포함하는 다른 MEMS 디바이스들에서, 풀-인(pull-in) 또는 붕괴가 공통적인 문제이다. 전압이 백플레이트 및 멤브레인에 인가되면, 편향 중에 멤브레인과 백플레이트가 함께 가깝게 이동함에 따라 부착할 위험이 있다. 2개의 플레이트들의 이러한 부착은 보통 풀-인 또는 붕괴라고 하고 일부 경우들에서는 디바이스 고장을 일으킬 수 있다. 붕괴는 일반적으로 멤브레인과 백플레이트 사이의 전압차에 의해 발생된 인력이 멤브레인과 백플레이트 사이의 거리가 줄어듬에 따라 빨리 증가할 수 있기 때문에 발생한다.
실시예에 따르면, MEMS 트랜스듀서는 고정자, 고정자와 이격된 회전자, 및 상이한 극성들을 갖는 전극들을 포함하는 다중-전극 구조체를 포함한다. 다중-전극 구조체는 회전자와 고정자 중 하나 위에 형성되고 고정자와 회전자 사이에 정전 반발력을 발생하도록 구성된다. 다른 실시예들은 대응하는 실시예 방법들을 수행하도록 각각 구성된 대응하는 시스템들 및 장치를 포함한다.
본 발명, 및 그 장점들의 보다 완전한 이해를 위해, 첨부 도면과 함께 이루어진 다음의 설명을 이제 참조한다.
도 1은 실시예 MEMS 트랜스듀서 시스템의 시스템 블록도를 도시하고;
도 2a 및 2b는 실시예 다중-전극 엘리먼트들의 개략도들을 도시하고;
도 3a, 3b, 3c, 3d, 3e, 및 3f는 실시예 다중-전극 트랜스듀서들의 측면 개략도들을 도시하고;
도 4a, 4b, 4c, 및 4d는 실시예 다중-전극 트랜스듀서 플레이트들의 상면 개략도들을 도시하고;
도 5는 실시예 다중-전극 트랜스듀서의 사시 단면도를 도시하고;
도 6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h, 6i, 6j, 6k, 및 6l은 실시예 다중-전극 엘리먼트들의 단면들을 도시하고;
도 7a, 7b, 7c, 7d, 및 7e는 실시예 MEMS 음향 트랜스듀서들의 단면들을 도시하고;
도 8은 MEMS 트랜스듀서를 형성하는 실시예 방법의 블록도를 도시하고;
도 9a, 9b, 및 9c는 다중-전극 엘리먼트들을 형성하는 실시예 방법들의 블록도들을 도시하고;
도 10a 및 10b는 2개의 트랜스듀서들의 힘 플롯들을 도시한다.
상이한 도면들에서의 대응하는 번호들 및 기호들은 일반적으로 달리 표명하지 않는다면 대응하는 부분들을 참조한다. 도면은 실시예들의 관련된 양태들을 분명히 도시하도록 그려지고 반드시 축척에 맞게 그려지지 않는다.
다양한 실시예들을 제조하고 사용하는 것이 아래에 상세히 논의된다. 그러나, 여기에 설명된 다양한 실시예들은 광범위하게 다양한 특정한 맥락들에 적용가능하다는 것을 알아야 한다. 논의된 특정한 실시예들은 단지 다양한 실시예들을 제조하고 사용하는 특정한 방식들을 예시하는 것이고, 제한된 범위로 해석되지 않아야 한다.
특정한 맥락, 즉 마이크로폰 트랜스듀서들, 및 보다 특정적으로, MEMS 마이크로폰들 및 MEMS 마이크로스피커들에서 다양한 실시예들에 대해 설명이 이루어진다. 여기에 설명된 다양한 실시예들의 일부는 MEMS 트랜스듀서 시스템들, MEMS 마이크로폰 시스템들, 쌍극자 전극 MEMS 트랜스듀서들, 다중극자 전극 MEMS 트랜스듀서들, 및 다양한 다중-전극 MEMS 디바이스의 제조 시퀀스들을 포함한다. 다른 실시예들에서, 양태들은 또한 본 기술 분야에 공지된 것과 같은 임의의 방식에 따라 편향가능 구조체를 포함하는 임의 유형의 트랜스듀서를 포함하는 다른 응용들에 적용될 수 있다.
다양한 실시예들에 따르면, MEMS 마이크로폰들 및 MEMS 마이크로스피커들은 멤브레인, 백플레이트, 또는 둘 다 위에 다수의 전극을 포함한다. 이러한 실시예들에서, 분리된 전극들은 MEMS 음향 트랜스듀서의 용량성 플레이트들 중 하나 또는 둘 다 위에 패터닝된다. 분리된 전극들 및 다른 용량성 플레이트, 또는 다른 분리된 전극들에는 쌍극자 또는 다중극자 패턴으로 정전계를 형성하기 위해 전압들이 공급된다. 이러한 정전계들에서, 멤브레인과 백플레이트는 소정의 거리들에서는 끌릴 수 있고 다른 거리들에서는 반발할 수 있다. 그러므로, 다양한 실시예들은 정전 인력 및 반발력 둘 다를 가할 수 있는 MEMS 음향 트랜스듀서들을 포함한다. 이러한 실시예 MEMS 음향 트랜스듀서들은 보다 높은 바이어스 전압들로 동작할 수 있고 붕괴 또는 풀-인의 위험을 낮출 수 있고, 결과적으로 성능을 개선시킨다.
다양한 실시예들에 따르면, 다수 유형의 다중-전극 구조체들이 형성된다. 다양한 MEMS 음향 트랜스듀서들은 단일 또는 이중 백플레이트 MEMS 마이크로폰들 및 MEMS 마이크로스피커들을 포함한다. 추가 실시예들에서, 다중-전극 구조체들은 예를 들어, 압력 센서들, 자이로스코프들, 발진기들, 액추에이터들, 및 기타 등등과 같은 편향가능 구조체들을 포함하는 다른 유형들의 MEMS 디바이스 내에 형성될 수 있다.
도 1은 MEMS 트랜스듀서(102), 주문형 집적 회로(ASIC)(104), 및 프로세서(106)를 포함하는 실시예 MEMS 트랜스듀서 시스템(100)의 시스템 블록도를 도시한다. 다양한 실시예들에 따르면, MEMS 트랜스듀서(102)는 물리적 신호들을 변환한다. MEMS 트랜스듀서(102)가 액추에이터인 실시예들에서, MEMS 트랜스듀서(102)는 전기적 신호들로부터의 여기에 기초하여 편향가능 구조체를 이동시킴으로써 물리적 신호들을 발생한다. MEMS 트랜스듀서(102)가 센서인 실시예들에서, MEMS 트랜스듀서(102)는 편향가능 구조체가 이동하고 전기적 신호들을 발생하게 하는 물리적 신호들을 변환함으로써 전기적 신호들을 발생한다. 다양한 실시예들에서, MEMS 트랜스듀서(102)는 아래에 더 설명되는 것과 같은 쌍극자형 전계 또는 다중극자 전계를 발생하는 다중-전극 편향가능 구조체를 포함한다.
다양한 실시예들에서, MEMS 트랜스듀서(102)는 MEMS 마이크로폰일 수 있다. 다른 실시예들에서, MEMS 트랜스듀서(102)는 MEMS 마이크로스피커일 수 있다. 일부 응용들에서, MEMS 트랜스듀서(102)는 음향 신호들을 감지하고 활성화하는 MEMS 음향 트랜스듀서일 수 있다. 예를 들어, MEMS 트랜스듀서(102)는 초음파 트랜스듀서들과 같은, 고주파수 응용들을 위한 조합 음향 센서 및 액추에이터일 수 있다. 일부 실시예들에서, 용량성 MEMS 마이크로폰들은 용량성 MEMS 마이크로스피커들에서 전형적으로 발견되는 것보다 작은 표면적들 및 분리 거리들을 갖는 멤브레인 및 백플레이트를 포함할 수 있다.
다양한 실시예들에서, ASIC(104)은 MEMS 트랜스듀서(102)를 여기하기 위한 전기적 신호들을 발생하거나 MEMS 트랜스듀서(102)에 의해 발생된 전기적 신호들을 수신한다. ASIC(104)은 또한 다양한 응용들에 따라 MEMS 트랜스듀서(102)에 전압 바이어스 또는 전압 구동 신호들을 제공할 수 있다. 일부 실시예들에서, ASIC(104)은 아날로그-디지털 변환기(ADC) 또는 디지털-아날로그 변환기(DAC)를 포함한다. 프로세서(106)는 ASIC(104)과 인터페이스하고 구동 신호들을 발생하거나 신호 처리를 제공한다. 프로세서(106)는 MEMS 마이크로폰용 CODEC과 같은 전용 트랜스듀서 프로세서일 수 있거나, 마이크로프로세서와 같은 일반적인 프로세서일 수 있다.
도 2a 및 2b는 실시예 다중-전극 엘리먼트들(110 및 111)의 개략도들을 도시한다. 도 2a는 쌍극자 전극(114) 및 전극(112)을 포함하는 다중-전극 엘리먼트(110)를 도시한다. 다양한 실시예들에 따르면, 쌍극자 전극(114)은 예를 들어, MEMS 마이크로폰에서 백플레이트 상에 형성될 수 있고, 전극(112)은 MEMS 마이크로폰에서 멤브레인일 수 있다. 쌍극자 전극(114)은 양의 극성을 갖는 극 및 음의 극성을 갖는 극을 포함한다. 이러한 실시예들에서, 양 및 음의 극성들은 서로에 대한 전기적 전위들이다. 그러므로, 양 및 음의 극성들은 접지에 대한 2개의 상이한 양의 전압들, 접지에 대한 2개의 상이한 음의 전압들, 또는 접지에 대한 양 및 음의 전압을 포함할 수 있다. 전극(112) 및 쌍극자 전극(114)은 도시한 바와 같이(여기서 전계 선들은 반드시 축척에 맞게 도시되지 않음) 전계를 발생하기 위해 전압들로 구동된다. 도시된 바와 같이, 전극(112)은 음의 극성으로 표시된다. 전극(112)이 쌍극자 전극(114)으로부터 소정의 거리를 지나 있을 때, 전극(112)과 쌍극자 전극(114) 사이에 작용하는 정전기력은 인력일 수 있다. 전극(112)이 쌍극자 전극(114)으로부터 소정의 거리 내에 있을 때, 전극(112)과 쌍극자 전극(114) 사이에 작용하는 정전기력은 반발력일 수 있다. 그러므로, 전극(112)을 갖는 멤브레인이 쌍극자 전극(114)을 갖는 백플레이트를 향해 이동함에 따라, 멤브레인에 대해 작용하는 정전기력은 초기에는 인력이고 소정의 분리 거리 내에서는 반발력으로 될 수 있다. 그러므로, 다양한 실시예들에서, 정전 반발력들은 붕괴 또는 풀-인을 방지하기 위해 백플레이트와 멤브레인 사이에 사용될 수 있다.
다른 실시예들에서, 쌍극자 전극(114)은 멤브레인 상에 배열될 수 있고 전극(112)은 백플레이트 상에 배열될 수 있다. 또한, 추가의 백플레이트가 어느 한 구성으로 포함될 수 있다. 추가 실시예들에서, 쌍극자 전극(114) 및 전극(112)은 예를 들어, 인가된 전압들을 갖거나 전극들을 포함하는 이동가능한 구조로 임의 유형의 MEMS 디바이스 내에 포함될 수 있다.
다양한 실시예들에 따르면, 멤브레인과 백플레이트 둘 다는 쌍극자 전극들을 포함할 수 있거나, 또는 보다 일반적으로, MEMS 디바이스의 고정된 구조와 편향가능 구조체 둘 다는 쌍극자 전극들을 포함할 수 있다. 도 2b는 쌍극자 전극(116) 및 쌍극자 전극(118)을 포함하는 다중-전극 엘리먼트(111)를 도시한다. 이러한 실시예들에 따르면, 쌍극자 전극(116)은 MEMS 마이크로폰의 멤브레인 상에 배열되고 쌍극자 전극(118)은 MEMS 마이크로폰의 백플레이트 상에 배열된다. 도 2a를 참조하여 위에 설명된 바와 같이, 인가된 전압, 및 쌍극자 전극(116)과 쌍극자 전극(118) 사이의 분리 거리에 따라, 양 쌍극자에 대해 작용하는 정전기력들이 인력 또는 반발력이도록 배열될 수 있다. 쌍극자 전극(116) 및 쌍극자 전극(118)은 각각 접지에 대해 상이한 양 또는 음의 전압들을 포함할 수 있는, 음의 극성을 갖는 극 및 양의 극성을 갖는 극을 갖는다. 이러한 실시예들에서, 다중-전극 엘리먼트(111)는 4극자라고 할 수 있다. 다양한 추가 실시예들에서, 쌍극자 전극들을 포함하는 임의 수의 전극들이 아래에 더 설명되는 바와 같이, MEMS 음향 트랜스듀서를 위한 멤브레인 또는 백플레이트 상에 패터닝될 수 있다. 다른 실시예들에서, 쌍극자 전극들을 포함하는 임의 수의 전극들이 MEMS 디바이스에서 이동가능한 또는 고정된 구조체들 상에 패터닝될 수 있다.
도 3a, 3b, 3c, 3d, 3e, 및 3f는 실시예 다중-전극 트랜스듀서들(120a, 120b, 120c, 120d, 120e, 및 120f)의 측면 개략도들을 도시한다. 도 3a는 분리 플레이트(122), 도전 플레이트(124), 및 분리 플레이트(122) 상의 쌍극자 전극들(126)을 포함하는 다중-전극 트랜스듀서(120a)를 도시한다. 다양한 실시예들에 따르면, 쌍극자 전극들(126) 각각은 도 2a를 참조하여 위에 설명된 바와 같이 도전 플레이트(124)로 동작한다. 분리 플레이트(122)는 일부 실시예들에서 MEMS 음향 트랜스듀서의 멤브레인이고 도전 플레이트(124)는 MEMS 음향 트랜스듀서의 백플레이트이다. 다른 실시예들에서, 분리 플레이트(122)는 MEMS 음향 트랜스듀서의 백플레이트이고 도전 플레이트(124)는 MEMS 음향 트랜스듀서의 멤브레인이다. 다양한 실시예들에서, 멤브레인(도전 플레이트(124) 또는 분리 플레이트(122))은 도전 플레이트(124) 및 쌍극자 전극들(126)에 의해 형성된 전계들에 따라 일부 분리 거리들에서는 인력 및 다른 분리 거리들에서는 반발력을 겪을 수 있다.
다양한 실시예들에 따르면, 각각의 쌍극자 전극(126)은 분리 플레이트(122)의 상부 표면 상의 양극 및 분리 플레이트(122)의 하부 표면 상의 음극으로 형성된다. 분리 플레이트(122)는 일부 실시예들에서 절연체일 수 있다. 대안적 실시예들에서, 분리 플레이트(122)는 절연 층들이 그 상부 또는 하부 표면들 상에 형성된 도체, 도체들을 포함할 수 있다. 다른 실시예들에서, 각각의 쌍극자 전극(126)의 양극은 분리 플레이트(122)의 하부 표면 상에 형성되고 각각의 쌍극자 전극(126)의 음극은 분리 플레이트(122)의 상부 표면 상에 (도시한 바와 같이 반대로) 형성된다.
도 3b는 분리 플레이트(122), 도전 플레이트(124), 및 분리 플레이트(122) 상의 쌍극자 전극들(128)을 포함하는 다중-전극 트랜스듀서(120b)를 도시한다. 다양한 실시예들에 따르면, 다중-전극 트랜스듀서(120b)는 쌍극자 전극들(128)이 각각 분리 플레이트(122)의 동일한 측 상에 형성된 양극 및 음극을 포함하는 것을 제외하고, 다중-전극 트랜스듀서(120a)를 참조하여 위에 유사하게 설명된 것과 같이 동작한다. 쌍극자 전극들(128)은 도 2a를 참조하여 위에 설명된 바와 같이 도전 플레이트(124)로 동작한다. 이러한 실시예들에서, 쌍극자 전극들(128)의 양극 및 음극들은 어떤 절연 재료(도시 안됨)에 의해 분리될 수 있다. 또한, 분리 플레이트(122)는 다양한 실시예들에서 절연체이다. 대안적 실시예들에서, 분리 플레이트(122)는 절연 층들이 그 상부 또는 하부 표면들 상에 형성된 도체를 포함할 수 있다. 이러한 실시예들에서, 쌍극자 전극들(128)은 분리 플레이트(122)에 의해 서로로부터 여전히 분리될 수 있다. 다양한 실시예들에서, 쌍극자 전극들(128)은 분리 플레이트(122)의 상부 또는 하부 측들 상에 형성될 수 있다.
다양한 실시예들에 따르면, 분리 플레이트(122)는 일부 실시예들에서 MEMS 음향 트랜스듀서의 멤브레인이고 도전 플레이트(124)는 MEMS 음향 트랜스듀서의 백플레이트이다. 다른 실시예들에서, 분리 플레이트(122)는 MEMS 음향 트랜스듀서의 백플레이트이고 도전 플레이트(124)는 MEMS 음향 트랜스듀서의 멤브레인이다. 다양한 실시예들에서, 멤브레인(도전 플레이트(124) 또는 분리 플레이트(122))은 도전 플레이트(124) 및 쌍극자 전극들(128)에 의해 형성된 전계들에 따라 일부 분리 거리들에서는 인력 및 다른 분리 거리들에서는 반발력을 겪을 수 있다.
도 3c는 분리 플레이트(122), 분리 플레이트(132), 분리 플레이트(122) 상의 쌍극자 전극들(130), 및 분리 플레이트(132) 상의 쌍극자 전극들(134)을 포함하는 다중-전극 트랜스듀서(120c)를 도시한다. 다양한 실시예들에 따르면, 쌍극자 전극들(128) 및 쌍극자 전극들(134)은 도 2b를 참조하여 위에 설명된 바와 같이 동작한다. 이러한 실시예들에서, 쌍극자 전극들(130) 및 쌍극자 전극들(134) 각각은 양극 및 음극을 포함한다. 쌍극자 전극들(130) 각각은 분리 플레이트(132) 상에 형성된 쌍극자 전극들(134) 중 대응하는 하나에 따라 분리 플레이트(122) 상에 형성된다. 쌍극자 전극들(130) 및 쌍극자 전극들(134)의 각각의 쌍극자에 대해, 대응하는 쌍극자들의 음극으로부터 양극까지의 축은 서로 평행으로 그리고 대응하는 쌍극자들 간의 분리 거리에 수직으로 배열된다.
다양한 실시예들에 따르면, 분리 플레이트(122) 및 분리 플레이트(132)는 절연체들이다. 대안적 실시예들에서, 분리 플레이트(122) 및 분리 플레이트(132)는 절연 층들이 그 상부 또는 하부 표면들 상에 형성된 도체들을 포함할 수 있다. 이러한 실시예들에서, 쌍극자 전극들(130) 및 쌍극자 전극들(134)은 각각 분리 플레이트(122) 및 분리 플레이트(132)에 의해 서로 여전히 분리될 수 있다. 다양한 실시예들에서, 쌍극자 전극들(130) 및 쌍극자 전극들(134)은 각각 분리 플레이트(122) 및 분리 플레이트(132)의 상부 또는 하부 측들 상에 형성될 수 있다. 쌍극자 전극들(130) 및 쌍극자 전극들(134)로부터의 각각의 대응하는 쌍의 쌍극자들은 도 2b를 참조하여 위에 설명된 바와 같이, 4극자라고 할 수 있다.
다양한 실시예들에 따르면, 분리 플레이트(122)는 MEMS 음향 트랜스듀서의 멤브레인이고 분리 플레이트(132)는 MEMS 음향 트랜스듀서의 백플레이트이다. 다른 실시예들에서, 분리 플레이트(122)는 MEMS 음향 트랜스듀서의 백플레이트이고 분리 플레이트(132)는 MEMS 음향 트랜스듀서의 멤브레인이다. 다양한 실시예들에서, 멤브레인(분리 플레이트(132) 또는 분리 플레이트(122))은 쌍극자 전극들(130) 및 쌍극자 전극들(134)에 의해 형성된 전계들에 따라 일부 분리 거리들에서는 인력 및 다른 분리 거리들에서는 반발력을 겪을 수 있다.
도 3d는 분리 플레이트(122), 도전 플레이트(124), 및 전극들(136)을 포함하는 다중-전극 트랜스듀서(120d)를 도시한다. 다양한 실시예들에 따르면, 전극들(136)은 함께 접속될 수 있거나 별도의 전하 소스들과 접속될 수 있다. 전극들(136)은 중심 가까이에 제1 극성을 갖는 전하들 및 주변 가까이에, 제1 극성과 반대인, 제2 극성을 갖는 전하들을 포함할 수 있다. 전하 분포는 도 4c를 참조하여 아래에 더 설명되는 것과 같이, 전극(136) 상에 존재하는 뚜렷한 양의 전하로 전극들의 불연속적인 분포에 의해 달성될 수 있다. 다양한 실시예들에서, 도전 플레이트(124) 및 전극들(136)은 도 2a 및 2b를 참조하여 위에 설명된 것과 유사한 방식으로 동작한다. 이러한 실시예들에서, 일부 분리 거리들에서는, 도전 플레이트(124)와 전극들(136)을 갖는 분리 플레이트(122) 사이에 인력이 존재한다. 다른 분리 거리들에서는, 도전 플레이트(124)와 전극들(136)을 갖는 분리 플레이트(122) 사이에 반발력이 존재한다.
다양한 실시예들에 따르면, 전극들(136)은 분리 플레이트(122)의 상부 표면 또는 하부 표면 상에 형성될 수 있다. 분리 플레이트(122)는 일부 실시예들에서 MEMS 음향 트랜스듀서의 멤브레인이고 도전 플레이트(124)는 MEMS 음향 트랜스듀서의 백플레이트이다. 다른 실시예들에서, 분리 플레이트(122)는 MEMS 음향 트랜스듀서의 백플레이트이고 도전 플레이트(124)는 MEMS 음향 트랜스듀서의 멤브레인이다. 다양한 실시예들에서, 멤브레인(분리 플레이트(122) 또는 도전 플레이트(124))은 전극들(136) 및 도전 플레이트(124)에 의해 형성된 전계들에 따라 일부 분리 거리들에서는 인력 및 다른 분리 거리들에서는 반발력을 겪을 수 있다.
도 3e는 분리 플레이트(122), 분리 플레이트(132), 분리 플레이트(122) 상의 쌍극자 전극들(126), 및 분리 플레이트(132) 상의 쌍극자 전극들(138)을 포함하는 다중-전극 트랜스듀서(120e)를 도시한다. 다양한 실시예들에 따르면, 쌍극자 전극들(126) 각각은 도 2a 및 2b 내의 다중-전극 엘리먼트(110) 및 다중-전극 엘리먼트(111)를 참조하여 위에 설명된 것과 유사한 방식으로 기능하기 위해 쌍극자 전극들(138) 중 대응하는 하나로 동작한다. 분리 플레이트(122)는 일부 실시예들에서 MEMS 음향 트랜스듀서의 멤브레인이고 분리 플레이트(132)는 MEMS 음향 트랜스듀서의 백플레이트이다. 다른 실시예들에서, 분리 플레이트(122)는 MEMS 음향 트랜스듀서의 백플레이트이고 분리 플레이트(132)는 MEMS 음향 트랜스듀서의 멤브레인이다. 다양한 실시예들에서, 멤브레인(분리 플레이트(122) 또는 분리 플레이트(132))은 쌍극자 전극들(126) 및 쌍극자 전극들(138)에 의해 형성된 전계들에 따라 일부 분리 거리들에서는 인력 및 다른 분리 거리들에서는 반발력을 겪을 수 있다.
다양한 실시예들에 따르면, 각각의 쌍극자 전극(126)은 분리 플레이트(122)의 상부 표면 상의 양극 및 분리 플레이트(122)의 하부 표면 상의 음극으로 형성된다. 유사하게, 각각의 쌍극자 전극(138)은 분리 플레이트(132)의 하부 표면 상의 양극 및 분리 플레이트(132)의 상부 표면 상의 음극으로 형성된다. 분리 플레이트(122) 및 분리 플레이트(132)는 일부 실시예들에서 각각 절연체일 수 있다. 다른 실시예들에서, 분리 플레이트(122) 및 분리 플레이트(132)는 각각 상부 및 하부 표면들 상에 절연 층들이 형성된 도체일 수 있다. 대안적 실시예들에서, 각각의 쌍극자 전극(126)의 양극은 분리 플레이트(122)의 하부 표면 상에 형성되고 각각의 쌍극자 전극(126)의 음극은 분리 플레이트(122)의 상부 표면 상에 (도시된 바와 같이 반대로) 형성되는 반면, 각각의 쌍극자 전극(138)의 양극은 분리 플레이트(132)의 상부 표면 상에 형성되고 각각의 쌍극자 전극(138)의 음극은 분리 플레이트(132)의 하부 표면 상에 (도시된 바와 같이 반대로) 형성된다.
도 3f는 분리 플레이트(122), 분리 플레이트(132), 분리 플레이트(122) 상의 쌍극자 전극들(128), 및 분리 플레이트(132) 상의 쌍극자 전극들(140)을 포함하는 다중-전극 트랜스듀서(120f)를 도시한다. 다양한 실시예들에 따르면, 다중-전극 트랜스듀서(120f)는 쌍극자 전극들(128) 및 쌍극자 전극들(140)이 각각 분리 플레이트(122) 또는 분리 플레이트(132)의 동일한 측 상에 각각 형성된 양극 및 음극을 포함하는 것을 제외하고, 다중-전극 트랜스듀서(120e)를 참조하여 위에 유사하게 설명된 것과 같이 동작한다. 쌍극자 전극들(128)은 도 3e 내의 다중-전극 트랜스듀서(120e)를 참조하여 위에 설명된 바와 같이 쌍극자 전극들(140)로 동작한다. 이러한 실시예들에서, 쌍극자 전극들(128) 및 쌍극자 전극들(140)의 양극 및 음극들은 어떤 절연 재료(도시 안됨)에 의해 분리될 수 있다. 다양한 실시예들에서, 쌍극자 전극들(128) 및 쌍극자 전극들(140)은 각각 분리 플레이트(122) 또는 분리 플레이트(132)의 상부 또는 하부 측들 상에 형성될 수 있다.
다양한 실시예들에 따르면, 분리 플레이트(122)는 일부 실시예들에서 MEMS 음향 트랜스듀서의 멤브레인이고 분리 플레이트(132)은 MEMS 음향 트랜스듀서의 백플레이트이다. 다른 실시예들에서, 분리 플레이트(122)는 MEMS 음향 트랜스듀서의 백플레이트이고 분리 플레이트(132)은 MEMS 음향 트랜스듀서의 멤브레인이다. 다양한 실시예들에서, 멤브레인(분리 플레이트(132) 또는 분리 플레이트(122))은 쌍극자 전극들(140) 및 쌍극자 전극들(128)에 의해 형성된 전계들에 따라 일부 분리 거리들에서는 인력 및 다른 분리 거리들에서는 반발력을 겪을 수 있다.
도 3a, 3b, 3c, 3d, 3e, 및 3f는 다양한 실시예들에 따른 다중-전극 트랜스듀서들(120a, 120b, 120c, 120d, 120e, 및 120f)을 도시한다. 쌍극자 전극들(126), 쌍극자 전극들(128), 쌍극자 전극들(130), 쌍극자 전극들(134), 및 전극들(136)과 같이, 도시된 다양한 전극들은 임의 수의 쌍극자 전극들로 실시예들 내에 포함될 수 있다. 즉, 다양한 도면들에서, 예를 들어, 4개 또는 8개의 쌍극자 전극들이 도시되지만; 임의 수의 쌍극자 전극들 또는 전극들이 다양한 실시예들에서 멤브레인 또는 백플레이트를 위한 도전 또는 분리 플레이트 상에 포함될 수 있다. 유사하게, 멤브레인 또는 백플레이트 없는 구조체들을 포함하는 다양한 다른 실시예들에서, 임의 수의 쌍극자 전극들 또는 전극들이 포함될 수 있다.
도 4a, 4b, 4c, 및 4d는 실시예 다중-전극 트랜스듀서 플레이트들(150a, 150b, 및 150c)의 상면 개략도들을 도시한다. 도 4a는 도 3c를 참조하여 위에 설명된 다중-전극 트랜스듀서(120c)의 한 구현의 일부일 수 있는 다중-전극 트랜스듀서 플레이트(150a)의 상면도를 도시한다. 다양한 실시예들에 따르면, 다중-전극 트랜스듀서 플레이트(150a)는 제1 전극들(154), 제2 전극들(156), 분리 플레이트(152), 접속(158), 및 접속(160)을 포함한다. 제1 전극들(154) 및 제2 전극들(156)은 원형 패턴으로 분리 플레이트(152)의 상부 또는 하부 표면 상에 형성된다. 이러한 실시예들에서, 분리 플레이트(152)는 백플레이트 또는 멤브레인일 수 있고 분리 플레이트(152) 아래에 형성된, 도 3a-3f를 참조하여 위에 설명된 것과 같은 분리 플레이트 또는 도전 플레이트와 같은, 추가의 플레이트를 포함할 수 있다. 다른 실시예들에서, 분리 플레이트(152)는 직사각형 또는 타원형과 같은 다른 형상이다. 다양한 실시예들에서, 제1 전극들(154) 및 제2 전극들(156)은 타원형 또는 직사각형 패턴으로 분리 플레이트(152)의 상부 또는 하부 표면 상에 형성될 수 있다. 추가의 플레이트는 다중-전극 트랜스듀서 플레이트(150a)와 유사하거나 동일한 구조체들을 가질 수 있거나 예를 들어 도전 플레이트를 포함할 수 있다. 다양한 실시예들에서, 분리 플레이트(152)는 분리 플레이트(122)의 하나의 구현이고 절연체이다. 대안적 실시예들에서, 분리 플레이트(152)는 절연 층들이 그 상부 또는 하부 표면들 상에 형성된 도체, 또는 도체들을 포함할 수 있다.
다양한 실시예들에 따르면, 접속(158)은 제1 전극들(154)을 제1 전하 소스에 결합시키고 접속(160)은 제2 전극들(156)을 제2 전하 소스에 결합시킨다. 이러한 실시예들에서, 제1 전극들(154) 및 제2 전극들(156)의 인접한 전극들은 쌍극자 전극들의 양극 및 음극들을 형성한다. 한 실시예에서, 도 3c에 유사하게 도시된 바와 같이, 접속(158)은 각각의 쌍극자 전극의 양극들에 전하를 제공하고 접속(160)은 각각의 쌍극자 전극의 음극들에 전하를 제공한다. 다양한 실시예들에서, 접속(160) 및 접속(158)은 도시한 바와 같이 서로 반대로 형성된다. 다른 실시예들에서, 접속(160) 및 접속(158)은 임의의 배향으로 형성될 수 있고 서로 위에 가로놓여 형성될 수 있다.
도 4b는 도 3a, 3b, 3e, 및 3f를 참조하여 위에 설명된 다중-전극 트랜스듀서들(120a, 120b, 120e, 또는 120f)의 한 구현의 일부일 수 있는 다중-전극 트랜스듀서 플레이트(150b)의 상면도를 도시한다. 다양한 실시예들에 따르면, 다중-전극 트랜스듀서 플레이트(150b)는 전극들(162), 분리 플레이트(152), 접속(166), 및 접속(166)을 포함한다. 전극들(162)은 원형 패턴으로 분리 플레이트(152)의 상부 표면 상에 형성된다. 접속(164)은 전극들(162) 각각을 공통 전하 소스에 결합시킨다.
다양한 실시예들에서, 추가의 전극들이 전극들(162) 아래 또는 분리 플레이트(152) 아래에 포함될 수 있다. 이러한 실시예들에서, 접속(166)은 추가의 전극들에 결합된다. 한 실시예에서, 도 3a를 참조하여 위에 설명된 바와 같이, 접속(164)에 결합된 전극들(162)은 분리 플레이트(152)의 상부 표면 상에 양극들을 형성할 수 있고 접속(166)에 결합된 추가의 전극들은 쌍극자 전극들을 위한 분리 플레이트(152)의 하부 표면 상에 음극들을 형성할 수 있다. 또 하나의 실시예에서, 도 3b를 참조하여 위에 설명된 바와 같이, 접속(164)에 결합된 전극들(162)은 분리 플레이트(152)의 상부 표면 상에 음극들을 형성할 수 있고 접속(166)에 결합된 추가의 전극들은 쌍극자 전극들을 위한 분리 플레이트(152)의 상부 표면 상의 음극들 아래에 양극들을 형성할 수 있다.
다양한 실시예들에 따르면, 도 3a, 3b, 3e, 및 3f를 참조하여 설명된 바와 같이, 추가의 플레이트는 다중-전극 트랜스듀서 플레이트(150b)에서 분리 플레이트(152) 아래에 형성될 수 있다. 추가의 플레이트는 도 3a 및 3b를 참조하여 설명된 바와 같이, 일부 실시예들에서 도전 플레이트를 포함할 수 있다. 추가의 플레이트는 도 3e 및 3f를 참조하여 설명된 바와 같이, 다른 실시예들에서 분리 플레이트를 포함할 수 있다. 다양한 실시예들에서, 추가의 플레이트는 다중-전극 트랜스듀서 플레이트(150b)와 유사하거나 동일한 구조체들을 포함할 수 있다. 다양한 실시예들에서, 접속(164) 및 접속(166)은 도시한 바와 같이 서로 반대로 형성된다. 다른 실시예들에서, 접속(164) 및 접속(166)은 임의의 배향으로 형성될 수 있고 서로 위에 가로놓여 형성될 수 있다.
도 4c는 도 3d를 참조하여 위에 설명된 다중-전극 트랜스듀서(120d)의 한 구현의 일부일 수 있는 다중-전극 트랜스듀서 플레이트(150c)의 상면도를 도시한다. 다양한 실시예들에 따르면, 다중-전극 트랜스듀서 플레이트(150c)는 분리 플레이트(152), 전극(168), 및 접속(158)을 포함한다. 전극(168)은 접속(158)으로서 방사상 연장하는 직선 부분 가까이에 브레이크들 또는 불연속들이 있는 분리 플레이트(152) 상에 형성된 원형 전극 링들을 포함한다. 이러한 실시예들에서, 전극(168)의 구조는 도 3d 내의 전극(136)을 참조하여 설명된 바와 같이 전하들을 전극(168) 주위에 분포하게 할 수 있다. 추가의 플레이트는 다중-전극 트랜스듀서 플레이트(150c)에서 분리 플레이트(152) 아래에 형성될 수 있다. 추가의 플레이트는 도 3d를 참조하여 설명된 바와 같이, 일부 실시예들에서 도전 플레이트를 포함할 수 있다. 대안적 실시예에서, 추가의 플레이트는 패터닝된 전극들을 가질 수 있는 분리 플레이트를 포함할 수 있다.
도 4d는 도 3c를 참조하여 위에 설명된 다중-전극 트랜스듀서(120c)의 한 구현의 일부일 수 있는 다중-전극 트랜스듀서 플레이트(150d)의 상면도를 도시한다. 다양한 실시예들에 따르면, 다중-전극 트랜스듀서 플레이트(150d)는 도 4a를 참조하여 위에 설명된 바와 같이, 제1 전극들(154), 제2 전극들(156), 분리 플레이트(152), 접속(158), 및 접속(160)을 포함한다. 다중-전극 트랜스듀서 플레이트(150d)는 제1 전극들(154) 및 제2 전극들(156)이 각각 접속(160) 및 접속(158)에서 갭, 예를 들어, 브레이크 또는 불연속을 포함할 수 있는 것을 제외하고, 다중-전극 트랜스듀서 플레이트(150a)와 유사하다. 이러한 실시예들에서, 제1 전극들(154), 제2 전극들(156), 접속(158), 및 접속(160)은 단일 마스크를 사용하여 패터닝될 수 있다. 다른 실시예들에서, 하나 이상의 추가의 층이 제1 전극들(154) 또는 제2 전극들(156) 내의 갭 또는 갭들에 형성될 수 있다.
도 5는 도 3c를 참조하여 위에 설명된 다중-전극 트랜스듀서(120c)의 한 구현일 수 있는 실시예 다중-전극 트랜스듀서(170)의 사시 단면도를 도시한다. 다양한 실시예들에 따르면, 다중-전극 트랜스듀서(170)는 상부 플레이트(171), 하부 플레이트(172), 전극들(174), 및 전극들(176)을 포함한다. 상부 플레이트(171)는 음향 MEMS 트랜스듀서를 위한 백플레이트일 수 있고 하부 플레이트(172)는 음향 MEMS 트랜스듀서의 멤브레인일 수 있다. 상부 플레이트(171)는 일부 실시예들에서 천공들(178)로 천공된다. 도 3c 내의 다중-전극 트랜스듀서(120c)를 참조하여 위에 도시하고 유사하게 설명된 바와 같이, 전극들(174)은 교대하는 전하 극성들을 포함하고 전극들(176)은 교대하는 전하 극성들을 또한 포함한다.
상부 플레이트(171) 및 하부 플레이트(172)는 각각 패터닝된 전극들(174 및 176)을 갖는 절연체들일 수 있다. 다른 실시예들에서, 상부 플레이트(171) 및 하부 플레이트(172)는 절연 층들이 상부 플레이트(171) 또는 하부 플레이트(172)의 상부 또는 하부 표면들 상에 형성된 도체들일 수 있다. 또한, 전극들(174 및 176)은 상부 플레이트(171) 또는 하부 플레이트(172)의 상부 또는 하부 표면들 상에 형성될 수 있다. 다른 실시예들에서, 상부 플레이트(171) 또는 하부 플레이트(172)는 도 3a-3f 및 도 4a-4d를 참조하여 위에 설명된 임의 유형의 전극 구성을 포함할 수 있다.
도 3a-3f, 도 4a-4d, 및 도 5를 참조하여, 아래 또는 위, 상부 또는 하부와 같은 방향들을 참조하여 설명이 이루어진다. 본 기술 분야의 통상의 기술자는 이들 구성이 일부 실시예들에서 교체될 수 있다는 것을 인식할 것이다. 또한, 다양한 전극 및 플레이트 구성들은 MEMS 음향 트랜스듀서를 위해 일부 실시예들에서 멤브레인, 백플레이트, 또는 이 둘 다로서 배열될 수 있다. 설명 및 도면들은 도시된 전극 구성들을 구현하는 반도체 구조체들에 대한 특정한 상세를 도시하지 않고서 일반적인 전극 구성들을 도해적으로 도시한다. 다양한 실시예 전극 구성들을 구현하는 다양한 실시예 반도체 구조체들이 다른 도면들을 참조하여 아래에 더 설명된다.
도 6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h, 6i, 6j, 6k, 및 6l은 실시예 다중-전극 엘리먼트들(200a, 200b, 200c, 200d, 200e, 200f, 200g, 및 200h)의 단면들을 도시한다. 다양한 실시예들에 따르면, 다중-전극 엘리먼트들(200a-200h)은 다른 도면들을 참조하여 위에 설명된 것과 같은 실시예 다중-전극 트랜스듀서들을 위한 다양한 전극들 및 쌍극자 전극들을 형성하는 디바이스 층들 및 구조체들을 포함한다. 도 6a-6l은 다양한 실시예 전극들 및 쌍극자 전극들의 부분들을 도시한다. 동일한 디바이스 층들 및 패터닝이 실시예 다중-전극 트랜스듀서들을 위한 임의 수의 전극들을 형성하기 위해 적용될 수 있다.
도 6a는 절연 층들(202), 제1 전극들(204), 및 제2 전극들(206)을 포함하는 다중-전극 엘리먼트(200a)를 도시한다. 다양한 실시예들에서, 절연 층(202)은 실리콘 질화물 또는 실리콘 이산화물로 형성된다. 추가 실시예들에서, 절연 층(202)은 임의 유형의 산화물 또는 질화물로 형성될 수 있다. 절연 층(202)은 대안적 실시예들에서 폴리머와 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의 유형의 절연체일 수 있다.
제1 전극들(204)은 공통 도전 층으로서 형성될 수 있고 패터닝될 수 있다. 제1 전극들(204)은 한 실시예에서 폴리실리콘으로 형성된다. 제1 전극들(204)은 다른 실시예들에서 금속으로 형성된다. 이러한 실시예들에서, 제1 전극들(204)은 알루미늄, 은, 또는 금으로 형성된다. 다른 실시예들에서, 제1 전극들(204)은 다른 금속들 또는 도핑된 반도체들과 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의의 도체로 형성된다.
제1 전극들(204)과 유사하게, 제2 전극들(206)은 공통 도전 층으로서 형성될 수 있고 패터닝될 수 있다. 제2 전극들(206)은 한 실시예에서 폴리실리콘으로 형성된다. 제2 전극들(206)은 다른 실시예들에서 금속으로 형성된다. 이러한 실시예들에서, 제2 전극들(206)은 알루미늄, 은, 또는 금으로 형성된다. 다른 실시예들에서, 제2 전극들(206)은 다른 금속들 또는 도핑된 반도체들과 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의의 도체로 형성된다. 일부 다른 실시예들에서, 제1 전극(204) 또는 제2 전극(206)과 같은 전극들은 도시한 것과 같은 상부 및 하부 표면들 둘 다 상에 대신에, 절연 층(202)과 같은, 지지 층의 상부 표면 상에만 또는 하부 표면 상에만 포함될 수 있다.
도 6b는 절연 층(202), 제1 전극들(204), 제2 전극(206), 제1 전기 접속들(208), 및 제2 전기 접속들(210)을 포함하는 또 하나의 단면에서의 다중-전극 엘리먼트(200a)를 도시한다. 다양한 실시예들에 따르면, 제1 전기 접속들(208) 및 제1 전극들(204)은 공통 도전 층으로서 형성될 수 있고 패터닝될 수 있다. 그러므로, 제1 전기 접속들(208)은 제1 전극들(204)을 참조하여 설명된 재료들 중 어느 것일 수 있다. 유사하게, 제2 전기 접속들(210) 및 제2 전극들(206)은 공통 도전 층으로서 형성될 수 있고 패터닝될 수 있다. 그러므로, 제2 전기 접속들(210)은 제2 전극(206)을 참조하여 설명된 재료들 중 어느 것일 수 있다. 제1 전기 접속들(208) 및 제2 전기 접속들(210)은 제1 전극들(204) 또는 제2 전극들(206)과 같은 다양한 전극들 사이의 접속들을 형성하고, 예를 들어, 도 4b를 참조하여 위에 설명된 것과 같은 접속들(164 또는 166)을 형성할 수 있다.
도 6c는 도전 층(212), 하부 절연 층(214), 상부 절연 층(216), 제1 전극들(204), 및 제2 전극들(206)을 포함하는 다중-전극 엘리먼트(200b)를 도시한다. 다양한 실시예들에서, 하부 절연 층(214) 및 상부 절연 층(216)은 실리콘 질화물 또는 실리콘 이산화물로 형성된다. 추가 실시예들에서, 하부 절연 층(214) 및 상부 절연 층(216)은 임의 유형의 산화물 또는 질화물로 형성될 수 있다. 하부 절연 층(214) 및 상부 절연 층(216)은 대안적 실시예들에서 폴리머와 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의 유형의 절연체로 형성될 수 있다. 제1 전극들(204) 및 제2 전극들(206)은 도 6a 및 6b를 참조하여 위에 설명된 것과 같이 형성된다. 다양한 실시예들에서, 도전 층(212)은 다중-전극 엘리먼트들 주위에 형성된 전계를 형상화하기 위해 다양한 패턴들 및 구조체들로 패터닝될 수 있다. 일부 특정한 실시예들에서, 도전 층(212)은 도전 층(212)에서 전계를 종단시킴으로써 교차 도전 층(212)으로부터 전계를 차폐할 수 있다.
도 6d는 도전 층(212), 하부 절연 층(214), 상부 절연 층(216), 제1 전극들(204), 제2 전극들(206), 제1 전기 접속들(208), 및 제2 전기 접속들(210)을 포함하는 또 하나의 단면에서의 다중-전극 엘리먼트(200b)를 도시한다. 다양한 실시예들에 따르면, 제1 전기 접속들(208) 및 제2 전기 접속들(210)은 도 6a 및 6b를 참조하여 위에 설명된 바와 같이 형성된다. 제1 전기 접속들(208) 및 제2 전기 접속들(210)은 제1 전극들(204) 또는 제2 전극들(206)과 같은 다양한 전극들 사이의 접속들을 형성하고, 예를 들어, 도 4b를 참조하여 위에 설명된 것과 같은 접속들(164 또는 166)을 형성할 수 있다.
도 6e는 도전 층(212), 하부 절연 층(214), 상부 절연 층(216), 제2 전극들(206), 전극 절연 층(218), 및 제3 전극들(220)을 포함하는 다중-전극 엘리먼트(200c)를 도시한다. 다양한 실시예들에서, 도전 층(212), 하부 절연 층(214), 상부 절연 층(216), 및 제2 전극들(206)은 도 6a, 6b, 6c, 및 6d를 참조하여 위에 설명된 바와 같이 형성된다. 전극 절연 층(218)은 층으로서 형성되고 제2 전극들(206)의 상부 상에 패터닝된다. 전극 절연 층(218)은 실리콘 질화물 또는 실리콘 이산화물로 형성된다. 추가 실시예들에서, 전극 절연 층(218)은 임의 유형의 산화물 또는 질화물로 형성될 수 있다. 전극 절연 층(218)은 대안적 실시예들에서 폴리머와 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의 유형의 절연체로 형성될 수 있다.
제3 전극들(220)은 공통 도전 층 상에 형성될 수 있고 전극 절연 층(218)의 상부 위에 패터닝될 수 있다. 제3 전극들(220)은 한 실시예에서 폴리실리콘으로 형성된다. 제3 전극들(220)은 다른 실시예들에서 금속으로 형성된다. 이러한 실시예들에서, 제3 전극들(220)은 알루미늄, 은, 또는 금으로 형성된다. 다른 실시예들에서, 제3 전극들(220)은 다른 금속들 또는 도핑된 반도체들과 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의의 도체로 형성된다. 일부 실시예들에서, 하부 절연 층(214)은 생략될 수 있다.
도 6f는 도전 층(212), 하부 절연 층(214), 상부 절연 층(216), 제2 전극들(206), 제2 전기 접속들(210), 전극 절연 층(218), 접속 절연 층(222), 제3 전극들(220), 및 제3 전기 접속들(224)을 포함하는 또 하나의 단면에서의 다중-전극 엘리먼트(200c)를 도시한다. 다양한 실시예들에 따르면, 제2 전기 접속들(210)은 도 6a 및 6b를 참조하여 위에 설명된 바와 같이 형성된다. 제3 전기 접속들(224)은 제3 전극들(220)과 공통 도전 층으로서 형성될 수 있고 패터닝될 수 있다. 그러므로, 제3 전기 접속들(224)은 제3 전극(220)을 참조하여 설명된 재료들 중 어느 것일 수 있다. 접속 절연 층(222)은 전극 절연 층(218)과 공통 도전 층으로서 형성될 수 있고 패터닝될 수 있다. 그러므로, 접속 절연 층(222)은 전극 절연 층(218)을 참조하여 설명된 재료들 중 어느 것일 수 있다.
다양한 실시예들에 따르면, 제2 전기 접속들(210) 및 제3 전기 접속들(224)은 제2 전극들(206) 또는 제3 전극들(220)과 같은 다양한 전극들 사이의 접속들을 형성하고, 예를 들어, 도 4b를 참조하여 위에 설명된 바와 같은 접속들(164 또는 166)을 형성할 수 있다. 접속 절연 층(222)은 제2 전기 접속들(210)과 제3 전기 접속들(224) 사이에 절연을 제공한다. 일부 실시예들에서, 하부 절연 층(214)은 생략될 수 있다.
도 6g는 도전 층(212), 하부 절연 층(214), 상부 절연 층(216), 제2 전극들(206), 제2 전기 접속들(210), 전극 절연 층(218), 접속 절연 층(222), 제3 전극들(220), 및 제3 전기 접속들(224)을 포함하는 단면에서의 다중-전극 엘리먼트(200d)를 도시한다. 다중-전극 엘리먼트(200d)는 제2 전기 접속들(210) 및 제3 전기 접속들(224)이 제2 전극들(206) 및 제3 전극들(220)에 비해 얇아졌다는 것을 제외하고 도 6f를 참조하여 위에 설명된 것과 같은 다중-전극 엘리먼트(200c)와 유사하다. 일부 실시예들에서, 접속 층들을 얇게 하는 것은 추가의 포토리소그래피 및 마스크 시퀀스를 필요로 할 수 있다. 얇게 하는 단계 이외에, 도전 층(212), 하부 절연 층(214), 상부 절연 층(216), 제2 전극들(206), 제2 전기 접속들(210), 전극 절연 층(218), 접속 절연 층(222), 제3 전극들(220), 및 제3 전기 접속들(224)이 도 6a-6f를 참조하여 위에 설명된 것과 같이 형성된다. 일부 실시예들에서, 하부 절연 층(214)은 생략될 수 있다.
도 6h는 도전 층(226), 절연 층(228), 및 도전 층(230)을 포함하는 다중-전극 엘리먼트(200e)를 도시한다. 다양한 실시예들에 따르면, 다중-전극 엘리먼트(200e)는 도전 층(226)과 도전 층(230) 사이에 형성된 더 얇은 절연 층(228)으로 도전 층(226) 및 도전 층(230)에 의해 형성된 두꺼운 상부 및 하부 전극들을 포함하는 대안적 실시예이다. 이러한 실시예들에서, 도전 층(226), 절연 층(228), 및 도전 층(230)은 백플레이트 또는 멤브레인을 형성할 수 있다. 또한, 도전 층(226) 및 도전 층(230)은 멤브레인 또는 백플레이트의 다양한 부분들 상에 전기 접속들 또는 전극들을 형성하도록 패터닝될 수 있다.
도전 층(226)은 공통 도전 층으로서 형성될 수 있고 패터닝될 수 있다. 도전 층(226)은 한 실시예에서 폴리실리콘으로 형성된다. 도전 층(226)은 다른 실시예들에서 금속으로 형성된다. 이러한 실시예들에서, 도전 층(226)은 알루미늄, 은, 또는 금으로 형성된다. 다른 실시예들에서, 도전 층(226)은 다른 금속들 또는 도핑된 반도체들과 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의의 도체로 형성된다.
도전 층(226)과 유사하게, 도전 층(230)은 공통 도전 층으로서 형성될 수 있고 패터닝될 수 있다. 도전 층(230)은 한 실시예에서 폴리실리콘으로 형성된다. 도전 층(230)은 다른 실시예들에서 금속으로 형성된다. 이러한 실시예들에서, 도전 층(230)은 알루미늄, 은, 또는 금으로 형성된다. 다른 실시예들에서, 도전 층(230)은 다른 금속들 또는 도핑된 반도체들과 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의의 도체로 형성된다.
절연 층(228)은 층으로서 형성되고 도전 층(226)과 도전 층(230) 사이에 패터닝된다. 절연 층(228)은 실리콘 질화물 또는 실리콘 이산화물로 형성된다. 추가 실시예들에서, 절연 층(228)은 임의 유형의 산화물 또는 질화물로 형성될 수 있다. 절연 층(228)은 대안적 실시예들에서 폴리머와 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의 유형의 절연체로 형성될 수 있다.
도 6i는 절연 층(202), 제2 전극들(206), 전극 절연 층(218), 및 제3 전극들(220)을 포함하는 다중-전극 엘리먼트(200f)를 도시한다. 다양한 실시예들에서, 절연 층(202), 제2 전극들(206), 전극 절연 층(218), 및 제3 전극들(220)이 도 6a-6h를 참조하여 위에 설명된 바와 같이 형성된다. 제2 전극들(206), 전극 절연 층(218), 및 제3 전극들(220)은 도 6e를 참조하여 설명된 바와 같이 패터닝된다.
도 6j는 절연 층(202), 제2 전극들(206), 제2 전기 접속들(210), 전극 절연 층(218), 접속 절연 층(222), 제3 전극들(220), 및 제3 전기 접속들(224)을 포함하는 또 하나의 단면에서의 다중-전극 엘리먼트(200f)를 도시한다. 다양한 실시예들에 따르면, 제2 전기 접속들(210), 제3 전기 접속들(224), 및 접속 절연 층(222)은 도 6a-6h를 참조하여 위에 설명된 바와 같이 형성된다.
도 6k 및 도 6l은 도 4a를 참조하여 위에 설명된 것과 같은 다중-전극 트랜스듀서 플레이트(150a)의 2개의 구현들에 따라 전극들 사이에 전기 접속들을 나타내는 단면들에서의 다중-전극 엘리먼트들(200g 및 200h)을 도시한다. 다양한 실시예들에 따르면, 제2 전극들(206) 및 제3 전극들(220)은 도 3c 및 4a를 참조하여 위에 설명된 것과 같이, 극성을 교대하도록 배열될 수 있다. 그러므로, 도 6k 및 6l은 교대하는 극성으로 제2 전극들(206)과 제3 전극들(220)에 제공된 전기 접속들을 도시한다. 이러한 실시예들에서, 절연 층(202), 제2 전극들(206), 제3 전극들(220), 도전 층(212), 하부 절연 층(214), 상부 절연 층(216), 제2 전기 접속들(210), 접속 절연 층(222), 및 제3 전기 접속들(224)이 도 6a-6j를 참조하여 위에 설명된 바와 같이 형성된다. 이러한 실시예들에서, 제2 전기 접속들(210) 및 제3 전기 접속들(224)은 예를 들어, 도 6f 및 6g를 참조하여 위에 설명된 바와 같이, 얇아질 수 있거나 제2 전극들(206) 또는 제3 전극들(220)과 동일한 두께를 가질 수 있다. 일부 실시예들에서, 하부 절연 층(214)은 생략될 수 있다.
도 6a-6l을 참조하여 위에 설명된 것과 같은 다양한 실시예들에서, 다양한 전극들이 각각의 지지 표면의 상부 또는 하부 표면들 상에 형성될 수 있다.
도 7a, 7b, 7c, 7d, 및 7e는 실시예 MEMS 음향 트랜스듀서들(231a, 231b, 231c, 231d, 및 231e)의 단면들을 도시한다. 도 7a, 7b, 7c, 7d, 및 7e는 백플레이트들 및 멤브레인들을 위한 특정한 실시예들에 따른 MEMS 음향 트랜스듀서들을 설명한다. 추가 실시예들에서, 도 3a-3f, 도 4a-4d, 도 5, 및 도 6a-6l을 참조하여 위에 설명된 트랜스듀서 플레이트 및 전극 실시예들 중 어느 것이 도 7a, 7b, 7c, 7d, 및 7e를 참조하여 설명된 실시예들에서 백플레이트, 멤브레인, 또는 둘 다로서 포함될 수 있다. 본 기술 분야의 통상의 기술자는 다양한 실시예들을 참조하여 여기에 설명된 구조체들 및 방법들이 다른 유형들의 트랜스듀서들뿐만 아니라, 많은 유형의 MEMS 음향 트랜스듀서들 내에 조합되거나 포함될 수 있다는 것을 쉽게 알 것이다.
도 7a는 단일 백플레이트(238) 및 멤브레인(240)을 포함하는 MEMS 음향 트랜스듀서(231a)를 도시한다. 다양한 실시예들에 따르면, MEMS 음향 트랜스듀서(231a)는 기판(232), 분리부(234), 구조 층(236), 백플레이트(238), 멤브레인(240), 금속화(254), 금속화(256), 금속화(258), 및 금속화(260)를 포함한다. 기판(232)은 멤브레인(240) 및 백플레이트(238)의 해제된 부분들 아래에 형성된 캐비티(233)를 포함한다.
다양한 실시예들에서, 멤브레인(240)은 도전 층(244), 절연 층(246), 및 도전 층(248)으로 형성된다. 다양한 실시예들에서, 절연 층(246)은 실리콘 질화물 또는 실리콘 이산화물로 형성된다. 추가 실시예들에서, 절연 층(246)은 임의 유형의 산화물 또는 질화물로 형성될 수 있다. 절연 층(246)은 대안적 실시예들에서 폴리머와 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의 유형의 절연체로 형성될 수 있다.
도전 층(244) 및 도전 층(248)은 각각 절연 층(246)의 상부 및 하부 표면들 상에 도전 층들로서 형성될 수 있다. 또한, 도전 층(244) 및 도전 층(248)은 쌍극자 전극들(250) 및 전기 접속들(252)을 형성하도록 패터닝된다. 도전 층(244) 및 도전 층(248)은 한 실시예에서 폴리실리콘으로 형성된다. 도전 층(244) 및 도전 층(248)은 다른 실시예들에서 금속으로 형성된다. 이러한 실시예들에서, 도전 층(244) 및 도전 층(248)은 알루미늄, 은, 또는 금으로 형성된다. 다른 실시예들에서, 도전 층(244) 및 도전 층(248)은 다른 금속들 또는 도핑된 반도체들과 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의의 도체로 형성된다.
다양한 실시예들에서, 백플레이트(238) 및 멤브레인(240)은 절연 재료로 형성된 구조 층(236)에 의해 지지된다. 구조 층(236)은 한 실시예에서 테트라에틸 오르토실리케이트(TEOS) 산화물로 형성된다. 다른 실시예들에서, 구조 층(236)은 산화물들 또는 질화물들로 형성될 수 있다. 대안적 실시예들에서, 구조 층(236)은 폴리머로 형성된다. 분리부(234)는 기판(232)과 구조 층(236) 사이에 형성된다. 분리부(234)는 일부 실시예들에서, 실리콘 질화물과 같은 질화물이다. 다른 실시예들에서, 분리부(234)는 임의 유형의 절연 에칭 레지스턴트 재료이다. 예를 들어, 기판(232)은 분리부(234)가 에칭 스톱으로서 사용되는 전체 기판을 통해 배면 에칭을 겪을 수 있다. 이러한 실시예들에서, 분리부(234)는 기판(232)의 재료보다 훨씬 느리게 선택적으로 에칭되는 재료이다.
다양한 실시예들에 따르면, 기판(232)은 실리콘이다. 기판(232)은 또한 임의 유형의 반도체일 수 있다. 추가 실시예들에서, 기판(232)은 폴리머 기판 또는 라미네이트 기판일 수 있다.
다양한 실시예들에서, 백플레이트(238)는 도전 층(242)으로 형성되고 천공들(241)을 포함한다. 백플레이트(238)는 실질적으로 편향되지 않은 채로 유지되는 강성 백플레이트 구조체일 수 있는 반면 멤브레인(240)은 음향 신호들과 관련하여 편향된다. 다양한 실시예들에서, 백플레이트(238)는 멤브레인(240)보다 큰 두께를 갖는다. 도전 층(242)은 일부 실시예들에서 폴리실리콘이다. 다른 실시예들에서, 도전 층(242)은 도핑된 반도체 층과 같은 임의 유형의 반도체이다. 또 다른 실시예들에서, 도전 층(242)은 예를 들어, 알루미늄, 은, 금, 또는 백금과 같은 금속으로 형성된다.
다양한 실시예들에 따르면, 금속화(254)는 구조 층(236)에서 비아 내에 형성되고 도전 층(248)과의 전기적 접촉을 형성한다. 유사하게, 금속화(256)는 구조 층(236)에서 비아 내에 형성되고 도전 층(244)과의 전기적 접촉을 형성하고, 금속화(258)는 구조 층(236)에서 비아 내에 형성되고 도전 층(242)과의 전기적 접촉을 형성하고, 금속화(260)는 구조 층(236)에서 비아 내에 형성되고 기판(232)과의 전기적 접촉을 형성한다. 금속화(254), 금속화(256), 금속화(258), 및 금속화(260)는 일부 실시예들에서 알루미늄으로 형성된다. 다른 실시예들에서, 금속화(254), 금속화(256), 금속화(258), 및 금속화(260)는 제조 공정에 적합한 임의 유형의 금속 및 MEMS 음향 트랜스듀서(231a)에서 사용된 다른 재료들로 형성된다.
다양한 실시예들에서, 쌍극자 전극들(250)은 예를 들어 도 2a, 3a, 3b, 및 4b를 참조하여 위에 설명된 것과 같이 백플레이트(238)로 동작한다. 추가의 실시예들에서, 백플레이트(238)와 멤브레인(240)은 백플레이트(238)가 위에 있고 멤브레인(240)이 아래에 있고 캐비티(233)에 더 가깝도록 뒤집혀질 수 있다. 다양한 실시예들에서, 사운드 포트는 캐비티(233) 아래에 포함될 수 있다. 다른 실시예들에서, 사운트 포트는 MEMS 음향 트랜스듀서(231a) 위에 포함될 수 있다.
멤브레인(240)은 도 6b를 참조하여 위에 유사하게 설명된 바와 같이, 전기 접속들(252)을 도시한 단면으로서 도시되지만, 멤브레인(240)의 단면들은 또한 예를 들어, 도 4b 및 6a를 참조하여 위에 설명된 것과 같이 패터닝된 전극들을 포함한다.
다양한 실시예들에서, MEMS 음향 트랜스듀서(231a)는 MEMS 마이크로폰이다. 다른 실시예들에서, MEMS 음향 트랜스듀서(231a)는 MEMS 마이크로스피커이다. 이러한 실시예들에서, 멤브레인의 크기 및 백플레이트(238)와 멤브레인(240) 사이의 분리 거리는 MEMS 마이크로폰에서 보다는 MEMS 마이크로스피커에서 더 클 수 있다.
도 7b는 단일 백플레이트(238) 및 멤브레인(240)을 포함하는 MEMS 음향 트랜스듀서(231b)를 도시한다. 다양한 실시예들에 따르면, MEMS 음향 트랜스듀서(231b)는 기판(232), 분리부(234), 구조 층(236), 백플레이트(238), 멤브레인(240), 금속화(253), 금속화(255), 금속화(257), 금속화(259), 및 금속화(260)를 포함한다. MEMS 음향 트랜스듀서(231b)는 백플레이트(238)가 쌍극자 전극들(250)을 포함하는 다층 반도체 구조이고 멤브레인(240)이 쌍극자 전극들을 포함하지 않는 것을 제외하고, MEMS 음향 트랜스듀서(231a)와 유사하다.
다양한 실시예들에서, 멤브레인(240)은 도전 층(262)으로 형성된다. 도전 층(262)은 일부 실시예들에서 폴리실리콘이다. 다른 실시예들에서, 도전 층(262)은 도핑된 반도체 층과 같은 임의 유형의 반도체이다. 또 다른 실시예들에서, 도전 층(262)은 예를 들어, 알루미늄, 은, 금, 또는 백금과 같은 금속으로 형성된다.
다양한 실시예들에 따르면, 백플레이트(238)는 도전 층(264), 절연 층(266), 도전 층(268), 절연 층(270), 및 도전 층(272)을 포함하는 5층 반도체 스택을 포함한다. 백플레이트(238)는 천공들(241)을 포함한다. 다양한 실시예들에서, 쌍극자 전극들(250)은 도전 층(264)로부터 형성되고 도전 층(264)으로부터 또한 형성된, 전기 접속들(252)과 상호 접속된다.
다양한 실시예들에서, 도전 층(268)은 일부 실시예들에서 폴리실리콘이다. 다른 실시예들에서, 도전 층(268)은 도핑된 반도체 층과 같은 임의 유형의 반도체이다. 또 다른 실시예들에서, 도전 층(268)은 예를 들어, 알루미늄, 은, 금, 또는 백금과 같은 금속으로 형성된다. 다양한 실시예들에서, 도전 층(268), 절연 층(266), 및 절연 층(270)은 예를 들어, 멤브레인(240)으로서 층들의 유사한 조합과 단일 절연 층 내로 조합된다.
다양한 실시예들에서, 절연 층(266) 및 절연 층(270)은 각각 도전 층(268)의 상부 표면 및 하부 표면 상에 형성된다. 절연 층(266) 및 절연 층(270)은 실리콘 질화물 또는 실리콘 이산화물로 형성된다. 추가 실시예들에서, 절연 층(266) 및 절연 층(270)은 임의 유형의 산화물 또는 질화물로 형성될 수 있다. 절연 층(266) 및 절연 층(270)은 대안적 실시예들에서 폴리머와 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의 유형의 절연체일 수 있다.
도전 층(264) 및 도전 층(272)은 각각 절연 층(266) 및 절연 층(270)의 상부 표면 및 하부 표면 상에 형성될 수 있다. 또한, 도전 층(264) 및 도전 층(272)은 쌍극자 전극들(250) 및 전기 접속들(252)을 형성하도록 패터닝된다. 도전 층(264) 및 도전 층(272)은 한 실시예에서 폴리실리콘으로 형성된다. 도전 층(264) 및 도전 층(272)은 다른 실시예들에서 금속으로 형성된다. 이러한 실시예들에서, 도전 층(264) 및 도전 층(272)은 알루미늄, 은, 또는 금으로 형성된다. 다른 실시예들에서, 도전 층(264) 및 도전 층(272)은 다른 금속들 또는 도핑된 반도체들과 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의의 도체로 형성된다.
백플레이트(238)는 도 6d를 참조하여 위에 유사하게 설명된 바와 같이, 전기 접속들(252)을 도시한 단면으로서 도시되지만, 백플레이트(238)의 단면들은 또한 예를 들어, 도 4b 및 6c를 참조하여 위에 설명된 것과 같이 패터닝된 전극들을 포함한다.
금속화(253), 금속화(255), 금속화(257), 및 금속화(259)는 도 6a 내의 금속화(254), 금속화(256), 금속화(258), 및 금속화(260)를 참조하여 위에 설명된 바와 같이 형성될 수 있다. 금속화(253)는 구조 층(236)에서 비아 내에 형성되고 도전 층(262)과의 전기적 접촉을 형성하고, 금속화(255)는 구조 층(236)에서 비아 내에 형성되고 도전 층(264)과의 전기적 접촉을 형성하고, 금속화(257)는 구조 층(236)에서 비아 내에 형성되고 도전 층(268)과의 전기적 접촉을 형성하고, 금속화(259)는 구조 층(236)에서 비아 내에 형성되고 도전 층(272)과의 전기적 접촉을 형성한다.
도 7c는 단일 백플레이트(238) 및 멤브레인(240)을 포함하는 MEMS 음향 트랜스듀서(231c)를 도시한다. 다양한 실시예들에 따르면, MEMS 음향 트랜스듀서(231c)는 기판(232), 분리부(234), 구조 층(236), 백플레이트(238), 멤브레인(240), 금속화(254), 금속화(258), 금속화(260), 및 금속화(278)를 포함한다. MEMS 음향 트랜스듀서(231c)는 멤브레인(240)이 동일한 표면 상에 형성된 쌍극자 전극들(250)의 양쪽의 극들을 포함하는 것을 제외하고, MEMS 음향 트랜스듀서(231a)와 유사하다. 이러한 실시예들에서, 쌍극자 전극들(250)은 절연 층(246)의 상부 표면 상에 완전히 또는 하부 표면 상에 완전히 형성될 수 있다.
다양한 실시예들에서, 멤브레인(240)은 절연 층(246), 도전 층(248), 절연 층(274), 및 도전 층(276)을 포함한다. 절연 층(246) 및 도전 층(248)은 도 7c를 참조하여 위에 설명된 바와 같이 형성된다. 절연 층(274)은 도전 층(248)의 상부 표면 상에 형성된다. 또한, 도전 층(276)은 절연 층(274)의 상부 표면 상에 형성된다. 절연 층(274)은 실리콘 질화물 또는 실리콘 이산화물로 형성된다. 추가 실시예들에서, 절연 층(274)은 임의 유형의 산화물 또는 질화물로 형성될 수 있다. 절연 층(274)은 대안적 실시예들에서 폴리머와 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의 유형의 절연체일 수 있다.
도전 층(248) 및 도전 층(276)은 쌍극자 전극들(250) 및 전기 접속들(252)을 형성하도록 패터닝된다. 도전 층(276)은 한 실시예에서 폴리실리콘으로 형성된다. 도전 층(276)은 다른 실시예들에서 금속으로 형성된다. 이러한 실시예들에서, 도전 층(276)은 알루미늄, 은, 또는 금으로 형성된다. 다른 실시예들에서, 도전 층(276)은 다른 금속들 또는 도핑된 반도체들과 같은, 실시예 다중-전극 트랜스듀서들로 제조 및 동작하기에 적합한 임의의 도체로 형성된다.
금속화(278)는 도 6a 내의 금속화(254), 금속화(256), 금속화(258), 및 금속화(260)를 참조하여 위에 설명된 바와 같이 형성된다. 금속화(278)는 구조 층(236)에서 비아 내에 형성되고 도전 층(276)과의 전기적 접촉을 형성한다.
멤브레인(240)은 도 6j를 참조하여 위에 유사하게 설명된 바와 같이, 전기 접속들(252)을 도시한 단면으로서 도시되지만, 멤브레인(240)의 단면들은 또한 예를 들어, 도 4b 및 6i를 참조하여 위에 설명된 것과 같이 패터닝된 전극들을 포함한다.
도 7d는 2개의 백플레이트, 백플레이트(238)와 백플레이트(239), 및 멤브레인(240)을 포함하는 MEMS 음향 트랜스듀서(231d)를 도시한다. 다양한 실시예들에 따르면, MEMS 음향 트랜스듀서(231d)는 기판(232), 분리부(234), 구조 층(236), 백플레이트(238), 백플레이트(239), 및 멤브레인(240)을 포함한다. MEMS 음향 트랜스듀서(231d)는 제2 백플레이트(239)가 추가된 것으로, MEMS 음향 트랜스듀서(231b)와 유사하다.
명확성을 개선하기 위해서, 도 7d는 백플레이트(238)의 도전 층(248), 도전 층(268), 또는 도전 층(244); 멤브레인(240)의 도전 층(262); 또는 백플레이트(239)의 도전 층(248), 도전 층(268), 또는 도전 층(244)과의 전기적 접촉을 형성하기 위한 전기 접속들(252) 또는 금속화를 도시하지 않은 단면에서의 MEMS 음향 트랜스듀서(231d)를 도시한다. 그러나, 이러한 전기 접속들(252) 및 금속화는 다양한 실시예들에서 포함된다. 예를 들어, 도 7d는 도 6c를 참조하여 위에 유사하게 설명된 것과 같은 반도체 스택들을 갖는 백플레이트들(238 및 239)을 갖는 MEMS 음향 트랜스듀서(231d)를 도시하지만, 백플레이트들(238 및 239)의 단면들은 또한 도 4b 및 6d를 참조하여 위에 설명된 것과 같이 패터닝된 전극들을 포함한다.
백플레이트(238) 및 백플레이트(239)는 다양한 구조체들 및 층들의 식별을 위해 동일한 번호들로 도시된다. 그러므로, 백플레이트(238)를 참조하여 다양한 구조체들 및 층들의 위에 제공된 설명은 또한 백플레이트(239)의 공통으로 번호가 매겨진 층들 및 구조체들에 적용된다. 그러나, 본 기술 분야의 통상의 기술자는 예를 들어, 백플레이트(238) 및 백플레이트(239)의 다양한 층들은 동일한 층이 아니고 다양한 실시예들에서 별도로 형성되고 패터닝될 수 있다는 것을 인식할 것이다.
도 7e는 백플레이트(239) 및 멤브레인(240)을 포함하는 MEMS 음향 트랜스듀서(231e)를 도시한다. 다양한 실시예들에 따르면, MEMS 음향 트랜스듀서(231e)는 기판(232), 분리부(234), 구조 층(236), 백플레이트(238), 및 멤브레인(240)을 포함한다. MEMS 음향 트랜스듀서(231e)는 백플레이트(239)와 멤브레인(240) 둘 다 위에 패터닝된 전극들이 있는 것으로, MEMS 음향 트랜스듀서(231a)와 유사하다.
명확성을 개선하기 위해서, 도 7e는 도전 층(248), 도전 층(244), 도전 층(264); 또는 도전 층(272)과의 전기적 접촉을 형성하기 위한 전기 접속들(252) 또는 금속화를 도시하지 않은 단면에서의 MEMS 음향 트랜스듀서(231e)를 도시한다. 그러나, 이러한 전기 접속들(252) 및 금속화는 다양한 실시예들에서 포함된다. 예를 들어, 도 7e는 도 6a를 참조하여 위에 유사하게 설명된 것과 같은 반도체 스택들을 갖는 멤브레인(240) 및 백플레이트들(238)을 갖는 MEMS 음향 트랜스듀서(231e)를 도시하지만, 멤브레인(240) 및 백플레이트들(238)의 단면들은 또한 도 4b 및 6b를 참조하여 위에 설명된 것과 같이 패터닝된 전극들을 포함한다.
멤브레인(240)은 다양한 구조체들 및 층들의 식별을 위해 동일한 번호들로 도시된다. 그러므로, 멤브레인(240)을 참조하여 다양한 구조체들 및 층들의 위에 제공된 설명은 또한 공통으로 번호가 매겨진 층들 및 구조체들에 적용된다. 유사하게, 백플레이트(238)는 다양한 구조체들 및 층들의 식별을 위해 동일한 번호들로 도시되고, 여기서 절연 층(280)이 절연 층(266), 도전 층(268), 및 절연 층(270)을 대체한다. 다양한 실시예들에서, 절연 층(280)은 위에 설명된 바와 같이, 절연 층(246) 또는 절연 층(266) 및 절연 층(270)의 특징들 중 어느 것을 포함할 수 있다. 특정한 실시예들에서, 절연 층(280)은 절연 층(246)보다 두껍다. 백플레이트(238)의 다른 엘리먼트들에 대해, 백플레이트(238)를 참조하여 다양한 구조체들 및 층들의 위에 제공된 설명은 또한 공통으로 번호가 매겨진 층들 및 구조체들에 적용된다.
도 7a, 7b, 7c, 7d, 및 7e를 참조하여 설명된 실시예들은 도 3a-3f, 도 4a-4d, 도 5, 및 도 6a-6l을 참조하여 위에 설명된 실시예 전극 구조체들 중 어느 것을 포함하도록 수정될 수 있다. 다양한 이러한 실시예들에서, 멤브레인과 백플레이트 둘 다, 또는 이중 백플레이트 구조의 경우에 백플레이트들은 도 3a-3f, 도 4a-4d, 도 5, 및 도 6a-6l을 참조하여 위에 설명된 실시예 전극 구조체들 중 어느 것을 포함할 수 있다.
도 8은 단계들 302-322를 포함하는 제조 시퀀스(300)를 사용하여 MEMS 트랜스듀서를 형성하는 실시예 방법의 블록도를 도시한다. 다양한 실시예들에 따르면, 제조 시퀀스(300)는 단계 302에서 기판으로 시작된다. 기판은 실리콘과 같은 반도체로, 또는 예를 들어, 폴리머와 같은 또 하나의 재료로서 형성될 수 있다. 에칭 스톱 층이 단계 304에서 기판 상에 형성된다. 에칭 스톱 층은 예를 들어, 실리콘 질화물 또는 실리콘 산화물일 수 있다. 단계 306에서, 제1 백플레이트는 제1 백플레이트를 위한 층들을 형성하고 패터닝함으로써 형성된다. 다양한 실시예들에서, 제1 백플레이트는 예를 들어, 도 6a-6l을 참조하여 위에 설명된 실시예들 중 어느 것에 따라 형성되고 패터닝될 수 있다. 제1 백플레이트를 형성하는 실시예 처리 단계들의 추가 설명이 도 9a, 9b, 및 9c를 참조하여 아래에 설명된다.
다양한 실시예들에서, 단계 308은 TEOS 산화물과 같은 구조 재료를 형성하고 패터닝하는 것을 포함한다. 단계 308에서 형성하고 패터닝하는 것은 멤브레인을 위한 간격을 제공하기 위해 수행된다. 구조 층은 멤브레인을 위한 부착 방지 범프들을 형성하기 위해 패터닝될 수 있다. 또한, 단계 308에서 형성된 구조 층은 화학 기계적 연마(CMP)와 같은, 다중 퇴적들 및 평탄화 단계를 포함할 수 있다. 단계 310은 멤브레인 층을 형성하고 멤브레인을 패터닝하는 것을 포함한다. 멤브레인 층은 예를 들어, 폴리실리콘으로 형성될 수 있다. 다른 실시예들에서, 멤브레인 층은 예를 들어, 도핑된 반도체 또는 금속과 같은 다른 도전성 재료들로 형성될 수 있다. 다양한 실시예들에서, 멤브레인은 예를 들어, 도 6a-6l을 참조하여 위에 설명된 실시예들 중 어느 것에 따라 형성되고 패터닝될 수 있다. 멤브레인을 형성하는 실시예 처리 단계들의 추가 설명이 도 9a, 9b, 및 9c를 참조하여 아래에 설명된다. 단계 310에서 멤브레인 층을 패터닝하는 것은 예를 들어, 멤브레인 형상 또는 구조를 정하는 포토리소그래피 공정을 포함할 수 있다. 멤브레인은 단계 308에서 형성된 구조에 기초한 부착 방지 범프들을 포함할 수 있다.
다양한 실시예들에서, 단계 312는 TEOS 산화물과 같은 추가의 구조 재료를 형성하고 패터닝하는 것을 포함한다. 단계 308과 유사하게, 구조 재료는 제2 백플레이트를 멤브레인으로부터 이격하고 제2 백플레이트 내에 부착 방지 범프들을 제공하기 위해 단계 312에서 형성되고 패터닝될 수 있다. 단계 314는 제2 백플레이트의 층들을 형성하고 패터닝하는 것을 포함한다. 일부 실시예들에서, 단계 314에서 형성하고 패터닝하는 것은 예를 들어, 층들의 퇴적 및 포토리소그래픽 패터닝을 포함한다. 다양한 실시예들에서, 제2 백플레이트는 생략될 수 있다. 제2 백플레이트가 생략되지 않는 다른 실시예들에서, 제2 백플레이트는 예를 들어, 도 6a-6l을 참조하여 위에 설명된 실시예들 중 어느 것에 따라 형성되고 패터닝될 수 있다. 제2 백플레이트를 형성하는 실시예 처리 단계들의 추가 설명이 도 9a, 9b, 및 9c를 참조하여 아래에 설명된다.
단계 314 다음에, 단계 316은 다양한 실시예들에서 추가의 구조 재료를 형성하고 패터닝하는 것을 포함한다. 구조 재료는 TEOS 산화물일 수 있다. 일부 실시예들에서, 구조 재료는 후속 에칭 또는 패터닝 단계들을 위한 희생 재료 또는 마스킹 재료로서 퇴적된다. 단계 318은 접촉 패드들을 형성하고 패터닝하는 것을 포함한다. 단계 318에서 접촉 패드들을 형성하고 패터닝하는 것은 다른 도면들을 참조하여 위에 설명된 바와 같이 다양한 전극들 또는 쌍극자 전극들을 구현하기 위해 제1 백플레이트, 멤브레인, 또는 제2 백플레이트의 일부로서 형성된 도전 층들에 개구들뿐만 아니라, 제2 백플레이트, 멤브레인, 제1 백플레이트, 및 기판에 개구들을 제공하기 위해 기존의 층들 내에 접촉 홀들을 에칭하는 것을 포함할 수 있다. 각각의 해당 구조 또는 층에 개구들을 형성한 후에, 접촉 패드들은 개구들 내에 금속과 같은 도전성 재료를 퇴적하고 별도의 접촉 패드들을 형성하기 위해 도전성 재료를 패터닝함으로써 형성될 수 있다. 금속은 다양한 실시예들에서 알루미늄, 은, 또는 금일 수 있다. 대안적으로, 금속화는 예를 들어, 도전성 페이스트, 또는 구리와 같은 다른 금속들을 포함할 수 있다.
다양한 실시예들에서, 단계 320은 보쉬 에칭과 같은 배면 에칭을 수행하는 것을 포함한다. 배면 에칭은 제조된 마이크로폰을 위한 사운드 포트에 결합될 수 있거나 기준 캐비티를 형성할 수 있는 기판 내에 캐비티를 형성한다. 단계 322는 제1 백플레이트, 멤브레인, 및 제2 백플레이트를 보호하고 고정하는 구조 재료들을 제거하기 위해 릴리스 에칭(release etch)을 수행하는 것을 포함한다. 단계 322에서의 릴리스 에칭 이후에, 멤브레인은 일부 실시예들에서 자유롭게 이동할 수 있다.
위에 설명된 바와 같이, 제조 시퀀스(300)는 단지 단일 백플레이트 및 멤브레인 만을 포함하도록 특정한 실시예에서 수정될 수 있다. 본 기술 분야의 통상의 기술자는 많은 수정들이 본 발명의 다양한 실시예들을 여전히 포함하면서 본 기술 분야의 통상의 기술자에게 공지된 다양한 이점들 및 수정들을 제공하기 위해 위에 설명된 일반적인 제조 시퀀스에 대해 이루어질 수 있다는 것을 쉽게 알 것이다. 일부 실시예들에서, 제조 시퀀스(300)는 예를 들어, MEMS 마이크로스피커 또는 MEMS 마이크로폰, 또는 다른 실시예들에서 압력 센서를 형성하기 위해 구현될 수 있다. 또 다른 실시예들에서, 제조 시퀀스(300)는 여기에 설명된 실시예 전극 구조체들을 포함하는 임의 유형의 MEMS 트랜스듀서를 형성하기 위해 구현될 수 있다.
도 9a, 9b, 및 9c는 제조 시퀀스(330), 제조 시퀀스(350), 및 제조 시퀀스(370)를 사용하여 다중-전극 엘리먼트를 형성하는 실시예 방법들의 블록도들을 도시한다. 다양한 실시예들에 따르면, 제조 시퀀스(330), 제조 시퀀스(350), 및 제조 시퀀스(370)는 도 6a-6l을 참조하여 위에 설명된 바와 같이 다중-전극 엘리먼트들을 형성한다. 또한, 제조 시퀀스(330), 제조 시퀀스(350), 및 제조 시퀀스(370)는 도 8을 참조하여 위에 설명된 바와 같이, 단계 306에서 제1 백플레이트를 형성하고, 단계 310에서 멤브레인을 형성하고, 또는 단계 314에서 제2 백플레이트를 형성하는 실시예 제조 시퀀스들을 설명한다.
도 9a는 일부 실시예들에서 백플레이트 또는 멤브레인과 같은, 패터닝된 전극들을 갖는 3층 구조체를 형성하는 제조 시퀀스(330)를 도시한다. 예를 들어, 제조 시퀀스(330)는 도 6a, 6b, 및 6h를 참조하여 위에 설명된 바와 같이 다중-전극 엘리먼트(200a) 또는 다중-전극 엘리먼트(200e)를 형성하기 위해 사용될 수 있다. 제조 시퀀스(330)는 단계들 332-342를 포함한다. 다양한 실시예들에 따르면, 단계 332는 제1 표면 상에 제1 층을 퇴적하거나 형성하는 것을 포함한다. 제1 층은 도전 층이다. 이러한 실시예들에서, TEOS 산화물과 같은 패턴가능한 구조 재료는 도 8 내의 단계들 308, 312, 또는 316을 참조하여 위에 설명된 것과 같은 제1 표면일 수 있고, 제1 층은 TEOS 산화물 층 상에 형성되거나 퇴적된다. 제1 층은 일부 실시예들에서 폴리실리콘이다. 다른 실시예들에서, 제1 층은 은, 금, 알루미늄, 또는 백금과 같은 금속이다. 추가 실시예들에서, 제1 층은 도핑된 반도체 재료와 같은 임의 유형의 반도체이다. 대안적 실시예들에서, 제1 층은 구리와 같은 다른 금속일 수 있다. 제1 층은 예를 들어, 전기도금, 화학 증착(CVD), 또는 물리 증착(PVD)과 같은, 퇴적 또는 형성을 위해 선택된 재료와 호환될 본 기술 분야의 통상의 기술자에게 공지된 방법들 중 어느 것을 사용하여 퇴적 또는 형성될 수 있다.
단계 332 다음에, 단계 334는 패터닝된 전극들을 형성하기 위해 제1 층을 패터닝하는 것을 포함한다. 이러한 실시예들에서, 단계 334의 패터닝은 포토레지스트를 도포하고, 노출을 위한 마스크 및 현상제 용액을 사용하여 포토레지스트를 패터닝하고, 패터닝된 포토레지스트에 따라 제1 층을 에칭하는 것을 포함하는 리소그래픽 공정을 포함할 수 있다. 다양한 실시예들에서, 단계 334는 포토리소그래피, 전자 빔 리소그래피, 이온 빔 또는 리소그래피를 포함할 수 있다. 또 다른 실시예들에서, 단계 334는 x선 리소그래피, 기계적 임프린트 패터닝, 또는 마이크로스케일(또는 나노스케일) 프린팅 기술들을 포함할 수 있다. 제1 층을 패터닝하는 또 다른 방식들이 본 기술 분야의 통상의 기술자가 쉽게 아는 바와 같이, 일부 실시예들에서 사용될 수 있다. 단계 334에서, 제1 층은 도 4a, 4b, 4c, 4d, 및 5를 참조하여 위에 설명된 바와 같이, 동심 원들을 형성하도록 패터닝될 수 있다.
일부 실시예들에서, 제1 층은 도 6b 내의 제1 전기 접속들(208)을 참조하여 위에 설명된 것과 같은 전기 접속들을 또한 포함할 수 있다. 그러므로, 단계 334는 전기 접속들을 패터닝하는 것을 포함할 수 있다. 다양한 실시예들에서, 전기 접속들은 도 6g의 제2 전기 접속들(210), 또는 다른 재료에 의한 추가의 형성 및 패터닝 단계를 참조하여 위에 설명된 바와 같이, 얇아진 제1 층을 포함할 수 있다.
단계 336 전에, 희생 층을 퇴적하거나 형성하고 희생 층 및 제1 층 상에 평탄화 단계를 수행하는 추가 단계가 포함될 수 있다. 예를 들어, 회학 기계적 연마(CMP)는 희생 층 및 제1 층에 적용될 수 있다. 다양한 실시예들에서, 단계 336은 패터닝된 제1 층 상에 제2 층을 퇴적하거나 형성하는 것을 포함한다. 제2 층은 절연 층이다.
일부 실시예들에서, 제2 층은 실리콘 질화물과 같은 질화물이다. 다른 실시예들에서, 제2 층은 실리콘 산화물과 같은 산화물이다. 제2 층은 추가 실시예들에서 또 하나의 유형의 적합한 유전체 또는 절연체일 수 있다. 대안적 실시예에서, 제2 층은 폴리머로 형성될 수 있다. 한 실시예에서, 제2 층은 TEOS 산화물일 수 있다. 다양한 실시예들에서, 제2 층은 예를 들어, CVD, PVD, 또는 열 산화와 같은, 퇴적 또는 형성을 위해 선택된 재료와 호환될 본 기술 분야의 통상의 기술자에게 공지된 방법들 중 어느 것을 사용하여 퇴적 또는 형성될 수 있다.
단계 338은 제2 층을 패터닝하는 것을 포함한다. 제2 층을 패터닝하는 것은 단계 334를 참조하여 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다. 제2 층은 일부 실시예들에서 멤브레인 또는 백플레이트를 형성하도록 패터닝될 수 있다. 예를 들어, 제2 층은 원형 멤브레인을 형성하도록 패터닝될 수 있다. 제조 시퀀스(330)가 MEMS 음향 트랜스듀서를 위한 백플레이트를 형성하기 위해 사용된 실시예들에서, 제2 층은 또한 천공들을 형성하도록 패터닝될 수 있다. 유사하게, 다른 유형들의 트랜스듀서들을 위한 다른 구조체들을 포함하는 다른 실시예들에서, 제2 층은 트랜스듀서의 특정 유형에 따라 패터닝될 수 있다.
단계 338 다음에, 단계 340은 제2 층의 상부 위에 제3 층을 퇴적하거나 형성하는 것을 포함한다. 제3 층은 단계 332를 참조하여 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 도전 층이다.
단계 342는 패터닝된 전극들 및 전기 접속들을 형성하기 위해 제3 층을 패터닝하는 것을 포함한다. 제3 층을 패터닝하는 것은 단계 334를 참조하여 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다. 단계 342에서, 제3 층은 도 4a, 4b, 4c, 4d, 및 5를 참조하여 위에 설명된 바와 같이, 동심 원들, 또는 다른 패턴들을 형성하도록 패터닝될 수 있다. 다양한 실시예들에서 단계들 334 및 342에서 형성된 패터닝된 전극들은 예를 들어, 도 3a 및 6a를 참조하여 위에 설명된 것과 같이, 쌍극자 전극들을 위한 양극 및 음극들을 함께 형성할 수 있다.
다양한 실시예들에서, 제조 시퀀스(330)는 백플레이트 또는 멤브레인을 형성하기 위해 사용될 수 있다. 일부 실시예들에서, 제1 층 또는 제3 층은 생략될 수 있다. 예를 들어, 도 3c, 3d, 4a, 4c, 4d, 및 5를 참조하여 위에 설명된 것과 같은 다중-전극 플레이트들 또는 구조체들을 형성하는 실시예들에서, 제1 층 또는 제2 층은 생략될 수 있다. 제조 시퀀스(330)는 다른 유형들의 MEMS 트랜스듀서들을 위한 층이 진 다중-전극 구조체를 형성하기 위해 또한 사용될 수 있다.
도 9b는 일부 실시예들에서 백플레이트 또는 멤브레인과 같은, 패터닝된 전극들을 갖는 5층 구조체를 형성하는 제조 시퀀스(350)를 도시한다. 예를 들어, 제조 시퀀스(350)는 도 6c 및 6d를 참조하여 위에 설명된 바와 같이 다중-전극 엘리먼트(200b)를 형성하기 위해 사용될 수 있다. 제조 시퀀스(350)는 단계들 352-369를 포함한다. 다양한 실시예들에 따르면, 단계 352는 제1 표면 상에 제1 층을 퇴적하거나 형성하는 것을 포함한다. 이러한 실시예들에서, TEOS 산화물과 같은 패턴가능한 구조 재료는 도 8 내의 단계들 308, 312, 또는 316을 참조하여 위에 설명된 것과 같은 제1 표면일 수 있고, 제1 층은 TEOS 산화물 층 상에 형성되거나 퇴적된다. 제1 층은 도 9a 내의 단계 332를 참조하여 위에 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 도전 층이다.
단계 352 다음에, 단계 354는 패터닝된 전극들 및 전기 접속들을 형성하기 위해 제1 층을 패터닝하는 것을 포함한다. 단계 354에서 제1 층을 패터닝하는 것은 도 9a 내의 단계 334를 참조하여 위에 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다. 단계 354에서, 제1 층은 도 4a, 4b, 4c, 4d, 및 5를 참조하여 위에 설명된 바와 같이, 동심 원들을 형성하도록 패터닝될 수 있다.
단계 356 전에, 희생 층을 퇴적하거나 형성하고 희생 층 및 제1 층 상에 평탄화 단계를 수행하는 추가 단계가 포함될 수 있다. 예를 들어, 회학 기계적 연마(CMP)는 희생 층 및 제1 층에 적용될 수 있다. 다양한 실시예들에서, 단계 356은 패터닝된 제1 층 상에 제2 층을 퇴적하거나 형성하는 것을 포함한다. 단계 356에서의 제2 층은 도 9a 내의 단계 336을 참조하여 위에 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 절연 층이다. 단계 358은 제2 층을 패터닝하는 것을 포함한다. 단계 358에서 제2 층을 패터닝하는 것은 도 9a 내의 단계 334를 참조하여 위에 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다.
단계 358 다음에, 단계 360은 제2 층의 상부 위에 제3 층을 퇴적하거나 형성하는 것을 포함한다. 단계 360에서의 제3 층은 도 9a 내의 단계 332를 참조하여 위에 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 도전 층이다. 특정한 실시예들에서, 제3 층은 CVD 공정을 사용하여 형성된 폴리실리콘 층이다. 이러한 특정한 실시예들에서, 폴리실리콘 제3 층은 제2 층 및 제4 층보다 두껍다. 예를 들어, 제3 층은 멤브레인 또는 백플레이트를 위한 구조 층인 반면, 제2 및 제4 층들은 얇은 절연 층들이다. 단계 362는 제3 층을 패터닝하는 것을 포함한다. 단계 362에서 제3 층을 패터닝하는 것은 도 9a 내의 단계 334를 참조하여 위에 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다.
다양한 실시예들에서, 단계 364는 제3 층의 상부 위에 제4 층을 퇴적하거나 형성하는 것을 포함한다. 단계 364에서의 제4 층은 도 9a 내의 단계 336을 참조하여 위에 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 절연 층이다. 단계 366은 제4 층을 패터닝하는 것을 포함한다. 단계 366에서 제4 층을 패터닝하는 것은 도 9a 내의 단계 334를 참조하여 위에 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다.
다양한 실시예들에 따르면, 제2 층, 제3 층, 및 제4 층은 MEMS 음향 트랜스듀서를 위한 백플레이트 또는 멤브레인을 함께 형성할 수 있다. 그러므로, 제2 층, 제3 층, 및 제4 층은 이러한 실시예들에서 멤브레인 또는 백플레이트를 형성하도록 패터닝될 수 있다. 예를 들어, 제2 층, 제3 층, 및 제4 층은 원형 멤브레인을 형성하기 위해, 각각의 별개의 패터닝 단계 또는 단일 패터닝 단계에서 함께 패터닝될 수 있다. 제조 시퀀스(350)가 MEMS 음향 트랜스듀서를 위한 백플레이트를 형성하기 위해 사용된 실시예들에서, 제2 층, 제3 층, 및 제4 층은 또한 천공들을 형성하도록 패터닝될 수 있다. 유사하게, 다른 유형들의 트랜스듀서들을 위한 다른 구조체들을 포함하는 다른 실시예들에서, 제2 층, 제3 층, 및 제4 층은 트랜스듀서의 특정 유형에 따라 패터닝될 수 있다.
단계 368은 제4 층의 상부 위에 제5 층을 퇴적하거나 형성하는 것을 포함한다. 제5 층은 도 9a 내의 단계 332를 참조하여 위에 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 도전 층이다. 단계 368 다음에, 단계 369는 패터닝된 전극들 및 전기 접속들을 형성하기 위해 제5 층을 패터닝하는 것을 포함한다. 단계 369에서 제5 층을 패터닝하는 것은 도 9a 내의 단계 334를 참조하여 위에 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다. 단계 369에서, 제5 층은 도 4a, 4b, 4c, 4d, 및 5를 참조하여 위에 설명된 바와 같이, 동심 원들을 형성하도록 패터닝될 수 있다. 다양한 실시예들에서 단계들 354 및 369에서 형성된 패터닝된 전극들은 예를 들어, 도 3a 및 6c를 참조하여 위에 설명된 것과 같이, 쌍극자 전극들을 위한 양극 및 음극들을 함께 형성할 수 있다.
다양한 실시예들에서, 제조 시퀀스(350)는 백플레이트 또는 멤브레인을 형성하기 위해 사용될 수 있다. 일부 실시예들에서, 제1 및 제2 층들 또는 제4 및 제5 층들은 생략될 수 있다. 예를 들어, 도 3c, 3d, 4a, 4c, 4d, 및 5를 참조하여 위에 설명된 것과 같은 다중-전극 플레이트들 및 구조체들을 형성하는 실시예들에서, 제1 및 제2 층들 또는 제4 및 제5 층들은 생략될 수 있다. 제조 시퀀스(350)는 또한 다른 유형들의 MEMS 트랜스듀서들을 위한 층이 진 다중-전극 구조체를 형성하기 위해 사용될 수 있다.
도 9c는 일부 실시예들에서 백플레이트 또는 멤브레인과 같은, 패터닝된 전극들을 갖는 6층 구조체를 형성하는 제조 시퀀스(370)를 도시한다. 예를 들어, 제조 시퀀스(370)는 도 6e, 6f, 6g, 6k, 및 6l을 참조하여 위에 설명된 바와 같이 다중-전극 엘리먼트(200c) 또는 다중-전극 엘리먼트(200d)를 형성하기 위해 사용될 수 있다. 제조 시퀀스(370)는 단계들 372-394를 포함한다. 다양한 실시예들에 따르면, 단계 372는 제1 표면 상에 제1 층을 퇴적하거나 형성하는 것을 포함한다. 이러한 실시예들에서, TEOS 산화물과 같은 패턴가능한 구조 재료는 도 8 내의 단계들 308, 312, 또는 316을 참조하여 위에 설명된 것과 같은 제1 표면일 수 있고, 제1 층은 TEOS 산화물 층 상에 형성되거나 퇴적된다. 단계 372에서의 제1 층은 도 9a 내의 단계 336을 참조하여 위에 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 절연 층이다. 단계 374는 제1 층을 패터닝하는 것을 포함한다. 단계 374에서 제1 층을 패터닝하는 것은 도 9a 내의 단계 334를 참조하여 위에 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다.
단계 374 다음에, 단계 376은 제1 층의 상부 위에 제2 층을 퇴적하거나 형성하는 것을 포함한다. 단계 376에서의 제2 층은 도 9a 내의 단계 332를 참조하여 및 도 9b 내의 단계 360을 참조하여 위에 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 도전 층이다. 특정한 실시예들에서, 제2 층은 CVD 공정을 사용하여 형성된 폴리실리콘 층이다. 이러한 특정한 실시예들에서, 폴리실리콘 제2 층은 제1 층 및 제3 층보다 두껍다. 예를 들어, 제2 층은 멤브레인 또는 백플레이트를 위한 구조 층인 반면, 제1 및 제3 층들은 얇은 절연 층들이다. 단계 378은 제2 층을 패터닝하는 것을 포함한다. 단계 378에서 제2 층을 패터닝하는 것은 도 9a 내의 단계 334를 참조하여 위에 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다.
다양한 실시예들에서, 단계 380은 제2 층의 상부 위에 제3 층을 퇴적하거나 형성하는 것을 포함한다. 단계 380에서의 제3 층은 도 9a 내의 단계 336을 참조하여 위에 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 절연 층이다. 단계 382는 제3 층을 패터닝하는 것을 포함한다. 단계 382에서 제3 층을 패터닝하는 것은 도 9a 내의 단계 334를 참조하여 위에 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다.
다양한 실시예들에 따르면, 제1 층, 제2 층, 및 제3 층은 MEMS 음향 트랜스듀서를 위한 백플레이트 또는 멤브레인을 함께 형성할 수 있다. 그러므로, 제1 층, 제2 층, 및 제3 층은 이러한 실시예들에서 멤브레인 또는 백플레이트를 형성하도록 패터닝될 수 있다. 예를 들어, 제1 층, 제2 층, 및 제3 층은 원형 멤브레인을 형성하기 위해, 각각의 별개의 패터닝 단계 또는 단일 패터닝 단계에서 함께 패턴 될 수 있다. 제조 시퀀스(370)가 MEMS 음향 트랜스듀서를 위한 백플레이트를 형성하기 위해 사용된 실시예들에서, 제1 층, 제2 층, 및 제3 층은 또한 천공들을 형성하도록 패터닝될 수 있다. 유사하게, 다른 유형들의 트랜스듀서들을 위한 다른 구조체들을 포함하는 다른 실시예들에서, 제1 층, 제2 층, 및 제3 층은 트랜스듀서의 특정 유형에 따라 패터닝될 수 있다.
다양한 실시예들에서, 단계 384는 제3 층의 상부 위에 제4 층을 퇴적하거나 형성하는 것을 포함한다. 제4 층은 도 9a 내의 단계 332를 참조하여 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 도전 층이다. 단계 384 다음에, 단계 386은 패터닝된 전극들 및 전기 접속들을 형성하기 위해 제4 층을 패터닝하는 것을 포함한다. 단계 386에서 제4 층을 패터닝하는 것은 도 9a 내의 단계 334를 참조하여 위에 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다. 단계 386에서, 제4 층은 도 4a, 4b, 4c, 4d, 및 5를 참조하여 위에 설명된 바와 같이, 동심 원들, 또는 다른 형상들을 형성하도록 패터닝될 수 있다.
일부 실시예들에서, 제4 층은 도 6f 및 6g 내의 제2 전기 접속들(210)을 참조하여 위에 설명된 것과 같은 접속들을 또한 포함할 수 있다. 그러므로, 단계 386은는 전기 접속들을 패터닝하는 것을 포함할 수 있다. 다양한 실시예들에서, 전기 접속들은 도 6g 내의 제2 전기 접속들(210), 또는 또 하나의 재료로 하는 추가의 형성 및 패터닝 단계를 참조하여 위에 설명된 바와 같이, 얇아진 제4 층을 포함할 수 있다.
단계 388 전에, 희생 층을 퇴적하거나 형성하고 희생 층 및 제4 층 상에 평탄화 단계를 수행하는 추가 단계가 포함될 수 있다. 예를 들어, CMP는 희생 층 및 제4 층에 적용될 수 있다. 다양한 실시예들에서, 단계 388은 패터닝된 제4 층 상에 제5 층을 퇴적하거나 형성하는 것을 포함한다. 단계 388에서의 제5 층은 도 9a 내의 단계 336을 참조하여 위에 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 절연 층이다. 단계 390은 단계 386의 패터닝된 전극들 상에 절연부를 형성하기 위해 제5 층을 패터닝하는 것을 포함한다. 단계 390에서 제5 층을 패터닝하는 것은 도 9a 내의 단계 334를 참조하여 위에 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다. 단계 390에서, 제5 층은 도 4a, 4b, 4c, 4d, 및 5를 참조하여 위에 설명된 바와 같이, 단계 386의 패터닝된 전극들의 동심 원들의 상부 위에 매칭하는 동심 원들을 형성하도록 패터닝될 수 있다.
단계 392 전에, 단계 388 전과 같이, 희생 층을 퇴적하거나 형성하고 희생 층 및 제5 층 상에 평탄화 단계를 수행하는 추가 단계가 포함될 수 있다. 예를 들어, CMP는 희생 층 및 제5 층에 적용될 수 있다. 단계 392는 제5 층의 상부 위에 제6 층을 퇴적하거나 형성하는 것을 포함한다. 제6 층은 도 9a 내의 단계 332를 참조하여 위에 설명된 기술들 또는 재료들 중 어느 것을 사용하여 형성될 수 있는 도전 층이다.
단계 392 다음에, 단계 394는 단계 386의 패터닝된 전극들의 상부 및 단계 390의 절연부 위에 패터닝된 전극들을 형성하기 위해 제6 층을 패터닝하는 것을 포함한다. 단계 394는 패터닝된 전기 접속들을 형성하는 것을 또한 포함할 수 있다. 단계 394에서 제6 층을 패터닝하는 것은 도 9a 내의 단계 334를 참조하여 위에 설명된 기술들 중 어느 것을 사용하여 수행될 수 있다. 단계 394에서, 제6 층은 도 4b를 참조하여 위에 설명된 바와 같이, 단계 386에서 패터닝된 전극의 동심 원들의 상부 위에 동심 원들을 형성하도록 패터닝될 수 있다. 다양한 실시예들에서 단계들 386 및 394에서 형성된 패터닝된 전극들은 예를 들어, 도 3b 및 6e를 참조하여 위에 설명된 것과 같이, 쌍극자 전극들을 위한 양극 및 음극들을 함께 형성할 수 있다.
일부 실시예들에서, 제6 층은 도 6f 및 6g 내의 제3 전기 접속들(224)을 참조하여 위에 설명된 것과 같은 전기 접속들을 또한 포함할 수 있다. 그러므로, 단계 394는 전기 접속들을 패터닝하는 것을 포함할 수 있다. 다양한 실시예들에서, 전기 접속들은 도 6g 내의 제3 전기 접속들(224), 또는 또 하나의 재료로 하는 추가의 형성 및 패터닝 단계를 참조하여 위에 설명된 바와 같이, 얇아진 제6 층을 포함할 수 있다.
다른 실시예들에서, 단계 394에서 형성된 패터닝된 전극들은 단계 386의 패터닝된 전극들의 상부 위에 배치되지 않을 수 있다. 대신에, 단계 394는 예를 들어, 단계 386의 패터닝된 전극들의 동심 원들로부터 오프셋된 동심 원들 내에 전극들을 패터닝하는 것을 포함한다. 예를 들어, 단계 386 및 단계 394는 함께 도 4a, 6k, 및 6l을 참조하여 위에 설명된 것과 같은 전극들을 패터닝하는 것을 포함할 수 있다.
다양한 실시예들에서, 제조 시퀀스(370)는 백플레이트 또는 멤브레인을 형성하기 위해 사용될 수 있다. 일부 실시예들에서, 제1 층은 생략될 수 있다. 예를 들어, 도 3b, 3f, 6e, 6f, 및 6g를 참조하여 위에 설명된 것과 같은 다중-전극 플레이트들 또는 구조체들을 형성하는 실시예들에서, 플레이트(멤브레인 또는 백플레이트)의 하부 측에 접속된 절연 층인 제1 층은 생략될 수 있다. 제조 시퀀스(370)는 또한 다른 유형들의 MEMS 트랜스듀서들을 위한 층이 진 다중-전극 구조체를 형성하기 위해 사용될 수 있다.
특정한 실시예들에서, 제조 시퀀스(370)는 예를 들어, 도 6e, 6f, 및 6g를 참조하여 위에 설명된 바와 같이, 상부 표면 상에 패터닝된 쌍극자 전극들, 즉 4개 층, 5개 층, 및 6개 층을 형성하는 것을 포함한다. 다른 실시예들에서, 제조 시퀀스들 370은 하부 표면 상에 패터닝된 쌍극자 전극들을 형성하도록 수정될 수 있다. 이러한 실시예들에서, 단계들 384-394가 첫째로 수행될 수 있고 단계들 372-382가 둘째로 수행될 수 있다. 그러므로, 제1 층, 제2 층, 및 제3 층은 예를 들어, 멤브레인 또는 백플레이트를 형성할 수 있고, 쌍극자 전극들은 제1 층, 제2 층, 및 제3 층에 의해 형성된 멤브레인 또는 백플레이트의 상부 표면 또는 하부 표면 상에 형성될 수 있다.
다른 특정한 실시예들에서, 제조 시퀀스(370)는 도 6i 및 6j를 참조하여 위에 설명된 것과 같은 구조체들을 형성하도록 수정될 수 있다. 이러한 실시예들에서, 단계들 372-378에서 형성된 제1 층 및 제2 층은 생략될 수 있다. 그러므로, 제3 층이 첫째로 형성될 수 있다. 이러한 실시예들에서, 제3 층은 도 6i 및 6j 내의 절연 층(202)을 참조하여 위에 설명되고 도시된 것과 같이 보다 두꺼운 구조 층으로서 형성된다.
다른 실시예들에서, 구조 변화들 및 재료 대안들이 제조 시퀀스(330), 제조 시퀀스(350), 및 제조 시퀀스(370)에 대해 상상된다. 일부 대안적 실시예들에서, 백플레이트 또는 멤브레인은 도전 또는 절연인 임의 수의 층으로 형성될 수 있다. 예를 들어, 일부 실시예들에서, 백플레이트 또는 멤브레인은 금속들, 반도체들, 또는 유전체들의 층들을 포함할 수 있다. 유전체 층은 도전성 감지 층들을 전극들과 분리하는 데 사용될 수 있다. 일부 실시예들에서, 백플레이트 또는 멤브레인은 실리콘 온 절연체(SOI) 및 금속 및 유전체 층들로 형성될 수 있다. 도 10a 및 10b는 2개의 트랜스듀서들의 힘 플롯들(400 및 410)을 도시한다. 도 10a는 정전기력 곡선(402), 멤브레인 스프링력 곡선(404), 및 정전기력 곡선(402)과 멤브레인 스프링력 곡선(404)의 합인 총합의 힘 곡선(406)을 포함하는 쌍극자 전극이 없는 전형적인 트랜스듀서의 힘 플롯(400)을 도시한다. 도시한 바와 같이, 총합의 힘 곡선(406)은 멤브레인과 백플레이트 사이의 보다 작은 거리들에서 매우 음으로, 즉 인력으로 된다. 이 거동은 백플레이트 및 멤브레인의 풀-인 또는 붕괴에 이르게 하고 정전기력 방정식의 분모 내의 거리를 포함하는, 하전된 플레이트들 간의 거리와 정전기력 간의 관계에 의해 발생된다.
도 10b는 정전기력 곡선(412), 멤브레인 스프링력 곡선(414), 및 정전기력 곡선(412)과 멤브레인 스프링력 곡선(414)의 합인 총합의 힘 곡선(416)을 포함하는 쌍극자 전극이 있는 실시예 다중-전극 트랜스듀서의 힘 플롯(410)을 도시한다. 도시한 바와 같이, 총합의 힘 곡선(416)은 멤브레인과 백플레이트 사이의 보다 작은 거리들에서 점점 더 양으로, 즉 반발력으로 된다. 다양한 실시예들의 이 거동은 백플레이트 및 멤브레인의 풀-인 또는 붕괴를 방지하고 다른 도면들을 참조하여 위에 설명된 다양한 실시예 쌍극자 전극들의 존재에 의해 발생된다.
실시예에 따르면, MEMS 트랜스듀서는 고정자, 상기 고정자와 이격된 회전자, 및 상이한 극성들을 갖는 전극들을 포함하는 다중-전극 구조체를 포함한다. 상기 다중-전극 구조체는 상기 회전자와 상기 고정자 중 하나 위에 형성되고 상기 고정자와 상기 회전자 사이에 정전 반발력을 발생하도록 구성된다. 다른 실시예들은 대응하는 실시예 방법들을 수행하도록 각각 구성된 대응하는 시스템들 및 장치를 포함한다.
구현들은 다음의 특징들 중 하나 이상을 포함할 수 있다. 다양한 실시예들에서, 상기 고정자는 백플레이트를 포함하고, 상기 회전자는 멤브레인을 포함하고, 상기 MEMS 트랜스듀서는 MEMS 마이크로폰 또는 MEMS 마이크로스피커이다. 일부 실시예들에서, 상기 다중-전극 구조체는 제1 복수의 쌍극자 전극들을 포함한다. 다른 실시예들에서, 상기 회전자는 상기 제1 복수의 쌍극자 전극들을 포함하고 상기 고정자는 도전 층을 포함한다. 추가 실시예들에서, 상기 고정자는 상기 제1 복수의 쌍극자 전극들을 포함하고 상기 회전자는 도전 층을 포함한다. 특정한 실시예들에서, 상기 고정자는 상기 제1 복수의 쌍극자 전극들을 포함하고 상기 회전자는 제2 복수의 쌍극자 전극들을 포함한다.
다양한 실시예들에서, 상기 제1 복수의 쌍극자 전극들의 각각의 쌍극자 전극은 상기 회전자 또는 상기 고정자의 동일한 표면 상에 형성된 양극 및 음극을 포함한다. 일부 실시예들에서, 상기 제1 복수의 쌍극자 전극들의 각각의 쌍극자 전극에 대해, 상기 양극과 상기 음극은 절연 층에 의해 분리되고 상기 회전자 또는 상기 고정자의 동일한 표면 상에 층이 진 스택으로서 형성된다. 추가 실시예들에서, 상기 제1 복수의 쌍극자 전극들의 각각의 쌍극자 전극에 대해, 상기 양극과 상기 음극은 상기 회전자 또는 상기 고정자의 동일한 표면 상에 이격되어 형성된다.
다양한 실시예들에서, 상기 제1 복수의 쌍극자 전극들은 교대하는 양극 및 음극을 갖는 동심 전극들로서 형성된다. 일부 실시예들에서, 상기 제1 복수의 쌍극자 전극들의 각각의 쌍극자 전극은 제1 표면 상에 형성된 양극 및 제2 표면 상에 형성된 음극을 포함하고, 여기서 상기 제1 표면은 상기 제2 표면의 반대 표면이고 상기 제1 표면과 상기 제2 표면 둘 다는 상기 회전자 또는 상기 고정자 상에 있다. 추가 실시예들에서, 상기 MEMS 트랜스듀서는 상기 제1 표면과 상기 제2 표면 사이에 형성된 절연 층을 더 포함한다. 또 다른 실시예들에서, 상기 MEMS 트랜스듀서는 절연 층들이 상기 제1 표면과의 사이에 및 상기 제2 표면과의 사이에 형성된 도전 층을 더 포함한다. 이러한 실시예들에서, 상기 제1 복수의 쌍극자 전극들은 상기 제1 표면 상에 및 상기 제2 표면 상에 동심 전극들로서 형성될 수 있다. 상기 다중-전극 구조체는 상기 회전자 또는 상기 고정자의 제1 표면 상에 도전 층으로 형성된 제1 불연속 전극을 포함할 수 있고, 여기서 상기 제1 불연속 전극은 제1 전극 접속에 결합된 복수의 제1 동심 전극 부분들을 포함하고, 상기 복수의 제1 동심 전극 부분들의 각각의 전극 부분 내에 브레이크를 포함한다.
특정한 실시예들에서, 상기 다중-전극 구조체는 상기 제1 표면 상에 상기 도전 층으로 형성된 제2 불연속 전극을 더 포함하고, 여기서 상기 제2 불연속 전극은 제2 전극 접속에 결합된 복수의 제2 동심 전극 부분들을 포함하고, 상기 복수의 제2 동심 전극 부분들의 각각의 전극 부분 내에 브레이크를 포함한다. 이러한 실시예들에서, 상기 제1 동심 전극 부분들과 상기 제2 동심 전극 부분들은 상기 제1 동심 전극 부분들의 각각의 제1 동심 전극 부분이 상기 제2 동심 전극 부분들의 제2 동심 전극 부분에 인접하도록 교대하는 동심 구조체들로 배열된다.
한 실시예에 따르면, 편향가능 구조체를 갖는 MEMS 디바이스는 제1 구조체 및 제2 구조체를 포함하고, 여기서 상기 제1 구조체는 상기 제2 구조체와 이격되고 상기 제1 구조체 및 상기 제2 구조체는 상기 편향가능 구조체의 편향들 동안에 상기 제1 구조체와 상기 제2 구조체의 부분들 간의 거리를 변화시키도록 구성된다. 이러한 실시예들에서, 상기 제1 구조체는 제1 전하 극성을 갖도록 구성된 제1 전극 및 제2 전하 극성을 갖도록 구성된 제2 전극을 포함하고, 여기서 상기 제2 전하 극성은 상기 제1 전하 극성과 상이하다. 상기 제2 구조체는 상기 제1 전하 극성을 갖도록 구성된 제3 전극을 포함한다. 다른 실시예들은 대응하는 실시예 방법들을 수행하도록 각각 구성된 대응하는 시스템들 및 장치를 포함한다.
구현들은 다음의 특징들 중 하나 이상을 포함할 수 있다. 다양한 실시예들에서, 상기 제1 구조체는 상기 편향가능 구조체를 포함하고 상기 제2 구조체는 강성 구조체를 포함한다. 일부 실시예들에서, 상기 MEMS 디바이스는 음향 트랜스듀서이고, 상기 편향가능 구조체는 편향가능 멤브레인을 포함하고, 상기 강성 구조체는 강성 천공 백플레이트를 포함한다. 추가 실시예들에서, 상기 제1 구조체는 강성 구조체를 포함하고 상기 제2 구조체는 상기 편향가능 구조체를 포함한다. 특정한 실시예들에서, 상기 MEMS 디바이스는 음향 트랜스듀서이고, 상기 강성 구조체는 강성 천공 백플레이트를 포함하고, 상기 편향가능 구조체는 편향가능 멤브레인을 포함한다.
한 실시예에 따르면, MEMS 디바이스를 형성하는 방법은 제1 구조체를 형성하는 단계, 상기 제1 구조체의 주변 주위에서 상기 제1 구조체와 접촉하여 구조 층을 형성하는 단계, 및 상기 제2 구조체를 형성하는 단계를 포함한다. 상기 제1 구조체는 제1 전극 및 제2 전극을 포함하는 쌍극자 전극을 포함한다. 상기 제2 구조체는 제3 전극을 포함한다. 이러한 실시예들에서, 상기 구조 층은 상기 제2 구조체의 주변 주위에서 상기 제2 구조체와 접촉하고 상기 제1 구조체는 상기 구조 층에 의해 상기 제2 구조체와 이격된다. 다른 실시예들은 대응하는 실시예 방법들을 수행하도록 각각 구성된 대응하는 시스템들 및 장치를 포함한다.
구현들은 다음의 특징들 중 하나 이상을 포함할 수 있다. 다양한 실시예들에서, 상기 제1 구조체를 형성하는 단계는 제1 구조 층을 형성하는 단계, 상기 제1 구조 층의 상부 표면 상에 복수의 제1 전극들을 형성하는 단계, 및 상기 제1 구조 층의 하부 표면 상에 복수의 제2 전극들을 형성하는 단계를 포함한다. 일부 실시예들에서, 상기 제1 구조 층을 형성하는 단계는 제1 절연 층을 형성하는 단계를 포함한다. 상기 제1 구조 층을 형성하는 단계는 제1 도전 층을 형성하는 단계, 상기 제1 도전 층의 상부 표면 상에 제1 절연 층을 형성하는 단계, 및 상기 제1 도전 층의 하부 표면 상에 제2 절연 층을 형성하는 단계를 포함한다.
다양한 실시예들에서, 상기 제1 구조체를 형성하는 단계는 제1 구조 층을 형성하는 단계, 상기 제1 구조 층의 제1 표면 상에 복수의 제1 전극들을 형성하는 단계, 및 상기 제1 구조 층의 상기 제1 표면 상에 복수의 제2 전극들을 형성하는 단계를 포함한다. 일부 실시예들에서, 상기 제1 구조 층을 형성하는 단계는 제1 도전 층을 형성하는 단계 및 상기 제1 도전 층과 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들 둘 다 사이에 제1 절연 층을 형성하는 단계를 포함한다. 특정한 실시예들에서, 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들은 상기 제1 절연 층 상에 그리고 그와 접촉하여 형성된다. 상기 복수의 제2 전극들은 상기 복수의 제1 전극들 위에 가로놓여 형성될 수 있고, 상기 제1 구조체를 형성하는 단계는 상기 복수의 제1 전극들과 상기 복수의 제2 전극들 사이에 제2 절연 층을 형성하는 단계를 더 포함할 수 있다.
여기에 설명된 다양한 실시예들에 따르면, 장점들은 여기에 설명된 실시예 다중-전극 구성들로 인해 전극들에 대해, 붕괴, 즉 풀-인의 위험이 낮은 이동가능한 전극들을 갖는 MEMS 트랜스듀서들을 포함할 수 있다.
본 발명이 예시적인 실시예들을 참조하여 설명되었지만, 본 설명은 제한적인 의미로 해석되는 것은 아니다. 본 발명의 다른 실시예들뿐만 아니라, 예시적인 실시예들의 다양한 수정들 및 조합들이 본 설명을 참조하면 본 기술 분야의 통상의 기술자에게 분명할 것이다. 그러므로 첨부된 청구범위는 임의의 이러한 수정들 또는 실시예들을 포함하는 것으로 의도된다.

Claims (29)

  1. 미세 전자 기계 시스템들(microelectromechanical systems)(MEMS) 트랜스듀서로서,
    고정자;
    상기 고정자와 이격된 회전자; 및
    상이한 극성들을 갖는 전극들을 포함하는 다중-전극 구조체
    를 포함하고, 상기 다중-전극 구조체는
    상기 회전자와 상기 고정자 중 하나 위에 형성되고,
    상기 고정자와 상기 회전자 사이에 정전 반발력(repulsive electrostatic force)을 발생하도록 구성되는, MEMS 트랜스듀서.
  2. 제1항에 있어서,
    상기 고정자는 백플레이트를 포함하고,
    상기 회전자는 멤브레인을 포함하고,
    상기 MEMS 트랜스듀서는 MEMS 마이크로폰 또는 MEMS 마이크로스피커인 MEMS 트랜스듀서.
  3. 제1항에 있어서, 상기 다중-전극 구조체는 제1 복수의 쌍극자 전극들을 포함하는 MEMS 트랜스듀서.
  4. 제3항에 있어서, 상기 회전자는 상기 제1 복수의 쌍극자 전극들을 포함하고 상기 고정자는 도전 층을 포함하는 MEMS 트랜스듀서.
  5. 제3항에 있어서, 상기 고정자는 상기 제1 복수의 쌍극자 전극들을 포함하고 상기 회전자는 도전 층을 포함하는 MEMS 트랜스듀서.
  6. 제3항에 있어서, 상기 고정자는 상기 제1 복수의 쌍극자 전극들을 포함하고 상기 회전자는 제2 복수의 쌍극자 전극들을 포함하는 MEMS 트랜스듀서.
  7. 제3항에 있어서, 상기 제1 복수의 쌍극자 전극들의 각각의 쌍극자 전극은 상기 회전자 또는 상기 고정자의 동일한 표면 상에 형성된 양극 및 음극을 포함하는 MEMS 트랜스듀서.
  8. 제7항에 있어서, 상기 제1 복수의 쌍극자 전극들의 각각의 쌍극자 전극에 대해, 상기 양극과 상기 음극은 절연 층에 의해 분리되고 상기 회전자 또는 상기 고정자의 동일한 표면 상에 층이 진 스택(layered stack)으로서 형성되는 MEMS 트랜스듀서.
  9. 제7항에 있어서, 상기 제1 복수의 쌍극자 전극들의 각각의 쌍극자 전극에 대해, 상기 양극과 상기 음극은 상기 회전자 또는 상기 고정자의 동일한 표면 상에 이격되어 형성되는 MEMS 트랜스듀서.
  10. 제9항에 있어서, 상기 제1 복수의 쌍극자 전극들은 교대하는 양극 및 음극을 갖는 동심 전극들로서 형성되는 MEMS 트랜스듀서.
  11. 제3항에 있어서, 상기 제1 복수의 쌍극자 전극들의 각각의 쌍극자 전극은 제1 표면 상에 형성된 양극 및 제2 표면 상에 형성된 음극을 포함하고, 상기 제1 표면은 상기 제2 표면의 반대 표면이고 상기 제1 표면과 상기 제2 표면 둘 다는 상기 회전자 또는 상기 고정자 상에 있는 MEMS 트랜스듀서.
  12. 제11항에 있어서, 상기 제1 표면과 상기 제2 표면 사이에 형성된 절연 층을 더 포함하는 MEMS 트랜스듀서.
  13. 제11항에 있어서, 절연 층들이 형성된 도전 층을 더 포함하고, 이 절연 층들은 상기 제1 표면과 상기 도전 층 사이에 그리고 상기 제2 표면과 상기 도전 층 사이에 형성되는 MEMS 트랜스듀서.
  14. 제11항에 있어서, 상기 제1 복수의 쌍극자 전극들은 상기 제1 표면 상에 및 상기 제2 표면 상에 동심 전극들로서 형성되는 MEMS 트랜스듀서.
  15. 제1항에 있어서, 상기 다중-전극 구조체는 상기 회전자 또는 상기 고정자의 제1 표면 상에 도전 층으로 형성된 제1 불연속 전극을 포함하고, 상기 제1 불연속 전극은 제1 전극 접속에 결합된 복수의 제1 동심 전극 부분들을 포함하고 상기 복수의 제1 동심 전극 부분들의 각각의 전극 부분 내에 브레이크(break)를 포함하는 MEMS 트랜스듀서.
  16. 제15항에 있어서,
    상기 다중-전극 구조체는 상기 제1 표면 상에 상기 도전 층으로 형성된 제2 불연속 전극을 더 포함하고,
    상기 제2 불연속 전극은 제2 전극 접속에 결합된 복수의 제2 동심 전극 부분들을 포함하고 상기 복수의 제2 동심 전극 부분들의 각각의 전극 부분 내에 브레이크를 포함하고,
    상기 제1 동심 전극 부분들과 상기 제2 동심 전극 부분들은 상기 제1 동심 전극 부분들의 각각의 제1 동심 전극 부분이 상기 제2 동심 전극 부분들의 제2 동심 전극 부분에 인접하도록 교대하는 동심 구조체들로 배열되는 MEMS 트랜스듀서.
  17. 편향가능 구조체(deflectable structure)를 갖는 미세 전자 기계 시스템들(MEMS) 디바이스로서,
    제1 전하 극성을 갖도록 구성된 제1 전극, 및 상기 제1 전하 극성과 상이한 제2 전하 극성을 갖도록 구성된 제2 전극을 포함하는 제1 구조체; 및
    상기 제1 전하 극성을 갖도록 구성된 제3 전극을 포함하는 제2 구조체
    를 포함하고,
    상기 제1 구조체는 상기 제2 구조체와 이격되고,
    상기 제1 구조체 및 상기 제2 구조체는 상기 편향가능 구조체의 편향들(deflections) 동안에 상기 제1 구조체와 상기 제2 구조체의 부분들 간의 거리를 변화시키도록 구성되는 MEMS 디바이스.
  18. 제17항에 있어서, 상기 제1 구조체는 상기 편향가능 구조체를 포함하고 상기 제2 구조체는 강성 구조체를 포함하는 MEMS 디바이스.
  19. 제18항에 있어서,
    상기 MEMS 디바이스는 음향 트랜스듀서이고,
    상기 편향가능 구조체는 편향가능 멤브레인을 포함하고,
    상기 강성 구조체는 강성 천공 백플레이트(rigid perforated backplate)를 포함하는 MEMS 디바이스.
  20. 제17항에 있어서, 상기 제1 구조체는 강성 구조체를 포함하고 상기 제2 구조체는 상기 편향가능 구조체를 포함하는 MEMS 디바이스.
  21. 제20항에 있어서,
    상기 MEMS 디바이스는 음향 트랜스듀서이고,
    상기 강성 구조체는 강성 천공 백플레이트를 포함하고,
    상기 편향가능 구조체는 편향가능 멤브레인을 포함하는 MEMS 디바이스.
  22. 미세 전자 기계 시스템들(MEMS) 디바이스를 형성하는 방법으로서,
    제1 전극 및 제2 전극을 포함하는 쌍극자 전극을 포함하는 제1 구조체를 형성하는 단계;
    상기 제1 구조체의 주변 주위에서 상기 제1 구조체와 접촉하여 구조 층을 형성하는 단계; 및
    제3 전극을 포함하는 제2 구조체를 형성하는 단계
    를 포함하고,
    상기 구조 층은 상기 제2 구조체의 주변 주위에서 상기 제2 구조체와 접촉하고,
    상기 제1 구조체는 상기 구조 층에 의해 상기 제2 구조체와 이격되는 방법.
  23. 제22항에 있어서, 상기 제1 구조체를 형성하는 단계는
    제1 구조 층을 형성하는 단계;
    상기 제1 구조 층의 상부 표면 상에 복수의 제1 전극들을 형성하는 단계; 및
    상기 제1 구조 층의 하부 표면 상에 복수의 제2 전극들을 형성하는 단계를 포함하는 방법.
  24. 제23항에 있어서, 상기 제1 구조 층을 형성하는 단계는 제1 절연 층을 형성하는 단계를 포함하는 방법.
  25. 제23항에 있어서, 상기 제1 구조 층을 형성하는 단계는
    제1 도전 층을 형성하는 단계;
    상기 제1 도전 층의 상부 표면 상에 제1 절연 층을 형성하는 단계; 및
    상기 제1 도전 층의 하부 표면 상에 제2 절연 층을 형성하는 단계를 포함함는 방법.
  26. 제22항에 있어서, 상기 제1 구조체를 형성하는 단계는
    제1 구조 층을 형성하는 단계;
    상기 제1 구조 층의 제1 표면 상에 복수의 제1 전극들을 형성하는 단계; 및
    상기 제1 구조 층의 상기 제1 표면 상에 복수의 제2 전극들을 형성하는 단계를 포함하는 방법.
  27. 제26항에 있어서, 상기 제1 구조 층을 형성하는 단계는
    제1 도전 층을 형성하는 단계; 및
    상기 제1 도전 층과 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들 둘 다 사이에 제1 절연 층을 형성하는 단계를 포함하는 방법.
  28. 제27항에 있어서, 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들은 상기 제1 절연 층 상에 그리고 그와 접촉하여 형성되는 방법.
  29. 제27항에 있어서,
    상기 복수의 제2 전극들은 상기 복수의 제1 전극들 위에 가로놓여 형성되고,
    상기 제1 구조체를 형성하는 단계는 상기 복수의 제1 전극들과 상기 복수의 제2 전극들 사이에 제2 절연 층을 형성하는 단계를 더 포함하는 방법.
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