KR20170011336A - 프로세스 스큐 모니터링 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

프로세스 스큐 모니터링 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

NMOS와 PMOS의 프로세스 스큐(Process Skew)를 모니터링하는 회로 및 이를 포함하는 반도체 메모리 장치가 개시된다. 본 발명의 모니터링 회로는 입력받은 조정코드에 따라 비교 전압을 출력하는 조정회로; 기준전압을 출력하는 기준전압 생성기; 상기 기준전압과 상기 비교전압을 비교하여 비교신호를 출력하는 비교기; 및 상기 비교신호를 기초로 상기 조정코드를 출력하는 카운터를 구비하여, 효과적으로 NMOS와 PMOS의 프로세스 스큐(Process Skew)를 모니터링할 수 있고 이에 대응할 수 있게 한다.

Description

프로세스 스큐 모니터링 회로 및 이를 포함하는 반도체 메모리 장치{Process Skew Monitoring Circuit and Semiconductor Memory device including the same}
본 발명은 모니터링 회로 및 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, NMOS(n-channel metal oxide semiconductor) 및 PMOS(p-channel metal oxide semiconductor) 트랜지스터의 프로세스 스큐(Process Skew)를 모니터링하는 회로 및 이를 포함하는 반도체 메모리 장치에 대한 것이다.
메모리 분야의 고속화가 진행됨에 따라, DRAM(dynamic random access memory)의 동작 주파수가 1066MHz, 1333MHz 그리고 1600MHz로 향상되면서 교류 신호 판독시 요구되는 셋업/홀드(Setup/Hold) 마진의 설정이 어려워지고 있다. 이러한 상황에서, NMOS와 PMOS 트랜지스터의 프로세스 스큐(Process skew)에 대한 교류 파라미터 튜닝(AC Parameter Tuning)이 점점 더 중요해 지고 있다.
본 발명이 이루고자 하는 기술적인 과제는 조정회로(Calibration Circuit)을 이용하여 NMOS와 PMOS 트랜지스터의 프로세스 스큐를 모니터링 할 수 있는 모니터링 회로 및 이를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 실시예들에 따르면, 입력받은 조정코드에 따라 비교전압을 출력하는 조정회로, 기준전압을 출력하는 기준전압 생성기, 상기 기준전압과 상기 비교전압을 비교하여 비교신호를 출력하는 비교기, 및 상기 비교신호를 기초로 상기 조정코드를 출력하는 카운터를 포함하는 모니터링 회로가 제공된다.
상기 조정회로는 상기 비교전압을 출력하는 출력 노드, 조정코드를 입력받는 조정부, 및 모니터링 신호를 입력받는 제2 소자를 포함할 수 있고, 상기 조정부는 병렬로 연결된 복수 개의 제1 소자들을 포함할 수 있다.
상기 제1 소자는 구동전압에 연결된 소스 노드, 상기 출력 노드에 연결된 드레인 노드를 포함할 수 있고, 상기 제2 소자는 접지전압에 연결된 소스 노드, 상기 출력 노드에 연결된 드레인 노드를 포함할 수 있다.
상기 제1 소자는 상기 조정코드의 각 비트를 게이트 노드에 입력받는 PMOS 트랜지스터이고, 상기 제2 소자는 상기 모니터링 신호를 게이트노드에 입력받는 NMOS일 수 있다.
상기 조정회로는 상기 모니터링 신호의 보수를 입력받는 제3 소자를 더 포함할 수 있고, 상기 제3 소자는 상기 구동전압에 연결된 소스 노드, 상기 출력 노드에 연결된 드레인 노드를 포함할 수 있고, 상기 제3 소자는 상기 모니터링 신호의 보수를 게이트 노드에 입력 받는 PMOS일 수 있다.
상기 기준전압 생성기는 전압제어신호에 따라 상기 구동전압의 반(1/2)인 값을 상기 기준전압으로 출력할 수 있고, 상기 카운터는 리셋신호에 따라 기 설정된 초기상태로 갱신되고, 상기 초기상태는 변경이 가능할 수 있다.
상기 카운터는 입력받은 상기 비교신호에 따라 상기 조정코드의 적어도 하나 이상의 비트를 변경하여 출력할 수 있다.
상기 카운터는 상기 비교신호(COMP)가 기 설정된 값인 경우 최종상태를 나타내는 결과비트를 더 출력할 수 있다.
본 발명의 실시예들에 따르면, 모니터링 회로을 포함하는 반도체 메모리 장치에 있어서,
상기 모니터링 회로는 입력받은 조정코드에 따라 비교 전압을 출력하는 조정회로;
기준전압을 출력하는 기준전압 생성기, 상기 기준전압과 상기 비교전압을 비교하여 비교신호를 출력하는 비교기, 및 상기 비교신호를 기초로 상기 조정코드를 출력하는 카운터를 포함하고, 상기 조정회로(100)는 상기 비교전압을 출력하는 출력 노드, 조정코드를 입력받는 조정부, 및 모니터링 신호를 입력받는 제2 소자를 포함하고, 상기 조정부는 병렬로 연결된 복수개의 제1 소자들을 포함할 수 있다.
상기 기준전압 생성기는 전압제어신호에 따라 상기 구동전압의 반(1/2)인 값을 상기 기준전압으로 출력하고, 상기 카운터는 리셋신호에 따라 기 설정된 초기상태로 갱신되고, 입력받은 상기 비교신호에 따라 상기 조정코드의 적어도 하나 이상의 비트를 변경하여 출력하고, 상기 카운터는 상기 비교신호가 기 설정된 값인 경우 최종상태를 나타내는 결과비트를 더 출력할 수 있다.
상술한 바와 같이 본 발명에 따르면, 모니터링 회로를 이용하여 NMOS와 PMOS의 프로세스 스큐를 코드화함으로써, 소자 특성의 차이를 모니터링 할 수 있다. 이 코드값에 맞게 셋업/홀드(Setup/Hold) 마진값을 조정함으로써, 주파수 증가에 따른 교류파라미터 튜닝(AC parameter tuning)을 구현할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예들에 따른 모니터링 회로를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 조정 회로를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 조정 매핑 테이블이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 웨이퍼의 구성을 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 모니터링 회로를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 모니터링 회로는 조정회로(100), 기준전압 생성기(200), 카운터(300) 및 비교기(400)을 포함할 수 있다.
조정회로(100)은 입력받은 N비트의(N은 자연수) 조정코드(MON_OUT)에 따라 비교전압(Vout)을 비교기(400)로 출력할 수 있다. 예컨대, 조정코드(MON_OUT)은 6비트일 수 있다. 조정회로(100)의 구체적인 동작은 후술한다.
기준 전압 생성기(200)은 외부로부터 전압제어신호(CONV)를 입력받아 그에 상응하는 기준전압(Vref)를 비교기(400)로 출력할 수 있다. 예컨대, 기준전압(Vref)는 구동전압(VDD)의 반(1/2)인 값일 수 있다.
비교기(400)은 조정회로(100) 및 기준전압 생성기(200)으로부터 비교전압(Vout)과 기준전압(Vref)를 각각 입력받아 비교하고, 비교신호(COMP)를 카운터(300)로 출력할 수 있다.
예컨대, 비교신호(COMP)는 비교전압(Vout)과 기준전압(Vref)의 차이(Vout-Vref)를 기초로 결정될 수 있다. 비교전압(Vout)이 기준전압(Vref)보다 큰 경우 상기 비교신호(COMP)는 1비트의 신호인 "1"일 수 있고, 그렇지 않은 경우 비교신호(COMP)는 1비트의 신호인 "0"일 수 있다.
또한, 비교신호(COMP)는 2비트의 신호일 수 있다.
비교전압(Vout)이 기준전압(Vref)보다 큰 경우 비교신호(COMP)는 2비트의 신호인 "10"일 수 있다. 비교전압(Vout)이 기준전압(Vref)과 같은 경우 비교신호(COMP)는 2비트의 신호인 "01"일 수 있다. 비교전압(Vout)이 기준전압(Vref)과 작은 경우 비교신호(COMP)는 2비트의 신호인 "00"일 수 있다. 비교전압(Vout)이 기준전압(Vref)보다 기 설정된 값보다 큰 경우 비교신호(COMP)는 2비트의 신호인 "11"일 수 있다. 상술한 비교신호(COMP)의 크기(bit size)는 이에 제한되는 것은 아니다.
카운터(300)는 비교기(400)로부터 입력받은 비교신호(COMP)를 기초로 하여 조정코드(MON_OUT)를 조정회로(100) 또는 외부로 출력할 수 있다.
예컨대, 카운터(300)는 비교신호(COMP)가 "1"인 경우, 조정코드(MON_OUT)를 다운 카운트(down-count)하도록 1비트를 변경하여 출력할 수 있고, 비교신호(COMP)가 "0"인 경우, 조정코드(MON_OUT)를 업 카운트(up-count)하도록 1비트를 변경하여 출력할 수 있다.
또한, 아래에서 비교신호(COMP)가 2비트인 경우를 살펴본다.
카운터(300)는 비교신호(COMP)가 "00"인 경우, 조정코드(MON_OUT)를 다운 카운트(down-count)하도록 1비트를 변경하여 출력할 수 있다. 카운터(300)는 비교신호(COMP)가 "01"인 경우, 조정코드(MON_OUT)를 변경하지 않고 출력할 수 있고, 비교신호(COMP)가 "10"인 경우, 조정코드(MON_OUT)를 업 카운트(up-count)하도록 1비트를 변경하여 출력할 수 있고, 비교신호(COMP)가 "11"인 경우, 조정코드(MON_OUT)를 업 카운트(up-count)하도록 2비트를 변경하여 출력할 수 있다. 카운터(300)의 동작은 상술한 내용에 제한되지 않는다.
카운터(300)은 입력받은 리셋신호(Reset)에 따라 기 설정된 초기상태로 갱신될 수 있고, 초기 상태는 변경될 수 있다. 예컨대, 카운터의 크기가 6비트(N=6)인 경우, 초기 상태는 "011111"일 수 있다.
본 발명의 실시예들에 따르면, 카운터(300)는 비교신호(COMP)가 "01"인 경우 최종상태를 나타내는 결과비트(미도시)를 추가로 출력할 수 있다.
본 발명의 실시예들에 따르면, 조정코드(MON_OUT)가 일정 시간동안 동일하게 출력되는 경우, 출력된 조정코드는 최종 상태를 의미하는 코드로 판단될 수 있다.
본 발명의 실시예들에 따르면, 조정코드(MON_OUT)가 일정 시간동안 두가지 코드로 번갈아서 출력되는 경우, 두 조정코드 중 어느 하나는 최종 상태를 의미하는 코드로 판단될 수 있다.
도 2는 본 발명의 실시예들에 따른 조정 회로(100)를 나타내는 회로도이다.
도 2를 참조하면, 조정회로(100)는 조정부(110), 제2 소자(121), 제3 소자(131), 출력 노드(140)을 포함할 수 있다.
조정부(110)은 출력 노드(140)를 통해 입력받은 조정코드(MON_OUT)에 상응하는 비교전압(Vout)을 출력한다.
조정부(110)은 병렬로 연결된 복수개의 제1 소자(111)들을 포함할 수 있다. 예컨대, 도 2에 도시된 바와 같이 상기 복수개의 제1 소자는 6개의 제1 소자(111)로 나타낼 수 있다.
조정부(110)에 포함된 제1 소자(111)의 수는 이에 제한되지 않는다.
제1 소자(111)는 구동전압(VDD)에 연결된 소스 노드, 출력 노드(140)에 연결된 드레인 노드, 조정코드(MON_OUT)의 각 비트를 각각 입력받는 게이트 노드를 포함하는 PMOS 트랜지스터일 수 있다.
제2 소자(121)는 접지전압(VSS)에 연결된 소스 노드, 출력 노드(140)에 연결된 드레인 노드, 모니터링 신호(MON_EN)를 입력받는 게이트 노드를 포함하는 NMOS 트랜지스터일 수 있다.
제3 소자(131)는 구동전압(VDD)에 연결된 소스 노드, 출력 노드(140)에 연결된 드레인 노드, 모니터링 신호의 보수(MON_ENB)를 입력받는 게이트 노드를 포함하는 PMOS 트랜지스터일 수 있다.
본 발명의 실시예들에 따르면, 제3 소자는 생략될 수 있다.
구동전압(VDD)는 5V일 수 있고, 접지전압(VSS)은 접지(예컨대, 0V)일 수 있다.
도 1 및 도 2를 참조하여, 본 발명의 실시예들에 따른 조정회로(100)의 동작을 설명하면, 먼저 조정회로(100)에 모니터링 신호(MON_EN)가 외부로부터 입력된다. 이에 따라, 제2 소자(121)는 일정한 제2 소자(121)의 교류 파라미터를 의미하는 저항 값을 갖게 되고, 제3 소자는 오픈될 수 있다.
조정코드(MON_OUT)의 각 비트가 6개의 제1 소자들(111-0 내지 111-5)로 각각 입력되면, 조정부(110)은 조정코드(MON_OUT)에 상응하는 저항 값을 갖게 된다. 조정코드(MON_OUT)에 따라 조정부(110)의 저항이 선형적으로 변화하기 위해서 제1 소자들(111-0 내지 111-5)는 각기 다른 저항값들을 갖는다.
출력 노드(140)는 각 소자들의 드레인 노드에 연결되어 비교전압(Vout)을 출력할 수 있다. 비교전압(Vout)은 전압분배법칙에 의해 얻어질 수 있다.
비교전압(Vout)은 기준전압(Vref)와 비교기(400)에 의해 비교되고, 비교결과가 반영된 조정코드(MON_OUT)이 다시 입력되는 과정이 반복되면서 조정은 완료된다.
도 3은 본 발명의 실시예들에 따른 조정 매핑 테이블이다.
도 3를 참조하면, 모니터링 회로가 출력하는 조정코드(MON_OUT)에 따라, 상응하는 PMOS/NMOS의 프로세스는 확인될 수 있다. 예컨대, "011111"조정코드(MON_OUT)가 출력되면, 프로세스가 TT(PMOS/NMOS)이라는 것이 확인되고, "000110"조정코드(MON_OUT)가 출력되면 프로세스가 FS(PMOS/NMOS)이라는 것이 확인되고, "110011"조정코드(MON_OUT)가 출력되면 프로세스가 SF(PMOS/NMOS)이라는 것이 확인될 수 있다.
여기서 T는 정상작동을 의미하고, F는 고속작동, S는 저속작동을 의미한다.
본 발명의 실시예들에 따르면, 조정코드(MON_OUT)의 상위 2비트만을 이용하여(예컨대, CAL5-4) SF 또는 FS 프로세스가 확인될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 장치(다이)를 나타내는 블록도이다.
도 4을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치(20)는 입출력 회로(80), 기입 독출 회로(70), 메모리 셀 어레이(60), 컬럼 디코더 및 선택 회로(50), 로우 디코더 및 드라이버(40), 제어 로직부(30) 및 모니터링 회로(10)를 포함할 수 있다.
상기 메모리 장치는 한 층의 메모리 셀 어레이(60) 만으로 구현될 수 있으며, 복수개의 메모리 셀 어레이를 3차원으로 적층하여 구현할 수도 있다. 메모리 셀 어레이(200)는 다수의 비트 라인들(BLi, i는 자연수), 다수의 워드 라인들(WLj,j는 자연수), 및 다수의 메모리 셀들을 포함한다. 상기 메모리 셀 어레이는 다수의 메모리 블록으로 구분되고, 상기 각 메모리 블록은 다수의 메모리 페이지로 구분될 수 있다.
로우 디코더 및 드라이버(40)는 제어 로직부(30)로부터 출력된 로우 어드레스를 디코딩하여 다수의 워드 라인들(WLj) 중에서 적어도 하나의 워드 라인(또는, 행)을 선택할 수 있다.
컬럼 디코더 및 선택회로(50)는 제어 로직부(30)로부터 출력된 컬럼 어드레스를 디코딩하여 다수의 비트 라인들(BLi) 중에서 적어도 하나의 비트 라인(또는, 컬럼)을 선택할 수 있다.
기입 독출 회로(70)는 메모리 셀에 데이터를 기입하거나, 상기 메모리 셀에 저장된 데이터의 검증 독출(verify read), 또는 독출(read)을 할 수 있다.
제어 로직부(30)는 제어신호들을 출력하여 입출력 회로(80), 기입 독출 회로(70), 메모리 셀 어레이(60), 컬럼 디코더 및 선택 회로(50), 로우 디코더 및 드라이버(40), 및 모니터링 회로(10)를 제어할 수 있다.
입출력 회로(80)는 반도체 메모리 장치로 입력되는 데이터를 수신하거나 출력되는 데이터를 전송할 수 있다.
실시예에 따라, 모니터링 회로(10)는 제어 로직부(300)으로부터 제어신호(예컨대, 모니터링 신호(MON_EN))를 입력받아 처리하여 조정코드(MON_OUT)를 생성하고, 제어 로직부(50)로 조정코드(MON_OUT)를 출력할 수 있다.
제어 로직부(50)는 도 2 내지 3에 도시된 바와 같이, 입력받은 조정코드(MON_OUT)를 기 저장된 조정 매핑 테이블과 매핑하여 소자들의 프로세스(성능 차이)를 판단할 수 있다.
도 4에 도시된 바와 같이, 제어 로직부(50)는 판단된 프로세스를 기초로 보상신호를 입출력 회로(80)로 출력 할 수 있다. 입출력 회로(80)는 입력받은 보상신호에 따라 데이터의 입력 및 출력시의 셋업(setup) 타이밍 및/또는 홀드(hold) 타이밍을 조정할 수 있다.
본 발명은 이에 제한되지 않으며, 본 발명의 실시예들에 따라 입출력 회로(80)는 조정코드(MON_OUT)를 직접 입력받아 데이터의 입력 및 출력시 의 셋업(setup) 타이밍 및/또는 홀드(hold) 타이밍을 조정할 수 있다.
실시예에 따라, 반도체 메모리 장치(20)의 테스트 단계에서 모니터링 회로(10)를 동작시켜, 모니터링 회로(10)로부터 출력되는 조정코드(MON_OUT)를 외부 장치(예컨대, 테스트 장치(미도시))로 출력할 수 있다. 테스트 장치(미도시)는 조정코드(MON_OUT)에 따라 소자들의 프로세스를 판단할 수 있다. 판단된 프로세스에 따라 입출력 회로(80)의 데이터의 입력 및 출력시의 셋업(setup) 타이밍 및/또는 홀드(hold) 타이밍이 조절될 수 있다.
도 5를 참조하면, 웨이퍼(1)는 복수개의 다이들(20-1 내지 20-n)을 포함할 수 있다. 복수개의 다이들(20-1 내지 20-n)의 각각의 다이는 각각 모니터링 회로(10)를 포함할 수 있다.
실시예에 따라, 복수개의 다이들(20-1 내지 20-n) 각각을 패키징하기 전의 웨이퍼 레벨의 테스트 단계에서, 모니터링 회로(10)를 동작시켜, 복수개의 다이들(20-1 내지 20-n) 각각의 소자들의 프로세스를 판단할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1 : 웨이퍼
10 : 모니터링 회로
11 : 모니터링 영역
20 : 다이
21 : 다이 영역
30 : 제어 로직
40 : 로우 디코더 및 드라이버
50 : 컬럼 디코더 및 선택 회로
60 : 메모리 셀 어래이
70 : 기입 독출 회로
80 : 입출력 회로
100 : 조정회로
200 : 기준전압 생성기
300 : 카운터
400 : 비교기
110 : 조정부
111 : 제1 소자
121 : 제2 소자
131 : 제3 소자

Claims (10)

  1. 입력받은 조정코드에 따라 비교전압을 출력하는 조정회로;
    기준전압을 출력하는 기준전압 생성기;
    상기 기준전압과 상기 비교전압을 비교하여 비교신호를 출력하는 비교기; 및
    상기 비교신호를 기초로 상기 조정코드를 출력하는 카운터를 포함하는 모니터링 회로.
  2. 제1항에 있어서, 상기 조정회로는
    상기 비교전압을 출력하는 출력 노드;
    조정코드를 입력받는 조정부; 및
    모니터링 신호를 입력받는 제2 소자를 포함하고,
    상기 조정부는 병렬로 연결된 복수 개의 제1 소자들을 포함하는 모니터링 회로.
  3. 제2항에 있어서, 상기 제1 소자는 구동전압에 연결된 소스 노드, 및 상기 출력 노드에 연결된 드레인 노드를 포함하고,
    상기 제2 소자는 접지전압에 연결된 소스 노드, 및 상기 출력 노드에 연결된 드레 인노드를 포함하는 모니터링 회로.
  4. 제3항에 있어서,
    상기 제1 소자는 상기 조정코드의 각 비트를 게이트 노드에 입력받는 PMOS 트랜지스터이고,
    상기 제2 소자는 상기 모니터링 신호를 게이트 노드에 입력받는 NMOS 트랜지스터인 모니터링 회로.
  5. 제4항에 있어서, 상기 조정회로는
    상기 모니터링 신호의 보수를 입력받는 제3 소자를 더 포함하고,
    상기 제3 소자는 상기 구동전압에 연결된 소스 노드, 상기 출력 노드에 연결된 드레인 노드를 포함하고,
    상기 제3 소자는 상기 모니터링 신호의 보수를 게이트 노드에 입력받는 PMOS트랜지스터인 모니터링 회로.
  6. 제1항에 있어서,
    상기 기준전압 생성기는 전압제어신호에 따라 상기 구동전압의 반(1/2)인 값을 상기 기준전압으로 출력하고,
    상기 카운터는 리셋 신호에 따라 기 설정된 초기상태로 갱신되고,
    상기 초기 상태는 변경이 가능한 모니터링 회로.
  7. 제6항에 있어서, 상기 카운터는
    입력받은 상기 비교신호에 따라
    상기 조정코드의 적어도 하나 이상의 비트를 변경하여 출력하는
    모니터링 회로.
  8. 제7항에 있어서, 상기 카운터는
    상기 비교신호가 기 설정된 값인 경우
    최종상태를 나타내는 결과비트를 더 출력하는 모니터링 회로.
  9. 모니터링 회로를 포함하는 반도체 메모리 장치에 있어서,
    상기 모니터링 회로는
    입력받은 조정코드에 따라 비교 전압을 출력하는 조정회로;
    기준전압을 출력하는 기준전압 생성기;
    상기 기준전압과 상기 비교전압을 비교하여 비교신호를 출력하는 비교기; 및
    상기 비교신호를 기초로 상기 조정코드를 출력하는 카운터를 포함하고,
    상기 조정회로는
    상기 비교전압을 출력하는 출력 노드;
    조정코드를 입력받는 조정부; 및
    모니터링 신호를 입력받는 제2 소자를 포함하고,
    상기 조정부는 병렬로 연결된 복수 개의 제1 소자들을 포함하는 상기 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 기준전압 생성기는
    전압제어신호에 따라 상기 구동전압의 반(1/2)인 값을 상기 기준전압(Vref)으로 출력하고,
    상기 카운터는 리셋 신호에 따라 기 설정된 초기상태로 갱신되고,
    입력받은 상기 비교신호에 따라 상기 조정코드의 적어도 하나 이상의 비트를 변경하여 출력하고,
    상기 카운터는
    상기 비교신호가 기 설정된 값인 경우
    최종상태를 나타내는 결과비트를 더 출력하는 상기 반도체 메모리 장치.
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