KR20170010828A - 데이터 전송의 제어 시스템, 방법, 칩 어레이 및 디스플레이 - Google Patents

데이터 전송의 제어 시스템, 방법, 칩 어레이 및 디스플레이 Download PDF

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리야드 옵토일렉트로닉 씨오., 엘티디.
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Abstract

본 발명은 데이터 전송의 제어 시스템, 방법, 칩 어레이 및 디스플레이를 공개한다. 데이터 전송 제어 시스템은 각각 최소한 두개 칩 세트를 포함하는 다수 행의 칩 조합을 포함하는 칩 어레이(20)과, 여기서, 칩 세트중의 각 칩은 서로 종속 접속되고 표시 데이터를 수신하고 표시 데이터에 근거하여 다수 행의 칩 조합에 대응되는 다수 세트의 표시 신호를 생성하는 제어기(30)를 포함하고, 어느 한세트의 표시 신호는 최소한 두개 칩 세트에 대응되는 최소한 두개 통로의 서브 표시 신호로 구획되고, 어느 한 통로의 서브 표시 신호는 이에 대응되는 칩 세트중의 첫번째 칩의 신호 입력단에 연결된다. 데이터 전송의 제어 시스템, 방법, 칩 어레이 및 디스플레이가기존기술중의 데이터 전송 범위를 확대할 때 전자파 방사가 커지는 기술과제를 해결할 수 있다.

Description

데이터 전송의 제어 시스템, 방법, 칩 어레이 및 디스플레이{Control System and Method For Data Transmission, and Chip Array and Display}
본 발명은 제어 분야에 관한 것으로, 특히 데이터 전송의 제어 시스템, 방법, 칩 어레이 및 디스플레이에 관한 것이다.
LED 스크린은 평판형 디스플레이로 일련의 작은 LED 모듈 패널로 구성된다. 최근, LED 스크린이 적응성이 강하고 색체가 풍부하며 광 효율이 높고 사용수명이 긴 등 장점을 구비하여 LED 스크린은 고속으로 발전되고 있고 특히 대형 스크린은 LED 응용중의 한 거대한 시장으로 되었다.
현재, LED 스크린의 데이터 전송 방식은 신호가 칩 어레이중의 각 행의 칩의 첫번째 표시 칩의 입력구에 연결되고 첫번째 표시 칩의 출력구가 다음 칩의 입력구에 연결되어 신호는 각 행의 칩에 의하여 차례로 형성된 직렬 구조에 따라 차례로 전송되여 1행 칩의 표시를 제어한다. 기존의 이러한 접속 방식의 경우, 신호의 전송 속도가 결정되었으면 일정한 시간내에서의 신호 전송 범위는 제한되어있다. 더욱 큰 신호 전송 범위를 얻으려면 신호의 전송 속도를 향상시켜야 하는데 신호의 전송 속도를 향상시키면 전자파 방사가 커지는 기술적 과제가 존재하고 원가를 높이게 된다.
상기한 데이터 전송 범위를 확대할 때 전자파 방사가 커지는 문제에 대하여 아직 유효한 해결책을 제시하지 못하였다.
본 발명의 실시예는 최소한 기존기술중의 데이터 전송 범위를 확대할 때 전자파 방사가 커지는 기술과제를 해결할 수 있는 데이터 전송의 제어 시스템, 방법, 칩 어레이 및 디스플레이를 제공한다.
본 발명의 실시예의 일 측면에 따르면, 다수 행의 칩 조합을 포함하는 칩 어레이와, 여기서, 어느 한 행의 칩 조합은 최소한 두개 칩 세트를 포함하고,칩 세트중의 각 칩은 서로 종속 접속되고,표시 데이터를 수신하고 표시 데이터에 근거하여 다수 행의 칩 조합에 대응되는 다수 세트의 표시 신호를 생성하는 제어기를 포함하고, 어느 한세트의 표시 신호는 최소한 두개 칩 세트에 대응되는 서브 표시 신호로 구획되고 어느 한통로의 서브 표시 신호는 이에 대응되는 칩 세트중의 첫번째 칩의 신호 입력단에 연결되는 데이터 전송의 제어 시스템을 제공한다.
진일보로, 어는 한행의 칩 조합에 두개 칩 세트가 포함될 경우, 제1 칩 세트는 어느 한 행의 칩 조합중의 제2i-1번째 칩을 포함하고 제2 칩 세트는 어느 한 행의 칩 조합중의 제2i번째 칩을 포함하고, 여기서, i는 자연수이다.
진일보로, 제1 칩 세트중의 제j번째 칩의 신호 출력단은 제1 칩 세트중의 제j+1번째 칩의 입력단에 연결되고 제2 칩 세트중의 제j번째 칩의 신호 출력단은 제2 칩 세트중의 제j+1번째 칩의 입력단에 연결되고, 여기서, j는 자연수이다.
진일보로, 어느 한 행의 칩 조합에 세개 칩 세트가 포함될 경우, 제1 칩 세트는 어느 한 행의 칩 조합중의 제3i-2번째 칩을 포함하고 제2 칩 세트는 어느 한 행의 칩 조합중의 제3i-1번째 칩을 포함하고 제3 칩 세트는 어느 한 행의 칩 조합중의 제3i번째 칩을 포함하고, 여기서, i는 자연수이다.
진일보로, 제1 칩 세트중의 제j번째 칩의 신호 출력단은 제1 칩 세트중의 제j+1번째 칩의 입력단에 연결되고 제2 칩 세트중의 제j번째 칩의 신호 출력단은 제2 칩 세트중의 제j+1번째 칩의 입력단에 연결되고 제3 칩 세트중의 제j번째 칩의 신호 출력단은 제3 칩 세트중의 제j+1번째 칩의 입력단에 연결되고, 여기서, j는 자연수이다.
진일보로, 어느 한 세트의 표시 신호로부터 구획된 최소한 두개 통로의 서브 표시 신호는 전송 과정에 서로 독립되고 최소한 두개 통로의 서브 표시 신호의 신호 컨텐츠는 서로 다르다.
진일보로, 다수 행의 칩 조합중의 어느 한 칩은 하나의 표시 영역에 대응된다.
진일보로, 표시 영역은 다수의 화소유닛으로 구성된 다행 다열의 화소 행렬을 포함한다.
본 발명의 실시예의 다른 일 측면에 따르면, 표시 데이터를 획득하는 단계와, 표시 데이터에 근거하여 다수 세트의 표시 신호를 생성하는 단계와, 여기서, 다수 세트의 표시 신호는 칩 어레이중의 다수 행의 칩 조합에 대응되고 어느 한 세트의 표시 신호를 최소한 두개 통로의 대응되는 칩 세트중의 칩을 제어하는 서브 표시 신호로 구획하는 단계를 포함하고, 여기서, 어느 한 행의 칩 조합에 최소한 두개 칩 세트가 포함되고 최소한 두개 통로의 서브 표시 신호는 최소한 두개 칩 세트에 대응되는 데이터 전송 제어 방법을 제공한다.
진일보로, 표시 데이터에 근거하여 다수 세트의 표시 신호를 생성하기 전에, 상기 방법은, 칩 어레이의 행 수량에 근거하여 제어 신호의 세트 수량을 결정하는 단계를 더 포함한다.
진일보로, 어느 한 세트의 표시 신호를 최소한 두개 통로의 서브 표시 신호로 구획하기 전에, 상기 방법은 어느 한 행의 칩 조합의 세트 수량에 근거하여 서브 표시 신호 수량을 결정하는 단계를 더 포함한다.
진일보로, 표시 신호를 두개 통로의 서브 표시 신호로 구획할 경우, 제1 서브 표시 신호는 어느 한 행의 칩 조합중의 제2i-1번째 칩을 포함하는 제1 칩 세트를 제어하고 제2 서브 표시 신호는 어느 한 행의 칩 조합중의 제2i번째 칩을 포함하는 제2 칩 세트를 제어하며, 여기서, i는 자연수이다.
진일보로, 표시 신호를 세개 통로의 서브 표시 신호로 구획할 경우, 제1 서브 표시 신호는 어느 한 행의 칩 조합중의 제3i-2번째 칩을 포함하는 제1 칩 세트를 제어하고 제2 서브 표시 신호는 어느 한 행의 칩 조합중의 제3i-1번째 칩을 포함하는 제2 칩 세트를 제어하며 제3 서브 표시 신호는 어느 한 행의 칩 조합중의 제3i번째 칩을 포함하는 제3 칩 세트를 제어하고, 여기서, i는 자연수이다.
본 발명의 실시예의 다른 일 측면에 따르면, 다수 세트의 표시 신호에 대응되는 다수 행의 칩 조합을 포함하고, 여기서, 어느 한 행의 칩 조합은 최소한 두개 칩 세트를 포함하고, 최소한 두개 칩 세트는 다수 세트의 표시 신호중의 어느 한 세트의 표시 신호로부터 구획된 최소한 두개 서브 표시 신호에 대응되며 칩 세트중의 첫번째 칩의 신호 입력단은 서브 표시 신호에 접속되고 칩 세트중의 제k번째 칩의 신호 출력단은 칩 세트중의 제k+1번째 칩의 신호 출력단에 연결되고, 여기서, k는 자연수인 칩 어레이를 제공한다.
진일보로, 칩 세트중의 첫번째 칩의 신호 입력단은 서브 표시 신호에 접속되고 칩 세트중의 제k번째 칩의 신호 출력단은 칩 세트중의 제k+1번째 칩의 신호 출력단에 연결되고, 여기서, k는 자연수이다.
본 발명의 실시예의 다른 일 측면에 따르면, 상기한 방안중의 어느 한 데이터 전송의 제어 시스템을 포함하는 디스플레이를 제공한다.
본 발명의 실시예의 다른 일 측면에 따르면, 상기한 방안중의 칩 어레이를 포함하는 디스플레이를 제공한다.
본 발명의 실시예에 있어서, 다수 행의 칩 조합을 포함하는 칩 어레이와, 여기서, 어느 한 행의 칩 조합은 최소한 두개 칩 세트를 포함하고,칩 세트중의 각 칩은 서로 종속 접속되고, 표시 데이터를 수신하고 표시 데이터에 근거하여 다수 행의 칩 조합에 대응되는 다수 세트의 표시 신호를 생성하는 제어기를 포함하고, 어느 한 세트의 표시 신호는 최소한 두개 칩 세트에 대응되는 서브 표시 신호로 구획되고 어느 한 통로의 서브 표시 신호는 이에 대응되는 칩 세트중의 첫번째 칩의 신호 입력단에 연결되는 데이터 전송 제어 시스템을 이용한다. 이로하여 기존기술중의 데이터 전송 범위를 확대할 때 전자파 방사가 커지는 기술과제를 해결할 수 있다.
도면은 본 발명에 대한 이해를 돕기위한 것으로 본 발명의 명세서의 일부분이고 본 발명에 예시적으로 나타낸 실시예 및 그 설명은 본 발명을 해석하기 위한 것으로 본 발명을 한정하는 것이 아니다.
도 1은 본 발명의 실시예1에 따른 선택가능한 데이터 전송 제어 시스템의 구조를 나타낸 도이다.
도 2는 본 발명의 실시예에 따른 선택가능한 어느 한 칩 조합이 두개 칩 세트를 포함할 경우의 서브 표시 신호의 전송을 나타낸 도이다.
도 3은 본 발명의 실시예2에 따른 선택가능한 데이터 전송 제어 방법을 나타낸 흐름도이다.
이 분야의 기술자들이 본 발명의 기술방안을 더욱 쉽게 이해할 수 있도록 아래 본 발명의 실시예중의 도면을 결합하여 본 발명의 실시예의 기술방안을 명확하고 완벽하게 설명하는데 아래에서 설명하는 실시예는 본 발명의 모든 실시예가 아니라 일부 실시예이다. 본 발명의 실시예에 근거하여 이 분야의 기술자가 창조성이 있는 노동을 필요로하지 않은체 얻은 모든 기타 실시예는 모두 본 발명의 보호범위에 속한다.
다만, 본 발명의 명세서, 특허청구범위 및 도면에 기재된 "제1", "제2" 등 용어는 유사한 대상을 구별하기 위한 것으로 특정된 순서 또는 선후 순서를 표시하기 위한 것이 아니다. 본 발명의 실시예를 도면 또는 설명한 순서와 다른 순서로 실시할 수 있도록 이렇게 사용된 수치는 적절한 상황에서 서로 교체될 수 있음은 이해할 수 있는 것이다. 그리고 용어 "포함", "구비" 및 이러한 용어의 어느 변형은 비배제적 포함을 커버하기 위한 것으로, 예를 들어 일련의 단계 또는 유닛을 포함하는 프로세스, 방법, 시스템, 제품 또는 기기는 명확히 기재된 단계 또는 유닛에 한정되지 않고 기재하지 않은 또는 이러한 프로세스, 방법, 제품 또는 기기 고유의 기타 단계 또는 유닛을 포함할 수도 있음을 표시한다.
실시예1
본 발명의 실시예에 의하면, 데이터 전송 제어 시스템을 제공한다.
도 1은 본 발명의 실시예1에 따른 선택가능한 데이터 전송 제어 시스템의 구조를 나타낸 도로, 하기를 포함한다.
다수 행의 칩 조합을 포함하는 칩 어레이(20)를 포함하고, 여기서, 어느 한 행의 칩 조합에 최소한 두개 칩 세트가 포함되고 칩 세트중의 각 칩은 서로 종속 접속된다.
구체적으로, 칩 어레이(20)의 규격은 실제 수요에 따라 사전에 설정된 것일 수 있고, 예를 들어 규격이 20*10인 칩 어레이의 경우, 20은 칩 어레이의 행 수량을 표시하고 10은 칩 어레이의 열 수량을 표시할 수 있다. 칩 어레이는 다수 행의 칩 조합을 포함할 수 있고, 예를 들어 20*10의 칩 어레이는 20행의 칩 조합을 포함한다. 어느 한 행의 칩 조합은 다수의 칩 세트를 포함할 수 있다. 예를 들어 20*10의 칩 어레이의 경우, 각 행이 10개 칩을 포함하고 1행의 칩이 두개 칩 세트로 구획될 경우, 그중 한가지 상황은, 제1 세트의 칩 세트가 제1, 3, 5, 7, 9번째 칩을 포함하고 제2 세트의 칩 세트가 제2, 4, 6, 8, 10번째 칩을 포함할 수 있다. 다른 한가지 상황은, 제1 세트의 칩 세트가 제1, 2, 3, 6, 9번째 칩을 포함하고 제2 세트의 칩 세트 가 제4, 5, 7, 8, 10번째 칩을 포함할 수 있다. 다만, 칩 세트가 어느 칩을 포함할것인가는 임의로 설정할 수 있다. 하나의 칩 세트중의 각 칩의 신호 입력단은 신호 출력단에 차례로 연결되고, 예를 들어 한세트의 칩 세트가 제1, 3, 5, 7, 9번째 칩을 포함할 경우, 칩1의 신호 출력단은 칩3의 신호 입력단에 연결되고 칩3의 신호 출력단은 칩5의 신호 입력단에 연결되고 칩5의 신호 출력단은 칩7의 신호 입력단에 연결되고 칩7의 신호 출력단은 칩9의 신호 입력단에 연결된다.
다만, 칩 어레이(20)중의 어느 한 칩은 하나의 표시 영역을 대응되게 제어할 수 있고 이 표시 영역은 몇개 화소유닛으로 구성된 다행 다열의 화소 행렬일 수 있고, 예를 들어 하나의 칩이 대응되게 제어하는 표시 영역은 16*16의 화소 행렬일 수 있다.
또한, 표시 데이터를 수신하고 표시 데이터에 근거하여 다수 행의 칩 조합에 대응되는 다수 세트의 표시 신호를 생성하는 제어기(30)을 포함하고, 여기서, 어느 한 세트의 표시 신호는 최소한 두개 칩 세트에 대응되는 서브 표시 신호로 구획되고 어느 한 통로의 서브 표시 신호는 이에 대응되는 칩 세트중의 첫번째 칩의 신호 입력단에 연결된다.
구체적으로, 제어기(30)는 수신한 표시 데이터에 근거하여 다수 세트의 표시 신호를 생성하고 다수 세트의 표시 신호중의 어느 한 세트의 표시 신호는 이에 대응되는 한 행의 칩 조합을 제어한다. 다수 세트의 표시 신호중의 어느 한 세트의 표시 신호는 최소한 두개 통로의 서브 표시 신호로 구획될 수 있고 이 서브 표시 신호 수량은 칩 조합중의 칩 세트 수량에 근거하여 결정될 수 있다. 예를 들어 한세트의 칩 조합이 두개 칩 세트로 구획될 경우, 한세트의 표시 신호는 두개 통로의 서브 표시 신호로 구획될 수 있고 한세트의 칩 조합이 세개 칩 세트로 구획될 경우, 한세트의 표시 신호는 세개 통로의 서브 표시 신호로 구획될 수 있다.
본 발명의 실시예에 있어서, 다수 행의 칩 조합을 포함하는 칩 어레이(20)와, 여기서, 어느 한행의 칩 조합은 최소한 두개 칩 세트를 포함하고 칩 세트중의 각 칩은 서로 종속 접속되며, 표시 데이터를 수신하고 표시 데이터에 근거하여 다수 행의 칩 조합에 대응되는 다수 세트의 표시 신호를 생성하는 제어기(30)를 이용하고, 여기서, 어느 한세트의 표시 신호는 최소한 두개 칩 세트에 대응되는 서브 표시 신호로 구획되고 어느 한통로의 서브 표시 신호는 이에 대응되는 칩 세트중의 첫번째 칩의 신호 입력단에 연결된다. 이로하여 기존기술중의 데이터 전송 범위를 확대할 때 전자파 방사가 커지는 기술과제를 해결할 수 있다.
본 출원의 선택가능한 기술방안에 있어서, 어느 한행의 칩 조합이 두개 칩 세트를 포함할 경우, 제1 칩 세트는 어느 한행의 칩 조합중의 제2i-1번째 칩을 포함하고 제2 칩 세트는 어느 한행의 칩 조합중의 제2i번째 칩을 포함하고, 여기서, i는 자연수이다.
본 출원의 선택가능한 기술방안에 있어서, 제1 칩 세트중의 제j번째 칩의 신호 출력단은 제1 칩 세트중의 제j+1번째 칩의 입력단에 연결되고 제2 칩 세트중의 제j번째 칩의 신호 출력단은 제2 칩 세트중의 제j+1번째 칩의 입력단에 연결되고, 여기서, j는 자연수이다.
구체적으로, 도 2는 본 발명의 실시예에 따른 선택가능한 어느 한 칩 조합이 두개 칩 세트를 포함할 경우의 서브 표시 신호 전송를 나타낸 도이다. 도 2에 있어서, 칩 조합이 6개 칩을 포함할 경우를 예로 하면 제1 칩 세트는 1행의 칩 조합중의 칩1, 칩3, 칩5를 포함하고 제2 칩 세트는 1행의 칩 조합중의 칩2, 칩4, 칩6을 포함할 수 있다. 제1 칩 세트는 세개 칩을 포함하고 제1 서브 표시 신호는 칩1의 신호 입력단에 연결된다. 제2 칩 세트는 세개 칩을 포함하고 제2 서브 표시 신호는 칩2의 신호 입력단에 연결된다. 한세트의 칩중의 앞 칩의 신호 출력단은 뒷 칩의 신호 입력단에 연결되여 종속 접속을 형성한다.
본 출원의 선택가능한 기술방안에 있어서, 어느 한행의 칩 조합이 세개 칩 세트를 포함할 경우, 제1 칩 세트는 어느 한행의 칩 조합중의 제3i-2번째 칩을 포함하고 제2 칩 세트는 어느 한행의 칩 조합중의 제3i-1번째 칩을 포함하고 제3 칩 세트는 어느 한행의 칩 조합중의 제3i번째 칩을 포함하는 것을 특징으로 하고, 여기서, i는 자연수이다.
본 출원의 선택가능한 기술방안에 있어서, 제1 칩 세트중의 제j번째 칩의 신호 출력단은 제1 칩 세트중의 제j+1번째 칩의 입력단에 연결되고 제2 칩 세트중의 제j번째 칩의 신호 출력단은 제2 칩 세트중의 제j+1번째 칩의 입력단에 연결되고 제3 칩 세트중의 제j번째 칩의 신호 출력단은 제3 칩 세트중의 제j+1번째 칩의 입력단에 연결되는 것을 특징으로 하고, 여기서, j는 자연수이다.
구체적으로, 어느 한행의 칩 조합은 세개 칩 세트를 포함할 수 있고, 예를 들어 제1 칩 세트가 1행의 칩 조합중의 제1, 4, 7번째 칩을 포함하고 제2 칩 세트가 1행의 칩 조합중의 제2, 5, 8번째 칩을 포함하고 제3 칩 세트가 1행의 칩 조합중의 제3, 6, 9번째 칩을 포함할 수 있다.
본 출원의 선택가능한 기술방안에 있어서, 어느 한세트의 표시 신호로부터 구획된 최소한 두개 통로의 서브 표시 신호는 전송 과정에 서로 독립되고 최소한 두개 통로의 서브 표시 신호의 신호 컨텐츠는 서로 다르다.
구체적으로, 어느 한세트의 표시 신호로부터 구획된 최소한 두개 통로의 서브 표시 신호는 전송 과정에 서로 독립되고 한 통로의 서브 표시 신호의 전송과정에 에러가 발생하였을 경우, 기타 서브 표시 신호는 이 통로의 서브 표시 신호의 영향을 받지 않고 여전히 칩의 연결 방식에 따라 정상적으로 전송된다. 어느 한세트의 표시 신호로부터 구획된 최소한 두개 통로의 서브 표시 신호의 신호 컨텐츠는 서로 다르고 그 신호의 컨텐츠의 합계가 이 세트의 표시 신호의 표시 데이터를 구성한다.
본 발명의 실시예에 있어서, 칩의 직렬 병렬의 혼합 연결 방식을 이용하여 신호를 직렬 병렬의 혼합 방법으로 전송하고 다수 통로의 서브 표시 신호로 1행의 표시 데이터를 제어한다. 따라서, 전송 속도가 일정할 경우, 칩 어레이(20)의 표시 범위는 칩이 직렬될 경우의 몇배에 달하고 신호의 전송 속도가 낮은 경우에 더욱 넓은 범위를 제어할 수 있는 목표를 실현하고 신호의 전송 속도가 낮음으로 전자파 방사를 유효하게 절감시킬 수 있다.
실시예2
본 발명의 실시예에 의하면, 데이터 전송 제어 방법의 실시예를 제공하는데, 다만, 도면중의 흐름도에 도시한 단계를 예를 들어 한세트의 계산기가 명령을 수행할 수 있는 계산기 시스템에서 수행할 수 있고, 또한 흐름도에 논리순서를 나타내였지만 이와 다른 순서로 흐름도에 도시한 단계 또는 설명한 단계를 수행할 수도 있다.
도 3은 본 발명의 실시예2에 따른 선택가능한 데이터 전송 제어 방법을 나타낸 흐름도로, 도 3에 도시한 바와 같이, 이 방법은 하기 단계를 포함한다:
표시 데이터를 획득한다(단계S102).
표시 데이터에 근거하여 다수 세트의 표시 신호를 생성하고(단계S104), 여기서, 다수 세트의 표시 신호는 칩 어레이중의 다수 행의 칩 조합에 대응된다.
구체적으로, 제어기는 수신한 표시 데이터에 근거하여 다수 세트의 표시 신호를 생성하고 다수 세트의 표시 신호중의 어느 한세트의 표시 신호는 이에 대응되는 1행의 칩 조합을 제어한다. 여기서, 칩 어레이의 규격은 실제 수요에 따라 사전에 설정된 것이다. 칩 어레이는 다수 행의 칩 조합을 포함할 수 있고, 예를 들어 20*10의 칩 어레이는 20행의 칩 조합을 포함할 수 있다.
어느 한세트의 표시 신호를 최소한 두개 통로의 서브 표시 신호로 구획하고(단계S106), 여기서, 어느 한행의 칩 조합은 최소한 두개 칩 세트를 포함하고 최소한 두개 통로의 서브 표시 신호는 최소한 두개 칩 세트에 대응되며 서브 표시 신호는 대응되는 칩 세트중의 칩을 제어한다.
구체적으로, 다수 세트의 표시 신호중의 어느 한세트의 표시 신호를 최소한 두개 통로의 서브 표시 신호로 구획할 수 있고 서브 표시 신호 수량은 칩 조합중의 칩 세트 수량에 근거하여 결정할 수 있다. 어느 한행의 칩 조합은 다수의 칩 세트를 포함할 수 있다. 예를 들어 20*10의 칩 어레이는 각각의 행에 10개 칩을 포함하고 1행 칩을 두개 칩 세트로 구획할 경우, 한가지 상황은, 제1 세트의 칩 세트가 제1, 3, 5, 7, 9번째 칩을 포함하고 제2 세트의 칩이 제2, 4, 6, 8, 10번째 칩을 포함할 수 있다. 다른 한가지 상황은, 제1 세트의 칩 세트가 제1, 2, 3, 6, 9번째 칩을 포함하고, 제2 세트의 칩이 제4, 5, 7, 8, 10번째 칩을 포함할 수 있다. 다만, 칩 세트가 어느 칩을 포함할것인가는 임의로 설정할 수 있다. 하나의 칩 세트중의 각 칩의 신호 입력단은 신호 출력단에 차례로 연결되고, 예를 들어 한세트의 칩 세트가 제1, 3, 5, 7, 9번째 칩을 포함할 경우, 칩1의 신호 출력단은 칩3의 신호 입력단에 연결되고 칩3의 신호 출력단은 칩5의 신호 입력단에 연결되고 칩5의 신호 출력단은 칩7의 신호 입력단에 연결되고 칩7의 신호 출력단은 칩9의 신호 입력단에 연결된다. 한세트의 칩 조합이 두개 칩 세트로 구획될 경우, 한세트의 표시 신호는 두개 통로의 서브 표시 신호로 구획될 수 있다. 한세트의 칩 조합이 세개 칩 세트로 구획될 경우, 한세트의 표시 신호는 세개 통로의 서브 표시 신호로 구획될 수 있다.
다만, 칩 어레이중의 어느 한 칩은 하나의 표시 영역을 대응되게 제어할 수 있고 표시 영역은 몇개 화소유닛으로 구성된 다행 다열의 화소 행렬일 수 있고, 예를 들어 하나의 칩이 대응되게 제어하는 표시 영역은 16*16의 화소 행렬일 수 있다.
상기한 표시 데이터를 획득하는 단계S102와, 표시 데이터에 근거하여 다수 세트의 표시 신호를 생성하는 단계S104와, 여기서, 다수 세트의 표시 신호는 칩 어레이중의 다수 행의 칩 조합에 대응되고, 어느 한세트의 표시 신호를 최소한 두개 통로의 서브 표시 신호로 구획할 단계S106를 포함하고, 여기서, 어느 한행의 칩 조합은 최소한 두개 칩 세트를 포함하고 최소한 두개 통로의 서브 표시 신호는 최소한 두개 칩 세트에 대응되며 서브 표시 신호는 대응되는 칩 세트중의 칩을 제어한다. 이로하여 기존기술중의 데이터 전송 범위를 확대할 때 전자파 방사가 커지는 기술과제를 해결할 수 있다.
본 출원의 선택가능한 기술방안에 있어서, 단계S104에 있어서, 표시 데이터에 근거하여 다수 세트의 표시 신호를 생성하기 전에, 본 실시예에서 제공하는 방법은 하기 단계를 포함할 수 있다:
칩 어레이의 행 수량에 근거하여 제어 신호의 세트 수량을 결정한다(단계S1031).
구체적으로, 제어기가 신호를 표시하기 전에, 우선 칩 어레이의 행 수량을 읽고, 생성되는 표시 신호의 세트 수량이 칩 어레이의 행 수량과 일치시킬 수 있다.
본 출원의 선택가능한 기술방안에 있어서, 단계S106에 있어서, 어느 한세트의 표시 신호를 최소한 두개 통로의 서브 표시 신호로 구획하기 전에, 본 실시예에서 제공하는 방법은 하기 단계를 포함한다:
어느 1행의 칩 조합의 세트 수량에 근거하여 서브 표시 신호 수량을 결정한다(단계S1051).
구체적으로, 표시 신호를 최소한 두개 통로의 서브 표시 신호로 구획하기 전에, 어느 1행의 칩 조합중의 칩 세트 수량을 읽고, 생성되는 서브 표시 신호 수량이 칩 세트 수량과 일치시킬 수 있다.
본 출원의 선택가능한 기술방안에 있어서, 표시 신호가 두개 통로의 서브 표시 신호로 구획될 경우, 제1 서브 표시 신호는 제1 칩 세트를 제어하고 제1 칩 세트는 어느 1행의 칩 조합중의 제2i-1번째 칩을 포함하고, 제2 서브 표시 신호는 제2 칩 세트를 제어하고 제2 칩 세트는 어느 1행의 칩 조합중의 제2i번째 칩을 포함하고, 여기서, i는 자연수이다.
구체적으로, 도 2에 있어서, 칩 조합이 6개 칩을 포함할 경우를 예로 하면, 제1 칩 세트가 1행의 칩 조합중의 칩1, 칩3, 칩5를 포함하고 제2 칩 세트가 1행의 칩 조합중의 칩2, 칩4, 칩6을 포함한다. 제1 칩 세트는 세개 칩을 포함하고 제1 서브 표시 신호는 칩1의 신호 입력단에 연결된다. 제2 칩 세트는 세개 칩을 포함하고 제2 서브 표시 신호는 칩2의 신호 입력단에 연결된다. 한세트의 칩중의 앞의 칩의 신호 출력단이 뒷 칩의 신호 입력단에 연결되어 종속 접속을 형성한다.
본 출원의 선택가능한 기술방안에 있어서, 표시 신호가 세개 통로의 서브 표시 신호로 구획될 경우, 제1 서브 표시 신호는 제1 칩 세트를 제어하고 제1 칩 세트는 어느 1행의 칩 조합중의 제3i-2번째 칩을 포함하고, 제2 서브 표시 신호는 제2 칩 세트를 제어하고 제2 칩 세트는 어느 1행의 칩 조합중의 제3i-1번째 칩을 포함하고, 제3 서브 표시 신호는 제3 칩 세트를 제어하고 제3 칩 세트는 어느 1행의 칩 조합중의 제3i번째 칩을 포함하고, 여기서, i는 자연수이다.
구체적으로, 어느 1행의 칩 조합은 세개 칩 세트를 포함할 수 있고, 예를 들어 제1 칩 세트가 1행의 칩 조합중의 제1, 4, 7번째 칩을 포함하고 제2 칩 세트가 1행의 칩 조합중의 제2, 5, 8번째 칩을 포함하고 제3 칩 세트가 1행의 칩 조합중의 제3, 6, 9번째 칩을 포함할 수 있다.
본 출원의 선택가능한 기술방안에 있어서, 어느 한세트의 표시 신호로부터 구획된 최소한 두개 통로의 서브 표시 신호는 전송 과정에 서로 독립되고 최소한 두개 통로의 서브 표시 신호의 신호 컨텐츠는 서로 다르다.
본 발명의 실시예에 있어서, 칩의 직렬 병렬의 혼합 연결 방식을 이용하여 신호를 직렬 병렬의 혼합 방법으로 전송하고 다수 통로의 서브 표시 신호로 1행의 표시 데이터를 제어한다. 따라서, 전송 속도가 일정할 경우, 칩 어레이의 표시 범위는 칩이 직렬될 경우의 몇배에 달하고 신호의 전송 속도가 낮은 경우에 더욱 넓은 범위를 제어할 수 있는 목표를 실현하고 신호의 전송 속도가 낮음으로 전자파 방사를 유효하게 절감시킬 수 있다.
실시예3
본 발명의 실시예에 의하면, 칩 어레이를 제공한다.
상기 칩 어레이는 다수 행의 칩 조합을 포함하고, 여기서, 다수 행의 칩 조합은 다수 세트의 표시 신호에 대응되고 어느 1행의 칩 조합은 최소한 두개 칩 세트를 포함하고 최소한 두개 칩 세트는 다수 세트의 표시 신호중의 어느 한세트의 표시 신호로부터 구획된 최소한 두개 서브 표시 신호에 대응되며 칩 세트중의 첫번째 칩의 신호 입력단은 서브 표시 신호에 접속되고 칩 세트중의 제k번째 칩의 신호 출력단은 칩 세트중의 제k+1번째 칩의 신호 출력단에 연결되고, 여기서, k는 자연수이다.
구체적으로, 칩 어레이의 규격은 실제 수요에 따라 사전에 설정된 것일 수 있고 예를 들어 20*10의 칩 어레이의 경우, 20은 칩 어레이의 행 수량을 표시하고 10은 칩 어레이의 열 수량을 표시할 수 있다. 칩 어레이는 다수 행의 칩 조합을 포함할 수 있고, 예를 들어 20*10의 칩 어레이는 20행의 칩 조합을 포함한다. 어느 1행의 칩 조합은 다수의 칩 세트를 포함할 수 있다. 예를 들어 20*10의 칩 어레이는 각각의 행에 10개 칩을 포함하고 1행의 칩이 두개 칩 세트로 구획될 경우, 그중 한가지 상황은, 제1 세트의 칩 세트가 제1, 3, 5, 7, 9번째 칩을 포함하고 제2 세트의 칩이 제2, 4, 6, 8, 10번째 칩을 포함할 수 있다. 다른 한가지 상황은, 제1 세트의 칩 세트가 제1, 2, 3, 6, 9번째 칩을 포함하고 제2 세트의 칩이 제4, 5, 7, 8, 10번째 칩을 포함할 수 있다. 다만, 칩 세트가 어느 칩을 포함할것인가는 임의로 설정할 수 있다. 하나의 칩 세트중의 각 칩의 신호 입력단은 신호 출력단에 차례로 연결되고, 예를 들어 한세트의 칩 세트가 제1, 3, 5, 7, 9번째 칩을 포함할 경우, 칩1의 신호 출력단은 칩3의 신호 입력단에 연결되고 칩3의 신호 출력단은 칩5의 신호 입력단에 연결되고 칩5의 신호 출력단은 칩7의 신호 입력단에 연결되고 칩7의 신호 출력단은 칩9의 신호 입력단에 연결된다.
다만, 칩 어레이중의 어느 한 칩은 하나의 표시 영역을 대응되게 제어하고 표시 영역은 몇개 화소유닛으로 구성된 다행 다열의 화소 행렬일 수 있고, 예를 들어 하나의 칩이 대응되게 제어하는 표시 영역은 16*16의 화소 행렬일 수 있다.
다만, 제어기는 수신한 표시 데이터에 근거하여 다수 세트의 표시 신호를 생성하고 다수 세트의 표시 신호중의 어느 한세트의 표시 신호는 이에 대응되는 1행의 칩 조합을 제어한다. 다수 세트의 표시 신호중의 어느 한세트의 표시 신호를 최소한 두개 통로의 서브 표시 신호로 구획할 수 있고 서브 표시 신호 수량은 칩 조합중의 칩 세트 수량에 근거하여 결정된다. 예를 들어 한세트의 칩 조합이 두개 칩 세트로 구획될 경우, 한세트의 표시 신호를 두개 통로의 서브 표시 신호로 구획할 수 있다. 제1 칩 세트중의 제k번째 칩의 신호 출력단은 제1 칩 세트중의 제k+1번째 칩의 입력단에 연결되고 제2 칩 세트중의 제k번째 칩의 신호 출력단은 제2 칩 세트중의 제k+1번째 칩의 입력단에 연결된다. 한세트의 칩 조합이 세개 칩 세트로 구획될 경우, 한세트의 표시 신호를 세개 통로의 서브 표시 신호로 구획될 수 있다. 제1 칩 세트중의 제k번째 칩의 신호 출력단은 제1 칩 세트중의 제k+1번째 칩의 입력단에 연결되고 제2 칩 세트중의 제k번째 칩의 신호 출력단은 제2 칩 세트중의 제k+1번째 칩의 입력단에 연결되고 제3 칩 세트중의 제k번째 칩의 신호 출력단은 제3 칩 세트중의 제k+1번째 칩의 입력단에 연결된다.
상기한 바와 같이, 칩 어레이가 다수 행의 칩 조합을 포함하고 다수 행의 칩 조합이 다수 세트의 표시 신호에 대응되며 어느 1행의 칩 조합이 최소한 두개 칩 세트를 포함하고 최소한 두개 칩 세트가 다수 세트의 표시 신호중의 어느 한세트의 표시 신호로부터 구획된 최소한 두개 서브 표시 신호에 대응되고 칩 세트중의 첫번째 칩의 신호 입력단이 서브 표시 신호에 접속되며 칩 세트중의 제k번째 칩의 신호 출력단이 칩 세트중의 제k+1번째 칩의 신호 출력단에 연결되고 여기서, k는 자연수이다. 이로하여 기존기술중의 데이터 전송 범위를 확대할 때 전자파 방사가 커지는 기술과제를 해결할 수 있다.
실시예4
본 발명의 실시예에 의하면 디스플레이를 제공하는데, 이 디스플레이는 상기 실시예1의 어느 한 선택가능한 기술방안의 데이터 전송 제어 시스템을 포함한다.
실시예5
본 발명의 실시예에 의하면 디스플레이를 제공하는데, 이 디스플레이는 상기 실시예3의 칩 어레이를 포함한다.
상기한 본 발명의 실시예의 번호는 설명의 편의를 위하여 부가된 것으로 실시예의 우열을 표시하는 것은 아니다.
본 발명의 상기 실시예에 있어서, 각 실시예의 설명은 중점이 서로 다르고 일부 실시예에서 상세하게 설명하지 않은 부분에 대하여서는 기타 실시예의 관련되는 부분의 설명을 참조할 수 있다.
본 출원에서 제공하는 몇개 실시예에 있어서, 제시한 기술내용을 다른 방식으로도 실현할 수 있음은 이해할 수 있을 것이다. 여기서, 상기에서 설명한 장치 실시예는 예시적인 것으로, 예를 들어 상기 유닛의 구획은 논리적 기능의 구획일 수 있지만 실제로 실현할 경우 기타 방식으로 구획할 수도 있고, 예를 들어 다수의 유닛 또는 부품을 결합하거나 또는 기타 한 시스템에 집적시킬 수도 있고 또는 일부 특징을 생략하거나 또는 수행하지 않을 수도 있다. 그리고 도시한 또는 검토한 상호 결합 또는 직접 결합 또는 통신 연결은 인터페이스, 유닛 또는 수단을 통한 간접 결합 또는 통신 연결일 수 있고 전기적 또는 기타 형태의 결합일 수도 있다.
상기한 분리 부품으로 설명한 유닛은 물리적으로 분리된 것일 수 있고 또는 물리적으로 분리되지 않은 것일 수도 있으며, 유닛으로 표시한 부품은 물리 유닛일 수 있고 또는 물리 유닛이 아닐 수도 있으며, 즉 한 위치에 위치할 수 있고 또는 다수의 유닛에 분포될 수도 있다. 실제 수요에 따라 그중의 일부 또는 전부 유닛을 선택하여 본 실시예의 기술방안의 목적을 실현할 수 있다.
그리고, 본 발명의 각 실시예중의 각 기능 유닛을 하나의 처리유닛에 집적시킬 수 있고 각 유닛이 물리적으로 독립된 것일 수도 있으며 두개 또는 그 이상의 유닛을 하나의 유닛에 집적시킬 수도 있다. 상기 집적된 유닛을 하드웨어 형태로 실현할 수 있고 소프트웨어 기능 유닛의 형태로 실현할 수도 있다.
상기한 집적된 유닛을 소프트웨어 기능 유닛의 형태로 실현하고 단독 제품으로 판매하거나 또는 사용할 경우, 컴퓨터가 읽을 수 있는 기억매체에 기억할 수 있다. 따라서, 본 발명의 기술방안의 실질 또는 기존기술에 대한 공헌이 있는 부분 또는 이 기술방안의 전부 또는 일부를 소프트웨어 제품 형태로 체현할 수 있고 컴퓨터 소프트웨어 제품을 하나의 기억매체에 기억할 수 있고 계산기 기기(PC, 서버 또는 네트워크 기기 등일 수 있다)로 하여금 본 발명의 각 실시예에서 설명한 방법의 모든 또는 일부 단계를 수행하도록 하는 몇개 명령을 포함한다. 상기한 기억매체는 USB 메모리, 판독 전용 메모리(ROM：Read-Only Memory), 랜덤 액세스 메모리(RAM：Random Access Memory), 외장 하드, 플로피 디스크 또는 광 디스크 등 각종 프로그램 코드를 기억할 수 있는 매체이다.
상기한 바와 같이, 도면을 참조하여 예시하는 방식으로 본 발명에 따른 데이터 전송의 제어 시스템, 방법, 칩 어레이 및 디스플레이를 설명하였다. 하지만 본 발명의 사상을 이탈하지 않은 체 상기 본 발명에서 제시한 데이터 전송의 제어 시스템, 방법, 칩 어레이 및 디스플레이에 각종 개량을 수행할 수 있는 것은 당업자라면 이해할 수 있을 것이다. 따라서 본 발명의 보호 범위는 특허청구범위에 근거하여 확정하여야 한다. 이상은 본 발명의 바람직한 실시형태에 불과하고 당업자라면 본 발명의 원리를 벗어나지 않은 범위내에서 각종 개량 또는 수정을 수행할 수 있고 이러한 개량 또는 수정은 본 발명의 보호 범위에 포함된다.

Claims (17)

  1. 다수 행의 칩 조합을 포함하는 칩 어레이와, 여기서, 어느 한 행의 칩 조합은 최소한 두개 칩 세트를 포함하고, 상기 칩 세트중의 각 칩은 서로 종속 접속되고,
    표시 데이터를 수신하고 상기 표시 데이터에 근거하여 상기 다수 행의 칩 조합에 대응되는 다수 세트의 표시 신호를 생성하는 제어기를 포함하고, 어느 한 세트의 표시 신호는 상기 최소한 두개 칩 세트에 대응되는 최소한 두개 통로의 서브 표시 신호로 구획되고 어느 한 통로의 상기 서브 표시 신호는 이에 대응되는 칩 세트중의 첫번째 칩의 신호 입력단에 연결되는 것을 특징으로 하는 데이터 전송의 제어 시스템.
  2. 제1항에 있어서,
    상기 어느 한 행의 칩 조합에 두개 칩 세트가 포함될 경우, 제1 칩 세트는 상기 어느 한 행의 칩 조합중의 제2i-1번째 칩을 포함하고 제2 칩 세트는 상기 어느 한행의 칩 조합중의 제2i번째 칩을 포함하고, 여기서, i는 자연수인 것을 특징으로 하는 데이터 전송의 제어시 스템.
  3. 제2에 있어서,
    상기 제1 칩 세트중의 제j번째 칩의 신호 출력단은 상기 제1 칩 세트중의 제j+1번째 칩의 입력단에 연결되고 상기 제2 칩 세트중의 제j번째 칩의 신호 출력단은 제2 칩 세트중의 제j+1번째 칩의 입력단에 연결되고, 여기서, j는 자연수인 것을 특징으로 하는 데이터 전송의 제어 시스템.
  4. 제1항에 있어서,
    상기 어느 한 행의 칩 조합에 세개 칩 세트가 포함될 경우, 제1 칩 세트는 상기 어느 한 행의 칩 조합중의 제3i-2번째 칩을 포함하고 제2 칩 세트는 상기 어느 한 행의 칩 조합중의 제3i-1번째 칩을 포함하고 제3 칩 세트는 상기 어느 한 행의 칩 조합중의 제3i번째 칩을 포함하고, 여기서, i는 자연수인 것을 특징으로 하는 데이터 전송의 제어 시스템.
  5. 제4항에 있어서,
    상기 제1 칩 세트중의 제j번째 칩의 신호 출력단은 상기 제1 칩 세트중의 제j+1번째 칩의 입력단에 연결되고 상기 제2 칩 세트중의 제j번째 칩의 신호 출력단은 제2 칩 세트중의 제j+1번째 칩의 입력단에 연결되고 상기 제3 칩 세트중의 제j번째 칩의 신호 출력단은 제3 칩 세트중의 제j+1번째 칩의 입력단에 연결되고, 여기서, j는 자연수인 것을 특징으로 하는 데이터 전송의 제어 시스템.
  6. 제1항에 있어서,
    상기 어느 한 세트의 표시 신호로부터 구획된 상기 최소한 두개 통로의 서브 표시 신호는 전송 과정에 서로 독립되고 상기 최소한 두개 통로의 서브 표시 신호의 신호 컨텐츠는 서로 다른 것을 특징으로 하는 데이터 전송의 제어 시스템.
  7. 제1항 내지 제6항중의 어느 한 항에 있어서,
    상기 다수 행의 칩 조합중의 어느 한 칩은 하나의 표시 영역에 대응되는 것을 특징으로 하는 데이터 전송의 제어 시스템.
  8. 제7항에 있어서,
    상기 표시 영역은 다수의 화소유닛으로 구성된 다행 다열의 화소 행렬을 포함하는 것을 특징으로 하는 데이터 전송의 제어 시스템.
  9. 표시 데이터를 획득하는 단계와,
    상기 표시 데이터에 근거하여 다수 세트의 표시 신호를 생성하는 단계와, 여기서, 상기 다수 세트의 표시 신호는 칩 어레이중의 다수 행의 칩 조합에 대응되고,
    어느 한 세트의 표시 신호를 최소한 두개 통로의 대응되는 칩 세트중의 칩을 제어하는 서브 표시 신호로 구획하는 단계를 포함하고, 여기서, 어느 한 행의 칩 조합에 최소한 두개 칩 세트가 포함되고 상기 최소한 두개 통로의 서브 표시 신호는 최소한 두개 칩 세트에 대응되는 것을 특징으로 하는 데이터 전송의 제어 방법.
  10. 제9항에 있어서,
    상기 표시 데이터에 근거하여 다수 세트의 표시 신호를 생성하기 전에,
    상기 칩 어레이의 행 수량에 근거하여 상기 표시 신호의 세트 수량을 결정하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송의 제어 방법.
  11. 제9항에 있어서,
    어느 한 세트의 표시 신호를 최소한 두개 통로의 서브 표시 신호로 구획하기 전에,
    상기 어느 한 행의 칩 조합의 세트 수량에 근거하여 상기 서브 표시 신호 수량을 결정하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송의 제어 방법.
  12. 제9항에 있어서,
    상기 표시 신호를 두개 통로의 서브 표시 신호로 구획할 경우, 제1 서브 표시 신호는 상기 어느 한 행의 칩 조합중의 제2i-1번째 칩을 포함하는 제1 칩 세트를 제어하고 제2 서브 표시 신호는 상기 어느 한 행의 칩 조합중의 제2i번째 칩을 포함하는 제2 칩 세트를 제어하고, 여기서, i는 자연수인 것을 특징으로 하는 데이터 전송의 제어 방법.
  13. 제9항에 있어서,
    상기 표시 신호를 세개 통로의 서브 표시 신호로 구획할 경우, 제1 서브 표시 신호는 상기 어느 한 행의 칩 조합중의 제3i-2번째 칩을 포함하는 제1 칩 세트를 제어하고 제2 서브 표시 신호는 상기 어느 한 행의 칩 조합중의 제3i-1번째 칩을 포함하는 제2 칩 세트를 제어하고 제3 서브 표시 신호는 상기 어느 한 행의 칩 조합중의 제3i번째 칩을 포함하는 제3 칩 세트를 제어하고, 여기서, i는 자연수인 것을 특징으로 하는 데이터 전송의 제어 방법.
  14. 다수 세트의 표시 신호에 대응되는 다수 행의 칩 조합을 포함하고, 어느 한 행의 칩 조합은 최소한 두개 칩 세트를 포함하고, 상기 최소한 두개 칩 세트는 상기 다수 세트의 표시 신호중의 어느 한 세트의 표시 신호로부터 구획된 최소한 두개 서브 표시 신호에 대응되는 것을 특징으로 하는 칩 어레이.
  15. 제14항에 있어서,
    상기 칩 세트중의 첫번째 칩의 신호 입력단은 상기 서브 표시 신호에 접속되고 상기 칩 세트중의 제k번째 칩의 신호 출력단은 상기 칩 세트중의 제k+1번째 칩의 신호 출력단에 연결되고, k는 자연수인 것을 특징으로 하는 칩 어레이.
  16. 제1항 내지 제8항중의 어느 한 항에 기재된 데이터 전송의 제어 시스템을 포함하는 것을 특징으로 하는 디스플레이.
  17. 제14항 또는 제15항에 기재된 칩 어레이를 포함하는 것을 특징으로 하는 디스플레이.
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