KR20170009874A - 저 글리치 잡음 세그먼트형 dac에 대한 하이브리드 r-2r 구조 - Google Patents

저 글리치 잡음 세그먼트형 dac에 대한 하이브리드 r-2r 구조 Download PDF

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KR20170009874A
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Abstract

장치는 M개 최상위 비트들과 연관된 (2M-1)개 병렬 스테이지들 및 (N-M)개 최하위 비트들과 연관된 (N-M)개 스테이지들을 포함하는 N-비트 DAC일 수 있다. (2M-1)개 병렬 스테이지들은 DAC의 전류 합산 노드들에 제 1 전류를 전달할 수 있다. (N-M)개 스테이지들은 저항성 네트워크 및 스위치들의 제 2 쌍을 포함할 수 있고, 스테이지의 저항성 네트워크에 제 2 전류를 전달할 수 있다. 각각의 저항성 네트워크는 각각 전달된 전류들을 저항성 네트워크에 대응하는 스테이지의 바이너리 가중치에 따라 스케일링할 수 있고, 스케일링된 전류들을 전류 합산 노드들의 쌍에 전달할 수 있다. (N-M)개 스테이지들 중 적어도 하나는 나머지 스테이지들로부터 분리될 수 있다.

Description

저 글리치 잡음 세그먼트형 DAC에 대한 하이브리드 R-2R 구조{HYBRID R-2R STRUCTURE FOR LOW GLITCH NOISE SEGMENTED DAC}
관련 출원에 대한 상호 인용
[0001] 본 출원은, "HYBRID R-2R STRUCTURE FOR LOW GLITCH NOISE SEGMENTED DAC"로 명명되고 2014년 5월 27일자로 출원된 U.S. 가 출원 일련 번호 제 62/003,497호, 그리고 "HYBRID R-2R STRUCTURE FOR LOW GLITCH NOISE SEGMENTED DAC"로 명명되고 2014년 9월 22일자로 출원된 U.S. 특허 출원 번호 제 14/493,254호의 이익을 주장하며, 이들은 인용에 의해 본원에 그 전체가 명시적으로 통합된다.
[0002] 본 개시내용은 일반적으로 통신 시스템들에 관한 것으로, 더욱 상세하게는, 저 글리치 잡음 세그먼트형 디지털-아날로그 컨버터(DAC;digital-to-analog converter)에 대한 하이브리드 R-2R 구조에 관한 것이다.
[0003] 무선 디바이스(예컨대, 셀룰러 폰 또는 스마트폰)는 무선 통신 시스템과의 양방향 통신을 위해 데이터를 송신 및 수신할 수 있다. 무선 디바이스는 데이터 송신을 위한 송신기 및 데이터 수신을 위한 수신기를 포함할 수 있다. 데이터 송신의 경우, 송신기는 데이터를 갖는 송신 로컬 발진기(LO;local oscillator) 신호를 변조하여, 변조된 라디오 주파수(RF;radio frequency) 신호를 획득하고 변조된 RF 신호를 증폭시켜, 원하는 출력 전력 레벨을 갖는 출력 RF 신호를 획득하고, 그리고 출력 RF 신호를 안테나를 통해 기지국에 송신할 수 있다. 부가적으로, 송신기는 송신되는 출력 RF 신호의 생성을 돕기 위한 DAC를 포함할 수 있다.
[0004] DAC는 디지털 신호들을 대응하는 전류 또는 대응하는 아날로그 전압으로 변환한다(예컨대, 4-비트 DAC는 네 개의 비트들의 디지털 워드, 이를테면, 0110의 디지털 신호로 변환한다). 4-비트 DAC는 각각의 가능한 디지털 값에 대해 상이한 아날로그 전압 값 또는 상이한 양의 전류를 생성할 것이다. 즉, 4-비트 DAC는 0000 내지 1111의 디지털 신호의 각각의 값에 대해 상이한 전류 또는 아날로그 전압을 생성할 것이다.
[0005] 저잡음, 저전력, 광대역, 및 고해상도 DAC들은 진보된 무선 표준들, 이를테면, 롱 텀 에볼루션(LTE;long term evolution)에 대해 점점 더 추구되며, 이 롱 텀 에볼루션(LTE)에서는, DAC가 더 높은 데이터 레이트들 또는 대역폭을 위해 수정된다. 그러한 DAC들은 통상적으로 아키텍처 및 설계 선택들을 제한할 수 있다.
[0006] RF 애플리케이션들에서 사용되는 송신(TX) DAC의 경우, 일정한 오프셋 주파수들에서 DAC 잡음으로 또한 지칭되는 고주파수 글리치 잡음을 최소화하는 것은 브로드밴드 셀룰러 TX 경로에서의 일정한 작동 문제들을 회피할 수 있다. 즉, 그러한 글리치 잡음을 감소시키거나 또는 제거하는 것이 유용할 수 있는데, 그 이유는 잡음이 연관된 수신(RX) 채널을 탈감각화시킬 수 있기 때문이다. 다시 말해, TX DAC로부터의 대역 외 잡음은 RX 대역에 속하고, 이로써 RX 채널을 탈감각화시킬 수 있다. 그러한 대역 외 잡음은 표면 음파 필터리스(surface-acoustic-wave filterless) LTE(무-SAW LTE) 시스템에 대한 특정한 관심사의 문제일 수 있다.
[0007] 글리치 잡음을 감소시키기 위한 시도들은 DAC의 최상위 비트(MSB;most significant bit)들과 DAC의 최하위 비트(LSB;least significant bit)들 사이의 글리치 잡음 미스매치를 다룰 수 있거나, 주의 깊은 스케일링을 요구할 수 있거나, 또는 프로세스, 전압, 및 온도(PVT;process, voltage, and temperature) 변동들에 대한 강건성을 고려할 수 있다. 예컨대, MSB들과 LSB들 사이의 지연을 최적화하기 위한 접근법은 비교적 높은 PVT 변동들을 야기할 수 있으며, DAC는 프로세스 변동에 따라(DAC가 얼마나 오랫동안 작동되고 있는지) 또는 DAC의 온도에 따라, 동일한 디지털 신호에 대해 상이한 아날로그 전압들/전류들을 생성할 수 있다.
[0008] 다른 접근법은 전체 양자화 잡음 플로어를 낮추기 위해 DAC의 해상도를 증가시키는 것일 수 있다. 그러나, 면적, 전력, 또는 전압 헤드룸의 상당한 결과적 증가들로 인해, 그러한 구현은 값비쌀 수 있다.
[0009] 본 개시내용의 양상에서, 방법 및 장치가 제공된다. 장치는 N-비트 DAC일 수 있다. N-비트 DAC는 DAC의 M개 최상위 비트들과 연관된 (2M-1)개 병렬 스테이지들 및 DAC의 (N-M)개 최하위 비트들과 연관된 (N-M)개 스테이지들을 포함할 수 있다. (2M-1)개 병렬 스테이지들의 각각의 스테이지는 차동 데이터에 대한 응답으로 제 1 전류를 생성하여 스위치들의 제 1 쌍을 통해 DAC의 전류 합산 노드들의 쌍에 전달하도록 구성될 수 있다. (N-M)개 스테이지들의 각각의 스테이지는 저항성 네트워크 및 스위치들의 제 2 쌍을 포함할 수 있다. (N-M)개 스테이지들의 각각의 스테이지는 차동 데이터에 대한 응답으로 제 2 전류를 생성하여 스테이지의 스위치들의 제 2 쌍을 통해 스테이지의 저항성 네트워크에 전달하도록 구성될 수 있다. 각각의 저항성 네트워크는 각각 전달된 전류들을 저항성 네트워크에 대응하는 스테이지의 바이너리 가중치에 따라 스케일링하고, 스케일링된 전류들을 전류 합산 노드들의 쌍에 전달하도록 구성될 수 있다. (N-M)개 스테이지들 중 적어도 하나는 N-비트 DAC의 모든 나머지 스테이지들로부터 분리될 수 있다.
[0010] 본 개시내용의 양상에서, 방법 및 장치가 제공된다. 방법은 N-비트 디지털 신호를 아날로그 신호로 변환하는 방법일 수 있다. 방법은, 디지털 데이터의 M개 최상위 비트들과 연관된 (2M-1)개 병렬 스테이지들의 각각의 스테이지에서 제 1 전류를 생성하는 단계, 차동 데이터에 대한 응답으로, 스위치들의 제 1 쌍을 통해 전류 합산 노드들의 쌍에 제 1 전류들 각각을 전달하는 단계, 디지털 데이터의 (N-M)개 최하위 비트들과 연관된 (N-M)개 스테이지들의 각각의 스테이지에서 제 2 전류를 생성하는 단계 ―(N-M)개 스테이지들 중 적어도 하나는 N-비트 DAC의 모든 나머지 스테이지들로부터 분리됨―, 차동 데이터에 대한 응답으로, 스위치들의 제 2 쌍을 통해 각자와 연관된 스테이지에서 생성된 제 2 전류를 (N-M)개 저항성 네트워크들의 각각의 네트워크에 전달하는 단계 ―각각은 (N-M)개 스테이지들 중 상이한 스테이지와 연관됨―, 각각 전달된 전류들을 저항성 네트워크에 대응하는 스테이지의 바이너리 가중치에 따라 스케일링하는 단계, 스케일링된 전류들을 전류 합산 노드들의 쌍에 전달하는 단계, 이득 값에 의해 정의된 범위 내에서 전류 합산 노드들의 쌍의 각각의 노드의 임피던스를 유지시키는 단계, 및 이득 값에 의해 정의된 범위 내에서 전류 합산 노드들 사이의 전압차를 유지시키는 단계를 포함할 수 있다. 전류 합산 노드들의 쌍의 상이한 노드들에 전달된 스케일링된 전류들의 차이가 아날로그 신호의 값을 정의할 수 있다.
[0011] 도 1은 상이한 무선 통신 시스템들과 통신하는 무선 디바이스를 예시한다.
[0012] 도 2는 무선 디바이스의 블록 다이어그램이다.
[0013] 도 3은 R-2R 구조의 4-비트 DAC를 예시하는 다이어그램이다.
[0014] 도 4a는 LSB 세그먼테이션을 갖는 R-2R 구조의 DAC를 예시하는 다이어그램이다.
[0015] 도 4b는 기생 커패시턴스를 갖는, 도 4a에 도시된 DAC를 예시하는 다이어그램이다.
[0016] 도 5는 LSB 세그먼테이션 및 매칭된 임피던스를 갖는 R-2R 구조의 DAC의 부분을 예시하는 다이어그램이다.
[0017] 도 6은 예시적 실시예에 따른, RC 튜닝 및 매칭된 임피던스를 갖는 하이브리드 R-2R 구조의 DAC의 부분을 예시하는 다이어그램이다.
[0018] 도 7a-도 7d는 예시적 실시예들에 따른, 글리치-잡음-매칭을 위한 저항기 및 커패시터 값들의 예시적 구성들이다.
[0019] 도 8은 예시적 실시예에 따른, 8-비트 R-2R 세그먼테이션을 갖는 14-비트 전류-스티어링 DAC의 레이아웃의 다이어그램이다.
[0020] 도 9는 도 8에 도시된 14-비트 DAC의 세그먼테이션을 묘사하는 레이아웃의 다이어그램이다.
[0021] 도 10은 N-비트 디지털 신호를 아날로그 신호로 변환하는 방법의 흐름도이다.
[0022] 첨부된 도면들과 관련하여 하기에서 제시되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본원에 설명되는 개념들이 실시될 수 있는 유일한 구성들을 표현하는 것으로 의도되지 않는다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공하는 목적으로 특정 세부사항들을 포함한다. 그러나, 이들 개념들이 이러한 특정 세부사항들 없이 실시될 수 있음이 기술분야의 당업자들에게 명백할 것이다. 일부 사례들에서, 잘 알려진 구조들 및 컴포넌트들은 이러한 개념들을 모호하게 하는 것을 회피하기 위하여 블록 다이어그램 형태로 도시된다. "예시적"이란 용어는 본원에서 "예, 사례, 또는 예시로서의 역할을 하는"을 의미하기 위해 사용된다. 본원에서 "예시적"으로서 설명되는 임의의 설계가 반드시 다른 설계들에 비하여 바람직하거나 또는 유리한 것으로서 해석되지 않아야 한다.
[0023] 원격통신 시스템들의 몇몇 양상들이 이제 다양한 장치 및 방법들을 참조하여 제시될 것이다. 이들 장치 및 방법들은 하기의 상세한 설명에서 설명되고, 첨부된 도면들에서 다양한 블록들, 모듈들, 컴포넌트들, 회로들, 단계들, 프로세스들, 알고리즘들 등(집합적으로, "엘리먼트들"로 지칭됨)에 의해 예시될 것이다. 이들 엘리먼트들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 임의의 결합을 사용하여 구현될 수 있다. 그러한 엘리먼트들이 하드웨어로 또는 소프트웨어로 구현되는지 여부는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제약들에 따른다.
[0024] 예로서, 엘리먼트, 또는 엘리먼트의 임의의 부분, 또는 엘리먼트들의 임의의 결합은 하나 또는 그 초과의 프로세서들을 포함하는 "프로세싱 시스템"으로 구현될 수 있다. 프로세서들의 예들은 마이크로프로세서들, 마이크로제어기들, 디지털 신호 프로세서(DSP;digital signal processor)들, 필드 프로그래머블 게이트 어레이(FPGA;field programmable gate array)들, 프로그래머블 논리 디바이스(PLD;programmable logic device)들, 상태 머신들, 게이티드 로직, 이산 하드웨어 회로들, 및 본 개시내용 전체에 걸쳐 설명되는 다양한 기능성을 수행하도록 구성된 다른 적절한 하드웨어를 포함한다. 프로세싱 시스템의 하나 또는 그 초과의 프로세서들이 소프트웨어를 실행할 수 있다. 소프트웨어는, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 기술어로 지칭되든 또는 달리 지칭되든 간에, 명령들, 명령 세트들, 코드, 코드 세그먼트들, 프로그램 코드, 프로그램들, 서브프로그램들, 소프트웨어 모듈들, 애플리케이션들, 소프트웨어 애플리케이션들, 소프트웨어 패키지들, 루틴들, 서브루틴들, 객체들, 실행가능들, 실행 스레드들, 프로시저들, 함수들 등을 의미하는 것으로 널리 해석될 것이다.
[0025] 이에 따라, 하나 또는 그 초과의 예시적 실시예들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현된다면, 기능들은 하나 또는 그 초과의 명령들 또는 코드로서 컴퓨터-판독가능 매체 상에 저장되거나 또는 인코딩될 수 있다. 컴퓨터-판독가능 미디어는 컴퓨터 저장 미디어를 포함한다. 저장 미디어는 컴퓨터가 액세스할 수 있는 임의의 이용가능한 미디어일 수 있다. 제한이 아닌 예로서, 이러한 컴퓨터-판독가능 미디어는 랜덤-액세스 메모리(RAM;random-access memory), 판독-전용 메모리(ROM;read-only memory), 전기 삭제가능 프로그래머블 ROM(EEPROM;electrically erasable programmable ROM), 콤팩트 디스크(CD) ROM(CD-ROM;compact disk ROM), 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스들, 또는 원하는 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 운반하거나 또는 저장하기 위해 사용될 수 있고 컴퓨터가 액세스할 수 있는 임의의 다른 매체를 포함할 수 있다. 본원에서 사용되는 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크(disc), 광학 디스크(disc), 디지털 다기능 디스크(DVD;digital versatile disc), 및 플로피 디스크(disk)를 포함하며, 여기서 디스크(disk)들은 대개 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 이들의 결합들이 또한, 컴퓨터-판독가능 미디어의 범위 내에 포함되어야 한다.
[0026] 도 1은 상이한 무선 통신 시스템들(120, 122)과 통신하는 무선 디바이스(110)를 예시하는 다이어그램(100)이다. 무선 시스템들(120, 122)은 각각 코드 분할 다중 접속(CDMA;Code Division Multiple Access) 시스템, 글로벌 이동 통신 시스템(GSM;Global System for Mobile Communications) 시스템, LTE 시스템, 무선 로컬 영역 네트워크(WLAN;wireless local area network) 시스템, 또는 어떤 다른 무선 시스템일 수 있다. CDMA 시스템은 와이드밴드 CDMA(WCDMA;Wideband CDMA), CDMA 1X 또는 cdma2000, 시분할 동기 코드 분할 다중 접속(TD-SCDMA;Time Division Synchronous Code Division Multiple Access), 또는 CDMA의 어떤 다른 버전을 구현할 수 있다. TD-SCDMA는 또한, 유니버설 지상 라디오 액세스(UTRA;Universal Terrestrial Radio Access) 시분할 듀플렉스(TDD) 1.28 Mcps 옵션 또는 로우 칩 레이트(LCR;Low Chip Rate)로 지칭된다. LTE는 주파수 분할 듀플렉싱(FDD;frequency division duplexing) 및 시분할 듀플렉싱(TDD;time division duplexing) 둘 모두를 지원한다. 예컨대, 무선 시스템(120)은 GSM 시스템일 수 있고, 무선 시스템(122)은 WCDMA 시스템일 수 있다. 다른 예로서, 무선 시스템(120)은 LTE 시스템일 수 있고, 무선 시스템(122)은 CDMA 시스템일 수 있다.
[0027] 단순성을 위해, 다이어그램(100)은 하나의 기지국(130) 및 하나의 시스템 제어기(140)를 포함하는 무선 시스템(120), 그리고 하나의 기지국(132) 및 하나의 시스템 제어기(142)를 포함하는 무선 시스템(122)을 도시한다. 일반적으로, 각각의 무선 시스템은 임의의 개수의 기지국들, 및 네트워크 엔티티들의 임의의 세트를 포함할 수 있다. 각각의 기지국은 기지국의 커버리지 내의 무선 디바이스들에 대한 통신을 지원할 수 있다. 기지국들은 또한, 노드 B, 이벌브드 노드 B(eNB;evolved Node B), 액세스 포인트, 베이스 트랜시버 스테이션, 라디오 기지국, 라디오 트랜시버, 트랜시버 기능, 기본 서비스 세트(BSS;basic service set), 확장 서비스 세트(ESS;extended service set), 또는 어떤 다른 적절한 용어로 지칭될 수 있다. 무선 디바이스(110)는 또한, 사용자 장비(UE;user equipment), 모바일 디바이스, 원격 디바이스, 무선 디바이스, 무선 통신 디바이스, 스테이션, 모바일 스테이션, 가입자 스테이션, 모바일 가입자 스테이션, 단말, 모바일 단말, 원격 단말, 무선 단말, 액세스 단말, 클라이언트, 모바일 클라이언트, 모바일 유닛, 가입자 유닛, 무선 유닛, 원격 유닛, 핸드세트, 사용자 에이전트, 또는 어떤 다른 적절한 용어로 지칭될 수 있다. 무선 디바이스(110)는 셀룰러 폰, 스마트폰, 태블릿, 무선 모뎀, 퍼스널 디지털 어시스턴트(PDA;personal digital assistant), 핸드헬드 디바이스, 랩톱 컴퓨터, 스마트북, 넷북, 코드리스 폰, 무선 로컬 루프(WLL;wireless local loop) 스테이션, 또는 어떤 다른 유사한 기능 디바이스일 수 있다.
[0028] 무선 디바이스(110)는 무선 시스템(120 및/또는 122)과 통신할 수 있다. 무선 디바이스(110)는 또한 브로드캐스트 스테이션들, 이를테면, 브로드캐스트 스테이션(134)으로부터 신호들을 수신할 수 있다. 무선 디바이스(110)는 또한, 하나 또는 그 초과의 글로벌 내비게이션 위성 시스템(GNSS;global navigation satellite system)들의 위성들, 이를테면, 위성(150)으로부터 신호들을 수신할 수 있다. 무선 디바이스(110)는 GSM, WCDMA, cdma2000, LTE, 802.11 등과 같은 무선 통신을 위한 하나 또는 그 초과의 라디오 기술들을 지원할 수 있다. "라디오 기술", "라디오 액세스 기술", "에어 인터페이스", 및 "표준"이란 용어들은 상호교환가능하게 사용될 수 있다.
[0029] 무선 디바이스(110)는 무선 시스템의 기지국과 다운링크 및 업링크를 통해 통신할 수 있다. 다운링크(또는 순방향 링크)는 기지국으로부터 무선 디바이스로의 통신 링크를 지칭하고, 업링크(또는 역방향 링크)는 무선 디바이스로부터 기지국으로의 통신 링크를 지칭한다. 무선 시스템은 TDD 및/또는 FDD를 활용할 수 있다. TDD의 경우, 다운링크 및 업링크는 동일한 주파수를 공유하고, 다운링크 송신들 및 업링크 송신들은 동일한 주파수 상에서 상이한 시간 기간들에서 전송될 수 있다. FDD의 경우, 다운링크 및 업링크에는 별개의 주파수들이 할당된다. 다운링크 송신들이 하나의 주파수 상에서 전송될 수 있고, 업링크 송신들이 다른 주파수 상에서 전송될 수 있다. TDD를 지원하는 일부 예시적 라디오 기술들은 GSM, LTE, 및 TD-SCDMA를 포함한다. FDD를 지원하는 일부 예시적 라디오 기술들은 WCDMA, cdma2000, 및 LTE를 포함한다.
[0030] 도 2는 예시적 무선 디바이스, 이를테면, 무선 디바이스(110)의 블록 다이어그램(200)이다. 무선 디바이스는 데이터 프로세서/제어기(210), 트랜시버(218), 및 안테나(290)를 포함하며, 메모리(216)를 더 포함할 수 있다. 트랜시버(218)는 양방향 통신을 지원하는 송신기(220) 및 수신기(250)를 포함한다. 송신기(220) 및/또는 수신기(250)는 수퍼-헤테로다인 아키텍처 또는 직접 변환 아키텍처로 구현될 수 있다. 수퍼-헤테로다인 아키텍처에서, 신호는 다수의 스테이지들에서 RF와 베이스밴드 사이에서, 예컨대, 수신기의 경우, 하나의 스테이지에서 RF로부터 중간 주파수(IF;intermediate frequency)로 그리고 이후 다른 스테이지에서 IF로부터 베이스밴드로 주파수-변환된다. 제로-IF 아키텍처로 또한 지칭되는 직접 변환 아키텍처에서, 신호는 하나의 스테이지에서 RF와 베이스밴드 사이에서 주파수 변환된다. 수퍼-헤테로다인 및 직접 변환 아키텍처들은 상이한 회로 블록들을 사용하고, 그리고/또는 상이한 요건들을 가질 수 있다. 도 2에 도시된 예시적 설계에서, 송신기(220) 및 수신기(250)는 직접 변환 아키텍처로 구현된다.
[0031] 송신 경로에서, 데이터 프로세서/제어기(210)는 송신될 데이터를 프로세싱(예컨대, 인코딩 및 변조)하고, 데이터를 DAC(230)에 제공할 수 있다. DAC(230)는 디지털 입력 신호를 아날로그 출력 신호로 변환한다. 아날로그 출력 신호는 TX 베이스밴드(로우패스) 필터(232)에 제공되고, 이 TX 베이스밴드(로우패스) 필터(232)는 DAC(230)에 의한 이전의 디지털-아날로그 변환에 의해 유발된 이미지들을 제거하기 위해 아날로그 출력 신호를 필터링할 수 있다. 증폭기(amp)(234)는 TX 베이스밴드 필터(232)로부터의 신호를 증폭시키고, 증폭된 베이스밴드 신호를 제공할 수 있다. 업컨버터(믹서)(236)는 증폭된 베이스밴드 신호, 및 TX LO 신호 생성기(276)로부터의 TX LO 신호를 수신할 수 있다. 업컨버터(236)는 증폭된 베이스밴드 신호를 TX LO 신호를 이용하여 업컨버팅하고, 업컨버팅된 신호를 제공할 수 있다. 필터(238)는, 주파수 업컨버전에 의해 유발된 이미지들을 제거하기 위해, 업컨버팅된 신호를 필터링할 수 있다. 전력 증폭기(PA;power amplifier)(240)는 원하는 출력 전력 레벨을 획득하기 위해 필터(238)로부터의 필터링된 RF 신호를 증폭시키고, 출력 RF 신호를 제공할 수 있다. 출력 RF 신호는 듀플렉서/스위치플렉서(264)를 통해 라우팅될 수 있다.
[0032] FDD의 경우, 송신기(220) 및 수신기(250)는 듀플렉서(264)에 커플링될 수 있고, 이 듀플렉서(264)는 송신기(220)에 대한 TX 필터 및 수신기(250)에 대한 RX 필터를 포함할 수 있다. TX 필터는, 송신 밴드의 신호 컴포넌트들을 통과시키고 수신 밴드의 신호 컴포넌트들을 감쇠시키기 위해 출력 RF 신호를 필터링할 수 있다. TDD의 경우, 송신기(220) 및 수신기(250)는 스위치플렉서(264)에 커플링될 수 있다. 스위치플렉서(264)는 업링크 시간 인터벌들 동안에 송신기(220)로부터 안테나(290)로 출력 RF 신호를 통과시킬 수 있다. FDD 및 TDD 둘 모두의 경우, 듀플렉서/스위치플렉서(264)는 무선 채널을 통한 송신을 위해 출력 RF 신호를 안테나(290)에 제공할 수 있다.
[0033] 수신 경로에서, 안테나(290)는 기지국들 및/또는 다른 송신기 스테이션들에 의해 송신된 신호들을 수신할 수 있고, 수신된 RF 신호를 제공할 수 있다. 수신 RF 신호는 듀플렉서/스위치플렉서(264)를 통해 라우팅될 수 있다. FDD의 경우, 듀플렉서(264) 내의 RX 필터는, 수신 밴드의 신호 컴포넌트들을 통과시키고 송신 밴드의 신호 컴포넌트들을 감쇠시키기 위해 수신 RF 신호를 필터링할 수 있다. TDD의 경우, 스위치플렉서(264)는 다운링크 시간 인터벌들 동안에 안테나(290)로부터 수신기(250)로 수신 RF 신호를 통과시킬 수 있다. FDD 및 TDD 둘 모두의 경우, 듀플렉서/스위치플렉서(264)는 수신 RF 신호를 수신기(250)에 제공할 수 있다.
[0034] 수신기(250) 내에서, 수신 RF 신호가 저잡음 증폭기(LNA;low noise amplifier)(252)에 의해 증폭되고, 필터(254)에 의해 필터링되어, 입력 RF 신호가 획득될 수 있다. 다운컨버터(믹서)(256)는 입력 RF 신호, 및 RX LO 신호 생성기(286)로부터의 RX LO 신호를 수신할 수 있다. 다운컨버터(256)는 입력 RF 신호를 RX LO 신호를 이용하여 다운컨버팅하고, 다운컨버팅된 신호를 제공할 수 있다. 다운컨버팅된 신호가 증폭기(258)에 의해 증폭되고, RX 베이스밴드(로우패스) 필터(260)에 의해 추가로 필터링되어, 아날로그 입력 신호가 획득될 수 있다. 아날로그 입력 신호는 아날로그-디지털 컨버터(ADC;analog-to-digital converter)(262)에 제공된다. ADC(262)는 아날로그 입력 신호를 디지털 출력 신호로 변환한다. 디지털 출력 신호는 데이터 프로세서/제어기(210)에 제공된다.
[0035] TX 주파수 신시사이저(270)는 TX 위상 고정 루프(PLL;phase locked loop)(272) 및 VCO(274)를 포함할 수 있다. VCO(274)는 TX VCO 신호를 원하는 주파수로 생성할 수 있다. TX PLL(272)은 데이터 프로세서/제어기(210)로부터 타이밍 정보를 수신하고, VCO(274)에 대한 제어 신호를 생성할 수 있다. TX VCO 신호에 대한 원하는 주파수를 획득하기 위해, 제어 신호는 VCO(274)의 주파수 및/또는 위상을 조정할 수 있다. TX 주파수 신시사이저(270)는 TX VCO 신호를 TX LO 신호 생성기(276)에 제공한다. TX LO 신호 생성기(276)는 TX 주파수 신시사이저(270)로부터 수신된 TX VCO 신호에 기초하여 TX LO 신호를 생성할 수 있다.
[0036] RX 주파수 신시사이저(280)는 RX PLL(282) 및 VCO(284)를 포함할 수 있다. VCO(284)는 RX VCO 신호를 원하는 주파수로 생성할 수 있다. RX PLL(282)은 데이터 프로세서/제어기(210)로부터 타이밍 정보를 수신하고, VCO(284)에 대한 제어 신호를 생성할 수 있다. RX VCO 신호에 대한 원하는 주파수를 획득하기 위해, 제어 신호는 VCO(284)의 주파수 및/또는 위상을 조정할 수 있다. RX 주파수 신시사이저(280)는 RX VCO 신호를 RX LO 신호 생성기(286)에 제공한다. RX LO 신호 생성기는 RX 주파수 신시사이저(280)로부터 수신된 RX VCO 신호에 기초하여 RX LO 신호를 생성할 수 있다.
[0037] LO 신호 생성기들(276, 286)은 각각 주파수 디바이더들, 버퍼들 등을 포함할 수 있다. LO 신호 생성기들(276, 286)은, 이들이 TX 주파수 신시사이저(270) 및 RX 주파수 신시사이저(280)에 의해 각각 제공된 주파수를 분주한다면 주파수 디바이더들로 지칭될 수 있다. PLL들(272, 282)은 각각 위상/주파수 검출기, 루프 필터, 전하 펌프, 주파수 디바이더 등을 포함할 수 있다. 각각의 VCO 신호 및 각각의 LO 신호는 특정한 기본 주파수를 갖는 주기적 신호일 수 있다. LO 생성기들(276, 286)로부터의 TX LO 신호 및 RX LO 신호는 TDD의 경우 동일한 주파수, 또는 FDD의 경우 상이한 주파수들을 가질 수 있다. VCO들(274, 284)로부터의 TX VCO 신호 및 RX VCO 신호는 동일한 주파수(예컨대, TDD의 경우) 또는 상이한 주파수들(예컨대, FDD 또는 TDD의 경우)을 가질 수 있다.
[0038] 송신기(220) 및 수신기(250)에서의 신호들의 컨디셔닝은 증폭기, 필터, 업컨버터, 다운컨버터 등 중에서 하나 또는 그 초과의 스테이지들에 의해 수행될 수 있다. 이들 회로들은 도 2에 도시된 구성과 상이하게 배열될 수 있다. 또한, 송신기(220) 및 수신기(250)에서 신호들을 컨디셔닝하기 위해, 도 2에 도시되지 않은 다른 회로들이 또한 사용될 수 있다. 예컨대, 임피던스 매칭 회로들이 PA(240)의 출력, LNA(252)의 입력, 안테나(290)와 듀플렉서/스위치플렉서(264) 사이 등에 위치될 수 있다. 도 2의 일부 회로들이 또한 생략될 수 있다. 예컨대, 필터(238) 및/또는 필터(254)가 생략될 수 있다. 트랜시버(218)의 일부 또는 전부는 하나 또는 그 초과의 아날로그 집적 회로(IC;integrated circuit)들, RF IC들(RFIC들), 믹싱된-신호 IC들 등 상에 구현될 수 있다. 예컨대, 송신기(220)의 TX 베이스밴드 필터(232) 내지 PA(240), 수신기(250)의 LNA(252) 내지 RX 베이스밴드 필터(260), PLL들(272, 282), VCO들(274, 284), 및 LO 신호 생성기들(276, 286)이 RFIC 상에 구현될 수 있다. PA(240) 및 가능하게는 다른 회로들이 또한 별개의 IC 또는 회로 모듈 상에 구현될 수 있다.
[0039] 데이터 프로세서/제어기(210)는 무선 디바이스에 대한 다양한 기능들을 수행할 수 있다. 예컨대, 데이터 프로세서/제어기(210)는 송신기(220)를 통해 송신되고 수신기(250)를 통해 수신되는 데이터에 대한 프로세싱을 수행할 수 있다. 데이터 프로세서/제어기(210)는 송신기(220) 및 수신기(250) 내의 다양한 회로들의 동작을 제어할 수 있다. 메모리(212) 및/또는 메모리(216)는 데이터 프로세서/제어기(210)에 대한 프로그램 코드들 및 데이터를 저장할 수 있다. 메모리는 데이터 프로세서/제어기(210) 내부(예컨대, 메모리(212)) 또는 데이터 프로세서/제어기(210) 외부(예컨대, 메모리(216))일 수 있다. 메모리는 컴퓨터-판독가능 매체로 지칭될 수 있다. 발진기(214)는 VCO 신호를 특정한 주파수로 생성할 수 있다. 클록 생성기(219)는 발진기(214)로부터 VCO 신호를 수신할 수 있고, 데이터 프로세서/제어기(210) 내의 다양한 모듈들에 대한 클록 신호들을 생성할 수 있다. 데이터 프로세서/제어기(210)는 하나 또는 그 초과의 주문형 집적 회로(ASIC;application specific integrated circuit)들 및/또는 다른 IC들 상에 구현될 수 있다.
[0040] 도 2에 도시된 DAC(230)는, 예컨대, R-2R 구조를 갖는 N-비트 DAC일 수 있다. DAC에서 앞서 언급된 글리치 잡음을 감소시키기 위한 접근법은, MSB들에서의 전류원들과 동일한 전류원들을 갖는 R-2R 구조를 사용하여 LSB들에서의 전류들을 스케일링함으로써 세그먼트형 DAC들에 대한 글리치 잡음들의 근본 원인을 제거하는 것일 수 있으며, 이는 잠재적으로, 정확한 스위치 스케일링 없이 달성될 수 있다.
[0041] 도 3은 R-2R 구조의 4-비트 DAC를 예시하는 다이어그램이다. R-2R 구조를 갖는 DAC는 R-2R 저항기 래더 네트워크로 지칭되는 것을 활용한다. R-2R 저항기 래더 네트워크는 병렬 디지털 심볼(예컨대, 4-비트들(b0-b3))의 전류 또는 아날로그 전압으로의 변환을 가능하게 하며, 이 전류 또는 아날로그 전압은 출력(231)에서 측정될 수 있다. 네 개의 디지털 입력들(b0-b3) 각각은 개개의 가중 기여를 아날로그 출력(231)에 추가하며, 어떠한 두 개의 상이한 4-비트 워드들(0000 내지 1111)도 출력(231)에서 동일한 전류 또는 전압을 야기하지 않을 것이다.
[0042] 비트들(b0-b3) 각각에 대한 스위치(275)는 비트들(b0-b3) 중 특정한 비트 상의 값이 1인지 또는 0인지의 여부에 따라 동작될 수 있다. 따라서, 디지털 신호의 DAC로의 값은 DAC의 비트들을 제어하는 스위치들(275)의 동작에 의해 생성될 수 있다. 예컨대, 특정한 비트에 대한 폐쇄된 스위치(275)가 디지털 심볼 내의 비트의 포지션에 대해 "1"을 표현하는 비트에 대응할 수 있는 반면에, 개방된 스위치는 "0"을 표현하는 비트에 대응한다. 이에 따라, DAC의 비트들을 제어하기 위한 스위치들 전부가 개방된다면(예컨대, 4-비트 DAC의 모든 네 개의 스위치들이 개방되어 0000의 디지털 심볼이 생성된다면), 어떠한 전류도 저항기 래더로 흐르지 않으며, 어떠한 전류 또는 전압도 출력(231)에서 생성되지 않는다.
[0043] 도 3에 도시된 저항기 래더의 R-2R 패턴을 지속시킴으로써(또는 감소시킴으로써), R-2R 저항기 래더 네트워크는 임의의 개수의 비트들로 스케일링될 수 있다. 또한, R-2R 구조를 구성하기 위해 두 개의 상이한 저항기 값들만이 사용된다. 예컨대, 도 3의 "R" 저항기들의 값이 3 옴이면, "2R"로 표현된 저항기들의 값은 6 옴(즉, "R"로 표현된 저항기들의 값의 두 배)이다. 두 개의 저항기 값들만이 사용되기 때문에, R-2R 저항기 래더 네트워크는 쉽고 정확하게 생성되어 회로에 집적될 수 있다.
[0044] 이에 따라, R-2R 저항기 래더-기반 DAC(예컨대, "R-2R DAC")를 사용함으로써, 디지털 값들로부터 아날로그 전압들이 생성될 수 있으며, LSB(예컨대, b3)가 출력에 대한 전류 또는 아날로그 전압의 최대 퍼센티지의 원인이 되는 반면에, MSB(예컨대, b0)는 출력에 대한 전류 또는 아날로그 전압의 최소 퍼센티지의 원인이 된다.
[0045] 그러나, 설계된 R-2R 값들에도 불구하고, 표준 R-2R DAC는, 그러한 세그먼트형 DAC들의 구현 동안에 발생하며 글리치 에너지가 불균등하게 분포되는 것으로 인한 RX-밴드 잡음의 열화에 추가될 수 있는 기생 커패시턴스 문제들을 충분히 극복하지 못할 수 있다.
[0046] 도 4a는 LSB 세그먼테이션을 갖는 R-2R 구조의 DAC(300)를 예시하는 다이어그램이다. 세그먼트형 DAC는 본질적으로 둘 또는 그 초과의 개별 DAC들과 결합되도록 설계되는 DAC이다. 둘 또는 그 초과의 DAC들은, 둘 또는 그 초과의 DAC들이 개별적으로 수행할 수 없는 방식들로 수행할 수 있는 단일의 더 높은 해상도의 DAC로 결합된다. 이에 따라, 세그먼트형 DAC(예컨대, 개별 DAC들 중 다른 하나)의 다른 부분이 LSB들을 처리하는 동안에, 세그먼트형 DAC(예컨대, 개별 DAC들 중 하나)의 하나의 부분이 MSB들을 일반적으로 처리한다. 세그먼트형 DAC를 형성하기 위한 개별 DAC들의 결합에서, 두 개의 개별 DAC들의 출력들(예컨대, 전압들 또는 전류들)은 어떤 방식으로 합산된다.
[0047] 도 4a에 도시된 DAC(300)는 예컨대, R-2R 구조를 활용하는 8-비트 LSB(310)(예컨대, 여덟 개(8) 최하위 비트들) 및 R-2R 구조를 갖지 않는 6-비트 MSB(320)(예컨대, 여섯 개(6) 최상위 비트들)를 갖는 14-비트 DAC이다. 새로운 무선 표준들이 높은 대역폭 및 고해상도 또는 저잡음 플로어를 동시에 요구하기 때문에, 널리 사용되는 전류 스플릿 세그먼테이션 아키텍처 외의 새로운 아키텍처 돌파구(breakthrough)가 유용할 수 있다. 가능한 접근법은 DAC 잡음을 다루기 위해 세그먼트형 전류-스티어링 DAC(300)를 사용하는 것이다.
[0048] 예컨대, 세그먼트형 DAC (300)에서의 글리치 잡음 또는 RX 잡음은 주로 6개 MSB들(320)과 나머지 8개 LSB들(310) 사이의 지연 차이로부터 비롯될 수 있다. 즉, DAC의 스위치들(예컨대, 도 3의 저항기 래더의 스위치들(375a 및 375b))을 동작시킬 때, 인입 디지털 데이터의 비트들 사이의 시간 지연으로 인해 스위치들이 동시에 동작하지 않을 수 있기 때문에, DAC를 통한 전류의 순간적인 서지들이 글리치 잡음을 야기할 수 있다. 이 잡음은 MSB들(320)의 글리치 잡음을 LSB들(310)의 글리치 잡음에 매칭시킴으로써 감소될 수 있다. 앞서 언급된 바와 같이, 그러한 솔루션이 PVT 변동들에 걸쳐 강건성을 제공하는데 실패하지만, 그러한 글리치 잡음 매칭은 MSB(320)와 LSB(310) 세그먼테이션 사이의 지연을 설계 및 조정함으로써 달성 될 수 있다. 또한, 설계가 LSB 전류원들, 스위치들, 및 스위치 드라이버들의 주의 깊은 스케일링을 요구할 수 있지만, 글리치 잡음이 스케일링에 의해 다루어질 수 있다.
[0049] 아래에 논의될 바와 같이, LSB들에 대한 R-2R DAC 세그먼테이션을 활용함으로써, 그리고 부가적으로, 세그먼트형 DAC들의 구현 동안에 발생할 수 있는 기생 커패시턴스 문제들을 극복하면서 설계 및 레이아웃 둘 모두에서 유연성을 허용하는 하이브리드 R-2R 아키텍처를 제공함으로써, 글리치 잡음은 더 높은 주파수들에서 크게 감소될 수 있다. 예컨대, 전류를 스케일링하는 동안에, 스위치(375a/375b)(예컨대, 위의 DAC의 부분이며, 도 4a의 스위치들(375a/375b)을 포함함)까지 DAC의 동일한 구조를 유지시킴으로써, 글리치 잡음 매칭이 달성될 수 있다. 즉, R-2R 구조는 전류의 스케일링에 활용될 수 있다.
[0050] 예컨대, 도 4a에서, 가장 좌측의 LSB(310)의 스위치들(375a/375b) 중 하나를 벗어나는 전류는 값 "MSB"(예컨대, 전류(IMSB))에 의해 표현된다. 노드(350)에 도달하자마자, R-2R 구조로 인해, 전류(MSB)가 이론적으로 균등하게 분할되어,
Figure pct00001
MSB의 전류가 전류 합산 노드(370)로 이동하는 반면에 다른
Figure pct00002
MSB는 Vref로 간다. 가장 좌측의 LSB(310)의 오른쪽에 있는 LSB가 전류 합산 노드(370)로 이동하는
Figure pct00003
MSB의 전류를 갖는 반면에, 그것의 오른쪽에 있는 LSB는 전류 합산 노드(370)로 이동하는 1/8 MSB를 갖는 식이다. 이에 따라, DAC로의 디지털 워드의 값이 무엇일지라도(예컨대, 스위치들(375a/375b)의 동작의 가능한 구성들 각각에 대한 전류의 상이한 값), 전류의 상이한 값이 전류 합산 노드들(370)로 이동할 것이며, 이는 따라서 모든 각각의 가능한 디지털 값을 표현하기 위해 DAC가 상이한 아날로그 값 출력(예컨대, 상이한 전류 출력)을 갖는 것을 가능하게 한다.
[0051] 또한, DAC(300)는 전류 합산/전류 병합 노드들(370)의 쌍에 커플링된 차동 증폭기(308)를 포함하는 임피던스 감쇠기(305)를 활용할 수있다. 임피던스 감쇠기(305)는 전류 합산 노드들(370) 각각의 임피던스를 유지시킬 수 있고, 차동 증폭기(308)의 이득에 의해 정의된 범위 내에서 전류 합산 노드들(370) 사이의 전압차를 유지시킬 수 있다.
[0052] DAC의 비트들 각각의 개개의 전류들은 대응하는 스위치 출력들로부터 전류 합산 노드들(370)로 흐르고, 이 지점에서, DAC의 개개의 비트들에 대응하는 개개의 전류들이 서로 합산된다. 즉, 전류 합산 노드들(370)은 비트들 각각의 스위치 출력들이 병합되는 노드들이다. 이에 따라, 각각의 비트가 "0"인 디지털 값에 대응하여 DAC(300)의 스위치들 "D"(375a)가 개방된다면, "D" 트랜지스터들에 대응하는 어떠한 전류도 스위치(375a)로부터 전류 병합 노드들(370)로 전달되지 않는다. DAC의 각각의 비트에 대응하는 스위치들(375a/375b)의 쌍들이 차동 쌍이며, 이는 하나의 스위치(375a)가 온(on)일 때 차동 쌍의 다른 스위치(375b)가 오프(off)이고, 그 반대로도 마찬가지임을 의미하는 것이 주목되어야 한다. 이에 따라, 각각의 "D" 스위치(375a)가 개방된다면, 모든 각각의 "Db"(375b) 스위치는 폐쇄될 것이다.
[0053] 도 4b는 기생 커패시턴스를 갖는, 도 4a에 도시된 DAC(400)를 예시하는 다이어그램이다. 도 4b를 참조하면, 도 4a에 도시된 구조가 실세계 셋팅들에서 구현될 때, DAC(400)의 성능은 기생 커패시턴스(440)(예컨대, 회로의 구조의 배선 및 소자들, 그리고 배선 및 소자들이 배치되는 기판 사이에 발생하는 등가의 커패시턴스)를 겪을 수 있다. DAC(400)의 기생 커패시턴스는, DAC의 일부로서 포함된 실제 전자 컴포넌트들이 아닌 커패시터들(예컨대, 기생 커패시터들)(440)로 표현된다. 도 4b는 R-2R 노드들(450)(즉, R의 저항기 값 및 2R의 저항기 값을 갖는 인접한 저항기들 사이의 노드들)에 부착된 기생 커패시턴스(440)를 묘사한다. 도 4b에 도시된 구조 전체에 걸쳐 발생하는 변하는 정도들의 기생 커패시턴스가 있더라도, 기생 커패시턴스를 표현하는 예시된 커패시터들(440)은 아래에서 추가로 설명될 바와 같이 글리치 잡음 감소 면에서 특정한 관심이 있다.
[0054] DAC(400)의 글리치 잡음은 일반적으로, 주로 더 높은 주파수들에 집중된 에너지를 갖는다. 그러므로, DAC(400)의 다양한 비트들의 스위치들(475a/475b)의 동작으로부터 생성된 글리치들(예컨대, 스위치들(475a/475b)이 트랜지스터들/스위치들(475a/475b)의 게이트들에 커플링된 스위치 드라이버들에 의해 구동될 때, 스위치 동작의 비동시성으로 인해 생성된 글리치들)이 있을 때, 글리치 잡음의 어떤 부분은 기생 커패시턴스(440)를 유발하는 DAC 구조의 부분(들)으로 흐를 것이다. 이에 따라, MSB 셀들(420)로부터의 글리치 잡음의 대다수가 여전히 전류 합산 노드들(470)로 흐를지라도, 글리치 잡음의 이 부분은 출력들/전류 합산 노드들(470)로 흐르지 않을 것이다. 각각의 비트에 대한 글리치 잡음 에너지의 이러한 불일치는 MSB들(420)과 LSB들(410) 사이의 불균형을 초래하며, 이는 이어서, 글리치 잡음 분포의 분산으로 인해(즉, 글리치 잡음이 두 개의 차동 경로들 사이에서 균등하게 분할되지 않은 것으로 인해) 글리치 잡음이 증가하게 할 수 있다. 그러나, 임피던스를 매칭시키기 위해 커패시터들(예컨대, 피드포워드 커패시터들)을 DAC(400)에 추가함으로써, 기생 커패시턴스(440)에도 불구하고 잡음은 더욱 동일하게 분할될 수 있다.
[0055] 도 5는 LSB 세그먼테이션 및 매칭된 임피던스를 갖는 R-2R 구조의 DAC(500)의 부분을 예시하는 다이어그램이다. 도 5를 참조하면, 전술된 기생 커패시턴스(540)에 의해 유발된 글리치 잡음은, "피드포워드 커패시터들"(560)로 지칭될 수 있는 추가 커패시터들을 제공함으로써 감소될 수 있다. 이들 피드포워드 커패시터들(560)은 개개의 R-2R 노드들(550) 및 개개의 출력들(570)에 연결되며, 이로써 글리치 에너지가 "피드포워딩"될 수 있다. 피드포워드 커패시턴스가 기생 커패시턴스의 두 배일 때(예컨대, 피드포워드 커패시터들(560)의 커패시턴스가 2C 또는 예컨대 60fF인 동시에 기생 커패시턴스(540)가 C 또는 예컨대 30fF일 때), LSB들 중 가장 좌측의 LSB(510)의 스위치 출력(전류 합산 노드(570)에 직접적으로 연결된 스위치 출력)에서의 총 임피던스는 Vref 노드들(552) 및 전류 합산/전류 병합 노드들(570) 둘 모두에 대해 2C와 병렬인 R과 등가의 값이다(R은 R-2R 구조의 제 1 저항기의 저항 값을 표현함)
[0056] 시뮬레이션들은, 피드포워드 커패시터들(560)을 DAC(500)에 추가하는 것이 기생 커패시턴스들이 없는 시뮬레이션(예컨대, 컴퓨터 시뮬레이션이 DAC의 회로 다이어그램에 대해 실행될 때 ―여기서, 컴퓨터 시뮬레이션은 기생 커패시턴스가 없는 이론적인 대역 외 잡음 레벨을 측정하기 위해 기생 커패시턴스를 배제함―)과 유사한 방식으로 일 레벨로 대역 외 잡음을 감소시키는 것을 나타낸다. 피드포워드 커패시터들(560)은 대역 외 잡음을 감소시키는데, 그 이유는 기생 커패시턴스(540)의 일부 또는 전부를 효과적으로 상쇄함으로써 피드포워드 커패시터들(560)이 임피던스의 균형을 유지하기 때문이다. 이에 따라, 시간 소모적인 과도 시뮬레이션들 대신에 AC 시뮬레이션들을 사용함으로써 두 개의 브랜치들 사이의 임피던스-매칭이 달성되며, 이로써 DAC를 설계할 때 시간 및 비용이 감소될 수 있다.
[0057] 두 개의 브랜치들 사이의 임피던스-매칭이 달성될 수 있지만, 매칭된 임피던스를 갖는 통상적인 R-2R LSB 세그먼테이션을 사용할 때, R-2R의 저항기들의 사이즈는 R-2R 세그먼테이션의 MSB의 매칭 요건에 의해 지배될 것이다. 이에 따라, 통상적인 R-2R 구조의 총 회로 레이아웃 면적은 바람직하지 않을 수 있다.
[0058] 도 6은 예시적 실시예에 따른, RC 튜닝 및 매칭된 임피던스를 갖는 하이브리드 R-2R 구조의 DAC(600)의 부분을 예시하는 다이어그램이다. 도 6을 참조하면, 예시적 실시예는 매칭된 임피던스를 갖는 하이브리드 R-2R LSB 세그먼트형 구조를 활용하는 N-비트 DAC(600)의 부분을 묘사한다. N-비트 DAC(600)가, 전류 래더(예컨대, 저항기 래더)를 사용하여 출력 전류를 발전시키며 전압 DAC와 구별가능한 전류 DAC 또는 전류 모드 DAC임이 주목되어야 한다. 추가로, 도 4a, 도 4b, 및 도 5의 DAC들(300, 400, 및 500)과 달리, LSB들 중 일부가 직렬 체인으로 연결되지 않음이 주목되어야 한다. 부가적으로, LSB들 각각은 동일한 방식으로 동일한 전류원(예컨대, IMSB) 및 동일한 전압원(예컨대, Vpm)에 연결된다.
[0059] 도 6에 도시된 세그먼트형 아키텍처로 인해, 저항기들(665)의 사이즈 또는 값들은 DAC(600)의 비트들(612) 각각의 매칭 요건들에 따라 개별적으로 튜닝될 수 있다. 즉, 비트들 각각에서 사용되는 상이한 저항기들 및 피드포워드 커패시터들은 상이한 개개의 값들(예컨대, 좌측의 비트에서 2R, 2R, 및 C/2, 중간의 비트에 대한 3R, R, 및 C/6, 그리고 우측의 비트에 대한 7R, R, 및 C/14)을 갖도록 설계될 수 있다. 이에 따라, 비-세그먼트형 R-2R 구조들과 비교할 때, 매칭 요건이 DAC의 더 낮은 비트들(예컨대, LSB들)에 대해서만큼 엄격하지 않기 때문에, 저항기 래더(즉, R 및 2R)에 걸쳐 동일한 저항기 값들을 사용함으로써 가능하게 되는 반복적이고 콤팩트한 설계/레이아웃의 장점을 취하기 위해, 더 낮은 비트들은 통상적인 R-2R 구조를 여전히 활용할 수 있다.
[0060] 부가적으로, 본 예시적 실시예의 세그먼트형 아키텍처를 이용하면, DAC(600)의 비트들(예컨대, 612) 각각이 디커플링되기 때문에, DAC(600)의 레이아웃이 칩에 걸쳐 확산될 수 있다. 즉, 더 낮은 비트들(예컨대, LSB들)(612)에 대응하는 DAC(600)의 다양한 스테이지들은 DAC(600)의 회로 레이아웃 상에서 물리적으로 서로 분리될 수 있으며, 이는 이로써 회로 레이아웃의 다른 컴포넌트들이 개개의 스테이지들 사이에 배치되게 하며, 이로써 레이아웃의 면적 제약조건들은 감소된다. 또한, 각각의 비트의 전자 컴포넌트들은 다른 비트들의 튜닝에 영향을 미치지 않고 튜닝될 수 있으며, 이는 이로써, 그렇지 않으면 존재할 레이아웃 제약조건들을 감소시킨다. 부가적으로, 비트들 사이의 저항기-매칭의 중요성이 덜 중요해진다.
[0061] 또한, 예시적 실시예의 하위 비트(less significant bit)들이 비교적 더 작은 저항기 값들을 가질 수 있기 때문에, 하위 비트들에 대한 헤드룸이 개선될 수 있다. 대조적으로, 통상적인 R-2R 아키텍처의 경우, 저항기 값이 모든 각각의 비트에 대해 고정되기 때문에, DAC의 마지막 비트에 대응하는 마지막 스테이지의 헤드룸은 전체 R-2R 구조의 저항 값에 대응하는 제약조건들에 의해 언급된다.
[0062] 예시적 실시예에서 묘사된 구조에 대하여, DAC의 상이한 비트들에 대응하는 상이한 스테이지들에 대한 저항기 및 피드포워드 커패시터 값들을 결정하는 것에 대하여, 세그먼트형 아키텍처에 의해 제공되는 글리치 잡음을 매칭할 때 저항기들 및 커패시터들에 대한 원하는 구성의 선택시 넓은 허용범위가 있음이 주목되어야 한다. 저항기들 및 커패시터들의 값들은 어떠한 과도한 실험도 없이, 예컨대, 시뮬레이션 및/또는 다른 알려진 설계 관행들을 통해 당업자에 의해 결정될 수 있다.
[0063] 도 7a-도 7d는 예시적 실시예들에 따른, 글리치-잡음-매칭을 위한 저항기 및 커패시터 값들의 예시적 구성들이다. 도 7a-도 7d를 참조하면, 예시적 실시예에 따라 매칭된 임피던스를 갖는 하이브리드 R-2R LSB 세그먼트형 구조를 활용하는 N-비트 DAC(700a-700d)(도 7a-도 7d에 도시되어 있는 부분)를 설계할 때 저항기 및 커패시터 값들의 결정시 고려할 몇몇 팩터들이 있을 수 있다. 예컨대, 외부로부터 본 총 등가 저항기 값은, 전류 합산 노드들(370) 양단에 커플링될 수 있는 왜곡 제거 회로(DCC;distortion cancellation circuit)에서의 저항에 대한 값을 결정할 수 있다.
[0064] 예컨대, 도 4a의 임피던스 감쇠기(305)는 전류 합산 노드들(370)에서의 임피던스를 증가시키면서, R-2R 구조에 의해 유발되는 전류 합산 노드들(370)에서의 등가 저항 중 일부를 제거하며, 이로써 왜곡이 감소된다. 즉, 전류 합산 노드들(370)로부터 본 임피던스는 전류 합산 노드들(370)에 도입된 왜곡에 반비례한다. 또한, 임피던스 감쇠기(305)로부터 MSB들 쪽으로 룩업하는 임피던스는 비교적 높다. DAC의 비트들 쪽으로 향하는 총 등가 저항기 값을 결정할 수 있음으로써, 적절한 DCC는, 전류 합산 노드들(370)로부터 볼 때 DAC의 비트들의 등가 임피던스 및 저항에 기초하여 결정되는 예상되는 양의 왜곡을 제거하도록 설계될 수 있다.
[0065] 도 7a-도 7d에 도시된 값들은 단지 예시적 실시예들을 실시하기 위한 예들로서 제공되며, 저항기 및 커패시터 값들을 결정할 때 고려할 팩터들을 보여준다. 도 7a에 도시된 DAC(700a)의 구성은 첫 번째 2개 비트들에 대해 일정한 4R의 출력 저항을 갖고, 등가 출력 저항 및 시간-상수는 각각 8R/5 및 8R/5 x 5C/8 = RC이다. 도 7b에 도시된 DAC(700b)의 구성은 첫 번째 2개 비트들에 대해 일정한 입력/출력 시간-상수(RC)를 갖고, 등가 출력 저항 및 시간-상수는 각각 2R 및 5RC/4이다. 도 7c에 도시된 DAC(700c)의 구성이 첫 번째 2개 비트들에 대한 일정한 입력(R 및 C) 및 RC의 일정한 출력 시간-상수를 갖는 반면에, 등가 출력 저항 및 시간-상수는 각각 16R/9 및 11RC/9이다. 마지막으로, 도 7d에 도시된 DAC(700d)의 구성은, DAC(700d)의 실제 구현을 고려하여 RC 값들이 튜닝된 이후 도 7c에 도시된 DAC(700c)의 구성을 묘사한다.
[0066] 도 8은 예시적 실시예에 따른, 8-비트 R-2R 세그먼테이션을 갖는 14-비트 전류-스티어링 DAC의 레이아웃(800)의 다이어그램이다. 예시적 실시예의 레이아웃(800)은 6개 비트들의 MSB(820) 및 8개 비트들의 세그먼트형 LSB(810)를 갖는다. 동일한 스위치 드라이버들(890)이 글리치 에너지를 매칭시키기 위해 MSB(820) 및 LSB(810) 둘 모두에 대해 사용된다. 이들 스위치 드라이버들(890)은, 스위치들(예컨대, 스위치들(375, 475, 및 575))을 형성하는 트랜지스터들의 게이트들에 커플링된다. 이에 따라, 스위치들을 동작시키기 위한 스위치 드라이버들(890)로부터의 신호들은 DAC에 입력되는 디지털 신호에 대응할 것이다. 또한, 하나의 클록 트리(895)가 MSB(820) 및 LSB(810) 둘 모두에 서빙한다.
[0067] 도 9는 도 8에 도시된 14-비트 DAC의 세그먼테이션을 묘사하는 레이아웃(900)의 다이어그램이다. 병렬/피드-포워드 커패시터들(960)은 레이아웃 상의 저항기들(965) 사이에 배치된다. 앞에서 설명된 바와 같이, LSB들 사이의 저항기-매칭이 세그먼트형 R-2R 아키텍처에서 허용되는 요건이 아니기 때문에, LSB들의 첫 번째 3개 비트들(예컨대, 5번째, 6번째 및 7번째의 비트들, 또는 b5, b6 및 b7)이 확산될 수 있다. 첫 번째 3개 비트들이 매칭 요건들로 인해 레이아웃(900)의 비교적 넓은 면적을 점유하기 때문에, 이들 비트들이 세그먼트되게 함으로써, 상당한 유연성이 제공된다. LSB들의 마지막 4개 비트들(예컨대, 4번째-0번째의 비트들)은 통상적인 R-2R 아키텍처로 인해 전부 비교적 서로 가까이 위치된다. 4번째-0번째 비트들에 대한 저항기들이 비교적 작기 때문에, 완화된 매칭 요건들로 인해, 빽빽한 레이아웃은 관심사가 아니다.
[0068] 이에 따라, 예시적 실시예들에 관해 설명된 바와 같이, 기생 커패시턴스가 그렇지 않으면 이 감소를 방해할 수 있지만, R-2R LSB를 갖는 세그먼트형 DAC는 RX 대역들 근처의 고주파수들에서 글리치 잡음을 감소시킨다. 글리치 매칭, 디커플링, 및 레이아웃 유연성을 고려해 볼 때, 예시적 실시예들은 하이브리드 세그먼트형 R-2R 스킴을 제공하며, 여기서 매칭 요건들은 각각의 비트에 대해 개별적으로 튜닝될 수 있고, 비트들 사이의 미스매치는 디커플링되며, 그리고 DAC의 다른 비트들에 영향을 미치지 않고 각각의 비트의 레이아웃이 튜닝될 수 있기 때문에, 레이아웃은 확산되고 더욱 쉽게 배열될 수 있다. 또한, 비트들에 대응하는 추후의 스테이지들에 대한 헤드룸이 완화될 수 있는데, 그 이유는 하위 비트들에 대한 저항 값이 낮춰질 수 있기 때문이다.
[0069] 도 10은 N-비트 디지털 신호를 아날로그 신호로 변환하는 방법의 흐름도(1000)이다. 방법은 장치, 이를테면, 예시적 실시예들에 대해 위에서 설명된 하이브리드 R-2R 세그먼트형 DAC들 중 하나 또는 그 초과에 의해 수행 될 수 있다. 장치는 N-비트 디지털 신호를 아날로그 신호로 변환한다. 장치는 디지털 데이터의 M개 최상위 비트들과 연관된 (2M-1)개 병렬 스테이지들을 가질 수 있다. 장치는, (N-M)개 스테이지들 중 적어도 하나가 N-비트 DAC의 모든 나머지 스테이지들로부터 분리되도록, 디지털 데이터의 (N-M)개 최하위 비트들과 연관된 (N-M)개 스테이지들을 가질 수 있다. 장치는, (N-M)개 저항성 네트워크들을 가질 수 있고, 이 저항성 네트워크들 각각은 (N-M)개 스테이지들 중 상이한 스테이지와 연관된다.
[0070] 1002에서, 장치는 (2M-1)개 스테이지들의 각각의 스테이지에서 전류를 생성할 수 있다. 1004에서, 장치는, 차동 데이터에 대한 응답으로, 스위치들의 제 1 쌍을 통해 전류 합산 노드들의 쌍에 전류를 전달할 수 있다. 1006에서, 장치는 (N-M)개 스테이지들의 각각의 스테이지에서 전류를 생성할 수 있다. 1008에서, 장치는, 차동 데이터에 대한 응답으로, 스위치들의 제 2 쌍을 통해 각자와 연관된 스테이지에서 생성된 전류를 (N-M)개 저항성 네트워크들의 각각의 네트워크에 전달할 수 있다. 1010에서, 장치는, 전달된 전류들을 저항성 네트워크에 대응하는 스테이지의 바이너리 가중치에 따라 스케일링할 수 있다. 1012에서, 장치는 스케일링된 전류들을 전류 합산 노드들의 쌍에 전달할 수 있다. 1014에서, 장치는 이득 값에 의해 정의된 범위 내에서 전류 합산 노드들 각각의 임피던스를 유지시킬 수 있다. 1016에서, 장치는 이득 값에 의해 정의된 범위 내에서 전류 합산 노드들 사이의 전압차를 유지시킬 수 있다. 전류 합산 노드들에 전달된 스케일링된 전류들의 차이가 아날로그 신호의 값을 정의한다.
[0071] 장치는, (N-M)개 네트워크들 각각에 대해, 저항성 네트워크의 제 1 저항성 소자와 병렬로 커플링된 제 1 용량성 소자, 저항성 네트워크의 제 2 저항성 소자와 병렬로 커플링된 제 2 용량성 소자, 제 1 용량성 소자 및 제 1 저항성 소자와 직렬로 커플링된 제 3 저항성 소자, 및 제 2 용량성 소자 및 제 2 저항성 소자와 직렬로 커플링된 제 4 저항성 소자를 가질 수 있다. 장치는, 집적 칩(IC) 레이아웃 상에서 (N-M)개 스테이지들의 개개의 스테이지의 저항성 소자들과 (N-M)개 스테이지들 중 인접한 스테이지의 저항성 소자들 사이에 (N-M)개 스테이지들의 개개의 스테이지의 용량성 소자들을 가질 수 있다. 장치는, 상이한 임피던스들을 갖는 상이한 (N-M)개 저항성 네트워크들을 가질 수 있고, (N-M)개 최하위 비트들의 매칭 스펙들에 따라 (N-M)개 저항성 네트워크들 중 하나 또는 그 초과의 저항성 네트워크들의 개별적으로 튜닝된 저항성 소자들 또는 용량성 소자들을 가질 수 있다. 장치는 스위치들의 제 2 쌍으로서 MOS 트랜지스터들을 가질 수 있고, (N-M)개 저항성 네트워크들 중 하나의 저항성 네트워크의 용량성 소자들은 각각 MOS 트랜지스터들의 개개의 MOS 트랜지스터의 드레인-대-기판 커패시턴스(drain-to-substrate capacitance)의 실질적으로 2배의 커패시턴스를 가질 수 있다. 장치는, 인접한 (N-M)개 스테이지들로부터 IC 레이아웃 상에서 그들 사이에 배치된 개개의 용량성 소자들로 분리되는 개개의 (N-M)개 스테이지들을 가질 수 있다. 장치는, IC 레이아웃 상의 (N-M)개 스테이지들 중 (N-M)번째 스테이지와 (N-M-1)번째 스테이지 사이에 (N-M)개 스테이지들 중 (N-M)번째 스테이지와 연관된 용량성 소자들을 가질 수 있다. 장치는, (N-M)개 스테이지들에 대응하는 글리치 잡음과 (2M-1)개 스테이지들에 대응하는 글리치 잡음을 매칭시키기 위해 다양한 스테이지들에 대응하여 스케일링되는 스위치들 및 스위치 드라이버들을 가질 수 있다.
[0072] 하나의 구성에서, N-비트 DAC(예컨대, 도 4a의 300, 도 4b의 400, 도 5의 500, 도 6의 600, 또는 각각 도 7a-도 7d의 700a-700d)는, 디지털 데이터(예컨대, DAC(300, 400, 500, 600, 또는 700a-700d)에 입력되는 디지털 데이터 또는 디지털 신호들)의 M개 최상위 비트들과 연관된 (2M-1)개 병렬 스테이지들(예컨대, 도 4a의 MSB 비트들(320)과 연관된 스테이지들, 도 4b의 MSB 비트들(420) 과 연관된 스테이지들, 또는 도 8의 MSB 비트들(820)과 연관된 스테이지들), (2M-1)개 스테이지들의 각각의 스테이지에서 제 1 전류를 생성하기 위한 수단(예컨대, 도 4a의 비트들(320) 또는 도 4b의 비트들(420)과 연관된 스테이지들 및 Vdd), 차동 데이터(예컨대, 도 4a 또는 도 4b의 D, Db에 대응하는 데이터)에 대한 응답으로, 스위치들의 제 1 쌍(예컨대, 도 4a의 374a, 374b, 또는 도 4b의 474a, 474b)을 통해, 전류 합산 노드들(예컨대, 도 4a의 370 또는 도 4b의 470)의 쌍에 생성된 제 1 전류를 전달하기 위한 수단, (N-M)개 스테이지들(예컨대, 도 6의 중간 비트(612)와 연관된 스테이지, 또는 도 9의 7번째 비트와 연관된 스테이지) 중 적어도 하나가 N-비트 DAC의 모든 나머지 스테이지들로부터 분리되도록, 디지털 데이터의 (N-M)개 최하위 비트들(예컨대, 도 4a의 310, 도 4b의 410, 도 5의 510, 도 6의 612, 또는 도 8의 810)과 연관된 (N-M)개 스테이지들, (N-M)개 스테이지들의 각각의 스테이지에서 제 2 전류를 생성하기 위한 수단(예컨대, 도 4a의 320, 도 4b의 420, 또는 도 5의 520 비트들과 연관된 스테이지들 및 Vdd, 또는 도 6의 비트들(612)과 연관된 스테이지들 및 전류원(IMSB)), (N-M)개 저항성 네트워크들(예컨대, 도 4a, 도 4b, 또는 도 5의 저항기들(R 및 2R)을 포함하는 네트워크들, 또는 도 6의 저항기들(665)을 포함하는 네트워크들) ―각각은 (N-M)개 스테이지들 중 상이한 스테이지와 연관됨―, 차동 데이터(예컨대, 도 4a, 도 4b, 또는 도 5의 D, Db에 대응하는 데이터)에 대한 응답으로, 스위치들의 제 2 쌍(예컨대, 도 4a의 375a, 375b, 또는 도 4b의 475a, 475b, 또는 도 5의 575a, 575b)을 통해, 각자와 연관된 스테이지에서 생성된 제 2 전류를 (N-M)개 저항성 네트워크들의 각각에 전달하기 위한 수단, 저항성 네트워크의 대응하는 스테이지의 바이너리 가중치에 따라, 각각의 저항성 네트워크에 전달된 개개의 전류를 스케일링하기 위한 수단, 스케일링된 전류들을 전류 합산 노드들(예컨대, 도 4a의 370, 도 4b의 470, 또는 도 5의 570)의 쌍에 전달하기 위한 수단, 이득 값(예컨대, 차동 증폭기(도 4a의 308 또는 도 4b의 408)의 이득 값)에 의해 정의된 범위 내에서 전류 합산 노드들(370, 470, 또는 570) 각각의 임피던스(예컨대, 도 4a의 305 또는 도 4b의 405)를 유지시키기 위한 수단, 및 이득 값에 의해 정의된 범위 내에서 전류 합산 노드들(370 또는 470) 사이의 전압차(305 또는 405)를 유지시키기 위한 수단을 포함하며, 전류 합산 노드들(370, 470, 또는 570)에 전달되는 전류들의 차이가 아날로그 신호(예컨대, DAC(300, 400, 500, 600, 또는 700a-700d)에 의해 생성되는 아날로그 신호)의 값을 정의한다. (2M-1)개 스테이지들의 각각의 스테이지에서 제 1 전류를 생성하기 위한 수단은 (2M-1)개 스테이지들의 각각의 스테이지(예컨대, 그리고 MSB 비트들(320, 420, 또는 820)과 연관된 스테이지들)이다. 생성된 제 1 전류를 스위치들의 제 1 쌍(374a, 374b 또는 474a, 474b)을 통해 전류 합산 노드들(370 또는 470)의 쌍에 전달하기 위한 수단은 스위치들의 제 1 쌍(374a, 374b, 또는 474a, 474b) 및 그에 연결된 배선이다. (N-M)개 스테이지들(예컨대, 비트들(310, 410, 510, 또는 612)과 연관된 스테이지들)의 각각의 스테이지에서 제 2 전류를 생성하기 위한 수단은 (N-M)개 스테이지들(예컨대, 비트들(310, 410, 또는 510)과 연관된 스테이지 및 Vdd, 또는 비트들(612)과 연관된 스테이지들 및 전류원들(IMSB))의 각각이다. 스위치들의 제 2 쌍(375a, 375b, 또는 475a, 475b, 또는 575a, 575b)을 통해 각자와 연관된 스테이지에서 생성된 제 2 전류를 (N-M)개 저항성 네트워크들 각각에 전달하기 위한 수단은 스위치들의 제 2 쌍(375a , 375b, 또는 475a, 475b, 또는 575a, 575b) 및 그에 연결된 배선이다. 각각의 저항성 네트워크에 전달된 전류를 저항성 네트워크에 대응하는 스테이지의 바이너리 가중치에 따라 스케일링하기 위한 수단은 DAC(300, 400, 500, 600, 또는 700a-700d)의 R-2R 구조(예컨대, 도 3-도 7d에 도시된 R-2R 구조)이다. 스케일링된 전류들을 전류 합산 노드들(370, 470, 또는 570)의 쌍에 전달하기 위한 수단은 전류 합산 노드들(370, 470, 또는 570)의 쌍에 연결된 배선들이다. 전류 합산 노드들의 각각의 노드의 임피던스를 유지시키기 위한 수단은 임피던스 감쇠기(305 또는 405)이다. 전류 합산 노드들 사이의 전압차를 유지시키기 위한 수단은 임피던스 감쇠기(305 또는 405)이다. 전류 합산 노드들(370, 470, 또는 570)의 쌍의 상이한 노드들에 전달된 스케일링된 전류들의 차이가 아날로그 신호(DAC(300, 400, 500, 600, 또는 700a-700d)에 의해 생성된 아날로그 신호)의 값을 정의한다.
[0073] 개시된 프로세스들에서의 단계들의 특정 순서 또는 계층은 예시적인 접근법들의 예시임이 이해된다. 설계 선호들에 기초하여, 프로세스들에서의 단계들의 특정 순서 또는 계층은 재배열될 수 있음이 이해된다. 추가로, 일부 단계들은 결합되거나 또는 생략될 수 있다. 첨부된 방법 청구항들은 샘플 순서로 다양한 단계들의 엘리먼트들을 제시하며, 제시되는 특정 순서 또는 계층으로 제한되는 것으로 여겨지지 않는다.
[0074] 이전 설명은 기술분야의 당업자가 본원에 설명된 다양한 양상들을 실시하는 것을 가능하게 하기 위해 제공된다. 이들 양상들에 대한 다양한 수정들은 기술분야의 당업자들에게 용이하게 명백할 것이고, 본원에 정의된 일반적인 원리들은 다른 양상들에 적용될 수 있다. 따라서, 청구항들은 본원에 도시된 양상들로 제한되도록 의도되는 것이 아니라, 문언 청구항들에 일치되는 전체 범위에 부합될 것이며, 여기서 단수의 엘리먼트에 대한 참조는 구체적으로 그렇게 진술되지 않는 한 "하나 및 단 하나"가 아니라 "하나 또는 그 초과"를 의미하도록 의도된다. 구체적으로 달리 진술되지 않는 한, "일부"란 용어는 "하나 또는 그 초과"를 지칭한다. 기술분야의 당업자들에게 알려진 또는 이후에 알려지게 될, 본 개시내용 전체에 걸쳐 설명된 다양한 양상들의 엘리먼트들에 대한 모든 구조적 및 기능적 등가물들은 명시적으로 본원에 인용에 의해 통합되며, 청구항들에 의해 포함되도록 의도된다. 게다가, 이러한 개시내용이 청구항들에서 명시적으로 나열되는지의 여부에 관계없이, 본원에 개시된 아무것도 공중에 전용되도록 의도되지 않는다. 어떠한 청구항 엘리먼트도, 엘리먼트가 문구 "~하기 위한 수단"을 사용하여 명시적으로 나열되지 않는 한, 수단 더하기 기능(means plus function)으로서 해석되지 않아야 한다.

Claims (30)

  1. N-비트 디지털-아날로그 컨버터(DAC;digital-to-analog converter)로서,
    상기 DAC의 M개 최상위 비트들과 연관된 (2M-1)개 병렬 스테이지들 ―상기 (2M-1)개 병렬 스테이지들의 각각의 스테이지는 차동 데이터에 대한 응답으로 제 1 전류를 생성하여 스위치들의 제 1 쌍을 통해 상기 DAC의 전류 합산 노드들의 쌍에 전달하도록 구성됨―; 및
    상기 DAC의 (N-M)개 최하위 비트들과 연관된 (N-M)개 스테이지들
    을 포함하고,
    상기 (N-M)개 스테이지들의 각각의 스테이지는 저항성 네트워크 및 스위치들의 제 2 쌍을 포함하고, 상기 (N-M)개 스테이지들의 각각의 스테이지는 차동 데이터에 대한 응답으로 제 2 전류를 생성하여 상기 스위치들의 제 2 쌍을 통해 상기 스테이지의 상기 저항성 네트워크에 전달하도록 구성되며, 각각의 저항성 네트워크는 각각 전달된 전류들을 상기 저항성 네트워크에 대응하는 스테이지의 바이너리 가중치에 따라 스케일링하고, 스케일링된 전류들을 상기 전류 합산 노드들의 쌍에 전달하도록 구성되며,
    상기 (N-M)개 스테이지들 중 적어도 하나는 상기 N-비트 DAC의 모든 나머지 스테이지들로부터 분리되는,
    N-비트 디지털-아날로그 컨버터(DAC).
  2. 제 1 항에 있어서,
    상기 (N-M)개 스테이지들의 각각의 스테이지는,
    상기 스테이지의 상기 저항성 네트워크의 제 1 저항성 소자와 병렬로 커플링된 제 1 용량성 소자; 및
    상기 스테이지의 상기 저항성 네트워크의 제 2 저항성 소자와 병렬로 커플링된 제 2 용량성 소자
    를 포함하는,
    N-비트 디지털-아날로그 컨버터(DAC).
  3. 제 2 항에 있어서,
    상기 (N-M)개 스테이지들의 각각의 스테이지는,
    상기 제 1 용량성 소자 및 상기 제 1 저항성 소자와 직렬인 제 3 저항성 소자; 및
    상기 제 2 용량성 소자 및 상기 제 2 저항성 소자와 직렬인 제 4 저항성 소자
    를 더 포함하는,
    N-비트 디지털-아날로그 컨버터(DAC).
  4. 제 2 항에 있어서,
    상기 (N-M)개 스테이지들의 개개의 스테이지의 제 1 및 제 2 용량성 소자들은 상기 DAC의 집적 칩(IC;integrated chip) 레이아웃 상에서 상기 (N-M)개 스테이지들의 개개의 스테이지의 제 1 및 제 2 저항성 소자들과, 상기 (N-M)개 스테이지들 중 인접한 스테이지의 제 1 및 제 2 저항성 소자들 사이에 위치되는,
    N-비트 디지털-아날로그 컨버터(DAC).
  5. 제 2 항에 있어서,
    개개의 (N-M)개 스테이지들의 저항성 네트워크들은 개개의 임피던스들을 갖는,
    N-비트 디지털-아날로그 컨버터(DAC).
  6. 제 1 항에 있어서,
    상기 전류 합산 노드들의 쌍에 커플링된 차동 증폭기를 포함하는 임피던스 감쇠기
    를 더 포함하며,
    상기 임피던스 감쇠기는, 상기 차동 증폭기의 이득에 의해 정의된 범위 내에서 상기 전류 합산 노드들의 각각의 노드의 임피던스를 유지시키고 상기 전류 합산 노드들 사이의 전압차를 유지시키도록 구성되는,
    N-비트 디지털-아날로그 컨버터(DAC).
  7. 제 2 항에 있어서,
    상기 스위치들의 제 2 쌍은 MOS 트랜지스터들을 포함하고,
    상기 (N-M)개 스테이지들 중 하나의 스테이지의 용량성 소자들은 각각 상기 MOS 트랜지스터들의 개개의 MOS 트랜지스터의 드레인-대-기판 커패시턴스(drain-to-substrate capacitance)의 실질적으로 2배의 커패시턴스를 갖는,
    N-비트 디지털-아날로그 컨버터(DAC).
  8. 제 2 항에 있어서,
    개개의 (N-M)개 스테이지들은 상기 DAC의 집적 칩(IC) 레이아웃 상에서 개개의 용량성 소자들에 의해 인접한 (N-M)개 스테이지들로부터 분리되는,
    N-비트 디지털-아날로그 컨버터(DAC).
  9. 제 2 항에 있어서,
    상기 (N-M)개 스테이지들 중 (N-M)번째 스테이지의 용량성 소자들은 상기 DAC의 집적 칩(IC) 레이아웃 상에서 상기 (N-M)개 스테이지들 중 (N-M-1)번째 스테이지로부터 상기 (N-M)번째 스테이지를 분리시키고, 상기 (N-M)번째 스테이지는 N번째 비트에 대응하는,
    N-비트 디지털-아날로그 컨버터(DAC).
  10. 제 1 항에 있어서,
    (2M-1)개 및 (N-M)개 스테이지들에 대응하는 스위치 드라이버들
    을 더 포함하고,
    상기 스위치들 및 상기 스위치 드라이버들은 상기 (N-M)개 스테이지들에 대응하는 글리치 잡음과 상기 (2M-1)개 스테이지들에 대응하는 글리치 잡음을 매칭시키기 위해 스케일링되는,
    N-비트 디지털-아날로그 컨버터(DAC).
  11. N-비트 디지털 신호를 아날로그 신호로 변환하는 방법으로서,
    상기 디지털 신호의 M개 최상위 비트들과 연관된 (2M-1)개 병렬 스테이지들의 각각의 스테이지에서 제 1 전류를 생성하는 단계;
    차동 데이터에 대한 응답으로, 스위치들의 제 1 쌍을 통해 전류 합산 노드들의 쌍에 상기 제 1 전류들 각각을 전달하는 단계;
    상기 디지털 신호의 (N-M)개 최하위 비트들과 연관된 (N-M)개 스테이지들의 각각의 스테이지에서 제 2 전류를 생성하는 단계 ―상기 (N-M)개 스테이지들 중 적어도 하나는 상기 N-비트 DAC의 모든 나머지 스테이지들로부터 분리됨―;
    차동 데이터에 대한 응답으로, (N-M)개 저항성 네트워크들의 각각의 네트워크에 각자와 연관된 스테이지에서 생성된 제 2 전류를 스위치들의 제 2 쌍을 통해 전달하는 단계 ―각각의 네트워크는 상기 (N-M)개 스테이지들의 개개의 스테이지와 연관됨―;
    각각 전달된 전류들을 상기 저항성 네트워크에 대응하는 스테이지의 바이너리 가중치에 따라 스케일링하는 단계;
    스케일링된 전류들을 상기 전류 합산 노드들의 쌍에 전달하는 단계;
    이득 값에 의해 정의된 범위 내에서 상기 전류 합산 노드들의 쌍의 각각의 노드의 임피던스를 유지시키는 단계; 및
    상기 이득 값에 의해 정의된 범위 내에서 상기 전류 합산 노드들 사이의 전압차를 유지시키는 단계
    를 포함하고,
    상기 전류 합산 노드들의 쌍의 상이한 노드들에 전달되는 스케일링된 전류들의 차이가 상기 아날로그 신호의 값을 정의하는,
    N-비트 디지털 신호를 아날로그 신호로 변환하는 방법.
  12. 제 11 항에 있어서,
    상기 (N-M)개 네트워크들의 각각의 네트워크에 대해,
    제 1 용량성 소자는 상기 저항성 네트워크의 제 1 저항성 소자와 병렬로 커플링되고; 그리고
    제 2 용량성 소자는 상기 저항성 네트워크의 제 2 저항성 소자와 병렬로 커플링되는,
    N-비트 디지털 신호를 아날로그 신호로 변환하는 방법.
  13. 제 12 항에 있어서,
    상기 (N-M)개 네트워크들의 각각의 네트워크에 대해,
    제 3 저항성 소자는 상기 제 1 용량성 소자 및 상기 제 1 저항성 소자와 직렬로 커플링되고; 그리고
    제 4 저항성 소자는 상기 제 2 용량성 소자 및 상기 제 2 저항성 소자와 직렬로 커플링되는,
    N-비트 디지털 신호를 아날로그 신호로 변환하는 방법.
  14. 제 12 항에 있어서,
    상기 (N-M)개 스테이지들의 개개의 스테이지의 제 1 및 제 2 용량성 소자들은 상기 DAC의 집적 칩(IC) 레이아웃 상에서 상기 (N-M)개 스테이지들의 개개의 스테이지의 제 1 및 제 2 저항성 소자들과, 상기 (N-M)개 스테이지들 중 인접한 스테이지의 제 1 및 제 2 저항성 소자들 사이에 있는,
    N-비트 디지털 신호를 아날로그 신호로 변환하는 방법.
  15. 제 12 항에 있어서,
    개개의 (N-M)개 저항성 네트워크들은 개개의 임피던스들을 갖는,
    N-비트 디지털 신호를 아날로그 신호로 변환하는 방법.
  16. 제 12 항에 있어서,
    상기 스위치들의 제 2 쌍은 MOS 트랜지스터들을 포함하고,
    상기 (N-M)개 저항성 네트워크들 중 하나의 저항성 네트워크의 용량성 소자들은 각각 상기 MOS 트랜지스터들의 개개의 MOS 트랜지스터의 드레인-대-기판 커패시턴스의 실질적으로 2배의 커패시턴스를 갖는,
    N-비트 디지털 신호를 아날로그 신호로 변환하는 방법.
  17. 제 12 항에 있어서,
    개개의 (N-M)개 스테이지들은 인접한 (N-M)개 스테이지들로부터 상기 DAC의 집적 칩(IC) 레이아웃 상에서 그들 사이에 배치된 개개의 용량성 소자들에 의해 분리되는,
    N-비트 디지털 신호를 아날로그 신호로 변환하는 방법.
  18. 제 12 항에 있어서,
    상기 (N-M)개 스테이지들 중 (N-M)번째 스테이지와 연관된 용량성 소자들은 상기 DAC의 집적 칩(IC) 레이아웃 상의 상기 (N-M)개 스테이지들 중 상기 (N-M)번째 스테이지와 (N-M-1)번째 스테이지 사이에 배치되는,
    N-비트 디지털 신호를 아날로그 신호로 변환하는 방법.
  19. 제 11 항에 있어서,
    상기 스위치들 및 스위치 드라이버들은, 상기 (N-M)개 스테이지들에 대응하는 글리치 잡음과 상기 (2M-1)개 스테이지들에 대응하는 글리치 잡음을 매칭시키기 위해 다양한 스테이지들에 대응하여 스케일링되는,
    N-비트 디지털 신호를 아날로그 신호로 변환하는 방법.
  20. N-비트 디지털-아날로그 컨버터(DAC;digital-to-analog converter)로서,
    디지털 데이터의 M개 최상위 비트들과 연관된 (2M-1)개 병렬 스테이지들;
    상기 (2M-1)개 스테이지들의 각각의 스테이지에서 제 1 전류를 생성하기 위한 수단;
    차동 데이터에 대한 응답으로, 스위치들의 제 1 쌍을 통해 전류 합산 노드들의 쌍에 생성된 제 1 전류를 전달하기 위한 수단;
    (N-M)개 스테이지들 중 적어도 하나가 상기 N-비트 DAC의 모든 나머지 스테이지들로부터 분리되도록, 상기 디지털 데이터의 (N-M)개 최하위 비트들과 연관된 상기 (N-M)개 스테이지들;
    상기 (N-M)개 스테이지들의 각각의 스테이지에서 제 2 전류를 생성하기 위한 수단;
    (N-M)개 저항성 네트워크들 ―각각은 상기 (N-M)개 스테이지들의 개개의 스테이지와 연관됨―;
    차동 데이터에 대한 응답으로, 상기 (N-M)개 저항성 네트워크들의 각각의 네트워크에 각자와 연관된 스테이지에서 생성된 제 2 전류를 스위치들의 제 2 쌍을 통해 전달하기 위한 수단;
    각각의 저항성 네트워크에 전달된 전류를 상기 저항성 네트워크에 대응하는 스테이지의 바이너리 가중치에 따라 스케일링하기 위한 수단;
    스케일링된 전류들을 상기 전류 합산 노드들의 쌍에 전달하기 위한 수단;
    이득 값에 의해 정의된 범위 내에서 상기 전류 합산 노드들의 쌍의 각각의 노드의 임피던스를 유지시키기 위한 수단; 및
    상기 이득 값에 의해 정의된 범위 내에서 상기 전류 합산 노드들 사이의 전압차를 유지시키기 위한 수단
    을 포함하고,
    상기 전류 합산 노드들의 쌍의 상이한 노드들에 전달되는 스케일링된 전류들의 차이가 상기 N-비트 DAC에 의해 생성되는 아날로그 신호의 값을 정의하는,
    N-비트 디지털-아날로그 컨버터(DAC).
  21. 제 20 항에 있어서,
    상기 (N-M)개 저항성 네트워크들의 각각의 네트워크에 대해,
    제 1 용량성 소자는 상기 저항성 네트워크의 제 1 저항성 소자와 병렬로 커플링되고; 그리고
    제 2 용량성 소자는 상기 저항성 네트워크의 제 2 저항성 소자와 병렬로 커플링되는,
    N-비트 디지털-아날로그 컨버터(DAC).
  22. 제 21 항에 있어서,
    상기 (N-M)개 네트워크들의 각각의 네트워크에 대해,
    제 3 저항성 소자는 상기 제 1 용량성 소자 및 상기 제 1 저항성 소자와 직렬로 커플링되고; 그리고
    제 4 저항성 소자는 상기 제 2 용량성 소자 및 상기 제 2 저항성 소자와 직렬로 커플링되는,
    N-비트 디지털-아날로그 컨버터(DAC).
  23. 제 21 항에 있어서,
    상기 (N-M)개 스테이지들의 개개의 스테이지의 제 1 및 제 2 용량성 소자들은 상기 DAC의 집적 칩(IC) 레이아웃 상에서 상기 (N-M)개 스테이지들의 개개의 스테이지의 제 1 및 제 2 저항성 소자들과, 상기 (N-M)개 스테이지들 중 인접한 스테이지의 제 1 및 제 2 저항성 소자들 사이에 있는,
    N-비트 디지털-아날로그 컨버터(DAC).
  24. 제 21 항에 있어서,
    개개의 저항성 네트워크들은 개개의 임피던스들을 갖는,
    N-비트 디지털-아날로그 컨버터(DAC).
  25. 제 24 항에 있어서,
    상기 (N-M)개 스테이지들 중 하나 또는 그 초과의 스테이지들의 저항성 소자들 또는 용량성 소자들은 상기 (N-M)개 최하위 비트들의 매칭 스펙(specification)들에 따라 개별적으로 튜닝되는,
    N-비트 디지털-아날로그 컨버터(DAC).
  26. 제 21 항에 있어서,
    상기 스위치들의 제 2 쌍은 MOS 트랜지스터들을 포함하고,
    상기 용량성 소자들 중 하나의 용량성 소자는 상기 MOS 트랜지스터들 중 대응하는 MOS 트랜지스터의 드레인-대-기판 커패시턴스의 실질적으로 2배의 커패시턴스를 갖는,
    N-비트 디지털-아날로그 컨버터(DAC).
  27. 제 21 항에 있어서,
    개개의 용량성 소자들은 상기 DAC의 집적 칩(IC) 레이아웃 상에서 개개의 (N-M)개 스테이지들과 인접한 (N-M)개 스테이지들 사이에 있는,
    N-비트 디지털-아날로그 컨버터(DAC).
  28. 제 21 항에 있어서,
    상기 (N-M)개 스테이지들 중 (N-M)번째 스테이지의 용량성 소자들은 상기 DAC의 집적 칩(IC) 레이아웃 상의 상기 (N-M)개 스테이지들 중 상기 (N-M)번째 스테이지와 (N-M-1)번째 스테이지 사이에 있는,
    N-비트 디지털-아날로그 컨버터(DAC).
  29. 제 20 항에 있어서,
    다양한 스테이지들에 대응하는 스위치들을 구동시키기 위한 수단; 및
    상기 스위치들을 스케일링하기 위한 수단, 및 상기 (N-M)개 스테이지들에 대응하는 글리치 잡음과 상기 (2M-1)개 스테이지들에 대응하는 글리치 잡음을 매칭시키기 위해 스위치들을 구동시키기 위한 수단
    을 더 포함하는,
    N-비트 디지털-아날로그 컨버터(DAC).
  30. 제 1 항에 있어서,
    상기 (N-M)개 스테이지들의 상기 저항성 네트워크들은 불연속적인 파티션들의 세그먼트형 R-2R 구조를 포함하는,
    N-비트 디지털-아날로그 컨버터(DAC).
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