KR20170001034A - 교차점 메모리 장치 - Google Patents

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Abstract

본 발명의 교차점 메모리 장치는 서로 평행으로 배치된 복수의 워드라인들, 워드라인에 직교하고 서로 평행으로 배치된 복수의 비트라인들, 및 각각의 워드라인과 비트라인 사이에 전기적으로 접속된 복수의 교차점 메모리 셀(Cell)들을 포함한다. 이때, 비트라인들의 길이방향에 대하여 수직한 단면의 단면적은 비트라인의 제 1 단부로부터 멀어질수록 증가하도록 형성된다.

Description

교차점 메모리 장치 {CROSS POINT MEMORY DEVICE}
본 발명은 금속선의 단면적을 조절한 교차점 메모리 장치에 관한 것이다.
교차점 메모리 셀은 메모리 셀의 위와 아래에 직교 방향으로 연장하는 2개의 세트의 전도체들 사이에 위치된다. 이때의, 메모리 셀 아래에 위치된 제 1 세트의 전도체는 비트라인으로서 지칭될 수 있는 한편, 메모리 셀 위에 위치된 제 2 세트의 전도체는 워드라인으로서 지칭될 수 있다. 즉, 교차점 메모리 어레이에서의 각각의 메모리 셀은 하나의 워드라인과 하나의 비트라인의 교차점에 위치된다. 메모리 셀을 판독하거나 기입하기 위해 어레이 내의 하나의 메모리 셀을 선택하는 것은 그 메모리 셀에 연관된 워드라인 및 비트라인을 활성화시킴으로써 달성될 수 있다. 선택된 메모리 셀의 판독은 워드라인에 전압을 인가하여 선택된 메모리 셀을 통과하는 그 결과의 전류를 측정함으로써 달성될 수 있다.
특히, 교차점 메모리 구조의 대상이 되는 메모리 기술은 주로 상 변화 기록 기술(Phase Change Memory, PCM), 멤리스터(Memristor)와 같은 저항조절 메모리를 대상으로 한다. 이와 같은 메모리들은 셀 상태가 연속적인 특징으로 멀티-레벨 셀(Multi-Level Cell, MLC)로도 사용 가능하지만, 섬세한 읽기/쓰기 과정을 필요로 하여 읽고 쓰는 과정의 전압 레벨, 신호 폭을 정확하게 조절하여야 한다.
이와 관련하여, 한국공개특허공보 제 10-2014-0126503호(발명의 명칭: 반도체 장치)는 기판에 형성된 메모리 블록의 공통 소스 및 셀렉트 라인들과 각각 연결되는 제 1 전도성 패턴들과, 메모리 블록과 연결되는 비트라인을 형성하기 위한 제 2 전도성 패턴들과, 메모리 블록의 로컬 라인들과 글로벌 라인들을 연결하기 위한 블록 선택 신호를 전달하는 제 3 전도성 패턴들을 포함하며, 제 1 내지 제 3 전도성 패턴들이 메모리 블록의 상부에서 서로 다른 층들에 각각 배치하는 기술을 개시하고 있다.
한편, 반도체에서 사용되는 금속선에는 고유 저항이 있다. 이 저항은 단면적에 반비례하고 길이에 비례한 특성을 가지고 있다. 이러한 특징들로 인하여 반도체 내에서 금속선의 고유 저항에 의한 문제가 야기될 수 있다. 예를 들어, 메모리 구조에서 로우디코더 및 쓰기 드라이버로부터 먼 곳에 위치한 셀은 길게 뻗은 금속선에서의 높은 저항에 의한 전압강하로 인해 바이어스 전압이 낮게 걸리는 문제가 있다.
또한, 컨트롤러에서 멀리 떨어진 셀의 경우 금속선에서 발생하는 지연시간으로 인해 반응 시간이 늦어질 수 있는 문제도 있다.
본 발명은 전술한 종래의 기술의 문제점을 해결하기 위한 것으로서, 교차점 메모리 저장 장치에서 금속선의 단면적을 조절하여 금속선에서 발생하는 전압강하 차이와 지연시간의 차이를 최소화하는 방법을 제공하는 것을 목적으로 한다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면에 따른 교차점 메모리 장치는 서로 평행으로 배치된 복수의 워드라인들, 워드라인에 직교하고 서로 평행으로 배치된 복수의 비트라인들, 및 각각의 워드라인과 비트라인 사이에 전기적으로 접속된 복수의 교차점 메모리 셀(Cell)들을 포함한다. 이때, 비트라인들의 길이방향에 대하여 수직한 단면의 단면적은 비트라인의 제 1 단부로부터 멀어질수록 증가하도록 형성된다.
또한, 본 발명의 제 2 측면에 따른 교차점 메모리 장치는 서로 평행으로 배치된 복수의 워드라인들, 워드라인에 직교하고 서로 평행으로 배치된 복수의 비트라인들, 및 각각의 워드라인과 비트라인 사이에 전기적으로 접속된 복수의 교차점 메모리 셀(Cell)들을 포함한다. 이때, 워드라인들의 길이방향에 대하여 수직한 단면의 단면적은 워드라인의 제 1 단부로부터 멀어질수록 증가하도록 형성된다.
또한, 본 발명의 제 3 측면에 따른 교차점 메모리 장치의 제조 방법은 복수의 비트라인들이 서로 평행하게 배치되도록 형성하는 단계, 비트라인들의 선정된 지점에 복수의 교차점 메모리 셀을 형성하는 단계, 및 교차점 메모리 셀이 형성된 상단에 비트라인과 직교하고 평행으로 배치된 복수의 워드라인들이 배치되도록 형성하는 단계를 포함한다. 이때, 비트라인들의 길이방향에 대하여 수직한 단면의 단면적은 비트라인의 제 1 단부로부터 멀어질수록 증가하도록 형성된다.
또한, 본 발명의 제 4 측면에 따른 교차점 메모리 장치의 제조 방법은 복수의 비트라인들이 서로 평행하게 배치되도록 형성하는 단계, 비트라인들의 선정된 지점에 복수의 교차점 메모리 셀을 형성하는 단계, 및 교차점 메모리 셀이 형성된 상단에 비트라인과 직교하고 평행으로 배치된 복수의 워드라인들이 배치되도록 형성하는 단계를 포함한다. 이때, 워드라인들의 길이방향에 대하여 수직한 단면의 단면적은 워드라인의 제 1 단부로부터 멀어질수록 증가하도록 형성된다.
본 발명의 일 실시예에 따른 교차점 메모리 장치는 금속선의 저항이 단면적에 반비례하고 길이에 비례한 특성을 이용하여 금속선의 단면적을 조절함으로 높은 전압강하로 인해 바이어스 전압이 낮게 걸리는 문제를 해결하는 효과가 있다. 또한, 이로부터 전기신호의 지연시간의 차이를 최소화 할 수 있다.
도 1은 일반적인 교차점 메모리 장치의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 교차점 메모리 장치의 예시도이다.
도 3은 본 발명의 일 실시예에 따른 교차점 메모리 셀의 사시도이다.
도 4는 본 발명의 다른 실시예에 따른 교차점 메모리 장치의 예시도이다.
도 5는 본 발명의 다른 실시예에 따른 교차점 메모리 장치의 예시도이다.
도 6은 본 발명의 일 실시예에 따른 교차점 메모리 장치의 제조 방법에 대한 순서도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하의 실시예는 본 발명의 이해를 돕기 위한 상세한 설명이며, 본 발명의 권리 범위를 제한하는 것이 아니다. 따라서 본 발명과 동일한 기능을 수행하는 동일 범위의 발명 역시 본 발명의 권리 범위에 속할 것이다.
구체적 설명에 앞서, 교차점 메모리 셀은 어레이 형태로 구현이 되는 경우가 많은데, 일반적으로 선택되지 않은 메모리 셀을 통과하는 누설 전류가 선택된 메모리 셀의 판독 또는 기입에 영향을 주는 것을 방지하는 트랜지스터와 같은 선택 디바이스를 포함할 수 있다. 예컨대, 트랜지스터는 선택되지 않은 디바이스를 제어 게이트(본 명세서에는 컨트롤러로 사용됨)를 통해 오프로 스위칭 하는 것으로 격리(isolation)를 제공하기 위해 메모리 셀과 직렬로 워드라인과 비트라인 사이에 위치될 수 있다.
도 1은 일반적인 교차점 메모리 장치의 구성도이다.
도 1을 참조하면, 일반적인 교차점 메모리 장치는 워드라인, 비트라인, 제 1 컨트롤러, 제 2 컨트롤러, 메모리 셀을 포함할 수 있다. 일반적으로 메모리 셀 어레이에는 선택적 데이터 입출력을 위한 n개의 워드라인과 m개의 비트라인이 서로 수직으로 교차하고 있다. 즉, 메모리는 워드라인과 비트라인이 교차하며 격자 모양을 이루는 구조로, 특정 워드라인과 비트라인의 교차점에 있는 메모리 셀을 호출하는 방식으로 동작한다. 단위 메모리 셀이라 부르는 이 조합이 데이터 저장의 기본 비트가 된다. 따라서 n x m 셀 어레이는 n x m 개의 메모리 비트를 가지게 되며, 이는 곧 메모리 소자의 집적 용량을 결정한다.
워드라인은 실제 데이터를 읽고 쓰는 작업에 사용되며, 제 1 방향으로 연장되어 배치될 수 있고, 비트라인은 메모리 장치 내로 전하를 전달하거나 전달된 전하를 읽는 기능을 수행하며, 워드라인과 수직한 제 2 방향으로 연장되어 배치될 수 있다.
또한, 제 1 컨트롤러는 워드라인들과 연결되고, 비트라인들의 제 1 단부에 배치될 수 있고, 제 2 컨트롤러는 비트라인들과 연결되고, 워드라인들의 제 1 단부에 배치될 수 있다. 이와 같은 컨트롤러는 메모리 셀 어레이의 가장자리에 위치하면서 데이터 입출력에 필요한 전압 혹은 전류를 공급하는 회로들로 구성되어 있다.
또한, 이러한 메모리 구조는 일반적으로 워드라인이 상부면에 위치된 형태(도 1의 (a)), 또는 비트라인이 상부면에 위치된 형태(도 1의 (b)) 모두 가능하다.
한편, 반도체에서 사용되는 금속선에는 고유 저항이 있다. 이 저항은 단면적에 반비례하고 길이에 비례한 특성을 가지고 있다. 이러한 특징들로 인하여 반도체 내에서 금속선의 고유 저항에 의한 문제가 야기될 수 있다. 예를 들어, 메모리 구조에서 로우디코더 및 쓰기 드라이버로부터 먼 곳에 위치한 셀은 길게 뻗은 금속선에서의 높은 저항에 의한 전압강하로 인해 바이어스 전압이 낮게 걸리는 문제가 있다.
또한, 컨트롤러에서 멀리 떨어진 셀의 경우 금속선에서 발생하는 지연시간으로 인해 반응 시간이 늦어질 수 있는 문제도 있다.
본 발명은 금속의 저항값이 길이에 비례하고 단면적에 반비례한 특성을 이용하여, 교차점 메모리 셀의 어레이에 미치는 저항값을 고르게 분배할 수 있다. 또한, 지연시간으로 인한 반응 시간이 늦어지는 문제를 해결할 수 있다. 일반적으로, 컨트롤러에서 멀리 떨어진 메모리 셀에는 높은 전압강하가 발생하게 된다. 본 발명의 일 실시예에 따른 교차점 메모리 저장 장치는 컨트롤러에서 멀리 떨어진 메모리 셀에 연결된 워드라인 및 비트라인의 단면적을 넓게 하여, 전압강하 값을 고르게 분배할 수 있다.
이하에서는 첨부된 도면을 통해 본 발명에서 제안하는 교차점 메모리 장치에 대하여 자세히 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 교차점 메모리 장치의 구성도이다.
본 발명의 일 실시예에 따른 교차점 메모리 장치(10)는 워드라인(100), 비트라인(200), 교차점 메모리 셀(300), 제 1 컨트롤러(400), 및 제 2 컨트롤러(500)를 포함한다.
교차점 메모리 셀(300)은 도면상에서 워드라인(100)과 비트라인(200)의 교차지점에 위치하므로, 도 3을 참조하여 보다 명확히 알 수 있다.
도 3은 본 발명의 일 실시예에 따른 교차점 메모리 셀의 사시도이다.
도 3에서와 같이 교차점 메모리 셀(300)은 워드라인(100)과 비트라인(200) 사이에 위치하며, 전기적으로 연결되어 있다.
또한, 도면에 도시되어 있지는 않지만, 교차점 메모리 장치(10)의 각 구성요소들은 기판상에서 구현될 수 있다. 기판은 단결정 실리콘과 같은 임의의 반도체 기판, 실리콘-게르마늄 또는 실리콘-게르마늄-탄소와 같은 IV-IV 화합물, III-V 화합물, II-VI 화합물, 이러한 기판 상에 에피택셜층, 혹은 실리콘 산화물, 유리, 플라스틱, 금속 또는 세라믹 기판과 같은 이외 어떤 다른 반도체 또는 비-반도체 물질일 수 있다. 기판은 이 위에 제작되는, 이를테면 메모리 장치를 위한 드라이버 회로와 같은 집적회로를 포함할 수 있다.
다시, 도 2를 참조하면, 본 명세서에서 워드라인(100)으로 지칭되는 도전성 전극의 세트는 메모리 셀(300)의 상부면과 각각 접촉되어 연결된다. 각각의 워드라인(100)은 기설정된 지점에 위치된 메모리 셀(300)과 전기 접촉한다.
특히, 워드라인(100)은 후술하는 제 1 컨트롤러(400)와 연결되고, 제 2 컨트롤러(500)와 평행하게 배치될 수 있다. 이때, 워드라인(100)의 단면적은 워드라인(100)의 제 1 단부로부터 멀어질수록 증가하도록 형성된 것을 확인할 수 있다. 여기에서는 워드라인(100)의 단면적이 워드라인(100)의 제 1 단부에 위치한 제 1 컨트롤러(400)로부터 멀어질수록 증가되어, 워드라인(100)과 제 1 컨트롤러(400)의 이격된 정도가 커짐에 따라 증가되는 저항값을 조절할 수 있다. 이와 같은 단면적의 변화는 폭(Width, W)의 변화 또는 두께(Thickness, T)의 변화를 포함할 수 있다. 보다 자세히는, 워드라인(100)들의 폭 또는 두께는 워드라인(100)의 제 1 단부로부터 멀어질수록 증가할 수 있다.
참고로, 여기에서 말하는 단면적은 워드라인들의 길이방향에 대하여 수직한 단면의 단면적을 의미한다. 도 3의 (b)를 참조하면, 단면적의 변화는 폭(W)의 변화 또는 두께(T)의 변화를 포함할 수 있다.
또한, 워드라인(100)의 제 1 단부는 워드라인(100)과 제 1 컨트롤러(400)의 연결부분인 워드라인(100)의 끝단부를 의미할 수 있다.
한편, 본 명세서에서 비트라인(200)으로 지칭되는 도전성 전극의 세트는 메모리 셀(300)의 하부면과 각각 접촉되어 연결된다. 각각의 비트라인(200)은 기설정된 지점에 위치된 메모리 셀(300)과 전기 접촉한다.
특히, 비트라인(200)은 후술하는 제 2 컨트롤러(500)와 연결되고, 제 1 컨트롤러(400)와 평행하게 배치될 수 있다. 도 2의 경우는 워드라인(100)의 단면적만을 조절하여 워드라인(100)에서 발생하는 저항값을 조절한 경우이나, 본 발명의 실시예는 이에 한정되지는 않고 비트라인(200)의 단면적을 조절하여 저항값을 조절할 수도 있다. 자세한 설명은 후술하는 도 4 및 도 5를 예를 들어 설명하도록 한다.
또한, 단면적의 넓이에 의한 워드라인(100) 및 비트라인(200)에서 발생하는 지연시간은 하기의 수학식으로 설명할 수 있다.
[수학식]
Figure pat00001
Cj와 Rk는 전도체를 N등분하였을 때 각각의 등분된 도체가 갖는 커패시턴스, 저항값을 의미한다. 여기에서는 단면적을 넓게 하여 도체의 저항값을 줄임으로써 지연시간의 격차를 조절할 수 있다.
한편, 메모리 셀(300)은 멤리스터, 상변화 물질 저항기, 도전성 브리지 저항기, 전이 금속 산화물계 저항기, 및 저항성 변화 메모리의 임의의 구현 예와 같은 저항성 메모리 요소를 포함할 수 있다.
각각의 메모리 셀(300)은 메모리 셀(300)에 연관된 하나의 워드라인(100)과 하나의 비트라인(200)의 교차점에 놓여있다. 각각의 메모리 셀(300)은 그 메모리 셀(300)에 연관된 특정한 워드라인(100) 및 비트라인(200)을 활성화시킴으로써 기입 또는 판독을 위해 선택될 수 있다.
교차점 메모리 장치(10)는 또한 각각의 워드라인(100)을 통해 메모리 셀(300)에 접속되고 워드라인(100)에 연관된 특정한 메모리 셀(300)을 판독 또는 기입하기 위해 특정한 워드라인(100)을 활성화시키도록 구성된 제 1 컨트롤러(400)를 포함한다. 예컨대, 제 1 컨트롤러(400)는 워드라인(100)중의 특정 워드라인(100)을 선택하기 위해 로우 디코더, 및 멀티 플렉서 등을 포함할 수도 있다
교차점 메모리 장치(10)는 또한 각각의 비트라인(200)을 통해 메모리 셀(300)에 접속된 제 2 컨트롤러(500)를 포함한다. 제 2 컨트롤러(500)는 메모리 감지증폭기(Sense Amplifier), 쓰기 드라이버(Write driver), 디멀티플렉서, 및 입출력 패드 등을 포함할 수도 있다.
제 1 컨트롤러(400) 및 제 2 컨트롤러(500)는 선택된 메모리 셀(300)에 접속된 해당 워드라인(100) 및 비트라인(200)을 활성화시킴으로써 개개의 메모리 셀(300)을 액세스 하도록 협력하여 동작한다. 본 발명의 기술에 따라 메모리 셀(300)을 액세스 하기 위해 당업자에게 알려진 다른 구성이 이용될 수도 있다.
기입 동작 동안, 제 1 컨트롤러(400)는 선택된 메모리 셀(300)에 대응하는 특정한 워드라인(100)에 전압을 인가함으로써 선택된 메모리 셀(300)에 정보를 기입한다. 제 2 컨트롤러(500)는 메모리 셀(300)을 접지에 접속함으로써 선택된 메모리셀(300)을 활성화시킨다. 그 후, 선택된 메모리 셀(300)을 통해 전류가 흐르게 되어, 메모리 셀(300)의 특성에 영향을 주며, 실제로 메모리 셀(300)에 논리 1 또는 논리 0을 저장하게 된다. 예컨대, 메모리 셀(300)에 포함된 메모리 요소가 멤리스터인 경우, 멤리스터를 통해 흐르는 전류는 멤리스터의 저항을 변화시킨다. 이러한 저항의 변화는 후속의 판독 동작 동안 검출될 수 있다.
판독 동작 동안, 제 1 컨트롤러(400)는 지정된 전압을 대응하는 워드라인(100)에 인가함으로써 선택된 메모리 셀(300)을 활성화시키며, 제 2 컨트롤러(500)는 선택된 메모리 셀(300)에 대응하는 비트라인(200)을 접속한다. 제 2 컨트롤러(500)에 의해 검출된 그 결과의 전류는 메모리 셀(200)의 상태, 예컨대 메모리 셀(300)이 논리 1에 대응하는지 아니면 논리 0에 대응하는지의 여부를 나타낸다.
한편, 비트라인(200)의 하부에는 액티브 영역이 배치될 수 있다.
또한, 이러한 메모리 구조는 전술한 도 1과 같이, 일반적으로 워드라인이 상부면에 위치된 형태, 또는 비트라인이 상부면에 위치된 형태 모두 가능하다.
도 4는 본 발명의 다른 실시예에 따른 교차점 메모리 장치의 예시도이다.
본 발명의 다른 실시예에 따른 교차점 메모리 장치(10)는 서로 평행으로 배치된 복수의 워드라인(100)들, 워드라인(100)에 직교하고 서로 평행으로 배치된 복수의 비트라인(200)들을 포함할 수 있다. 또한, 도면에 도시되어 있지는 않지만, 각각의 워드라인(100)과 비트라인(200) 사이에 전기적으로 접속된 복수의 교차점 메모리 셀(Cell)들, 워드라인(100)들과 연결되고, 워드라인(100)들의 제 1 측부에 배치된 제 1 컨트롤러(400), 및 비트라인(200)들과 연결되고, 비트라인(200)들의 제 1 측부에 배치된 제 2 컨트롤러(500)를 포함한다.
이때, 도 4는 워드라인(100)들의 단면적은 일정하지만 비트라인(200)들의 단면적은 비트라인(200)의 제 1 단부로부터 멀어질수록 증가하도록 형성된 것을 확인할 수 있다. 일반적으로 비트라인(200)의 저항은 비트라인(200)의 제 1 단부에 위치한 제 2 컨트롤러(500)로부터 멀어질수록 증가되어, 비트라인(200)과 제 2 컨트롤러의 이격된 정도가 커짐에 따라 증가되는데, 비트라인(200)의 단면적의 크기를 조절하여 해당하는 지점의 저항값을 조절할 수 있다. 이와 같은 단면적의 변화는 폭의 변화 또는 두께의 변화를 포함할 수 있다. 보다 자세히는, 비트라인(200)들의 폭(W) 또는 두께(T)는 비트라인(200)의 제 1 단부로부터 멀어질수록 증가할 수 있다.
참고로, 여기에서 말하는 단면적은 비트라인(200)들의 길이방향에 대하여 수직한 단면의 단면적을 의미한다. 도 3의 (c)를 참조하면, 단면적의 변화는 폭(W)의 변화 또는 두께(T)의 변화를 포함할 수 있다.
또한, 비트라인(200)의 제 1 단부는 비트라인(200)과 제 2 컨트롤러(500)의 연결부분인 비트라인(200)의 끝단부를 의미할 수 있다.
즉, 비트라인(200)들의 폭이 제 2 컨트롤러(500)로부터 멀어질수록 증가하거나, 비트라인(200)들의 두께가 제 2 컨트롤러(500)로부터 멀어질수록 증가하도록 형성되어 있다.
또한, 이러한 메모리 구조는 전술한 도 1과 같이, 일반적으로 워드라인(100)이 상부면에 위치된 형태, 또는 비트라인(200)이 상부면에 위치된 형태 모두 가능하다.
도 5는 본 발명의 다른 실시예에 따른 교차점 메모리 장치의 예시도이다.
본 발명의 다른 실시예에 따른 교차점 메모리 장치(10)는 서로 평행으로 배치된 복수의 워드라인(100)들, 워드라인(100)에 직교하고 서로 평행으로 배치된 복수의 비트라인(200)들을 포함할 수 있다. 또한, 도면에 도시되어 있지는 않지만, 각각의 워드라인(100)과 비트라인(200) 사이에 전기적으로 접속된 복수의 교차점 메모리 셀(Cell)들, 워드라인(100)들과 연결되고, 워드라인(100)들의 제 1 측부에 배치된 제 1 컨트롤러(400), 및 비트라인(200)들과 연결되고, 비트라인(200)들의 제 1 측부에 배치된 제 2 컨트롤러(500)를 포함한다.
경우에 따라서는 각각의 컨트롤러의 위치가 제 1 측부에서 타측부로 변경될 수도 있다. 워드라인(100) 및 비트라인(200)과의 연결관계의 변동이 없다면 도면에 도시된 방향만 한정된 것은 아니다.
이때, 도 5는 워드라인(100)들의 단면적과 비트라인(200)들의 단면적이 모두 변하는 경우를 나타내고 있다. 즉, 전술한 바와 같이 비트라인(200)의 단면적은 비트라인(200)의 제 1 단부로부터 멀어질수록 증가하도록 형성된 것을 확인할 수 있다. 마찬가지로, 워드라인(100)의 단면적은 워드라인(100)의 제 1 단부로부터 멀어질수록 증가하도록 형성된 것을 확인할 수 있다. 각각의 워드라인(100) 및 비트라인(200)은 기준이 되는 컨트롤러와의 이격된 정도가 커짐에 따라 단면적이 증가되고, 이로 인해 저항값을 조절할 수 있다. 또한, 이와 같은 단면적의 변화는 폭의 변화 또는 두께의 변화를 포함할 수 있다.
또한, 이러한 메모리 구조는 전술한 도 1과 같이, 일반적으로 워드라인(100)이 상부면에 위치된 형태, 또는 비트라인(200)이 상부면에 위치된 형태 모두 가능하다.
한편, 도 6은 본 발명의 일 실시예에 따른 교차점 메모리 장치의 제조 방법에 대한 순서도이다.
본 발명의 일 실시예에 따른 교차점 메모리 장치(10)를 제조하는 방법은 서로 평행하게 배치된 복수의 비트라인(200)을 형성하는 단계(S610), 비트라인(200)들의 선정된 지점에 복수의 교차점 메모리 셀(300)을 형성하는 단계(S620), 교차점 메모리 셀(300)이 형성된 상단에 비트라인(200)과 직교하고, 서로 평행하게 배치된 복수의 워드라인(100)을 형성하는 단계(S630)를 포함한다.
본 발명의 일 실시예에 따른 교차점 메모리 장치(10)가 도 2와 같이 구현될 경우, 단계 (S630)에서 워드라인(100)들의 길이방향에 대하여 수직한 단면의 단면적이 워드라인(100)의 제 1 단부로부터 멀어질수록 증가하도록 형성된다. 이때, 비트라인(200)은 일정한 굵기로 서로 평행하게 배치되도록 형성된다(S610).
또한, 도 4와 같은 경우, 단계 (S610)에서 비트라인(200)들의 길이방향에 대하여 수직한 단면의 단면적이 비트라인(200)의 제 1 단부로부터 멀어질수록 증가하도록 형성된다. 이때, 워드라인(100)은 일정한 굵기로 서로 평행하게 배치되도록 형성된다(S630).
마지막으로, 도 5의 경우, 단계 (S610)에서 비트라인(200)들의 길이방향에 대하여 수직한 단면의 단면적이 비트라인(200)의 제 1 단부로부터 멀어질수록 증가하도록 형성되고, 단계 (S630)에서 워드라인(100)들의 길이방향에 대하여 수직한 단면의 단면적이 워드라인(100)의 제 1 단부로부터 멀어질수록 증가하도록 형성된다.
즉, 도 5의 경우는 워드라인(100)들의 길이방향에 대하여 수직한 단면의 단면적은 워드라인(100)의 제 1 단부로부터 멀어질수록 증가하도록 형성되고, 워드라인(100)들의 폭이 워드라인(100)의 제 1 단부로부터 멀어질수록 증가하도록 형성될 수 있고, 마찬가지로, 비트라인(200)들의 길이방향에 대하여 수직한 단면의 단면적은 비트라인(200)의 제 1 단부로부터 멀어질수록 증가하도록 형성되고, 비트라인(200)들의 폭이 비트라인(200)의 제 1 단부로부터 멀어질수록 증가하도록 형성될 수 있다
각각의 구성요소들은 일반적인 알려진 박막 증착, 리소그래피, 식각, 패키징 등 반도체 제조공정을 통해서 단결정 실리콘 기판위에 3차원적으로 구현하여 제작될 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 교차점 메모리 장치
100: 워드라인
200: 비트라인
300: 메모리 셀
400: 제 1 컨트롤러
500: 제 2 컨트롤러

Claims (12)

  1. 교차점 메모리 장치에 있어서,
    서로 평행으로 배치된 복수의 워드라인들;
    상기 워드라인에 직교하고 서로 평행으로 배치된 복수의 비트라인들; 및
    상기 각각의 워드라인과 상기 비트라인 사이에 전기적으로 접속된 복수의 교차점 메모리 셀(Cell)들을 포함하되,
    상기 비트라인들의 길이방향에 대하여 수직한 단면의 단면적은 상기 비트라인의 제 1 단부로부터 멀어질수록 증가하도록 형성된 것인 교차점 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비트라인들의 폭이 상기 비트라인의 제 1 단부로부터 멀어질수록 증가하는 것인 교차점 메모리 장치.
  3. 제 1 항에 있어서,
    상기 비트라인들의 두께가 상기 비트라인의 제 1 단부로부터 멀어질수록 증가하는 것인 교차점 메모리 장치.
  4. 제 1 항에 있어서,
    상기 워드라인들의 길이방향에 대하여 수직인 단면의 단면적이 상기 워드라인의 제 1 단부로부터 멀어질수록 증가하도록 형성된 것인 교차점 메모리 장치.
  5. 제 4 항에 있어서,
    상기 워드라인들의 폭이 상기 워드라인의 제 1 단부로부터 멀어질수록 증가하는 것인 교차점 메모리 장치.
  6. 제 4 항에 있어서,
    상기 워드라인들의 두께가 상기 워드라인의 제 1 단부로부터 멀어질수록 증가하는 것인 교차점 메모리 장치.
  7. 교차점 메모리 장치에 있어서,
    서로 평행으로 배치된 복수의 워드라인들;
    상기 워드라인에 직교하고 서로 평행으로 배치된 복수의 비트라인들; 및
    상기 각각의 워드라인과 상기 비트라인 사이에 전기적으로 접속된 복수의 교차점 메모리 셀(Cell)들을 포함하되,
    상기 워드라인들의 길이방향에 대하여 수직한 단면의 단면적은 상기 워드라인의 제 1 단부로부터 멀어질수록 증가하도록 형성된 것인 교차점 메모리 장치.
  8. 제 7 항에 있어서,
    상기 워드라인들의 폭이 상기 워드라인의 제 1 단부로부터 멀어질수록 증가하는 것인 교차점 메모리 장치.
  9. 제 7 항에 있어서,
    상기 워드라인들의 두께가 상기 워드라인의 제 1 단부로부터 멀어질수록 증가하는 것인 교차점 메모리 장치.
  10. 교차점 메모리 장치의 제조방법에 있어서,
    서로 평행하게 배치된 복수의 비트라인을 형성하는 단계;
    상기 비트라인들의 선정된 지점에 복수의 교차점 메모리 셀을 형성하는 단계; 및
    상기 교차점 메모리 셀이 형성된 상단에 상기 비트라인과 직교하고, 서로 평행하게 배치된 복수의 워드라인을 형성하는 단계를 포함하되,
    상기 비트라인의 길이방향에 대하여 수직한 단면의 단면적은 상기 비트라인의 제 1 단부로부터 멀어질수록 증가하도록 형성된 것인 교차점 메모리 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 워드라인을 형성하는 단계는
    상기 워드라인의 길이방향에 대하여 수직인 단면의 단면적이 상기 워드라인의 제 1 단부로부터 멀어질수록 증가하도록 형성시키는 것인 교차점 메모리 장치.
  12. 교차점 메모리 장치의 제조방법에 있어서,
    서로 평행하게 배치된 복수의 비트라인을 형성하는 단계;
    상기 비트라인들의 선정된 지점에 복수의 교차점 메모리 셀을 형성하는 단계; 및
    상기 교차점 메모리 셀이 형성된 상단에 상기 비트라인과 직교하고, 서로 평행하게 배치된 복수의 워드라인을 형성하는 단계를 포함하되,
    상기 워드라인의 길이방향에 대하여 수직한 단면의 단면적은 상기 워드라인의 제 1 단부로부터 멀어질수록 증가하도록 형성된 것인 교차점 메모리 장치의 제조방법.
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