KR20160142169A - Method for manufacturing solar cell - Google Patents

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김정규
이대용
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이만
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엘지전자 주식회사
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Abstract

A method for manufacturing a solar cell according to an embodiment of the present invention comprises the steps of: forming a first conductive region by doping a first conductive dopant on one surface of a semiconductor substrate including a crystalline semiconductor material; and forming a first electrode positioned on one surface of the semiconductor substrate and connected to the first conductive region and a second electrode positioned on the other surface of the semiconductor substrate. The step of forming the first conductive region includes: an ion injection step of forming a first doping part by performing partial ion-injection of the first conductive dopant on one surface of the semiconductor substrate; a deposition step of forming a first dopant layer including the first conductive dopant on the entire one surface of the semiconductor substrate by deposition; and a heat treatment step of heat-treating the semiconductor substrate to perform activate heat treatment of the first conductive dopant included in the first doping part and diffusing the first conductive dopant included in the first dopant layer to the entire one surface of the semiconductor substrate. The first conductive region includes a first portion formed partially on a portion formed on the first doping part, and a second portion having a lower doping concentration than the first portion in a portion other than the first portion.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}[0001] METHOD FOR MANUFACTURING SOLAR CELL [0002]

본 발명은 태양 전지의 제조 방법에 관한 것으로, 좀더 상세하게는, 결정질 반도체 물질을 포함하는 태양 전지의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a solar cell, and more particularly, to a method of manufacturing a solar cell including a crystalline semiconductor material.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지가 요구된다. 그리고 우수한 효율을 가지는 태양 전지의 제조 방법을 단순화할 수 있는 태양 전지의 제조 방법이 요구된다. In such solar cells, various layers and electrodes can be fabricated by design. However, solar cell efficiency can be determined by the design of these various layers and electrodes. In order to commercialize the solar cell, it is necessary to overcome the low efficiency and to have a solar cell capable of maximizing the efficiency of the solar cell. There is also a need for a method of manufacturing a solar cell that can simplify the manufacturing method of the solar cell having excellent efficiency.

본 발명은 제조 공정을 단순화할 수 있는 태양 전지의 제조 방법을 제공하고자 한다. The present invention provides a method of manufacturing a solar cell that can simplify the manufacturing process.

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 결정성 반도체 물질을 포함하는 반도체 기판의 일면에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하는 단계; 및 상기 반도체 기판의 일면에 위치하며 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 반도체 기판의 타면에 위치하는 제2 전극을 형성하는, 전극 형성 단계를 포함한다. 상기 제1 도전형 영역을 형성하는 단계는, 상기 반도체 기판의 일면에 제1 도전형 도펀트를 부분적으로 이온 주입하여 제1 도핑부를 형성하는 이온 주입 단계; 상기 반도체 기판의 일면에 증착에 의하여 제1 도전형 도펀트를 포함하는 제1 도펀트층을 전체적으로 형성하는 증착 단계; 및 상기 반도체 기판을 열처리하여 상기 제1 도핑부에 포함된 상기 제1 도전형 도펀트를 활성화 열처리하고 상기 제1 도펀트층에 포함된 상기 제1 도전형 도펀트를 상기 반도체 기판의 일면으로 전체적으로 확산시키는 열처리 단계를 포함한다. 상기 제1 도전형 영역이, 상기 제1 도핑부에 형성된 부분에 부분적으로 형성되는 제1 부분과, 상기 제1 부분 이외의 부분에서 상기 제1 부분보다 낮은 도핑 농도를 가지는 제2 부분을 포함한다. A method of manufacturing a solar cell according to an embodiment of the present invention includes: forming a first conductive type region by doping a first conductive type dopant on a surface of a semiconductor substrate including a crystalline semiconductor material; And forming an electrode on one surface of the semiconductor substrate and forming a first electrode connected to the first conductive type region and a second electrode positioned on the other surface of the semiconductor substrate. The forming of the first conductive type region may include: an ion implantation step of partially ion-implanting a first conductive dopant on one surface of the semiconductor substrate to form a first doped region; Depositing a first dopant layer on the first surface of the semiconductor substrate, the first dopant layer including a first conductive dopant; And a heat treatment for activating the first conductive dopant included in the first doping unit by heat-treating the semiconductor substrate and diffusing the first conductive dopant included in the first dopant layer as a whole on one surface of the semiconductor substrate, . Wherein the first conductivity type region includes a first portion that is partially formed in a portion formed in the first doping portion and a second portion that is lower in doping concentration than the first portion in a portion other than the first portion .

본 실시예에 따르면, 이온 주입과 증착을 이용한 간단한 공정으로 선택적 구조를 가지는 도전형 영역을 형성할 수 있다. 그리고 이온 주입과 증착을 함께 사용하므로 고농도 도핑 부분과 저농도 도핑 부분의 도핑 농도를 자유롭게 조절할 수 있다. 그리고 증착으로 상압 화학 기상 증착을 사용하여 설비 비용 및 공정 비용을 절감할 수 있다. 이에 따라 선택적 구조를 가지는 도전형 영역을 가져 우수한 효율을 가지는 태양 전지를 간단한 공정을 이용하여 낮은 제조 비용으로 제조할 수 있다. 즉, 우수한 효율을 가지는 태양 전지를 우수한 생산성으로 제조할 수 있다. According to this embodiment, a conductive region having a selective structure can be formed by a simple process using ion implantation and deposition. Since the ion implantation and deposition are used together, the doping concentration of the high concentration doping portion and the low concentration doping portion can be freely adjusted. In addition, atmospheric chemical vapor deposition can be used for deposition to reduce facility and process costs. Accordingly, a solar cell having a conductive region having a selective structure and having excellent efficiency can be manufactured at a low manufacturing cost by using a simple process. That is, a solar cell having excellent efficiency can be produced with excellent productivity.

도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.FIG. 1 is a cross-sectional view illustrating an example of a solar cell manufactured by a method of manufacturing a solar cell according to an embodiment of the present invention.
2 is a plan view of the solar cell shown in Fig.
3A to 3I are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

그리고 이하에서 "제1", "제2" 등의 표현은 서로 간의 구별을 위하여 사용한 것에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다. Hereinafter, the expressions "first "," second ", and the like are used only for distinguishing each other, and the present invention is not limited thereto.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 명확한 설명을 위하여, 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조될 수 있는 태양 전지의 일 예를 설명한 후에, 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. Hereinafter, a method of manufacturing a solar cell according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. For the sake of clarity, an example of a solar cell that can be manufactured by the method of manufacturing a solar cell according to an embodiment of the present invention will be described, and then a method of manufacturing the solar cell according to an embodiment of the present invention will be described in detail.

도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다. 도 2에서는 반도체 기판과 전극을 위주로 하여 도시하였다. FIG. 1 is a cross-sectional view illustrating an example of a solar cell manufactured by the method for manufacturing a solar cell according to an embodiment of the present invention, and FIG. 2 is a plan view of the solar cell shown in FIG. In FIG. 2, the semiconductor substrate and the electrode are shown as being mainly.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 반도체 기판(110)에 또는 반도체 기판(110) 위에 형성되는 도전형 영역(20, 30)과, 도전형 영역(20, 30)에 연결되는 전극(42, 44)을 포함한다. 여기서, 도전형 영역(20, 30)은 제1 도전형을 가지는 제1 도전형 영역(20)과 제2 도전형을 가지는 제2 도전형 영역(30)을 포함할 수 있고, 전극(42, 44)은 제1 도전형 영역(20)에 연결되는 제1 전극(42)과 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함할 수 있다. 그리고 태양 전지(100)는 제1 패시베이션막(22), 반사 방지막(24), 제2 패시베이션막(32) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. 1, a solar cell 100 according to the present embodiment includes a semiconductor substrate 110 including a base region 10, a conductive layer 110 formed on the semiconductor substrate 110 or on the semiconductor substrate 110, Regions 20 and 30, and electrodes 42 and 44 connected to the conductive regions 20 and 30. [ The conductive regions 20 and 30 may include a first conductive type region 20 having a first conductivity type and a second conductive type region 30 having a second conductive type. 44 may include a first electrode 42 connected to the first conductivity type region 20 and a second electrode 44 connected to the second conductivity type region 30. The solar cell 100 may further include a first passivation film 22, an antireflection film 24, a second passivation film 32, and the like. This will be explained in more detail.

반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하게 된다. 이에 따라 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다. The semiconductor substrate 110 may be formed of a crystalline semiconductor. In one example, the semiconductor substrate 110 may be composed of a single crystal or polycrystalline semiconductor (e.g., single crystal or polycrystalline silicon). In particular, the semiconductor substrate 110 may be composed of a single crystal semiconductor (for example, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer). When the semiconductor substrate 110 is made of a single crystal semiconductor (for example, single crystal silicon), the solar cell 100 is based on a semiconductor substrate 110 composed of a crystalline semiconductor having a high crystallinity and having few defects . Accordingly, the solar cell 100 can have excellent electrical characteristics.

반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않는 것도 가능하다. The front surface and / or the rear surface of the semiconductor substrate 110 may be textured to have irregularities. For example, the irregularities may have a pyramid shape having an irregular size, the outer surface of which is composed of the (111) surface of the semiconductor substrate 110. If the surface roughness of the semiconductor substrate 110 is increased due to such irregularities formed on the front surface of the semiconductor substrate 110, the reflectance of light incident through the front surface of the semiconductor substrate 110 can be reduced. Accordingly, the amount of light reaching the pn junction formed by the base region 10 and the first conductivity type region 20 can be increased, so that the optical loss can be minimized. However, the present invention is not limited thereto, and it is also possible that the irregularities due to texturing are not formed on the front surface and the rear surface of the semiconductor substrate 110.

반도체 기판(110)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 일 예로, 베이스 영역(10)은 제1 도전형 영역(20)보다 반도체 기판(110)의 전면으로부터 좀더 멀리, 또는 후면에 좀더 가까이 위치할 수 있다. 그리고 베이스 영역(10)은 제2 도전형 영역(30)보다 반도체 기판(110)의 전면에 좀더 가까이, 후면으로부터 좀더 멀리 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)의 위치가 달라질 수 있음은 물론이다. The semiconductor substrate 110 may include a base region 10 having a second conductivity type including a second conductivity type dopant at a relatively low doping concentration. For example, the base region 10 may be located farther from the front surface of the semiconductor substrate 110 than the first conductivity type region 20, or closer to the rear surface. And the base region 10 may be closer to the front surface of the semiconductor substrate 110 than the second conductive type region 30 and further away from the rear surface. However, the present invention is not limited thereto, and it goes without saying that the position of the base region 10 can be changed.

여기서, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. Here, the base region 10 may be formed of a crystalline semiconductor containing a second conductive dopant. In one example, the base region 10 may be composed of a single crystal or a polycrystalline semiconductor (for example, single crystal or polycrystalline silicon) including a second conductive type dopant. In particular, the base region 10 may be comprised of a single crystal semiconductor (e.g., a single crystal semiconductor wafer, more specifically a single crystal silicon wafer) comprising a second conductive dopant.

제2 도전형은 n형 또는 p형일 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. The second conductivity type may be n-type or p-type. When the base region 10 has an n type, the base region 10 is formed of a single crystal or polycrystalline semiconductor doped with a Group 5 element (P), arsenic (As), bismuth (Bi), antimony (Sb) Lt; / RTI > When the base region 10 has a p-type, the base region 10 is formed of a single crystal or polycrystalline semiconductor doped with boron (B), aluminum (Al), gallium (Ga) Lt; / RTI >

그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 도펀트가 다양한 물질로 구성될 수 있다. However, the present invention is not limited thereto, and the base region 10 and the second conductive dopant may be composed of various materials.

일 예로, 베이스 영역(10)은 n형일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제1 도전형 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 후면 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 영역(30)이 p형을 가지고 제1 도전형 영역(20)이 n형을 가지는 것도 가능하다. As an example, the base region 10 may be n-type. Then, the first conductivity type region 20 forming the pn junction with the base region 10 has p-type conductivity. When the pn junction is irradiated with light, electrons generated by the photoelectric effect move toward the rear side of the semiconductor substrate 110 and are collected by the second electrode 44, and the holes move toward the front side of the semiconductor substrate 110, 1 electrode 42. In this case, Thereby, electric energy is generated. Then, holes having a slower moving speed than electrons may move to the front surface of the semiconductor substrate 110, rather than the rear surface thereof, thereby improving the conversion efficiency. However, the present invention is not limited thereto, and it is also possible that the base region 10 and the second conductivity type region 30 have a p-type and the first conductivity type region 20 has an n-type.

반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 제1 도전형 영역(20)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. A first conductivity type region 20 having a first conductivity type opposite to the base region 10 may be formed on the front side of the semiconductor substrate 110. [ The first conductive type region 20 forms a pn junction with the base region 10 to form an emitter region for generating carriers by photoelectric conversion.

본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과 제1 도전형 영역(20)의 접합 특성을 향상할 수 있다. In this embodiment, the first conductivity type region 20 may be a doped region constituting a part of the semiconductor substrate 110. Accordingly, the first conductive type region 20 may be formed of a crystalline semiconductor including the first conductive type dopant. In one example, the first conductive type region 20 may be composed of a single crystal or a polycrystalline semiconductor (for example, single crystal or polycrystalline silicon) including the first conductive type dopant. In particular, the first conductivity type region 20 may be composed of a single crystal semiconductor (for example, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer) including a first conductive type dopant. When the first conductive type region 20 is formed as a part of the semiconductor substrate 110, the junction characteristics between the base region 10 and the first conductive type region 20 can be improved.

제1 도전형은 p형 또는 n형일 수 있다. 제1 도전형 영역(20)이 p형을 가지는 경우에는 제1 도전형 영역(20)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제1 도전형 영역(20)이 n형을 가지는 경우에는 제1 도전형 영역(20)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 일 예로, 제1 도전형 영역(20)은 보론이 도핑된 단결정 또는 다결정 반도체일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제1 도전형 도펀트로 사용될 수 있다. The first conductivity type may be p-type or n-type. When the first conductive type region 20 has a p-type, the first conductive type region 20 is doped with boron (B), aluminum (Al), gallium (Ga), indium Single crystal or polycrystalline semiconductor. When the first conductive type region 20 has an n type, the first conductive type region 20 is doped with a Group 5 element such as (P), arsenic (As), bismuth (Bi), antimony (Sb) Single crystal or polycrystalline semiconductor. In one example, the first conductive type region 20 may be a boron-doped single crystal or polycrystalline semiconductor. However, the present invention is not limited thereto, and various materials may be used as the first conductivity type dopant.

본 실시예에서는 제1 도전형 영역(20)이 선택적 구조를 가질 수 있다. 즉, 제1 도전형 영역(20)은 제1 전극(42)의 적어도 일부에 인접하여 형성되어 이에 접촉되는 제1 부분(20a)과, 제1 부분(20a) 이외의 부분에 형성되는 제2 부분(20b)을 포함할 수 있다. 이때, 제1 부분(20a)은 복수의 핑거 전극(eh 2의 참조부호 42a)에 대응하도록 서로 이격되는 스트라이프 형상을 구성하는 복수의 선형 영역을 포함할 수 있다. 제1 부분(20a)의 평면 형상 및 배치 등은 도 2를 참조하여 추후에 좀더 상세하게 설명한다. In this embodiment, the first conductivity type region 20 may have a selective structure. That is, the first conductive region 20 includes a first portion 20a formed adjacent to and in contact with at least a portion of the first electrode 42, and a second portion 20b formed in a portion other than the first portion 20a. Portion 20b. At this time, the first portion 20a may include a plurality of linear regions constituting a stripe shape that are spaced apart from each other so as to correspond to a plurality of finger electrodes (reference numeral 42a of eh 2). The planar shape and arrangement of the first portion 20a will be described later in more detail with reference to Fig.

제1 부분(20a)은 높은 도핑 농도를 가져 상대적으로 낮은 저항을 가지고, 제2 부분(20b)은 제1 부분(20a)보다 낮은 도핑 농도를 가져 상대적으로 높은 저항을 가질 수 있다. 그리고 제1 부분(20a)의 두께가 얇으면 제1 전극(42)이 제1 부분(20a)을 뚫고 베이스 영역(10)에 접촉하여 션트(shunt)가 발생할 수 있기 때문에, 제1 부분(20a)의 두께를 제2 부분(20b)보다 두껍게 할 수 있다. 즉, 제1 부분(20a)의 정션 깊이(junction depth)가 제2 부분(20b)의 정션 깊이보다 클 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(20a, 20b)의 정션 깊이는 이와 다를 수 있다. The first portion 20a may have a relatively high doping concentration and the second portion 20b may have a lower doping concentration than the first portion 20a and may have a relatively high resistance. If the thickness of the first portion 20a is small, the first electrode 42 may penetrate the first portion 20a and contact the base region 10 to cause a shunt. Therefore, the first portion 20a Can be thicker than the second portion 20b. That is, the junction depth of the first portion 20a may be greater than the junction depth of the second portion 20b. However, the present invention is not limited thereto, and the junction depth of the first and second portions 20a and 20b may be different.

이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(42) 이외의 부분에는 상대적으로 낮은 도핑 농도의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(42)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(42)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 제1 도전형 영역(20)은 선택적 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다. As described above, in the present embodiment, a second portion 20b having a relatively low doping concentration is formed in a portion other than the first electrode 42 on which light is incident, thereby implementing a shallow emitter. Thus, the current density of the solar cell 100 can be improved. In addition, it is possible to reduce the contact resistance with the first electrode 42 by forming a first portion 20a having a relatively low resistance at a portion adjacent to the first electrode 42. [ That is, the efficiency of the solar cell 100 can be maximized by the selective structure of the first conductivity type region 20 of the present embodiment.

반도체 기판(110)의 후면 쪽에는 베이스 영역(10)과 동일한 제2 도전형을 가지되, 베이스 영역(10)보다 높은 도핑 농도로 제2 도전형 도펀트를 포함하는 제2 도전형 영역(30)이 형성될 수 있다. 제2 도전형 영역(30)은 후면 전계(back surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다. A second conductive type region 30 having a second conductive type identical to the base region 10 and including a second conductive type dopant at a higher doping concentration than the base region 10 is formed on the rear surface of the semiconductor substrate 110, Can be formed. The second conductive type region 30 forms a back surface field to prevent carriers from being lost by recombination on the surface of the semiconductor substrate 110 (more precisely, the back surface of the semiconductor substrate 110) Thereby constituting a rear electric field area.

본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과 제2 도전형 영역(30)의 접합 특성을 향상할 수 있다. In this embodiment, the second conductivity type region 30 may be a doped region constituting a part of the semiconductor substrate 110. Accordingly, the second conductive type region 30 may be formed of a crystalline semiconductor including the second conductive type dopant. As an example, the second conductivity type region 30 may be composed of a single crystal or a polycrystalline semiconductor (for example, single crystal or polycrystalline silicon) including a second conductivity type dopant. In particular, the second conductivity type region 30 may be composed of a single crystal semiconductor (for example, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer) including a second conductivity type dopant. When the second conductive type region 30 is formed as a part of the semiconductor substrate 110, the junction characteristics between the base region 10 and the second conductive type region 30 can be improved.

제2 도전형은 n형 또는 p형일 수 있다. 제2 도전형 영역(30)이 n형을 가지는 경우에는 제2 도전형 영역(30)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제2 도전형 영역(30)이 p형을 가지는 경우에는 제2 도전형 영역(30)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 일 예로, 제2 도전형 영역(30)은 인이 도핑된 단결정 또는 다결정 반도체일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제2 도전형 도펀트로 사용될 수 있다. 그리고 제2 도전형 영역(30)의 제2 도전형 도펀트는 베이스 영역(10)의 제2 도전형 도펀트와 동일한 물질일 수도 있고, 이와 다른 물질일 수도 있다. The second conductivity type may be n-type or p-type. When the second conductivity type region 30 has an n-type, the second conductivity type region 30 is doped with P, As, bismuth, antimony, or the like, which is a Group 5 element, Single crystal or polycrystalline semiconductor. When the second conductivity type region 30 has a p-type, the second conductivity type region 30 is doped with boron (B), aluminum (Al), gallium (Ga), indium Single crystal or polycrystalline semiconductor. In one example, the second conductivity type region 30 may be a phosphorus-doped single crystal or polycrystalline semiconductor. However, the present invention is not limited thereto, and various materials may be used as the second conductivity type dopant. The second conductive dopant of the second conductive type region 30 may be the same as or different from the second conductive type dopant of the base region 10.

본 실시예에서 제2 도전형 영역(30)이 균일한 도핑 농도를 가지며 반도체 기판(110)의 후면에 전체적으로 형성되는 균일한 구조(homogeneous structure)를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. In this embodiment, the second conductivity type region 30 may have a uniform doping concentration and a homogeneous structure formed entirely on the rear surface of the semiconductor substrate 110. However, the present invention is not limited thereto.

다른 예로 제2 도전형 영역(30)이 제1 도전형 영역(20)과 유사하게 선택적 구조를 가질 수 있다. 선택적 구조에서는 제2 도전형 영역(30) 중에서 제2 전극(44)과 인접한 부분에서 높은 도핑 농도, 큰 정션 깊이 및 낮은 저항을 가지는 제1 부분과 그 외의 부분에서 낮은 도핑 농도, 작은 정션 깊이 및 높은 저항을 가지는 제2 부분을 포함할 수 있다. 선택적 구조를 가지는 제2 도전형 영역(30)의 구조, 형상 등은 제1 도전형 영역(20)과 동일 또는 극히 유사하므로 이에 대한 상세한 설명을 생략한다. As another example, the second conductivity type region 30 may have an optional structure similar to the first conductivity type region 20. [ In the selective structure, in the portion of the second conductivity type region 30 adjacent to the second electrode 44, a first portion having a high doping concentration, a large junction depth and a low resistance, and a low doping concentration, a small junction depth, And a second portion having a high resistance. The structure, shape, and the like of the second conductive type region 30 having the selective structure are the same as or very similar to the first conductive type region 20, and thus a detailed description thereof will be omitted.

또 다른 예로, 제2 도전형 영역(30)이 제2 전극(44)과 연결되는 부분에서 국부적으로 형성되는 제1 부분으로만 구성될 수 있다. 반도체 기판(110)의 후면에서 제1 부분을 제외한 부분에서는 제2 도전형 영역(30)이 형성되지 않아 반도체 기판(110)의 베이스 영역(10)이 위치할 수 있다. 그러면, 제2 전극(44)과 연결되는 부분에서는 제2 도전형 영역(30)이 위치하여 제2 전극(44)과의 접촉 저항을 저감하여 충밀도(fill factor, FF) 특성이 우수하게 유지될 수 있다. 그리고 제2 전극(44)과 연결되지 않는 부분에서는 도핑 영역으로 구성되는 제2 도전형 영역(30)을 형성하지 않아 도핑 영역에서 발생할 수 있는 재결합을 저감하여 단락 전류 밀도(short-circuit current, Jsc) 및 개방 전압을 향상할 수 있다. 또한, 제2 도전형 영역(30)이 형성되지 않는 부분에서 내부 양자 효율((internal quantum efficiency, IQE)이 우수한 값을 가지므로 장파장의 광에 대한 특성이 매우 우수하다. 이와 같이 국부적 구조의 제2 도전형 영역(30)은 태양 전지(100)의 효율에 관계되는 충밀도, 단락 전류 밀도 및 개방 전압을 모두 우수하게 유지하여 태양 전지(100)의 효율을 향상할 수 있다. As another example, the second conductive type region 30 may be formed only as a first portion formed locally at a portion where the second conductive type region 30 is connected to the second electrode 44. The base region 10 of the semiconductor substrate 110 may be positioned without forming the second conductivity type region 30 at the rear surface of the semiconductor substrate 110 except for the first portion. The second conductive type region 30 is positioned at a portion connected to the second electrode 44 to reduce the contact resistance with the second electrode 44 to maintain excellent fill factor . In addition, in the portion not connected to the second electrode 44, the second conductive type region 30 constituted of the doped region is not formed, thereby reducing the recombination that may occur in the doped region and short-circuit current (Jsc ) And the open-circuit voltage can be improved. In addition, since the internal quantum efficiency (IQE) has a good value at a portion where the second conductivity type region 30 is not formed, the characteristic for long wavelength light is excellent. 2 conductivity type region 30 can improve the efficiency of the solar cell 100 by keeping the filling density, the short circuit current density and the open-circuit voltage, which are related to the efficiency of the solar cell 100, excellent.

반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 또는 이 위에 형성된 제1 도전형 영역(20) 위에 제1 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성되고, 제1 전극(42)이 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여(즉, 개구부(102)를 통하여) 제1 도전형 영역(20)에 전기적으로 연결(좀더 구체적으로는, 접촉)된다. The first passivation film 22 and the antireflection film 24 are formed on the front surface of the semiconductor substrate 110 more precisely on the first conductive type region 20 formed on or in the semiconductor substrate 110, The first electrode 42 is electrically connected to the first conductivity type region 20 through the first passivation film 22 and the antireflection film 24 (i.e., through the opening 102) (more specifically, , Contact).

제1 패시베이션막(22) 및 반사 방지막(24)은 제1 전극(42)에 대응하는 개구부(102)를 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. The first passivation film 22 and the antireflection film 24 may be formed substantially entirely on the entire surface of the semiconductor substrate 110 except for the opening portion 102 corresponding to the first electrode 42. [

제1 패시베이션막(22)은 제1 도전형 영역(20)에 접촉하여 형성되어 제1 도전형 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The first passivation film 22 is formed in contact with the first conductive type region 20 to passivate defects present in the surface or bulk of the first conductive type region 20. Accordingly, the open-circuit voltage (Voc) of the solar cell 100 can be increased by removing recombination sites of the minority carriers. The antireflection film 24 reduces the reflectance of light incident on the front surface of the semiconductor substrate 110. Accordingly, the amount of light reaching the pn junction formed by the base region 10 and the first conductivity type region 20 can be increased by lowering the reflectance of the light incident through the entire surface of the semiconductor substrate 110. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. As described above, the efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 by the first passivation film 22 and the anti-reflection film 24.

제1 패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이셔막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제1 패시베이션막(22)은, 제1 도전형 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The first passivation film 22 may be formed of various materials. For example, the passivation film 22 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 And may have a multi-layered film structure in which two or more films are combined. For example, the first passivation film 22 may include a silicon oxide film having a fixed positive charge, a silicon nitride film, or the like when the first conductivity type region 20 has an n-type, and the first passivation film 20 ) Has a p-type, it may include an aluminum oxide film having a fixed negative charge.

방사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다. The anti-radiation film 24 may be formed of various materials. For example, the antireflection film 24 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 , Layer structure having a combination of at least two layers. In one example, the antireflective film 24 may comprise silicon nitride.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 제1 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 제1 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the first passivation film 22 and the anti-reflection film 24 may include various materials. It is also possible that any one of the first passivation film 22 and the antireflection film 24 performs an antireflection role and a passivation function so that the other is not provided. Alternatively, various films other than the first passivation film 22 and the antireflection film 24 may be formed on the semiconductor substrate 110. Other variations are possible.

제1 전극(42)은 제1 패시베이션막(22) 및 반사 방지막(24)에 형성된 개구부(102)를 통하여(즉, 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질(일 예로, 금속)을 포함하고 다양한 형상을 가질 수 있다. 제1 전극(42)의 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다. The first electrode 42 is electrically connected to the first passivation film 22 through the opening 102 formed in the first passivation film 22 and the antireflection film 24 (that is, through the first passivation film 22 and the antireflection film 24) And is electrically connected to the conductive type region 20. The first electrode 42 may include various materials (e.g., metal) and may have various shapes. The shape of the first electrode 42 will be described later with reference to Fig.

반도체 기판(110)의 후면 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 제2 도전형 영역(30) 위에 제2 패시베이션막(32)이 형성되고, 제2 전극(44)이 제2 패시베이션막(32)을 관통하여(즉, 개구부(104)를 통하여) 제2 도전형 영역(30)에 전기적 연결(일 예로, 접촉)된다. The second passivation film 32 is formed on the rear surface of the semiconductor substrate 110 and more precisely on the second conductive type region 30 formed on the semiconductor substrate 110. The second passivation film 32 is formed on the second passivation film 30, (E.g., in contact) with the second conductivity type region 30 through the first conductive type region 32 (i.e., through the opening 104).

제2 패시베이션막(32)은 제2 전극(44)에 대응하는 개구부(104)를 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. The second passivation film 32 may be formed substantially on the entire rear surface of the semiconductor substrate 110 except for the opening 104 corresponding to the second electrode 44. [

제2 패시베이션막(32)은 제2 도전형 영역(30)에 접촉하여 형성되어 제2 도전형 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. The second passivation film 32 is formed in contact with the second conductive type region 30 to passivate defects present in the surface or bulk of the second conductive type region 30. Accordingly, the open-circuit voltage (Voc) of the solar cell 100 can be increased by removing recombination sites of the minority carriers.

제2 패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 제2 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제2 패시베이션막(32)은, 제2 도전형 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제2 도전형 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The second passivation film 32 may be formed of various materials. For example, the second passivation film 32 may be a single passivation film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 Or may have a multilayered film structure in which two or more films are combined. For example, the second passivation film 32 may include a silicon oxide film, a silicon nitride film, or the like having a fixed positive charge when the second conductive type region 30 has an n-type, and the second conductive type region 30 ) Has a p-type, it may include an aluminum oxide film having a fixed negative charge.

그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션막(32)이 다양한 물질을 포함할 수 있음은 물론이다. 또는, 제2 패시베이션막(32) 이외의 다양한 막이 반도체 기판(110)의 후면 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the second passivation film 32 may include various materials. Alternatively, various films other than the second passivation film 32 may be formed on the rear surface of the semiconductor substrate 110. Other variations are possible.

제2 전극(44)은 제2 패시베이션막(32)에 형성된 개구부(104)를 통하여 제2 도전형 영역(30)에 전기적으로 연결된다. 제2 전극(44)은 다양한 물질(일 예로, 금속)을 포함하고 다양한 형상을 가질 수 있다. The second electrode 44 is electrically connected to the second conductivity type region 30 through the opening 104 formed in the second passivation film 32. The second electrode 44 includes various materials (e.g., metal) and may have various shapes.

도 2를 참조하여 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다. The planar shapes of the first and second electrodes 42 and 44 will be described in detail with reference to FIG.

도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 일 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스바 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.Referring to FIG. 2, the first and second electrodes 42 and 44 may include a plurality of finger electrodes 42a and 44a spaced apart from each other with a predetermined pitch. Although the finger electrodes 42a and 44a are parallel to each other and parallel to one edge of the semiconductor substrate 110, the present invention is not limited thereto. The first and second electrodes 42 and 44 may include bus bar electrodes 42b and 44b formed in a direction crossing the finger electrodes 42a and 44a to connect the finger electrodes 42a and 44a. have. Only one bus bar electrode 42b or 44b may be provided or a plurality of bus bar electrodes 42b and 44b may be provided with a larger pitch than the pitch of the finger electrodes 42a and 44a as shown in FIG. At this time, the width of the bus bar electrodes 42b and 44b may be larger than the width of the finger electrodes 42a and 44a, but the present invention is not limited thereto. Therefore, the width of the bus bar electrodes 42b and 44b may be equal to or smaller than the width of the finger electrodes 42a and 44a.

본 실시예에서 제1 전극(42)의 핑거 전극(42a)이 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)이 제1 패시베이션막(22) 및 반사 방지막(24) 위에 형성될 수 있다. 이 경우에는 개구부(도 1의 참조부호 102, 이하 동일)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다. 그리고 도 2의 확대원에 도시한 바와 같이 제1 전극(42)에 접촉하여 형성되는 제1 도전형 영역(20)의 제1 부분(20a)은 핑거 전극(42a)에 대응하는 형상으로 형성될 수 있다. 일 예로, 제1 도전형 영역(20)의 제1 부분(20a)은 복수 개가 이격되면서 서로 평행하게 위치하는 복수 개의 부분을 구비하여 스트라이프 형상을 가질 수 있다. 이와 같이 적어도 핑거 전극(42a)에 대응하는 부분에 제1 부분(20a)을 구비하면 전류를 직접적으로 수집하는 핑거 전극(42a)과 접촉하도록 하여 전류 수집 효율을 우수하게 유지할 수 있다. 그리고 버스바 전극(42b)은 제1 부분(20a)과 제1 패시베이션막(22), 반사 방지막(24) 등의 절연막을 사이에 두고 이격되어 있으므로 버스바 전극(42b) 형성 시 발생할 수 있는 손상 등을 방지할 수 있으며 패시베이션 특성을 향상할 수 있다. 또한, 핑거 전극(42a)은 전류 수집에 적합한 물질 및 조성을 가지고, 버스바 전극(42b)은 핑거 전극(42a)과 다른 물질, 즉, 외부 또는 다른 태양 전지(100)의 접속을 위한 리본, 인터커넥터, 배선재 등과 접합 특성이 우수한 물질 및 조성을 가질 수 있다. The finger electrode 42a of the first electrode 42 is formed through the first passivation film 22 and the antireflection film 24 in the present embodiment and the bus bar electrode 42b is formed through the first passivation film 22, And the anti-reflection film 24, as shown in FIG. In this case, the opening (102 in FIG. 1, the same applies hereinafter) is formed in a shape corresponding to the finger electrode 42a, and may not be formed in a portion where only the bus bar electrode 42b is located. 2, the first portion 20a of the first conductivity type region 20 formed in contact with the first electrode 42 is formed in a shape corresponding to the finger electrode 42a . For example, the first portion 20a of the first conductive type region 20 may have a stripe shape with a plurality of portions spaced apart from each other and positioned parallel to each other. If the first portion 20a is provided at the portion corresponding to at least the finger electrode 42a as described above, the current collecting efficiency can be kept excellent by making contact with the finger electrode 42a which directly collects the current. Since the bus bar electrode 42b is spaced apart from the first portion 20a by the insulating film such as the first passivation film 22 and the antireflection film 24, damage to the bus bar electrode 42b Can be prevented and the passivation characteristic can be improved. The finger electrode 42a has a material and a composition suitable for current collection and the bus bar electrode 42b is connected to the finger electrodes 42a and other materials such as ribbons for connecting external or other solar cells 100, Connectors, wiring materials, and the like.

이와 유사하게 제2 전극(44)의 핑거 전극(44a)이 제2 패시베이션막(32)을 관통하여 형성되고, 버스바 전극(44b)은 제2 패시베이션막(32) 위에 형성될 수 있다. 이 경우에는 개구부(도 1의 참조부호 104, 이하 동일)가 핑거 전극(44a)에 대응하는 형상으로 형성되고, 버스바 전극(44b)만 위치한 부분에는 형성되지 않을 수 있다.The finger electrode 44a of the second electrode 44 may be formed through the second passivation film 32 and the bus bar electrode 44b may be formed on the second passivation film 32. [ In this case, the opening (reference numeral 104 in FIG. 1, the same applies hereinafter) is formed in a shape corresponding to the finger electrode 44a, and may not be formed in a portion where only the bus bar electrode 44b is located.

그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 이 경우에는 제1 도전형 영역(20)의 제1 부분(20a)이 핑거 전극(42a)에 대응하는 부분과 버스바 전극(42b)에 대응하는 부분을 구비하여, 제1 전극(42)과 동일 또는 유사한 평면 형상을 가진다. 그리고 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 제2 패시베이션막(32)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다. However, the present invention is not limited thereto. The finger electrode 42a and the bus bar electrode 42b of the first electrode 42 may be formed through the first passivation film 22 and the antireflection film 24. [ That is, the opening 102 may be formed corresponding to both the finger electrode 42a of the first electrode 42 and the bus bar electrode 42b. In this case, the first portion 20a of the first conductivity type region 20 has a portion corresponding to the finger electrode 42a and a portion corresponding to the bus bar electrode 42b, And have the same or similar planar shape. The finger electrode 44a and the bus bar electrode 44b of the second electrode 44 may all be formed through the second passivation film 32. [ That is, the opening 104 may be formed corresponding to both the finger electrode 44a and the bus bar electrode 44b of the second electrode 44. [

도면에서는 간략한 도시를 위하여 제1 전극(42)과 제2 전극(44)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 특히, 태양광이 더 많이 입사하는 제1 전극(42)의 면적을 제2 전극(44)의 면적보다 작게 하도록, 제1 전극(42)의 핑거 전극(42a) 및/또는 버스바 전극(42b)의 폭을 제2 전극(42)의 핑거 전극(44a) 및/또는 버스바 전극(44b)의 폭보다 작게 하거나, 제1 전극(42)의 핑거 전극(42a) 및/또는 버스바 전극(42b)의 피치를 제2 전극(42)의 핑거 전극(44a) 및/또는 버스바 전극(44b)의 피치보다 크게 할 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다. In the drawing, the first electrode 42 and the second electrode 44 have the same planar shape for the sake of simplicity. The width and the pitch of the finger electrode 42a and the bus bar electrode 42b of the first electrode 42 may be the same as the width and pitch of the finger electrode 44a and the bus bar electrode 42b of the second electrode 44, A width, a pitch, and the like of the first electrode 44b. Particularly, the finger electrode 42a of the first electrode 42 and / or the bus bar electrode 42b of the first electrode 42 are arranged so that the area of the first electrode 42, Or the bus bar electrode 44b of the second electrode 42 or the width of the finger electrode 42a and / or the bus bar electrode 44b of the first electrode 42 may be made smaller than the width of the finger electrode 44a and / 42b can be made larger than the pitch of the finger electrode 44a and / or the bus bar electrode 44b of the second electrode 42. [ In addition, the first electrode 42 and the second electrode 44 may have different planar shapes, and various other modifications are possible.

이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일부 영역에만 형성되는 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. As described above, in this embodiment, the first and second electrodes 42 and 44 of the solar cell 100 have a pattern formed in only a part of the region, so that the solar cell 100 emits light to the front and rear surfaces of the semiconductor substrate 110 And has a bi-facial structure capable of being incident. Accordingly, the amount of light used in the solar cell 100 can be increased to contribute to the efficiency improvement of the solar cell 100.

그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. 또한, 제1 및 제2 도전형 영역(20, 30), 그리고 제1 및 제2 전극(42, 44)이 반도체 기판(110)의 일면(일 예로, 후면) 쪽에 함께 위치하는 것도 가능하며, 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나가 반도체 기판(110)의 양면에 걸쳐서 형성되는 것도 가능하다. 즉, 상술한 태양 전지(100)는 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법이 적용될 수 있는 일 예로 불과할 뿐, 본 발명이 이에 한정되는 것은 아니다. However, the present invention is not limited thereto, and it is also possible that the second electrode 44 is formed entirely on the rear side of the semiconductor substrate 110. The first and second conductive regions 20 and 30 and the first and second electrodes 42 and 44 may be located on one side (e.g., the rear side) of the semiconductor substrate 110, It is also possible that at least one of the first and second conductivity type regions 20 and 30 is formed over both sides of the semiconductor substrate 110. [ That is, the solar cell 100 described above is merely an example to which the manufacturing method of the solar cell 100 according to the embodiment of the present invention can be applied, but the present invention is not limited thereto.

도면에서는 에미터 영역을 구성하는 제1 도전형 영역(20)이 선택적 구조를 가지고 후면 전계 영역을 구성하는 제2 도전형 영역(30)이 균일한 구조를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 도전형 영역(20, 30)이 각기 선택적 구조를 가질 수 있다. 그리고 제1 및 제2 도전형 영역(20, 30) 중 하나만 선택적 구조를 가지고, 다른 하나는 전체적으로 균일한 도핑 농도를 가지는 균일한 구조 또는 일부 영역에 국부적으로 형성되는 국부적 구조를 가질 수도 있다. 또는, 제1 및 제2 도전형 영역(20, 30) 중 하나가 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 제1 및 제2 도전형 영역(20, 30) 중 하나가 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 및 제2 도전형 영역(20, 30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다. 제1 도전형 영역(20) 또는 제2 도전형 영역(30)에는 그 외에도 다양한 구조, 형상 등이 적용될 수 있다.In the figure, the first conductive type region 20 constituting the emitter region has a selective structure and the second conductive type region 30 constituting the rear electric field region has a uniform structure. However, the present invention is not limited thereto. For example, the first and second conductivity type regions 20 and 30 may each have a selective structure. And only one of the first and second conductivity type regions 20 and 30 has a selective structure and the other may have a uniform structure having a globally uniform doping concentration or a local structure formed locally in a partial region. Alternatively, one of the first and second conductivity type regions 20 and 30 may be formed separately from the semiconductor substrate 110 on the semiconductor substrate 110. In this case, the semiconductor layer 110 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 so that one of the first and second conductivity type regions 20 and 30 can be easily formed on the semiconductor substrate 110. For example, the first and second conductivity type regions 20 and 30 may be amorphous semiconductors, microcrystalline semiconductors, or polycrystalline semiconductors (e.g., amorphous silicon, microcrystalline silicon , Or polycrystalline silicon) by doping a second conductive type dopant. Various other variations are possible. The first conductive type region 20 or the second conductive type region 30 may have various other structures, shapes, and the like.

본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 도 3a 내지 도 3i를 참조하여 좀더 상세하게 설명한다. A method for manufacturing a solar cell 100 according to an embodiment of the present invention will be described in more detail with reference to FIGS. 3A to 3I.

도 3a 내지 도 3i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 도 1 및 도 2를 참조하여 태양 전지(100)의 설명에서 이미 설명된 부분에 대해서는 상세한 설명을 생략하고, 설명되지 않은 부분을 상세하게 설명한다. 3A to 3I are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention. 1 and 2, a detailed description of parts already described in the description of the solar cell 100 will be omitted, and a description will be given in detail of the parts not described.

먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(10)으로 구성되는 반도체 기판(110)을 준비한다. 일 예로, 본 실시예에서 반도체 기판(110)은 n형의 도펀트(특히, 인(P))를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(10)이 인 이외의 n형의 도펀트 또는 p형의 도펀트를 가질 수도 있다. First, as shown in FIG. 3A, a semiconductor substrate 110 composed of a base region 10 having a second conductive dopant is prepared. For example, in this embodiment, the semiconductor substrate 110 may be formed of a silicon substrate (for example, a silicon wafer) having an n-type dopant (particularly phosphorus (P)). However, the present invention is not limited thereto, and the base region 10 may have an n-type dopant or a p-type dopant other than phosphorus.

이때, 반도체 기판(110)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(110)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다. At this time, at least one of the front surface and the rear surface of the semiconductor substrate 110 may be textured so as to have irregularities. Wet or dry texturing may be used for texturing the surface of the semiconductor substrate 110. The wet texturing can be performed by immersing the semiconductor substrate 110 in the texturing solution, and has a short process time. In dry texturing, the surface of the semiconductor substrate 110 is cut by using a diamond grill or a laser, so that irregularities can be uniformly formed, but the processing time is long and damage to the semiconductor substrate 110 may occur. Alternatively, the semiconductor substrate 110 may be textured by reactive ion etching (RIE) or the like. As described above, the semiconductor substrate 110 can be textured in various ways in the present invention.

도면에서는 반도체 기판(110)의 전면 및 후면이 모두 텍스쳐링되어 전면 및 후면을 통하여 입사되는 광의 반사를 최소화하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. In the figure, the front and back surfaces of the semiconductor substrate 110 are both textured to minimize reflection of light incident through the front and back surfaces. However, the present invention is not limited thereto and various modifications are possible.

이어서, 도 3b 내지 도 3g에 도시한 바와 같이, 반도체 기판(110)에 또는 반도체 기판(110) 위에 도전형 영역(20, 30)을 형성한다. 좀더 구체적으로, 본 실시예에서 제1 도전형 영역(20)은 제1 도전형 도펀트를 도핑하여 형성되고, 제2 도전형 영역(30)은 반도체 기판(100)의 타면에 제2 도전형 도펀트를 도핑하여 형성된다. 제1 및 제2 도전형 영역(20, 30)을 형성하는 공정을 좀더 상세하게 설명한다. Next, conductive regions 20 and 30 are formed on the semiconductor substrate 110 or on the semiconductor substrate 110, as shown in FIGS. 3B to 3G. More specifically, in this embodiment, the first conductive type region 20 is formed by doping a first conductive type dopant, and the second conductive type region 30 is formed by doping a second conductive type dopant . The process of forming the first and second conductivity type regions 20 and 30 will be described in more detail.

먼저, 도 3b에 도시한 바와 같이, 반도체 기판(110)의 전면에 부분적으로 제1 도전형 도펀트를 이온 주입하여 제1 도핑부(200a)를 형성할 수 있다. 이때, 제1 도전형 도펀트를 부분적으로 이온 주입하기 위하여 마스크(210)를 이용할 수 있다. 제1 부분(20a)에 대응하는 개구부(210a)를 가지는 마스크(210)를 반도체 기판(110)의 전면에 위치한 상태에서 제1 도전형 도펀트를 이온 주입한다. 그러면, 개구부(210a)를 통과하여 반도체 기판(110)에 이온 주입된 제1 도전형 도펀트에 의하여 제1 도핑부(200a)가 형성된다. First, as shown in FIG. 3B, a first doped region 200a may be formed by partially ion-implanting a first conductive dopant on the entire surface of the semiconductor substrate 110. FIG. At this time, a mask 210 may be used for partially ion-implanting the first conductive type dopant. The first conductive dopant is ion-implanted while the mask 210 having the opening 210a corresponding to the first portion 20a is positioned on the front surface of the semiconductor substrate 110. [ Then, the first doped portion 200a is formed by the first conductive dopant which is ion-implanted into the semiconductor substrate 110 through the opening 210a.

예를 들어, 이온 주입으로는 리본형 빔(ribbon beam)을 이용한 이온 주입, 플라스마 도핑(plasma assisted doping, PLAD)을 이용한 이온 주입 등이 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방식의 이온 주입이 사용될 수 있다. 마스크(210)로는 제1 도전형 도펀트의 이온 주입을 방지할 수 있고 이온 주입 시 오염 물질 등이 발생하지 않는 다양한 물질을 사용할 수 있다. 일 예로, 마스크(210)로는 비절연 물질(예를 들어, 흑연 등)과 같은 물질로 구성될 수 있다. 마스크(210)가 흑연을 포함하면 이온 주입을 효과적으로 방지할 수 있으며 제1 도전형 도펀트와의 반응이 적고 오염 물질의 발생이 적으므로, 제1 도핑부(200)의 특성을 향상할 수 있다. For example, ion implantation using a ribbon beam or plasma assisted doping (PLAD) may be used for ion implantation. However, the present invention is not limited thereto, and various types of ion implantation may be used. As the mask 210, various materials which can prevent ion implantation of the first conductivity type dopant and do not generate contaminants during ion implantation can be used. As an example, the mask 210 may be made of a material such as a non-insulating material (e.g., graphite or the like). If the mask 210 contains graphite, the ion doping can be effectively prevented. Since the reaction with the first conductive type dopant is small and the generation of contaminants is small, the characteristics of the first doping part 200 can be improved.

이와 같이 이온 주입에 의하면 단면 도핑이 가능하므로 반도체 기판(110)의 후면에 제1 도전형 도펀트를 이온 주입하지 않고 반도체 기판(110)의 전면에만 제1 도전형 도펀트를 이온 주입할 수 있다. 이에 따라 반도체 기판(110)의 후면에 도핑된 제1 도전형 도펀트를 제거하는 공정을 추가로 수행하지 않아도 된다. 그리고 마스크(210)를 사용하여 원하는 부분에만 부분적으로 제1 도핑부(200a)를 형성할 수 있다. 그리고 마스크(210)는 반도체 기판(110)과 별개의 물체로 구성되므로, 이온 주입 시 마스크(210)를 반도체 기판(110)에 놓고 사용하고 이온 주입한 후에 마스크(210)를 치우는 것에 의하여 쉽게 제거할 수 있다. 이에 의하여 마스크(210)를 형성하기 위한 증착 등의 공정 또는 식각 용액을 이용한 마스크(210)의 제거 공정과 같은 복잡한 공정을 생략할 수 있다. According to the ion implantation method, the first conductive dopant can be ion-implanted only on the front surface of the semiconductor substrate 110 without ion-implanting the first conductive type dopant to the rear surface of the semiconductor substrate 110. Accordingly, the step of removing the doped first conductive type dopant may not be further performed on the rear surface of the semiconductor substrate 110. The mask 210 may be used to partially form the first doping portion 200a only in a desired portion. Since the mask 210 is formed of an object separate from the semiconductor substrate 110, it can be easily removed by removing the mask 210 after ion implantation and using the mask 210 on the semiconductor substrate 110 during ion implantation. can do. Accordingly, a complicated process such as a deposition process for forming the mask 210 or a process for removing the mask 210 using the etching solution can be omitted.

이어서, 도 3c에 도시한 바와 같이, 반도체 기판(110)의 전면 위에 제1 도전형 도펀트를 포함하는 제1 도펀트층(200b)을 형성한다. 제1 도펀트층(200b)은 반도체 기판(110)의 전면 위에 전체적으로 형성될 수 있다. 그러면, 간단한 공정에 의하여 제1 도펀트층(200b)을 형성할 수 있고 열처리에 의하여 반도체 기판(110)의 전면에 전체적으로 제1 도전형 도펀트를 확산시켜 반도체 기판(110)의 전면에 전체적으로 제1 도전형 영역(20)을 형성할 수 있다. Next, as shown in FIG. 3C, a first dopant layer 200b including a first conductive type dopant is formed on the entire surface of the semiconductor substrate 110. Next, as shown in FIG. The first dopant layer 200b may be formed entirely on the front surface of the semiconductor substrate 110. [ Then, the first dopant layer 200b can be formed by a simple process, and the first conductive dopant is diffused as a whole on the entire surface of the semiconductor substrate 110 by the heat treatment, Type region 20 can be formed.

제1 도펀트층(200b)은 제1 도전형 도펀트를 포함하는 다양한 물질을 포함하는 층일 수 있다. 일 예로, 제1 도펀트층(200b)은 제1 도전형 도펀트를 포함하는 유리 실리케이트(glass silicate)를 포함할 수 있다. 예를 들어, 제1 도펀트층(200b)에 의하여 형성되는 제1 도전형 영역(20)이 p형인 경우에는 제1 도펀트층(200b)이 p형을 나타낼 수 있는 3족 원소(일 예로, 보론)을 포함하는 유리 실리케이트일 수 있다. 일 예로, 제1 도펀트층(200b)이 보론 유리 실리케이트(boron glass silicate, BSG)일 수 있다. 이와 같이 제1 도펀트층(200b)이 제1 도전형 도펀트를 구비하는 유리 실리케이트를 포함하면, 열처리 시에 제1 도전형 도펀트 이외에 물질이 반도체 기판(110)의 내부로 확산되는 것을 최소화할 수 있다. 또한, 제1 도전형 도펀트를 구비하는 유리 실리케이트는 증착에 의하여 쉽게 형성될 수 있다. The first dopant layer 200b may be a layer containing various materials including the first conductive dopant. As an example, the first dopant layer 200b may comprise a glass silicate comprising a first conductive dopant. For example, when the first conductivity type region 20 formed by the first dopant layer 200b is a p-type, the first dopant layer 200b may be a Group III element (for example, boron ). ≪ / RTI > As an example, the first dopant layer 200b may be boron glass silicate (BSG). When the first dopant layer 200b includes the glass silicate having the first conductivity type dopant, diffusion of the material other than the first conductive type dopant into the semiconductor substrate 110 during the heat treatment can be minimized . Further, the glass silicate having the first conductivity type dopant can be easily formed by vapor deposition.

본 실시예에서는 반도체 기판(110)이 n형을 가지고 제1 도전형 영역(20)이 p형을 가져 제1 도펀트층(200b)이 p형의 도펀트를 포함하는 것을 일 예로 제시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)이 p형을 가지고 제1 도전형 영역(20)이 n형을 가져 제1 도펀트층(200b)이 n형인 경우에는, 제1 도펀트층(200b)이 n의 도펀트(일 예로, 인)을 포함하는 유리 실리케이트(일 예로, 인 유리 실리케이트(phosphorous glass silicate, PSG))일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도펀트층(200b)으로는 그 외의 다양한 물질이 사용될 수 있다. In this embodiment, the semiconductor substrate 110 has an n-type, the first conductivity type region 20 has a p-type, and the first dopant layer 200b includes a p-type dopant. However, the present invention is not limited to this. When the semiconductor substrate 110 has the p-type and the first conductivity type region 20 has the n-type and the first dopant layer 200b is n-type, (E. G., Phosphorous glass silicate (PSG)) comprising a dopant (e. G. Phosphorus) of n. However, the present invention is not limited thereto, and various other materials may be used for the first dopant layer 200b.

제1 도펀트층(200b)은 증착에 의하여 형성될 수 있다. 이때, 제1 도펀트층(200b)은 플라스마를 사용하지 않는 상압 화학 기상 증착에 의하여 형성될 수 있다. 그러면, 플라스마 사용 시 발생할 수 있는 플라스마 손상 없이 제1 도펀트층(200b)을 형성할 수 있어 제1 및 제2 도전형 영역(20, 30)의 특성을 향상할 수 있다. 그리고 저압 화학 기상 증착과 달리 진공을 위한 별도의 장치, 공정 등이 필요하지 않으므로 설비 비용, 공정 비용 등을 절감할 수 있다. The first dopant layer 200b may be formed by vapor deposition. At this time, the first dopant layer 200b may be formed by atmospheric pressure chemical vapor deposition which does not use plasma. In this case, the first dopant layer 200b can be formed without plasma damage that may occur when the plasma is used, and the characteristics of the first and second conductivity type regions 20 and 30 can be improved. Unlike low-pressure chemical vapor deposition, there is no need for a separate device or process for vacuum, so that the equipment cost and the process cost can be reduced.

일 예로, 제1 도펀트층(200b)은 400℃ 내지 500℃의 온도에서 산소의 공급원인 산소 기체, 실리콘의 공급원인 실리콘 포함 기체(예를 들어, 실란 기체), 캐리어 기체인 질소 기체, 그리고 제1 도전형 도펀트의 공급원인 도펀트 포함 기체(예를 들어, 보론 포함 기체, 일 예로, 디보란(B2H6) 기체)를 포함하는 원료 기체를 이용하여 형성될 수 있다. 일 예로, 실란 기체의 투입량(sccm) : 디보란 기체의 투입량의 비율이 1:0.06 내지 1:0.2일 수 있다. 이러한 범위 내에서 원하는 제1 도전형 영역(20)의 도핑 농도를 구현할 ㅅ 있는 농도로 제1 도전형 도펀트을 포함한 제1 도펀트층(200b)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 원료 기체의 투입량, 각 기체의 투입량의 비율 등은 다양하게 변형될 수 있다. For example, the first dopant layer 200b may be formed of a silicon-containing gas (e.g., a silicon-containing gas) serving as a source of oxygen, a nitrogen gas serving as a carrier gas, (E.g., a boron-containing gas, for example, diborane (B 2 H 6 ) gas), which is a source of the dopant for one conductivity type dopant. For example, the ratio of the input amount of the silane gas (sccm): the amount of the diborane gas may be 1: 0.06 to 1: 0.2. The first dopant layer 200b including the first conductive dopant can be formed at such a concentration that the desired doping concentration of the first conductive type region 20 can be realized. However, the present invention is not limited thereto, and the input amount of the raw material gas, the ratio of the input amount of each gas, and the like can be variously modified.

제1 도펀트층(200b)은 제1 도전형 영역(20)을 형성하기에 적합한 두께를 가질 수 있다. 일 예로, 제1 도펀트층(200b)은 20nm 내지 120nm(일 예로, 30nm 내지 100nm)의 두께를 가질 수 있다. 제1 도펀트층(200b)의 두께가 50nm 미만이면, 제1 도펀트층(200b) 내의 제1 도전형 도펀트의 양이 충분하지 않아 제1 도전형 영역(20)이 충분하게 형성되지 않거나 제1 도전형 영역(20)의 면저항 균일도가 저하될 수 있다. 제1 도펀트층(200b)의 두께가 120nm를 초과하면, 반도체 기판(110)에 형성된 제1 도전형 영역(20)의 제2 부분(20b)이 도펀트 리치층(예를 들어, 보론 리치층(boron rich layer, BRL))으로 구성될 수 있다. 그러면 제1 도전형 도펀트의 농도가 높아 얕은 에미터(shallow emitter)를 형성하기 어렵고, 이에 따라 전류 밀도가 낮아져서 태양 전지(100)의 효율이 저하될 수 있다. The first dopant layer 200b may have a thickness suitable for forming the first conductivity type region 20. As an example, the first dopant layer 200b may have a thickness of 20 nm to 120 nm (e. G., 30 nm to 100 nm). If the thickness of the first dopant layer 200b is less than 50 nm, the amount of the first conductivity type dopant in the first dopant layer 200b is not sufficient and the first conductivity type region 20 is not sufficiently formed, Type region 20 can be lowered. When the thickness of the first dopant layer 200b exceeds 120 nm, the second portion 20b of the first conductivity type region 20 formed in the semiconductor substrate 110 is doped with a dopant-rich layer (for example, a boron-rich layer boron rich layer (BRL)). Then, the concentration of the first conductive type dopant is high, so that it is difficult to form a shallow emitter, so that the current density is lowered and the efficiency of the solar cell 100 may be lowered.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 도펀트층(200b)의 물질, 제조 공정, 두께 등은 다양한 변형이 가능하다. However, the present invention is not limited thereto, and the material, manufacturing process, thickness, etc. of the first dopant layer 200b can be variously modified.

이어서, 도 3d에 도시한 바와 같이, 제1 도전형 영역(20) 위에 제1 캡핑막(200c)을 형성할 수 있다. 제1 캡핑막(200c)은 제1 도전형 영역(20)의 활성화 열처리 시에 제1 도전형 도펀트가 외부로 확산되는 것을 방지하는 외부 확산 방지막의 역할을 할 수 있다. 그리고 본 실시예에서는 제1 캡핑막(200c)을 먼저 형성한 후에 제1 도전형 도펀트의 확산 및 활성화를 위한 열처리를 수행하므로, 제1 도전형 영역(20) 형성 시에 제1 도전형 도펀트가 반도체 기판(110)의 후면에 도핑되는 것을 제1 캡핑막(200c)이 방지할 수 있다. 이에 의하여 제1 도전형 도펀트에 의하여 제2 도전형 영역(30)의 특성이 저하되는 것을 방지할 수 있다. Next, as shown in FIG. 3D, the first capping layer 200c may be formed on the first conductive type region 20. The first capping layer 200c may serve as an external diffusion barrier for preventing diffusion of the first conductivity type dopant to the outside during the activation heat treatment of the first conductivity type region 20. [ In this embodiment, the first capping layer 200c is formed first, and then the first conductive dopant is subjected to heat treatment for diffusion and activation. Therefore, when the first conductive type region 20 is formed, The first capping layer 200c can prevent the semiconductor substrate 110 from being doped to the rear surface thereof. As a result, the characteristics of the second conductivity type region 30 can be prevented from being degraded by the first conductivity type dopant.

제1 캡핑막(200c)은 다양한 물질을 포함할 수 있으며 다양한 방법에 의하여 형성될 수 있다. The first capping layer 200c may include various materials and may be formed by various methods.

예를 들어, 제1 캡핑막(200c)은 산화물을 포함할 수 있고, 좀더 구체적으로는, 실리콘 산화물을 포함할 수 있다. 산화물(특히, 실리콘 산화물)을 포함하는 제1 캡핑막(200c)은 도펀트의 유입 또는 유출을 방지하는 배리어 효과가 우수하며 낮은 제조 비용으로 간단한 방법에 의하여 쉽게 형성될 수 있다.For example, the first capping layer 200c may include an oxide, and more specifically, may include silicon oxide. The first capping layer 200c containing an oxide (particularly, a silicon oxide) can be easily formed by a simple method at a low manufacturing cost with a superior barrier effect for preventing the dopant from flowing in or out.

그리고 제1 캡핑막(200c)은 증착에 의하여 형성될 수 있다. 그러면 제1 캡핑막(200c) 이후에 제1 도전형 영역(20)의 형성을 위하여 형성하는 제1 도펀트층(200b)과 동일한 증착 장비에 의하여 제1 캡핑막(200c)을 형성할 수 있다. 즉, 제1 캡핑막(200c)과 제1 도펀트층(200b)을 동일한 장치에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성하여 공정을 단순화할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 제1 캡핑막(200c)은 400℃ 내지 500℃의 온도에서 산소의 공급원인 산소 기체, 실리콘의 공급원인 실리콘 포함 기체(일 예로, 실란 기체), 캐리어 기체인 질소 기체를 포함하는 원료 기체를 이용하여 형성될 수 있다. 이때, 제1 캡핑막(200c)은 플라스마를 사용하지 않는 상압 화학 기상 증착(APCVD)에 의하여 형성될 수 있다. 그러면, 플라스마 사용 시 발생할 수 있는 플라스마 손상 없이 제1 캡핑막(200c)을 형성할 수 있어 제1 도전형 영역(20)의 특성을 향상할 수 있다. 그리고 저압 화학 기상 증착과 달리 진공을 위한 별도의 장치, 공정 등이 필요하지 않으므로 설비 비용, 공정 비용 등을 절감할 수 있다The first capping layer 200c may be formed by vapor deposition. The first capping layer 200c may be formed by the same deposition equipment as the first dopant layer 200b formed for forming the first conductivity type region 20 after the first capping layer 200c. That is, the first capping layer 200c and the first dopant layer 200b may be formed by an in-situ process which is continuously performed in the same device, thereby simplifying the process. This will be described in more detail later. The first capping layer 200c is formed by using a raw material gas containing oxygen gas as a supply source of oxygen, a silicon-containing gas (for example, a silane gas) serving as a supply source of silicon, and nitrogen gas as a carrier gas at a temperature of 400 ° C to 500 ° C . At this time, the first capping layer 200c may be formed by atmospheric chemical vapor deposition (APCVD) using no plasma. In this case, the first capping layer 200c can be formed without plasma damage that may occur when the plasma is used, and the characteristics of the first conductivity type region 20 can be improved. Unlike low-pressure chemical vapor deposition, there is no need for a separate device or process for vacuum, which can reduce equipment cost and process cost

제1 캡핑막(200c)은 제1 도전형 영역(20) 내의 제1 도전형 도펀트가 외부로 유출되는 것을 방지하고 외부의 불순물 또는 제2 도전형 도펀트 등이 내부로 유입되는 것을 방지할 수 있는 두께를 가질 수 있다. 일 예로, 제1 캡핑막(200c)은 20nm 이상(일 예로, 1um 이상)의 두께를 가질 수 있다. 제1 캡핑막(200c)의 두께가 20nm 미만이면 제1 캡핑막(200c)에 의한 효과가 충분하지 않을 수 있다. 제1 캡핑막(200c)의 두께의 상한은 한정되는 것은 아니지만, 제1 캡핑막(200c)의 두께가 너무 커지면 공정 시간이 늘어날 수 있다. 이에 따라, 제1 캡핑막(200c)의 두께는, 일 예로, 100um 이하(예를 들어, 10um 이하)일 수 있다. The first capping layer 200c can prevent the first conductivity type dopant in the first conductivity type region 20 from flowing out and prevent external impurities or the second conductivity type dopant from being introduced into the first region. Thickness. For example, the first capping layer 200c may have a thickness of 20 nm or more (for example, 1um or more). If the thickness of the first capping layer 200c is less than 20 nm, the effect of the first capping layer 200c may not be sufficient. The upper limit of the thickness of the first capping layer 200c is not limited. However, if the thickness of the first capping layer 200c is too large, the process time may increase. Accordingly, the thickness of the first capping layer 200c may be, for example, 100um or less (for example, 10um or less).

그러나 본 발명이 이에 한정되는 것은 아니며 제1 캡핑막(200c)의 물질, 제조 공정, 두께 등은 다양한 변형이 가능하다. However, the present invention is not limited thereto, and the material, manufacturing process, thickness, etc. of the first capping layer 200c can be variously modified.

이와 같이 제1 도펀트층(200b)과 제1 캡핑막(200c)은 증착(특히, 상압 화학 기상 증착)에 의하여 형성될 수 있으며 공정 온도가 동일 또는 유사하다. 다만, 제1 도펀트층(200b)의 형성을 위한 원료 기체와 제1 캡핑막(200c)의 형성을 위한 원료 기체와, 원료 기체 내의 분압 등에 차이가 있다. 좀더 구체적으로, 제1 도펀트층(200b)의 형성 시에는 산소 기체, 실리콘 포함 기체, 캐리어 기체 및 도펀트 포함 기체를 사용하고, 제1 캡핑막(200c)의 형성 시에는 산소 기체, 실리콘 포함 기체, 캐리어 기체를 사용한다. 이에 따라 제1 도펀트층(200b)과 제1 캡핑막(200c)은 반도체 기판(110)을 외부로 꺼내지 않고 동일 장치 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성될 수 있다. As such, the first dopant layer 200b and the first capping layer 200c can be formed by vapor deposition (in particular, atmospheric pressure chemical vapor deposition), and the process temperatures are the same or similar. However, there are differences in the raw material gas for forming the raw material gas and the first capping film 200c for forming the first dopant layer 200b, the partial pressure in the raw material gas, and the like. More specifically, an oxygen gas, a silicon-containing gas, a carrier gas, and a dopant-containing gas are used for forming the first dopant layer 200b, and oxygen gas, silicon-containing gas, Carrier gas is used. The first dopant layer 200b and the first capping layer 200c may be formed by an in-situ process that is performed continuously in the same device without removing the semiconductor substrate 110 to the outside have.

증착 장비 내의 온도는 긴 시간 동안 열을 가하거나 열을 식히는 것에 의하여 조절되며 온도를 안정화하는 데 시간이 많이 소요되는 반면, 원료 기체 종류 및 압력은 증착 장비 내로 공급되는 기체의 종류, 양 등에 의하여 조절될 수 있다. 따라서, 기체 분위기 및 압력은 온도보다 쉽게 제어될 수 있다. The temperature in the deposition equipment is controlled by heating for a long period of time or by cooling the heat and it takes a long time to stabilize the temperature while the type and pressure of the raw material are controlled by the type and amount of gas supplied into the deposition equipment . Therefore, the gas atmosphere and the pressure can be controlled more easily than the temperature.

이에 따라 제1 캡핑막(200c)은 제1 도펀트층(200b)의 형성 후에 공급되는 기체의 종류를 변경하고 공급되는 기체의 양을 조절하는 것에 의하여 형성될 수 있다. 예를 들어, 제1 도펀트층(200b)의 형성이 완료된 후에 제1 도펀트층(200b)의 형성 시에 사용되었던 기체(예를 들어, 산소 기체, 실리콘 포함 기체, 캐리어 기체, 도펀트 포함 기체 등)을 펌핑(pumping) 및 퍼지(purge)에 의하여 제거한 후에, 제1 캡핑막(200c)을 형성하기 위한 기체(예를 들어, 산소 기체, 실리콘 포함 기체, 캐리어 기체 등)을 주입하는 것에 의하여 제1 캡핑막(200c)을 형성할 수 있다.Accordingly, the first capping layer 200c may be formed by changing the kind of the gas supplied after formation of the first dopant layer 200b and adjusting the amount of the supplied gas. (For example, an oxygen gas, a silicon-containing gas, a carrier gas, a dopant-containing gas, and the like) used for forming the first dopant layer 200b after the formation of the first dopant layer 200b is completed, (For example, an oxygen gas, a silicon-containing gas, a carrier gas, or the like) for forming the first capping layer 200c after the first capping layer 200c is removed by pumping and purge, The capping film 200c can be formed.

이어서, 도 3e에 도시한 바와 같이 반도체 기판(110)의 후면에 제2 도전형 도펀트를 이온 주입하여 제2 도핑부(300a)을 형성할 수 있다. 이때, 제1 도전형 도펀트를 부분적으로 전체적으로 이온 주입하므로 별도의 마스크를 사용하지 않거나 가장자리 부분만을 가지는 마스크를 사용할 수 있다. 이와 같이 이온 주입에 의하면 단면 도핑이 가능하므로 쉽게 제2 도핑부(300a)를 형성할 수 있다. 또한, 반도체 기판(110)의 전면에는 제1 캡핑막(200c)이 위치하므로 제2 도전형 도펀트가 반도체 기판(110)의 전면에 도핑되는 것이 효과적으로 방지될 수 있다. Next, as shown in FIG. 3E, the second doped region 300a may be formed by ion-implanting the second conductive dopant on the rear surface of the semiconductor substrate 110. [ At this time, since the first conductive type dopant is partly ion-implanted as a whole, it is possible to use a mask which does not use a separate mask or has only an edge portion. According to the ion implantation as described above, the second doping portion 300a can be easily formed since the first doping can be performed. In addition, since the first capping layer 200c is disposed on the front surface of the semiconductor substrate 110, doping of the second conductive dopant on the entire surface of the semiconductor substrate 110 can be effectively prevented.

상술한 설명에서는 제1 도전형 영역(20)을 형성하기 위한 제1 도핑부(200a) 및 제1 도펀트층(200b)을 먼저 형성한 후에, 제2 도전형 영역(30)을 형성하기 위한 제2 도핑부(300a)를 형성하는 것을 예시하였다. 이에 의하면, 제1 도전형 영역(20)이 보론을 제1 도전형 도펀트로 구비하고 제2 도전형 영역(30)이 인(P)을 제2 도전형 도펀트로 구비할 경우에 제1 도전형 영역(20)의 특성을 향상할 수 있다. 즉, 보론은 금속 불순물이 있을 경우에 금속과 쉽게 반응하므로 쉽게 특성이 저하될 수 있는 반면, 인은 금속 불순물이 있더라도 큰 문제가 없다. 단면 도핑인 이온 주입 시에는 도핑되지 않는 면으로 원하지 않는 금속 불순물 등이 유입될 수 있다. 따라서, 보론을 포함하는 제1 도핑부(200a) 및/또는 제1 도펀트층(200b)을 형성한 다음 이를 제1 캡핑층(200c)으로 덮은 이후에 제2 도핑부(300a)를 형성하면 인의 이온 주입 시에 제1 도핑부(200a) 및/또는 제1 도펀트층(200b)에 영향을 주는 것을 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 인을 포함하는 제1 도전형 영역(20)을 형성한 후에 보론을 포함하는 제2 도전형 영역(30)을 형성하는 것도 가능하다. 또한, 제2 도전형 영역(30)을 형성한 후에 제1 도전형 영역(20)을 형성하는 것도 가능하다. The first dopant layer 200a and the first dopant layer 200b for forming the first conductive type region 20 are formed first and then the second conductive type region 30 is formed. 2 doping portion 300a is formed. According to this, when the first conductivity type region 20 comprises boron as the first conductivity type dopant and the second conductivity type region 30 comprises phosphorus (P) as the second conductivity type dopant, The characteristics of the region 20 can be improved. That is, boron is easily reacted with a metal in the presence of metal impurities, so that the characteristics can be easily deteriorated. Undesired metal impurities or the like may be introduced into the undoped surface at the time of ion implantation which is a single-layer doping. Therefore, if the first doping portion 200a including the boron and / or the first doping layer 200b are formed and then covered with the first capping layer 200c and then the second doping portion 300a is formed, It is possible to prevent the first dopant 200a and / or the first dopant layer 200b from being affected by ion implantation. However, the present invention is not limited thereto. Therefore, it is also possible to form the second conductive type region 30 including boron after forming the first conductive type region 20 including phosphorus. It is also possible to form the first conductivity type region 20 after the second conductivity type region 30 is formed.

상술한 바와 같은 제1 및 제2 도전형 도펀트의 도핑 이후에 반도체 기판(110)의 세정 공정이 수행될 수 있다. 일 예로, 과산화 수소, 염산, 그리고 초순수를 포함하는 세정 용액을 이용하여 세정을 할 수 있다. 그러면, 증착, 도핑 공정 등의 다양한 공정에서 불순물에 의한 오염을 효과적으로 제거할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 세정 공정이 적용될 수 있다. The cleaning process of the semiconductor substrate 110 may be performed after the doping of the first and second conductive dopants as described above. For example, cleaning can be performed using a cleaning solution containing hydrogen peroxide, hydrochloric acid, and ultrapure water. Thus, contamination due to impurities can be effectively removed in various processes such as deposition and doping processes. However, the present invention is not limited thereto, and various cleaning processes can be applied.

이어서, 도 3f에 도시한 바와 같이, 열처리에 의하여 제1 도핑부(200a) 내의 제1 도전형 도펀트를 활성화 열처리하고 제1 도펀트층(200b)의 제1 도전형 도펀트를 확산시켜 제1 도전형 영역(20)을 형성하고, 제2 도핑부(300a) 내 제2 도전형 도펀트를 활성화하여 제2 도전형 영역(30)을 형성한다. Next, as shown in FIG. 3F, the first conductive dopant in the first doping portion 200a is subjected to activation heat treatment by heat treatment to diffuse the first conductive dopant of the first dopant layer 200b to form a first conductive type And the second conductivity type region 30 is formed by activating the second conductivity type dopant in the second doping region 300a.

좀더 구체적으로, 열처리에 의하여 제1 도펀트층(200b)의 제1 도전형 도펀트가 반도체 기판(110)의 전면 쪽으로 확산되는 것에 의하여 반도체 기판(110)의 전면에 전체적으로 제1 도전형 영역(20)이 형성된다. 이때, 부분적으로 이온 주입되어 국부적으로 형성된 제1 도핑부(200a)의 제1 도전형 도펀트가 활성화된다. 이온 주입에 의하여 반도체 기판(110)의 전면 쪽에 주입된 제1 도핑부(200a) 내의 제1 도전형 도펀트는 이온 주입 직후에 격자 위치가 아닌 위치에 위치할 수 있는데, 이 경우에는 도펀트로서의 역할을 효과적으로 수행하기 어렵다. 따라서, 활성화 열처리를 하여 제1 도전형 도펀트를 격자 위치로 이동시켜 도펀트로서의 역할을 효과적으로 수행하도록 한다. More specifically, the first conductive type dopant of the first dopant layer 200b is diffused toward the front side of the semiconductor substrate 110 by the heat treatment to form the first conductive type region 20 as a whole on the entire surface of the semiconductor substrate 110, . At this time, the first conductive dopant of the first doped region 200a, which is partially ion implanted locally, is activated. The first conductive type dopant in the first doping portion 200a implanted into the front surface of the semiconductor substrate 110 by ion implantation may be located at a position other than the lattice position immediately after the ion implantation. In this case, It is difficult to perform effectively. Thus, the activation heat treatment is performed to move the first conductive type dopant to the lattice position, thereby effectively performing a role as a dopant.

이에 의하여 제1 도핑부(200a)가 형성된 부분에서는 제1 도핑부(200a)의 내에 위치하는 제1 도전형 도펀트가 활성화되고, 제1 도핑층(200b)에 포함된 제1 도전형 도펀트가 반도체 기판(110)의 전면으로 확산된다. 이에 의하여 제1 도핑부(200a)가 있던 부분에서는 상대적으로 높은 도핑 농도, 낮은 저항 및 깊은 정션 깊이를 가지는 제1 부분(20a)이 형성된다. 그리고 제1 도핑부(200a)가 위치하지 않았던 부분에서는 제1 도펀트층(200b)에 포함된 제1 도전형 도펀트가 확산되어 상대적으로 낮은 도핑 농도, 높은 저항 및 얕은 정션 깊이를 가지는 제1 부분(20a)이 형성된다. 그리고 제2 도핑층(300a)에 포함된 제2 도전형 도펀트가 활성화되어 제2 도전형 영역(30)을 형성한다. Accordingly, the first conductive type dopant located in the first doping portion 200a is activated in the portion where the first doping portion 200a is formed, and the first conductive type dopant included in the first doping layer 200b is activated And diffuses to the front surface of the substrate 110. As a result, the first portion 20a having a relatively high doping concentration, a low resistance, and a deep junction depth is formed at the portion where the first doping portion 200a was present. In the portion where the first doping portion 200a is not located, the first conductivity type dopant included in the first dopant layer 200b is diffused to form a first portion having a relatively low doping concentration, high resistance, and shallow junction depth 20a are formed. The second conductive type dopant included in the second doping layer 300a is activated to form the second conductive type region 30.

본 실시예에서는 제1 도전형 영역(20)과 제2 도전형 영역(30)을 함께 열처리하여 동시 활성화 열처리(co-activation)할 수 있다. 이에 따라 제1 도전형 영역(20)과 제2 도전형 영역(30)에 필요한 열처리를 한번만 수행하면 되므로 공정을 단순화할 수 있다. 일 예로, 열처리 온도가 900℃ 내지 1100℃(일 예로, 920℃ 내지 1030℃)일 수 있다. 이는 제1 도전형 도펀트의 확산 및 활성화, 그리고 제2 도전형 도펀트의 활성화에 적합한 온도로 한정된 것이나, 본 발명이 이에 한정되는 것은 아니며 열처리 온도가 다양한 값을 가질 수 있다. In this embodiment, the first conductive type region 20 and the second conductive type region 30 can be co-activated by heat treatment together. Accordingly, the heat treatment required for the first conductivity type region 20 and the second conductivity type region 30 can be performed only once, thereby simplifying the process. In one example, the heat treatment temperature may be 900 占 폚 to 1100 占 폚 (e.g., 920 占 폚 to 1030 占 폚). This is limited to a temperature suitable for diffusion and activation of the first conductive type dopant and activation of the second conductive type dopant, but the present invention is not limited thereto and the heat treatment temperature may have various values.

그리고 열처리는 고온 로(furnace) 내에서 질소 기체 등을 사용하여 수행될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 활성화 열처리를 위한 장비, 기체 등은 다양한 변형이 가능하다. And the heat treatment can be performed using a nitrogen gas or the like in a high temperature furnace. However, the present invention is not limited thereto, and equipment, gas and the like for activation heat treatment can be variously modified.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(20)의 형성을 위한 열처리와 제2 도전형 영역(30)의 활성화 열처리를 별개로 수행할 수도 있다. 또한, 상술한 실시예에서는 제2 도전형 영역(30)을 이온 주입으로 형성하였으나, 제2 도전형 영역(30)이 다른 방법으로 형성될 수도 있다. However, the present invention is not limited thereto, and the heat treatment for forming the first conductivity type region 20 and the activation heat treatment for the second conductivity type region 30 may be performed separately. Although the second conductivity type region 30 is formed by ion implantation in the above-described embodiment, the second conductivity type region 30 may be formed by another method.

예를 들어, 제2 도전형 영역(30)을 별도의 도핑 공정으로 형성하지 않고 제1 도전형 영역(20)을 형성하기 위하여 열처리하는 단계에서 형성할 수도 있다. 일 예로, 열처리 단계를 제2 도전형 도펀트를 포함하는 기체 분위기에서 수행하면 제1 캡핑막(200c)이 형성되지 않은 반도체 기판(110)의 후면으로 제2 도전형 도펀트가 확산되어 제2 도전형 영역(30)을 형성할 수 있다. For example, the second conductive type region 30 may be formed in a heat treatment step to form the first conductive type region 20 without forming the second conductive type region 30 by a separate doping process. For example, when the heat treatment is performed in a gas atmosphere including the second conductive dopant, the second conductive dopant is diffused to the rear surface of the semiconductor substrate 110 where the first capping layer 200c is not formed, The region 30 can be formed.

다른 예로, 제2 도전형 영역(30)이 전극(42, 44)을 형성할 때 함께 형성될 수도 있다. 예를 들어, 베이스 영역(10)이 p형을 가지고, 제2 전극(44)이 알루미늄(Al)을 포함하면, 제2 전극(44)을 형성하기 위한 페이스트를 도포한 후에 이를 열처리하여 제2 전극(44)을 형성할 때 알루미늄이 반도체 기판(110)의 후면으로 확산되어 제2 도전형 영역(30)을 형성할 수 있다. As another example, the second conductivity type region 30 may be formed together when forming the electrodes 42, 44. For example, if the base region 10 has a p-type and the second electrode 44 includes aluminum (Al), a paste for forming the second electrode 44 is applied and then heat treated to form a second When the electrode 44 is formed, aluminum may be diffused to the back surface of the semiconductor substrate 110 to form the second conductivity type region 30. [

또 다른 예로, 제2 도전형 영역(30) 또한 제1 도전형 영역(20)과 같이 이온 주입에 의한 도핑부를 형성하고 제2 도전형 도펀트를 포함하는 도펀트층을 형성한 후에 열처리하여 형성될 수 있다. 이 경우에는 제2 도전형 영역(30)이 선택적 구조를 가질 수 있다. 이때, 제1 도전형 영역(20)을 형성하기 위한 열처리와 제2 도전형 영역(30)을 형성하기 위한 열처리가 동시에 수행될 수 있다. As another example, the second conductivity type region 30 may be formed by forming a doping region by ion implantation as in the first conductivity type region 20, forming a dopant layer including the second conductivity type dopant, have. In this case, the second conductivity type region 30 may have an optional structure. At this time, the heat treatment for forming the first conductivity type region 20 and the heat treatment for forming the second conductivity type region 30 can be performed at the same time.

이어서, 도 3g에 도시한 바와 같이, 제1 도펀트층(200b) 및 제1 캡핑막(200c)을 제거한다. 제1 도펀트층(200b) 및 제1 캡핑막(200c)은 다양한 방법에 의하여 제거될 수 있는데, 일예로, 희석된 불산(diluted HF)에 의하여 제거될 수 있다. 이에 의하여 제1 및 제2 도전형 영역(20, 30)의 형성 공정을 완료할 수 있다. Subsequently, as shown in FIG. 3G, the first dopant layer 200b and the first capping layer 200c are removed. The first dopant layer 200b and the first capping layer 200c may be removed by various methods, such as by diluted HF. Thus, the forming process of the first and second conductivity type regions 20 and 30 can be completed.

이어서, 도 3h에 도시한 바와 같이, 반도체 기판(110)의 전면 위(또는 제1 도전형 영역(20)의 위) 및/또는 반도체 기판(110)의 후면 위(또는 제2 도전형 영역(30)의 위)에 절연막을 형성한다. 3H, on the front surface (or above the first conductive type region 20) of the semiconductor substrate 110 and / or on the rear surface (or the second conductive type region) of the semiconductor substrate 110 30).

좀더 구체적으로, 본 실시예에서는 제1 도전형 영역(20) 위에 제1 패시베이션막(22) 및 반사 방지막(24)을 형성하고, 제2 도전형 영역(30) 위에 제2 패시베이션막(32)을 형성한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 패시베이션막(22, 32) 및 반사 방지막(24) 중에 적어도 하나만을 형성할 수도 있다. The first passivation film 22 and the antireflection film 24 are formed on the first conductive type region 20 and the second passivation film 32 is formed on the second conductive type region 30, . However, the present invention is not limited thereto, and at least one of the first and second passivation films 22 and 32 and the antireflection film 24 may be formed.

제1 패시베이션막(22), 반사 방지막(24) 및/또는 제2 패시베이션막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. The first passivation film 22, the antireflection film 24 and / or the second passivation film 32 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing or spray coating.

이어서, 도 3i에 도시한 바와 같이, 제1 및 제2 도전형 영역(20, 30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다. Next, first and second electrodes 42 and 44 connected to the first and second conductivity type regions 20 and 30 are formed, respectively, as shown in FIG. 3I.

일례로, 제1 패시베이션막(22) 및 반사 방지막(24)에 개구부(102)를 형성하고 제2 패시베이션막(32)에 개구부(104)를 형성한 다음, 개구부(102, 104) 내에 도금법, 증착법 등의 다양한 방법으로 도전성 물질을 형성하여 제1 및 제2 전극(42, 44)을 형성할 수 있다. For example, the opening 102 may be formed in the first passivation film 22 and the antireflection film 24, the opening 104 may be formed in the second passivation film 32, and then plating may be performed in the openings 102, The first and second electrodes 42 and 44 may be formed by forming a conductive material by various methods such as vapor deposition.

다른 예로, 제1 및 제2 전극 형성용 페이스트를 제1 패시베이션막(22) 및 반사 방지막(24), 및/또는 제2 패시베이션막(32) 상에 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때(특히, 소성할 때) 개구부(102, 104)가 형성되므로, 별도로 개구부(102, 104)를 형성하는 공정을 추가하지 않아도 된다.As another example, after the first and second electrode forming paste is applied on the first passivation film 22, the antireflection film 24, and / or the second passivation film 32 by screen printing or the like, through or laser firing contact may be used to form the first and second electrodes 42 and 44 of the above-described shape. In this case, since the openings 102 and 104 are formed at the time of forming the first and second electrodes 42 and 44 (particularly at the time of firing), there is no need to additionally form a step of forming the openings 102 and 104 do.

본 실시예에 따르면, 이온 주입과 증착을 이용한 간단한 공정으로 선택적 구조를 가지는 도전형 영역(20, 30)(본 실시예에서는 제1 도전형 영역(20))을 형성할 수 있다. 그리고 이온 주입과 증착을 함께 사용하여 고농도 도핑 부분인 제1 부분(20a)과 저농도 도핑 부분인 제2 부분(20b)의 도핑 농도를 자유롭게 조절할 수 있다. 그리고 증착으로 상압 화학 기상 증착을 사용하여 설비 비용 및 공정 비용을 절감할 수 있다. 이에 따라 선택적 구조를 가지는 도전형 영역(20, 30)을 가져 우수한 효율을 가지는 태양 전지(100)를 간단한 공정을 이용하여 낮은 제조 비용으로 제조할 수 있다. 즉, 우수한 효율을 가지는 태양 전지(100)를 우수한 생산성으로 제조할 수 있다. According to the present embodiment, the conductive regions 20 and 30 (the first conductive region 20 in this embodiment) having a selective structure can be formed by a simple process using ion implantation and vapor deposition. The doping concentration of the first portion 20a, which is a high concentration doping portion and the second portion 20b, which is a low concentration doping portion, can be freely adjusted by using ion implantation and deposition together. In addition, atmospheric chemical vapor deposition can be used for deposition to reduce facility and process costs. Accordingly, the solar cell 100 having the conductive type regions 20 and 30 having the selective structure can be manufactured at a low manufacturing cost by using a simple process. That is, the solar cell 100 having excellent efficiency can be produced with excellent productivity.

반면, 종래와 같이 이온 주입만으로 도전형 영역을 형성하면 선택적 구조의 도전형 영역을 형성할 수 없다. 이온 주입 시에 콤-마스크(comb-mask)를 이용하여 선택적 구조를 형성하는 방법이 제안되기는 하였으나, 고농도 도핑 부분과 저농도 도핑 부분 사이의 도핑 농도 차이가 일정 범위 내로 한정되어, 도핑 농도를 자유롭게 조절할 수 없다. 그리고 플라스마 이온 주입을 2회 사용하여 선택적 구조의 도전형 영역을 형성하는 방법은 설비 비용 및 공정 비용이 비싸고, 도펀트의 외부 확산을 막기 위한 캡핑층을 별도의 설비에서 별도의 공정에서 형성하므로 공정이 복잡하다. 또한, 이온 주입을 이용하지 않는 도핑 공정을 이용하여 선택적 구조의 도전형 영역을 형성하면, 도핑 공정이 고온에서 이루어지므로 도핑 시 반도체 기판의 품질이 저하될 수 있다. 그리고 도핑이 반도체 기판의 양면에 모두 이루어져 원하지 않는 면에 불필요하게 도핑된 부분을 제거하는 공정이 추가되어야 한다. 이에 따라 도전형 영역의 특성이 저하되고 공정이 복잡해져 생산성이 저하될 수 있다. On the other hand, if a conductive type region is formed only by ion implantation as in the prior art, a conductive type region having a selective structure can not be formed. Although a method of forming a selective structure using a comb-mask at the time of ion implantation has been proposed, the difference in doping concentration between the high-concentration doping portion and the low-concentration doping portion is limited to a certain range, I can not. The method of forming the conductive type region of the selective structure by using the plasma ion implantation twice is expensive in terms of equipment cost and process cost and the capping layer for preventing external diffusion of the dopant is formed in a separate process in a separate process, Complex. In addition, if a conductive region of selective structure is formed using a doping process that does not use ion implantation, the quality of the semiconductor substrate may be deteriorated at the time of doping because the doping process is performed at a high temperature. And doping must be performed on both sides of the semiconductor substrate to remove unnecessary doped portions on the undesired side. As a result, the characteristics of the conductive type region are deteriorated, the process becomes complicated, and the productivity may be deteriorated.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
110: 반도체 기판
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
200a: 제1 도핑부
200b: 제1 도펀트층
200c: 제1 캡핑막
210: 마스크
210a: 개구부
300a: 제2 도핑부100: Solar cell
110: semiconductor substrate
20: first conductivity type region
30: second conductivity type region
42: first electrode
44: Second electrode
200a: first doping unit
200b: first dopant layer
200c: a first capping film
210: mask
210a:
300a: second doping unit

Claims (15)

결정성 반도체 물질을 포함하는 반도체 기판의 일면에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하는 단계; 및
상기 반도체 기판의 일면에 위치하며 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 반도체 기판의 타면에 위치하는 제2 전극을 형성하는, 전극 형성 단계
를 포함하고,
상기 제1 도전형 영역을 형성하는 단계는,
상기 반도체 기판의 일면에 제1 도전형 도펀트를 부분적으로 이온 주입하여 제1 도핑부를 형성하는 이온 주입 단계;
상기 반도체 기판의 일면에 증착에 의하여 제1 도전형 도펀트를 포함하는 제1 도펀트층을 전체적으로 형성하는 증착 단계; 및
상기 반도체 기판을 열처리하여 상기 제1 도핑부에 포함된 상기 제1 도전형 도펀트를 활성화 열처리하고 상기 제1 도펀트층에 포함된 상기 제1 도전형 도펀트를 상기 반도체 기판의 일면으로 전체적으로 확산시키는 열처리 단계
를 포함하여,
상기 제1 도전형 영역이, 상기 제1 도핑부에 형성된 부분에 부분적으로 형성되는 제1 부분과, 상기 제1 부분 이외의 부분에서 상기 제1 부분보다 낮은 도핑 농도를 가지는 제2 부분을 포함하는 태양 전지의 제조 방법.Forming a first conductive type region by doping a first conductive type dopant on one surface of a semiconductor substrate including a crystalline semiconductor material; And
Forming a first electrode located on one side of the semiconductor substrate and connected to the first conductive type region and a second electrode positioned on the other side of the semiconductor substrate,
Lt; / RTI >
Wherein forming the first conductive type region comprises:
An ion implantation step of partially ion-implanting a first conductive dopant on one surface of the semiconductor substrate to form a first doped region;
Depositing a first dopant layer on the first surface of the semiconductor substrate, the first dopant layer including a first conductive dopant; And
Heat treating the semiconductor substrate to activate heat treatment of the first conductive dopant included in the first doping portion and diffusing the first conductive dopant included in the first dopant layer as a whole on one surface of the semiconductor substrate;
Including,
Wherein the first conductivity type region includes a first portion that is partially formed in a portion formed in the first doping portion and a second portion that is lower in doping concentration than the first portion in a portion other than the first portion A method of manufacturing a solar cell. 제1항에 있어서,
상기 이온 주입 단계는 상기 반도체 기판과 별개로 구성되며 상기 도핑부에 대응하는 부분에 개구부를 가지는 마스크를 상기 반도체 기판의 일면 위에 놓은 상태에서 수행되는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the ion implantation step is performed in a state in which a mask is formed separately from the semiconductor substrate and a mask having an opening in a portion corresponding to the doping portion is placed on one surface of the semiconductor substrate. 제1항에 있어서,
상기 제1 도펀트층이 제1 도전형 도펀트를 유리 실리케이트를 포함하는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the first dopant layer comprises a glass silicate as the first conductive dopant. 제1항에 있어서,
상기 증착 단계는 상압 화학 기상 증착(APCVD)에 의하여 수행되는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the deposition step is performed by atmospheric pressure chemical vapor deposition (APCVD). 제4항에 있어서,
상기 증착 단계는 400℃ 내지 500℃의 온도에서 산소 기체, 실리콘 포함 기체, 캐리어 기체, 그리고 제1 도전형 도펀트를 포함하는 도펀트 포함 기체를 포함하는 기체 분위기에서 수행되는 태양 전지의 제조 방법. 5. The method of claim 4,
Wherein the deposition step is performed in a gas atmosphere comprising a dopant-containing gas including oxygen gas, silicon-containing gas, carrier gas, and a first conductive-type dopant at a temperature of 400 ° C to 500 ° C. 제1항에 있어서,
상기 제1 도펀트층의 두께가 20nm 내지 120nm인 태양 전지의 제조 방법. The method according to claim 1,
Wherein the thickness of the first dopant layer is 20 nm to 120 nm. 제1항에 있어서,
상기 증착 단계와 상기 열처리 단계 사이에, 상기 제1 도펀트층 위에 제1 캡핑막을 형성하는 단계를 더 포함하고,
상기 제1 캡핑막을 형성하는 단계에서는 상기 제1 캡핑막이 상압 화학 기상 증착에 의하여 형성되는 태양 전지의 제조 방법. The method according to claim 1,
Further comprising forming a first capping layer over the first dopant layer between the deposition step and the heat treatment step,
Wherein the first capping layer is formed by atmospheric pressure chemical vapor deposition in the step of forming the first capping layer. 제7항에 있어서,
상기 증착 단계와 상기 제1 캡핑막을 형성하는 단계가 동일한 장치에서 연속적으로 수행되는 인-시츄(in-situ) 공정으로 수행되는 태양 전지의 제조 방법. 8. The method of claim 7,
Wherein the step of forming the first capping film is performed in an in-situ process in which the deposition step and the step of forming the first capping film are successively performed in the same apparatus. 제8항에 있어서,
상기 증착 단계와 상기 제1 캡핑막을 형성하는 단계는, 공급되는 기체의 종류가 서로 다른 태양 전지의 제조 방법. 9. The method of claim 8,
Wherein the deposition step and the forming of the first capping film are different from each other in the type of gas to be supplied. 제9항에 있어서,
상기 제1 캡핑막을 형성하는 단계는 400℃ 내지 500℃의 온도에서 산소 기체, 실리콘 포함 기체, 그리고 캐리어 기체를 포함하는 기체 분위기에서 수행되는 태양 전지의 제조 방법. 10. The method of claim 9,
Wherein the forming of the first capping layer is performed in a gas atmosphere including an oxygen gas, a silicon-containing gas, and a carrier gas at a temperature of 400 ° C to 500 ° C. 제7항에 있어서,
상기 제1 캡핑막이 실리콘 산화물을 포함하는 태양 전지의 제조 방법. 8. The method of claim 7,
Wherein the first capping film comprises silicon oxide. 제1항에 있어서,
상기 반도체 기판이 n형의 베이스 영역을 포함하고,
상기 제1 도전형 영역이 p형을 가지는 에미터 영역이며,
상기 전극 형성 단계 이전에 n형을 가지는 후면 전계 영역을 형성하는 단계를 더 포함하고,
상기 제1 도펀트층이 보론 유리 실리케이트(BSG)를 포함하는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the semiconductor substrate includes an n-type base region,
Wherein the first conductivity type region is a p-type emitter region,
Forming an n-type back electric field region before the electrode forming step,
Wherein the first dopant layer comprises boron glass silicate (BSG). 제12항에 있어서,
상기 후면 전계 영역을 형성하는 단계는 이온 주입에 의하여 수행되는 태양 전지의 제조 방법. 13. The method of claim 12,
Wherein the step of forming the rear electric field region is performed by ion implantation. 제1항에 있어서,
상기 제1 부분이 상기 제1 전극의 적어도 일부에 접촉하도록 형성되는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the first portion is formed to contact at least a part of the first electrode. 제1항에 있어서,
상기 제1 전극이, 복수의 핑거 전극과, 상기 복수의 핑거 전극과 교차하는 방향으로 형성되는 버스바 전극을 포함하고,
상기 제1 부분이 적어도 상기 복수의 핑거 전극에 대응하도록 형성되는 태양 전지의 제조 방법.
The method according to claim 1,
Wherein the first electrode includes a plurality of finger electrodes and a bus bar electrode formed in a direction crossing the plurality of finger electrodes,
Wherein the first portion is formed to correspond to at least the plurality of finger electrodes.
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