KR101631444B1 - Method for manufacturing solar cell - Google Patents

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Abstract

Provided is a method for manufacturing a solar cell capable of reducing the manufacturing costs of the solar cell while increasing properties and efficiency of the solar cell. According to an embodiment of the present invention, the method for manufacturing a solar cell comprises the following steps: preparing a semiconductor substrate; forming a conductive area by doping a dopant on the semiconductor substrate; and removing an impurity in the conductive area. The step of removing the impurity includes a chemical gettering process using chemical gettering.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}[0001] METHOD FOR MANUFACTURING SOLAR CELL [0002]

본 발명은 태양 전지의 제조 방법에 관한 것으로서, 좀더 상세하게는 도핑에 의하여 도전형 영역을 형성하는 태양 전지의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a solar cell, and more particularly, to a method of manufacturing a solar cell that forms a conductive region by doping.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지가 요구된다. In such solar cells, various layers and electrodes can be fabricated by design. However, solar cell efficiency can be determined by the design of these various layers and electrodes. In order to commercialize the solar cell, it is necessary to overcome the low efficiency and to have a solar cell capable of maximizing the efficiency of the solar cell.

그런데, 태양 전지의 다양한 층 및 전극을 형성하는 공정 중에 불순물이 혼입되면 태양 전지의 특성 및 효율이 저하될 수 있다. 특히, 태양 전지의 도전형 영역을 형성하는 도핑 공정 중에 불순물이 혼입되면 태양 전지의 특성 및 효율이 크게 저하될 수 있다. 불순물 혼입을 방지하기 위하여 도핑 시에 별도의 장비 등을 이용할 경우에는 제조 비용이 증가할 수 있다. However, when impurities are mixed in the process of forming the various layers of the solar cell and the electrode, the characteristics and efficiency of the solar cell may be deteriorated. Particularly, if impurities are mixed in the doping process for forming the conductive region of the solar cell, the characteristics and the efficiency of the solar cell may be greatly deteriorated. The manufacturing cost may be increased if a separate equipment or the like is used for doping in order to prevent impurities from being mixed.

본 발명의 실시예는 태양 전지의 특성 및 효율을 향상하면서 태양 전지의 제조 비용을 절감할 수 있는 태양 전지의 제조 방법을 제공하고자 한다.Embodiments of the present invention provide a method of manufacturing a solar cell capable of reducing the manufacturing cost of the solar cell while improving the characteristics and efficiency of the solar cell.

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판에 도펀트를 도핑하여 도전형 영역을 형성하는 단계; 및 상기 도전형 영역의 불순물을 제거하는 단계를 포함한다. 상기 불순물을 제거하는 단계는, 화학적 게터링(chemical gettering)을 이용한 화학적 게터링 공정을 포함한다. A method of manufacturing a solar cell according to an embodiment of the present invention includes: preparing a semiconductor substrate; Doping the semiconductor substrate with a dopant to form a conductive region; And removing impurities in the conductive region. The step of removing the impurities includes a chemical gettering process using chemical gettering.

본 실시예에 따른 태양 전지의 제조 방법에서는, 질량 분석기를 사용하지 않는 이온 주입에 의하여 도전형 영역을 형성하여 공정 비용을 크게 줄일 수 있으며, 화학적 게터링 공정에 의하여 도전형 영역의 불순물을 제거하는 것에 의하여 도전형 영역의 특성 저하 또는 손상 없이 안정적으로 불순물을 제거할 수 있다. 이에 의하여 우수한 특성을 가지는 도전형 영역을 적은 제조 비용으로 형성할 수 있어, 우수한 특성 및 효율을 가지는 태양 전지를 높은 생산성으로 제조할 수 있다. In the method of manufacturing a solar cell according to the present embodiment, a conductive type region can be formed by ion implantation without using a mass spectrometer, whereby the process cost can be greatly reduced, and impurities in the conductive type region can be removed by a chemical gettering process Whereby the impurities can be stably removed without deterioration or damage of the conductive type region. As a result, a conductive type region having excellent characteristics can be formed at a low production cost, and a solar cell having excellent characteristics and efficiency can be produced with high productivity.

도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3은 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 다른 예를 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 흐름도이다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 6는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법에서 도전형 영역을 형성하는 단계를 도시한 단면도이다.
도 9는 도 8의 도전형 영역을 형성하는 단계에서 사용될 수 있는 이온 주입 장치의 일 예를 도시한 개략도이다.FIG. 1 is a cross-sectional view illustrating an example of a solar cell manufactured by a method of manufacturing a solar cell according to an embodiment of the present invention.
2 is a plan view of the solar cell shown in Fig.
3 is a cross-sectional view illustrating another example of a solar cell manufactured by the method of manufacturing a solar cell according to an embodiment of the present invention.
4 is a flowchart illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
5A to 5F are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
6 is a flow chart of a method of manufacturing a solar cell according to another embodiment of the present invention.
7 is a flowchart of a method of manufacturing a solar cell according to another embodiment of the present invention.
8 is a cross-sectional view illustrating a step of forming a conductive region in a method of manufacturing a solar cell according to another embodiment of the present invention.
FIG. 9 is a schematic view showing an example of an ion implantation apparatus that can be used in the step of forming the conductive region of FIG. 8; FIG.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 명확한 설명을 위하여, 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조될 수 있는 태양 전지의 일 예를 설명한 후에, 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. Hereinafter, a method of manufacturing a solar cell according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. For the sake of clarity, an example of a solar cell that can be manufactured by the method of manufacturing a solar cell according to an embodiment of the present invention will be described, and then a method of manufacturing the solar cell according to an embodiment of the present invention will be described in detail.

도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다. 도 2에서는 반도체 기판과 전극을 위주로 하여 도시하였다. FIG. 1 is a cross-sectional view illustrating an example of a solar cell manufactured by the method for manufacturing a solar cell according to an embodiment of the present invention, and FIG. 2 is a plan view of the solar cell shown in FIG. In FIG. 2, the semiconductor substrate and the electrode are shown as being mainly.

도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 반도체 기판(110)에 또는 반도체 기판(110) 위에 형성되는 도전형 영역(20, 30)과, 도전형 영역(20, 30)에 연결되는 전극(42, 44)을 포함한다. 여기서, 도전형 영역(20, 30)은 제1 도전형을 가지는 제1 도전형 영역(20)과 제2 도전형을 가지는 제2 도전형 영역(30)을 포함할 수 있고, 전극(42, 44)은 제1 도전형 영역(20)에 연결되는 제1 전극(42)과 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함할 수 있다. 그리고 태양 전지(100)는 제1 패시베이션막(22), 반사 방지막(24), 제2 패시베이션막(32) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. 1, a solar cell 100 according to the present embodiment includes a semiconductor substrate 110 including a base region 10, a conductive layer 110 formed on the semiconductor substrate 110 or on the semiconductor substrate 110, Regions 20 and 30, and electrodes 42 and 44 connected to the conductive regions 20 and 30. [ The conductive regions 20 and 30 may include a first conductive type region 20 having a first conductivity type and a second conductive type region 30 having a second conductive type. 44 may include a first electrode 42 connected to the first conductivity type region 20 and a second electrode 44 connected to the second conductivity type region 30. The solar cell 100 may further include a first passivation film 22, an antireflection film 24, a second passivation film 32, and the like. This will be explained in more detail.

반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하게 된다. 이에 따라 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다. The semiconductor substrate 110 may be formed of a crystalline semiconductor. In one example, the semiconductor substrate 110 may be composed of a single crystal or polycrystalline semiconductor (e.g., single crystal or polycrystalline silicon). In particular, the semiconductor substrate 110 may be composed of a single crystal semiconductor (for example, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer). When the semiconductor substrate 110 is made of a single crystal semiconductor (for example, single crystal silicon), the solar cell 100 is based on a semiconductor substrate 110 composed of a crystalline semiconductor having a high crystallinity and having few defects . Accordingly, the solar cell 100 can have excellent electrical characteristics.

반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않는 것도 가능하다. The front surface and / or the rear surface of the semiconductor substrate 110 may be textured to have irregularities. For example, the irregularities may have a pyramid shape having an irregular size, the outer surface of which is composed of the (111) surface of the semiconductor substrate 110. If the surface roughness of the semiconductor substrate 110 is increased due to such irregularities formed on the front surface of the semiconductor substrate 110, the reflectance of light incident through the front surface of the semiconductor substrate 110 can be reduced. Accordingly, the amount of light reaching the pn junction formed by the base region 10 and the first conductivity type region 20 can be increased, so that the optical loss can be minimized. However, the present invention is not limited thereto, and it is also possible that the irregularities due to texturing are not formed on the front surface and the rear surface of the semiconductor substrate 110.

반도체 기판(110)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 일 예로, 베이스 영역(10)은 제1 도전형 영역(20)보다 반도체 기판(110)의 전면으로부터 좀더 멀리, 또는 후면에 좀더 가까이 위치할 수 있다. 그리고 베이스 영역(10)은 제2 도전형 영역(30)보다 반도체 기판(110)의 전면에 좀더 가까이, 후면으로부터 좀더 멀리 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)의 위치가 달라질 수 있음은 물론이다. The semiconductor substrate 110 may include a base region 10 having a second conductivity type including a second conductivity type dopant at a relatively low doping concentration. For example, the base region 10 may be located farther from the front surface of the semiconductor substrate 110 than the first conductivity type region 20, or closer to the rear surface. And the base region 10 may be closer to the front surface of the semiconductor substrate 110 than the second conductive type region 30 and further away from the rear surface. However, the present invention is not limited thereto, and it goes without saying that the position of the base region 10 can be changed.

여기서, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. Here, the base region 10 may be formed of a crystalline semiconductor containing a second conductive dopant. In one example, the base region 10 may be composed of a single crystal or a polycrystalline semiconductor (for example, single crystal or polycrystalline silicon) including a second conductive type dopant. In particular, the base region 10 may be comprised of a single crystal semiconductor (e.g., a single crystal semiconductor wafer, more specifically a single crystal silicon wafer) comprising a second conductive dopant.

제2 도전형은 n형 또는 p형일 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. The second conductivity type may be n-type or p-type. When the base region 10 has an n type, the base region 10 is formed of a single crystal or polycrystalline semiconductor doped with a Group 5 element (P), arsenic (As), bismuth (Bi), antimony (Sb) Lt; / RTI > When the base region 10 has a p-type, the base region 10 is formed of a single crystal or polycrystalline semiconductor doped with boron (B), aluminum (Al), gallium (Ga) Lt; / RTI >

그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 도펀트가 다양한 물질로 구성될 수 있다. However, the present invention is not limited thereto, and the base region 10 and the second conductive dopant may be composed of various materials.

일 예로, 베이스 영역(10)은 n형일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제1 도전형 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 후면 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 영역(30)이 p형을 가지고 제1 도전형 영역(20)이 n형을 가지는 것도 가능하다. As an example, the base region 10 may be n-type. Then, the first conductivity type region 20 forming the pn junction with the base region 10 has p-type conductivity. When the pn junction is irradiated with light, electrons generated by the photoelectric effect move toward the rear side of the semiconductor substrate 110 and are collected by the second electrode 44, and the holes move toward the front side of the semiconductor substrate 110, 1 electrode 42. In this case, Thereby, electric energy is generated. Then, holes having a slower moving speed than electrons may move to the front surface of the semiconductor substrate 110, rather than the rear surface thereof, thereby improving the conversion efficiency. However, the present invention is not limited thereto, and it is also possible that the base region 10 and the second conductivity type region 30 have a p-type and the first conductivity type region 20 has an n-type.

반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 제1 도전형 영역(20)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. A first conductivity type region 20 having a first conductivity type opposite to the base region 10 may be formed on the front side of the semiconductor substrate 110. [ The first conductive type region 20 forms a pn junction with the base region 10 to form an emitter region for generating carriers by photoelectric conversion.

본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과 제1 도전형 영역(20)의 접합 특성을 향상할 수 있다. In this embodiment, the first conductivity type region 20 may be a doped region constituting a part of the semiconductor substrate 110. Accordingly, the first conductive type region 20 may be formed of a crystalline semiconductor including the first conductive type dopant. In one example, the first conductive type region 20 may be composed of a single crystal or a polycrystalline semiconductor (for example, single crystal or polycrystalline silicon) including the first conductive type dopant. In particular, the first conductivity type region 20 may be composed of a single crystal semiconductor (for example, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer) including a first conductive type dopant. When the first conductive type region 20 is formed as a part of the semiconductor substrate 110, the junction characteristics between the base region 10 and the first conductive type region 20 can be improved.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(20)이 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 제1 도전형 영역(20)은 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다. However, the present invention is not limited thereto, and the first conductive type region 20 may be formed separately from the semiconductor substrate 110 on the semiconductor substrate 110. In this case, the first conductive type region 20 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 so that the first conductive type region 20 can be easily formed on the semiconductor substrate 110. For example, the first conductivity type region 20 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (e.g., amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily fabricated by various methods, And the first conductive type dopant. Various other variations are possible.

제1 도전형은 p형 또는 n형일 수 있다. 제1 도전형 영역(20)이 p형을 가지는 경우에는 제1 도전형 영역(20)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제1 도전형 영역(20)이 n형을 가지는 경우에는 제1 도전형 영역(20)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 일 예로, 제1 도전형 영역(20)은 보론이 도핑된 단결정 또는 다결정 반도체일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제1 도전형 도펀트로 사용될 수 있다. The first conductivity type may be p-type or n-type. When the first conductive type region 20 has a p-type, the first conductive type region 20 is doped with boron (B), aluminum (Al), gallium (Ga), indium Single crystal or polycrystalline semiconductor. When the first conductive type region 20 has an n type, the first conductive type region 20 is doped with a Group 5 element such as (P), arsenic (As), bismuth (Bi), antimony (Sb) Single crystal or polycrystalline semiconductor. In one example, the first conductive type region 20 may be a boron-doped single crystal or polycrystalline semiconductor. However, the present invention is not limited thereto, and various materials may be used as the first conductivity type dopant.

도면에서는 제1 도전형 영역(20)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 도 3에 도시한 바와 같이 제1 도전형 영역(20)이 선택적 구조(selective structure)를 가질 수 있다. In the figure, the first conductivity type region 20 has a homogeneous structure having a uniform doping concentration as a whole. However, the present invention is not limited thereto. Accordingly, in another embodiment, the first conductive type region 20 may have a selective structure, as shown in FIG.

도 3을 참조하면, 선택적 구조를 가지는 제1 도전형 영역(20)은 제1 전극(42)에 인접하여 형성되어 이에 접촉 형성되는 제1 부분(20a)과, 제1 부분(20a) 이외의 부분에 형성되는 제2 부분(20b)을 포함할 수 있다. Referring to FIG. 3, the first conductive type region 20 having the selective structure includes a first portion 20a formed adjacent to and in contact with the first electrode 42, And a second portion 20b formed in the portion.

제1 부분(20a)은 높은 도핑 농도를 가져 상대적으로 낮은 저항을 가지고, 제2 부분(20b)은 제1 부분(20a)보다 낮은 도핑 농도를 가져 상대적으로 높은 저항을 가질 수 있다. 그리고 제1 부분(20a)의 두께를 제1 부분(20a)보다 두껍게 할 수 있다. 즉, 제1 부분(20a)의 정션 깊이(junction depth)가 제2 부분(20b)의 정션 깊이보다 클 수 있다. The first portion 20a may have a relatively high doping concentration and the second portion 20b may have a lower doping concentration than the first portion 20a and may have a relatively high resistance. The thickness of the first portion 20a can be made larger than that of the first portion 20a. That is, the junction depth of the first portion 20a may be greater than the junction depth of the second portion 20b.

이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(42) 이외의 부분에는 상대적으로 높은 저항의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(42)에 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(42)과의 접촉 저항을 저감시킬 수 있다. 이에 의하여 효율을 최대화할 수 있다. As described above, in this embodiment, a second portion 20b having a relatively high resistance is formed in a portion other than the first electrode 42 on which light is incident, thereby implementing a shallow emitter. Thus, the current density of the solar cell 100 can be improved. In addition, it is possible to reduce the contact resistance with the first electrode 42 by forming a first portion 20a having a relatively low resistance at a portion adjacent to the first electrode 42. [ Thus, the efficiency can be maximized.

제1 도전형 영역(20)의 구조, 형상 등으로는 그 외에도 다양한 구조, 형상 등이 적용될 수 있다. As the structure, shape, etc. of the first conductivity type region 20, various structures, shapes, and the like can be applied.

다시 도 1을 참조하면, 반도체 기판(110)의 후면 쪽에는 베이스 영역(10)과 동일한 제2 도전형을 가지되, 베이스 영역(10)보다 높은 도핑 농도로 제2 도전형 도펀트를 포함하는 제2 도전형 영역(30)이 형성될 수 있다. 제2 도전형 영역(30)은 후면 전계(back surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다. Referring again to FIG. 1, on the rear surface of the semiconductor substrate 110, a second conductive type semiconductor layer having a second conductive type identical to that of the base region 10 and containing a second conductive type dopant at a higher doping concentration than the base region 10 2 conductivity type region 30 may be formed. The second conductive type region 30 forms a back surface field to prevent carriers from being lost by recombination on the surface of the semiconductor substrate 110 (more precisely, the back surface of the semiconductor substrate 110) Thereby constituting a rear electric field area.

본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과 제2 도전형 영역(30)의 접합 특성을 향상할 수 있다. In this embodiment, the second conductivity type region 30 may be a doped region constituting a part of the semiconductor substrate 110. Accordingly, the second conductive type region 30 may be formed of a crystalline semiconductor including the second conductive type dopant. As an example, the second conductivity type region 30 may be composed of a single crystal or a polycrystalline semiconductor (for example, single crystal or polycrystalline silicon) including a second conductivity type dopant. In particular, the second conductivity type region 30 may be composed of a single crystal semiconductor (for example, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer) including a second conductivity type dopant. When the second conductive type region 30 is formed as a part of the semiconductor substrate 110, the junction characteristics between the base region 10 and the second conductive type region 30 can be improved.

그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(30)이 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 제2 도전형 영역(30)은 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다. However, the present invention is not limited thereto, and the second conductive type region 30 may be formed separately from the semiconductor substrate 110 on the semiconductor substrate 110. In this case, the second conductive type region 30 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 110 so that the second conductive type region 30 can be easily formed on the semiconductor substrate 110. For example, the second conductivity type region 30 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (e.g., amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily fabricated by various methods, And the second conductive type dopant. Various other variations are possible.

제2 도전형은 n형 또는 p형일 수 있다. 제2 도전형 영역(30)이 n형을 가지는 경우에는 제2 도전형 영역(30)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제2 도전형 영역(30)이 p형을 가지는 경우에는 제2 도전형 영역(30)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 일 예로, 제2 도전형 영역(30)은 인이 도핑된 단결정 또는 다결정 반도체일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제2 도전형 도펀트로 사용될 수 있다. 그리고 제2 도전형 영역(30)의 제2 도전형 도펀트는 베이스 영역(10)의 제2 도전형 도펀트와 동일한 물질일 수도 있고, 이와 다른 물질일 수도 있다. The second conductivity type may be n-type or p-type. When the second conductivity type region 30 has an n-type, the second conductivity type region 30 is doped with P, As, bismuth, antimony, or the like, which is a Group 5 element, Single crystal or polycrystalline semiconductor. When the second conductivity type region 30 has a p-type, the second conductivity type region 30 is doped with boron (B), aluminum (Al), gallium (Ga), indium Single crystal or polycrystalline semiconductor. In one example, the second conductivity type region 30 may be a phosphorus-doped single crystal or polycrystalline semiconductor. However, the present invention is not limited thereto, and various materials may be used as the second conductivity type dopant. The second conductive dopant of the second conductive type region 30 may be the same as or different from the second conductive type dopant of the base region 10.

본 실시예에서 제2 도전형 영역(30)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 제2 도전형 영역(30)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에서는 제2 도전형 영역(30) 중에서 제2 전극(44)과 인접한 부분에서 높은 도핑 농도, 큰 정션 깊이 및 낮은 저항을 가지며, 그 외의 부분에서 낮은 도핑 농도, 작은 정션 깊이 및 높은 저항을 가질 수 있다. 제2 도전형 영역(30)의 선택적 구조는 도 3에 도시한 제1 도전형 영역(20)의 선택적 구조와 동일 또는 유사하므로, 도 3을 참조하여 설명한 선택적 구조의 제1 도전형 영역(20)에 관한 설명이 제2 도전형 영역(30)에 적용될 수 있다. 또 다른 실시예로, 도 3에 도시한 바와 같이, 제2 도전형 영역(30)이 국부적 구조(local structure)를 가질 수 있다. In this embodiment, the second conductivity type region 30 has a homogeneous structure having a uniform doping concentration as a whole. However, the present invention is not limited thereto. Thus, in another embodiment, the second conductivity type region 30 may have a selective structure. The selective structure has a high doping concentration, a large junction depth and a low resistance in the portion of the second conductivity type region 30 adjacent to the second electrode 44, and a low doping concentration, a small junction depth and a high resistance Lt; / RTI > Since the selective structure of the second conductive type region 30 is the same as or similar to the selective structure of the first conductive type region 20 shown in FIG. 3, the selective structure of the first conductive type region 20 ) May be applied to the second conductivity type region 30. [ In yet another embodiment, the second conductivity type region 30 may have a local structure, as shown in FIG.

도 3을 참조하면, 국부적 구조를 가지는 제2 도전형 영역(30)이 제2 전극(44)과 연결되는 부분에서 국부적으로 형성되는 제1 부분(30a)으로 구성될 수 있다. 그러면, 제2 전극(44)과 연결되는 부분에서는 제2 도전형 영역(30)이 위치하여 제2 전극(44)과의 접촉 저항을 저감하여 충밀도(fill factor, FF) 특성이 우수하게 유지될 수 있다. 그리고 제2 전극(44)과 연결되지 않는 부분에서는 도핑 영역으로 구성되는 제2 도전형 영역(30)을 형성하지 않아 도핑 영역에서 발생할 수 있는 재결합을 저감하여 단락 전류 밀도(short-circuit current, Jsc) 및 개방 전압을 향상할 수 있다. 또한, 제2 도전형 영역(30)이 형성되지 않는 부분에서 내부 양자 효율((internal quantum efficiency, IQE)이 우수한 값을 가지므로 장파장의 광에 대한 특성이 매우 우수하다. 따라서, 도핑 영역이 전체적으로 형성된 균일한 구조 및 선택적 구조에 비하여 장파장의 광에 대한 특성을 크게 향상할 수 있다. 이와 같이 국부적 구조의 제2 도전형 영역(30)은 태양 전지(100)의 효율에 관계되는 충밀도, 단락 전류 밀도 및 개방 전압을 모두 우수하게 유지하여 태양 전지(100)의 효율을 향상할 수 있다. Referring to FIG. 3, the second conductive type region 30 having a local structure may be composed of a first portion 30a formed locally at a portion where the second conductive type region 30 is connected to the second electrode 44. The second conductive type region 30 is positioned at a portion connected to the second electrode 44 to reduce the contact resistance with the second electrode 44 to maintain excellent fill factor . In addition, in the portion not connected to the second electrode 44, the second conductive type region 30 constituted of the doped region is not formed, thereby reducing the recombination that may occur in the doped region and short-circuit current (Jsc ) And the open-circuit voltage can be improved. In addition, since the internal quantum efficiency (IQE) has a good value at a portion where the second conductivity type region 30 is not formed, the characteristic for long wavelength light is excellent. The second conductivity type region 30 having a local structure can be formed in the same manner as that of the solar cell 100 according to the efficiency of the solar cell 100, The efficiency of the solar cell 100 can be improved by keeping both the current density and the open-circuit voltage excellent.

제2 도전형 영역(30)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다. As the structure of the second conductivity type region 30, various other structures may be applied.

다시 도 1을 참조하면, 반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 또는 이 위에 형성된 제1 도전형 영역(20) 위에 제1 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성되고, 제1 전극(42)이 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여(즉, 개구부(102)를 통하여) 제1 도전형 영역(20)에 전기적으로 연결(좀더 구체적으로는, 접촉)된다. Referring again to FIG. 1, a first passivation film 22 and an antireflective film (not shown) are formed on the front surface of the semiconductor substrate 110, more precisely on the first conductive type region 20 formed on or in the semiconductor substrate 110 And the first electrode 42 is electrically connected to the first conductive type region 20 through the first passivation film 22 and the antireflection film 24 (that is, through the opening portion 102) (More specifically, contact).

제1 패시베이션막(22) 및 반사 방지막(24)은 제1 전극(42)에 대응하는 개구부(102)를 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. The first passivation film 22 and the antireflection film 24 may be formed substantially entirely on the entire surface of the semiconductor substrate 110 except for the opening portion 102 corresponding to the first electrode 42. [

제1 패시베이션막(22)은 제1 도전형 영역(20)에 접촉하여 형성되어 제1 도전형 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The first passivation film 22 is formed in contact with the first conductive type region 20 to passivate defects present in the surface or bulk of the first conductive type region 20. Accordingly, the open-circuit voltage (Voc) of the solar cell 100 can be increased by removing recombination sites of the minority carriers. The antireflection film 24 reduces the reflectance of light incident on the front surface of the semiconductor substrate 110. Accordingly, the amount of light reaching the pn junction formed by the base region 10 and the first conductivity type region 20 can be increased by lowering the reflectance of the light incident through the entire surface of the semiconductor substrate 110. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. As described above, the efficiency of the solar cell 100 can be improved by increasing the open-circuit voltage and the short-circuit current of the solar cell 100 by the first passivation film 22 and the anti-reflection film 24.

제1 패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이셔막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제1 패시베이션막(22)은, 제1 도전형 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The first passivation film 22 may be formed of various materials. For example, the passivation film 22 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2 and CeO 2 And may have a multi-layered film structure in which two or more films are combined. For example, the first passivation film 22 may include a silicon oxide film having a fixed positive charge, a silicon nitride film, or the like when the first conductivity type region 20 has an n-type, and the first passivation film 20 ) Has a p-type, it may include an aluminum oxide film having a fixed negative charge.

방사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다. The anti-radiation film 24 may be formed of various materials. For example, the antireflection film 24 may be a single film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 , Layer structure having a combination of at least two layers. In one example, the antireflective film 24 may comprise silicon nitride.

그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 제1 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 제1 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the first passivation film 22 and the anti-reflection film 24 may include various materials. It is also possible that any one of the first passivation film 22 and the antireflection film 24 performs an antireflection role and a passivation function so that the other is not provided. Alternatively, various films other than the first passivation film 22 and the antireflection film 24 may be formed on the semiconductor substrate 110. Other variations are possible.

제1 전극(42)은 제1 패시베이션막(22) 및 반사 방지막(24)에 형성된 개구부(102)를 통하여(즉, 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(42)의 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다. The first electrode 42 is electrically connected to the first passivation film 22 through the opening 102 formed in the first passivation film 22 and the antireflection film 24 (that is, through the first passivation film 22 and the antireflection film 24) And is electrically connected to the conductive type region 20. The first electrode 42 may be formed to have various shapes by various materials. The shape of the first electrode 42 will be described later with reference to Fig.

반도체 기판(110)의 후면 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 제2 도전형 영역(30) 위에 제2 패시베이션막(32)이 형성되고, 제2 전극(44)이 제2 패시베이션막(32)을 관통하여(즉, 개구부(104)를 통하여) 제2 도전형 영역(30)에 전기적 연결(일 예로, 접촉)된다. The second passivation film 32 is formed on the rear surface of the semiconductor substrate 110 and more precisely on the second conductive type region 30 formed on the semiconductor substrate 110. The second passivation film 32 is formed on the second passivation film 30, (E.g., in contact) with the second conductivity type region 30 through the first conductive type region 32 (i.e., through the opening 104).

제2 패시베이션막(32)은 제2 전극(44)에 대응하는 개구부(104)를 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. The second passivation film 32 may be formed substantially on the entire rear surface of the semiconductor substrate 110 except for the opening 104 corresponding to the second electrode 44. [

제2 패시베이션막(32)은 제2 도전형 영역(30)에 접촉하여 형성되어 제2 도전형 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. The second passivation film 32 is formed in contact with the second conductive type region 30 to passivate defects present in the surface or bulk of the second conductive type region 30. Accordingly, the open-circuit voltage (Voc) of the solar cell 100 can be increased by removing recombination sites of the minority carriers.

제2 패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 제2 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제2 패시베이션막(32)은, 제2 도전형 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제2 도전형 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. The second passivation film 32 may be formed of various materials. For example, the second passivation film 32 may be a single passivation film selected from the group consisting of a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, MgF 2 , ZnS, TiO 2, and CeO 2 Or may have a multilayered film structure in which two or more films are combined. For example, the second passivation film 32 may include a silicon oxide film, a silicon nitride film, or the like having a fixed positive charge when the second conductive type region 30 has an n-type, and the second conductive type region 30 ) Has a p-type, it may include an aluminum oxide film having a fixed negative charge.

그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션막(32)이 다양한 물질을 포함할 수 있음은 물론이다. 또는, 제2 패시베이션막(32) 이외의 다양한 막이 반도체 기판(110)의 후면 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다. However, the present invention is not limited thereto, and it goes without saying that the second passivation film 32 may include various materials. Alternatively, various films other than the second passivation film 32 may be formed on the rear surface of the semiconductor substrate 110. Other variations are possible.

제2 전극(44)은 제2 패시베이션막(32)에 형성된 개구부(104)를 통하여 제2 도전형 영역(30)에 전기적으로 연결된다. 제2 전극(44)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.The second electrode 44 is electrically connected to the second conductivity type region 30 through the opening 104 formed in the second passivation film 32. The second electrode 44 may be formed to have various shapes by various materials.

도 2를 참조하여 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다. The planar shapes of the first and second electrodes 42 and 44 will be described in detail with reference to FIG.

도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 일 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스바 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.Referring to FIG. 2, the first and second electrodes 42 and 44 may include a plurality of finger electrodes 42a and 44a spaced apart from each other with a predetermined pitch. Although the finger electrodes 42a and 44a are parallel to each other and parallel to one edge of the semiconductor substrate 110, the present invention is not limited thereto. The first and second electrodes 42 and 44 may include bus bar electrodes 42b and 44b formed in a direction crossing the finger electrodes 42a and 44a to connect the finger electrodes 42a and 44a. have. Only one bus bar electrode 42b or 44b may be provided or a plurality of bus bar electrodes 42b and 44b may be provided with a larger pitch than the pitch of the finger electrodes 42a and 44a as shown in FIG. At this time, the width of the bus bar electrodes 42b and 44b may be larger than the width of the finger electrodes 42a and 44a, but the present invention is not limited thereto. Therefore, the width of the bus bar electrodes 42b and 44b may be equal to or smaller than the width of the finger electrodes 42a and 44a.

단면에서 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 제2 패시베이션막(32)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 제1 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)이 제1 패시베이션막(22) 및 반사 방지막(24) 위에 형성될 수 있다. 이 경우에는 개구부(102)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a)이 제2 패시베이션막(32)을 관통하여 형성되고, 버스바 전극(44b)은 제2 패시베이션막(32) 위에 형성될 수 있다. 이 경우에는 개구부(104)가 핑거 전극(44a)에 대응하는 형상으로 형성되고, 버스바 전극(44b)만 위치한 부분에는 형성되지 않을 수 있다.The finger electrode 42a and the bus bar electrode 42b of the first electrode 42 may all be formed through the first passivation film 22 and the antireflection film 24 as viewed in cross section. That is, the opening 102 may be formed corresponding to both the finger electrode 42a of the first electrode 42 and the bus bar electrode 42b. The finger electrode 44a and the bus bar electrode 44b of the second electrode 44 may all be formed through the second passivation film 32. [ That is, the opening 104 may be formed corresponding to both the finger electrode 44a and the bus bar electrode 44b of the second electrode 44. [ However, the present invention is not limited thereto. As another example, the finger electrode 42a of the first electrode 42 is formed through the first passivation film 22 and the antireflection film 24, and the bus bar electrode 42b is formed through the first passivation film 22 and the anti- Antireflection film 24 may be formed. In this case, the opening 102 is formed in a shape corresponding to the finger electrode 42a, and may not be formed in a portion where only the bus bar electrode 42b is located. A finger electrode 44a of the second electrode 44 may be formed through the second passivation film 32 and a bus bar electrode 44b may be formed on the second passivation film 32. [ In this case, the opening 104 is formed in a shape corresponding to the finger electrode 44a, and may not be formed in a portion where only the bus bar electrode 44b is located.

도면에서는 간략한 도시를 위하여 제1 전극(42)과 제2 전극(44)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 특히, 태양광이 더 많이 입사하는 제1 전극(42)의 면적을 제2 전극(44)의 면적보다 작게 하도록, 제1 전극(42)의 핑거 전극(42a) 및/또는 버스바 전극(42b)의 폭을 제2 전극(42)의 핑거 전극(44a) 및/또는 버스바 전극(44b)의 폭보다 작게 하거나, 제1 전극(42)의 핑거 전극(42a) 및/또는 버스바 전극(42b)의 피치를 제2 전극(42)의 핑거 전극(44a) 및/또는 버스바 전극(44b)의 피치보다 크게 할 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다. In the drawing, the first electrode 42 and the second electrode 44 have the same planar shape for the sake of simplicity. The width and the pitch of the finger electrode 42a and the bus bar electrode 42b of the first electrode 42 may be the same as the width and pitch of the finger electrode 44a and the bus bar electrode 42b of the second electrode 44, A width, a pitch, and the like of the first electrode 44b. Particularly, the finger electrode 42a of the first electrode 42 and / or the bus bar electrode 42b of the first electrode 42 are arranged so that the area of the first electrode 42, Or the bus bar electrode 44b of the second electrode 42 or the width of the finger electrode 42a and / or the bus bar electrode 44b of the first electrode 42 may be made smaller than the width of the finger electrode 44a and / 42b can be made larger than the pitch of the finger electrode 44a and / or the bus bar electrode 44b of the second electrode 42. [ In addition, the first electrode 42 and the second electrode 44 may have different planar shapes, and various other modifications are possible.

이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. As described above, in this embodiment, since the first and second electrodes 42 and 44 of the solar cell 100 have a predetermined pattern, and the solar cell 100 can be incident on the front and rear surfaces of the semiconductor substrate 110 It has a bi-facial structure. Accordingly, the amount of light used in the solar cell 100 can be increased to contribute to the efficiency improvement of the solar cell 100.

그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. 또한, 제1 및 제2 도전형 영역(20, 30), 그리고 제1 및 제2 전극(42, 44)이 반도체 기판(110)의 일면(일 예로, 후면) 쪽에 함께 위치하는 것도 가능하며, 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나가 반도체 기판(110)의 양면에 걸쳐서 형성되는 것도 가능하다. 즉, 상술한 태양 전지(100)는 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법이 적용될 수 있는 일 예로 불과할 뿐, 본 발명이 이에 한정되는 것은 아니다. However, the present invention is not limited thereto, and it is also possible that the second electrode 44 is formed entirely on the rear side of the semiconductor substrate 110. The first and second conductive regions 20 and 30 and the first and second electrodes 42 and 44 may be located on one side (e.g., the rear side) of the semiconductor substrate 110, It is also possible that at least one of the first and second conductivity type regions 20 and 30 is formed over both sides of the semiconductor substrate 110. [ That is, the solar cell 100 described above is merely an example to which the manufacturing method of the solar cell 100 according to the embodiment of the present invention can be applied, but the present invention is not limited thereto.

본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 도 4, 그리고 도 5a 내지 도 5f를 참조하여 좀더 상세하게 설명한다. A method of manufacturing a solar cell 100 according to an embodiment of the present invention will be described in detail with reference to FIGS. 4 and 5A to 5F. FIG.

도 4는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 흐름도이고, 도 5a 내지 도 5f는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 도 1 내지 도 3을 참조한 태양 전지(100)의 설명에서 이미 설명된 부분에 대해서는 상세한 설명을 생략하고, 설명되지 않은 부분을 상세하게 설명한다. FIG. 4 is a flow chart illustrating a method of manufacturing a solar cell according to an embodiment of the present invention, and FIGS. 5A to 5F are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention. Detailed description of the parts already described in the description of the solar cell 100 with reference to Figs. 1 to 3 will be omitted, and a description will be given in detail of the parts not described.

도 4를 참조하면, 본 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계(ST10), 도전형 영역을 형성하는 단계(ST20), 화학적 게터링(chemical gettering) 공정(ST31)을 포함하는 불순물을 제거하는 단계(ST30), 활성화 열처리하는 단계(ST40), 절연막을 형성하는 단계(ST50) 및 전극을 형성하는 단계(ST60)을 포함한다.Referring to FIG. 4, a method of manufacturing a solar cell according to an embodiment of the present invention includes a step ST10 of preparing a semiconductor substrate, a step ST20 of forming a conductive type region, a step of chemical gettering ST31, (Step ST30), an activation heat treatment step ST40, an insulating film formation step ST50, and an electrode formation step ST60.

먼저, 도 5a에 도시한 바와 같이, 반도체 기판을 준비하는 단계(ST10)에서는 제2 도전형 도펀트를 가지는 베이스 영역(10)으로 구성되는 반도체 기판(110)을 준비한다. 일 예로, 본 실시예에서 반도체 기판(110)은 p형의 도펀트(특히, 보론(B))를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(10)이 보론 이외의 p형의 도펀트 또는 n형의 도펀트를 가질 수도 있다. First, as shown in FIG. 5A, in step ST10 of preparing a semiconductor substrate, a semiconductor substrate 110 composed of a base region 10 having a second conductive dopant is prepared. For example, in this embodiment, the semiconductor substrate 110 may be composed of a silicon substrate (for example, a silicon wafer) having a p-type dopant (particularly boron (B)). However, the present invention is not limited thereto, and the base region 10 may have a p-type dopant or an n-type dopant other than boron.

이때, 반도체 기판(110)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(110)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다. At this time, at least one of the front surface and the rear surface of the semiconductor substrate 110 may be textured so as to have irregularities. Wet or dry texturing may be used for texturing the surface of the semiconductor substrate 110. The wet texturing can be performed by immersing the semiconductor substrate 110 in the texturing solution, and has a short process time. In dry texturing, the surface of the semiconductor substrate 110 is cut by using a diamond grill or a laser, so that irregularities can be uniformly formed, but the processing time is long and damage to the semiconductor substrate 110 may occur. Alternatively, the semiconductor substrate 110 may be textured by reactive ion etching (RIE) or the like. As described above, the semiconductor substrate 110 can be textured in various ways in the present invention.

도면에서는 반도체 기판(110)의 전면 및 후면이 모두 텍스쳐링되어 전면 및 후면을 통하여 입사되는 광의 반사를 최소화하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. In the figure, the front and back surfaces of the semiconductor substrate 110 are both textured to minimize reflection of light incident through the front and back surfaces. However, the present invention is not limited thereto and various modifications are possible.

이어서, 도 5b에 도시한 바와 같이, 도전형 영역을 형성하는 단계(ST20)에서는 반도체 기판(110)에 또는 반도체 기판(110) 위에 도전형 영역(20, 30)을 형성한다. Next, as shown in FIG. 5B, conductive type regions 20 and 30 are formed on the semiconductor substrate 110 or on the semiconductor substrate 110 in the step ST20 of forming a conductive type region.

좀더 구체적으로, 본 실시예에서는 반도체 기판(110)의 전면에 제1 도전형 영역(20)을 형성하고, 반도체 기판(110)의 후면에 제2 도전형 영역(30)을 형성한다. 이때, 반도체 기판(110)의 전면에 제1 도전형 영역(20)을 형성한 다음, 반도체 기판(110)의 후면에 제2 도전형 영역(30)을 형성할 수 있다. 또는, 반도체 기판(110)의 후면에 제2 도전형 영역(30)을 먼저 형성한 다음, 반도체 기판(110)의 전면에 제1 도전형 영역(20)을 형성할 수 있다. More specifically, in this embodiment, the first conductive type region 20 is formed on the entire surface of the semiconductor substrate 110, and the second conductive type region 30 is formed on the rear surface of the semiconductor substrate 110. At this time, the first conductive type region 20 may be formed on the entire surface of the semiconductor substrate 110, and then the second conductive type region 30 may be formed on the rear surface of the semiconductor substrate 110. Alternatively, the second conductive type region 30 may be formed on the rear surface of the semiconductor substrate 110, and then the first conductive type region 20 may be formed on the entire surface of the semiconductor substrate 110.

이때, 제1 및 제2 도전형 영역(20, 30)은 다양한 도핑 방법에 의하여 형성될 수 있다. 일 예로, 제1 및 제2 도전형 영역(20, 30)은 이온 주입(ion implantation)에 의하여 형성될 수 있다. 즉, 반도체 기판(110)의 전면에 제1 도전형 도펀트를 이온 주입하여 제1 도전형 영역(20)을 형성하고, 반도체 기판(110)의 후면에 제2 도전형 도펀트를 이온 주입하여 제2 도전형 영역(30)을 형성할 수 있다. 이온 주입에 의하면 단면 도핑을 쉽게 할 수 있으므로 반도체 기판(110)의 전면 및 후면에 서로 다른 도전형의 도펀트를 쉽게 도핑할 수 있다. 그리고 이온 주입 시 주입 에너지, 주입 속도 등을 조절하여 반도체 기판(110)의 내부로 원하는 깊이만큼 도펀트를 주입할 수 있다. At this time, the first and second conductivity type regions 20 and 30 may be formed by various doping methods. For example, the first and second conductivity type regions 20 and 30 may be formed by ion implantation. That is, the first conductive type dopant is ion-implanted into the entire surface of the semiconductor substrate 110 to form the first conductive type region 20, and the second conductive type dopant is ion-implanted into the rear surface of the semiconductor substrate 110, The conductive type region 30 can be formed. Ion implantation facilitates one-sided doping, so that dopants of different conductivity types can be easily doped on the front and back sides of the semiconductor substrate 110. In addition, dopant can be implanted into the semiconductor substrate 110 by a desired depth by adjusting implantation energy, implantation speed, and the like during ion implantation.

예를 들어, 이온 주입으로는 리본형 빔(ribbon beam)을 이용한 이온 주입, 플라스마 도핑(plasma assisted doping, PLAD)을 이용한 이온 주입 등이 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방식의 이온 주입이 사용될 수 있다. For example, ion implantation using a ribbon beam or plasma assisted doping (PLAD) may be used for ion implantation. However, the present invention is not limited thereto, and various types of ion implantation may be used.

그러나 본 발명이 이에 한정되는 것은 아니며 이온 주입에 의하여 제1 도전형 영역(20) 및 제2 도전형 영역(30) 중 하나만을 형성하는 것도 가능하다. 예를 들어, 이온 주입에 의하여 제1 도전형 영역(20)만을 형성하고, 제2 도전형 영역(30)은 제2 전극(44)의 형성 시에 제2 전극(44)을 형성하는 물질을 확산시켜 형성할 수 있다. 그 외의 다양한 변형이 가능하다. 그리고 제1 및 제2 도전형 영역(20, 30)이 이온 주입에 의하여 형성되지 않고, 다른 도핑 방법(예를 들어, 열 확산, 레이저 도핑) 등이 적용될 수도 있다. However, the present invention is not limited thereto, and it is also possible to form only one of the first conductive type region 20 and the second conductive type region 30 by ion implantation. For example, only the first conductive type region 20 is formed by ion implantation, and the second conductive type region 30 is formed by forming a material for forming the second electrode 44 at the time of forming the second electrode 44 Can be formed by diffusion. Various other variations are possible. The first and second conductivity type regions 20 and 30 are not formed by ion implantation, and other doping methods (for example, thermal diffusion, laser doping) may be applied.

또한, 도전형 영역(20, 30) 중 적어도 하나가 반도체 기판(110) 위에 형성되어 도펀트가 도핑된 반도체층으로 구성될 수 있다. 이 경우에는 반도체 기판(110) 위에 반도체층을 형성한 다음, 반도체층에 도펀트를 이온 주입하여 도전형 영역(20, 30) 중 적어도 하나를 형성할 수 있다. 그 외의 다양한 변형이 가능하다. In addition, at least one of the conductive regions 20 and 30 may be formed on the semiconductor substrate 110 and composed of a semiconductor layer doped with a dopant. In this case, a semiconductor layer may be formed on the semiconductor substrate 110, and then at least one of the conductive regions 20 and 30 may be formed by ion-implanting a dopant into the semiconductor layer. Various other variations are possible.

특히, 본 실시예에서는 도전형 영역(20, 30)을 형성할 때 질량 분석기(도 9의 참조부호 220 참조)를 이용한 이온 선택 없이 도펀트를 이온 주입할 수 있다. 질량 분석기는 이온 빔에서 제공되는 이온 빔의 질량을 분석하여 원하는 이온(즉, 도펀트)만을 통과시키는 장치이다. 질량 분석기에 대해서는 추후에 도 9를 참조하여 좀더 상세하게 설명한다. 질량 분석기를 이용한 이온 주입에 의하면 불필요한 불순물을 제거한 상태로 이온을 주입할 수 있어 도전형 영역(20, 30) 내에 불필요한 불순물의 양을 크게 줄일 수 있지만, 설비 비용, 공정 비용 등이 크게 증가할 수 있다. Particularly, in this embodiment, when forming the conductive regions 20 and 30, the dopant can be ion-implanted without selecting ions using a mass analyzer (see reference numeral 220 in FIG. 9). The mass spectrometer analyzes the mass of the ion beam provided in the ion beam to pass only the desired ions (i.e., dopant). The mass spectrometer will be described later in more detail with reference to FIG. According to the ion implantation using the mass spectrometer, ions can be injected while unnecessary impurities are removed, so that the amount of unnecessary impurities in the conductive regions 20 and 30 can be greatly reduced. However, equipment cost and process cost can be greatly increased have.

이를 고려하여 본 실시예에서는 질량 분석기를 이용한 이온 선택 없이 도펀트를 이온 주입하여 공정 비용을 최소화하고, 이온 주입 시 도입된 불필요한 불순물은 추후 불순물을 제거하는 단계(ST30)에서 제거한다. 불순물을 제거하는 단계는 도 5c를 참조하여 좀더 상세하게 설명한다. 이에 의하여 공정 비용을 최소화하면서도 도전형 영역(20, 30) 내의 불필요한 불순물을 효과적으로 제거할 수 있다. In consideration of this, in this embodiment, the dopant is ion-implanted without ion selection using the mass spectrometer to minimize the process cost, and unnecessary impurities introduced at the time of ion implantation are removed at the step of removing impurities (ST30). The step of removing impurities will be described in more detail with reference to FIG. 5C. Thus, unnecessary impurities in the conductive regions 20 and 30 can be effectively removed while minimizing the process cost.

이어서, 도 5c에 도시한 바와 같이, 불순물을 제거하는 단계(ST30)에서 이온 주입 시 도입된 불필요한 불순물을 제거한다. 본 실시예에서 불순물을 제거하는 단계(ST30)는 화학적 게터링을 이용한 화학적 게터링 공정(ST31)을 포함할 수 있다. Subsequently, as shown in FIG. 5C, unnecessary impurities introduced at the time of ion implantation are removed in the step of removing impurities (ST30). In this embodiment, the step of removing impurities (ST30) may include a chemical gettering process (ST31) using chemical gettering.

화학적 게터링 공정이라 함은, 원하지 않는 불순물과 화학적으로 결합되어 쉽게 화합물을 형성할 수 있는 반응 기체를 공급하여 불순물을 흡착 및 제거하는 공정을 의미한다. 즉, 공급된 반응 기체와 원하지 않은 불순물이 화학적으로 쉽게 결합되어 화합물이 되어 외부로 배출되면, 원하지 않는 불순물을 도전형 영역(20, 30)으로부터 쉽게 제거할 수 있다. The chemical gettering process refers to a process of adsorbing and removing impurities by supplying a reaction gas that is chemically bonded with undesired impurities to easily form a compound. In other words, unwanted impurities can be easily removed from the conductive regions 20 and 30 when the supplied reactive gas and the undesired impurities are chemically combined with each other to be released to the outside.

예를 들어, 이온 주입 시에 다양한 금속 불순물이 도전형 영역(20, 30)에 포함될 수 있는데, 이러한 금속 불순물은 도전형 영역(20, 30)의 특성을 저하시킬 수 있다. 이에 따라 금속 불순물을 제거하여야 하는데, 금속 불순물은 할로겐 원소와 쉽게 반응하여 금속-할로겐 화합물을 형성할 수 있다. 따라서 반응 기체로 할로겐 원소를 포함하는 기체를 주입하는 것에 의하여 도전형 영역(20, 30) 내의 금속 불순물과의 반응을 유도하여 도전형 영역(20, 30)에서 금속 불순물을 제거할 수 있다. For example, during ion implantation, various metal impurities may be included in the conductive regions 20 and 30, which may degrade the properties of the conductive regions 20 and 30. Accordingly, metal impurities must be removed. Metal impurities can easily react with halogen elements to form metal-halogen compounds. Therefore, by introducing a gas containing a halogen element into the reactive gas, the reaction with the metal impurities in the conductive regions 20 and 30 can be induced to remove metal impurities in the conductive regions 20 and 30.

할로겐 원소 중에서도 염소는 전기 음성도가 높아 금속 불순물과 쉽게 결합하여 금속 염화물(metal halide)를 형성할 수 있고, 금속 염화물은 휘발성이 높아 쉽게 외부로 배출(예를 들어, 펌프를 이용하여 외부로 배출)될 수 있다. 이에 따라 반응 기체가 염소를 포함할 수 있다. 염소를 포함하는 반응 기체로는 염소(Cl2) 기체, 염화 수소(HCl) 기체, 트리클로로에틸렌(trichloroethylene, TCE) 기체 등을 사용할 수 있다. 이러한 기체들은 쉽게 구할 수 있고 공정에 사용할 수 있을 정도의 안정성이 확보된 기체이기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 기체가 사용될 수 있다. Among the halogen elements, chlorine has a high electronegativity and can be easily combined with metal impurities to form a metal halide. The metal chloride is highly volatile and can be easily discharged to the outside (for example, ). Whereby the reactive gas may comprise chlorine. As the reactive gas containing chlorine, chlorine (Cl 2 ) gas, hydrogen chloride (HCl) gas, trichlorethylene (TCE) gas and the like can be used. These gases are readily available and are stable enough to be used in the process. However, the present invention is not limited thereto and various gases may be used.

이와 같은 화학적 게터링 공정에서는 화학적 게터링 장치의 챔버 내부에 반도체 기판(110)을 위치시킨 상태에서 일정 공정 온도에서 챔버 내로 반응 기체를 연속적으로 공급한다. In the chemical gettering process, the reaction gas is continuously supplied into the chamber at a predetermined process temperature while the semiconductor substrate 110 is positioned inside the chamber of the chemical gettering apparatus.

이때, 반응 기체는 캐리어 기체와 함께 공급될 수 있다. 캐리어 기체는 충분한 유량을 확보하여 반응 기체를 안정적으로 공급하면서도 화학적 게터링에 영향을 미치지 않는 기체를 사용할 수 있다. 일 예로, 캐리어 기체로는 수소(H2) 기체 또는 질소(N2) 기체 등을 사용할 수 있다.At this time, the reactive gas may be supplied together with the carrier gas. The carrier gas may be a gas which ensures a sufficient flow rate to stably supply the reactive gas but does not affect the chemical gettering. For example, as the carrier gas, hydrogen (H 2 ) gas or nitrogen (N 2 ) gas or the like can be used.

화학적 게터링 장치의 챔버 내부로 공급되는 기체 전체에 대하여 반응 기체가 5 vol% 이하(일 예로, 0.1 vol% 내지 5 vol%, 좀더 구체적으로, 1 vol% 이하)로 포함될 수 있다. 염소 등을 포함하는 반응 기체는 부식성이 강하기 때문에 높은 vol%로 공급할 경우에는 태양 전지(100) 또는 화학적 게터링 장치를 손상시킬 수 있다. 그리고 반응 기체의 vol%가 낮으면 화학적 게터링 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 부피%는 화학적 게터링 장치의 크기, 화학적 게터링 장치로 공급되는 기체 전체의 양에 따라 달라질 수 있다. The reactive gas may be contained in an amount of 5 vol% or less (for example, 0.1 vol% to 5 vol%, more specifically, 1 vol% or less) with respect to the entire gas supplied into the chamber of the chemical gettering apparatus. The reactive gas containing chlorine and the like is highly corrosive, and therefore, when supplied at a high vol%, the solar cell 100 or the chemical gettering device may be damaged. And if the vol% of the reactive gas is low, the chemical gettering effect may not be sufficient. However, the present invention is not limited thereto, and the volume percentage may vary depending on the size of the chemical gettering device and the amount of the whole gas supplied to the chemical gettering device.

이런 상태에서 금속 불순물(MI)은 반도체 기판(110) 내에서 침입형 자리(interstitial site)로 이동한 다음(도 5c의 화살표 A), 반도체 기판(110)의 표면으로 확산된다(도 5c의 화살표 B). 반응 기체(RG)의 일부가 반도체 기판(110)의 표면으로 이동하여(도 5c의 화살표 C) 표면의 금속 불순물(MI)와 반응하여 금속 염화물(MH)을 형성한다. 생성된 금속 염화물(MH)은 반도체 기판(110)의 표면으로부터 분리되어(도 5c의 화살표 D) 반응 기체 및 캐리어 기체와 함께 외부로 배출된다(도 5d의 화살표 E). The metal impurity MI is diffused to the surface of the semiconductor substrate 110 after moving to the interstitial site in the semiconductor substrate 110 (arrow A in FIG. 5C) B). A part of the reactive gas RG moves to the surface of the semiconductor substrate 110 (arrow C in FIG. 5C) and reacts with metal impurities MI on the surface to form metal chloride MH. The generated metal chloride (MH) is separated from the surface of the semiconductor substrate 110 (arrow D in FIG. 5C) and discharged to the outside together with the reaction gas and the carrier gas (arrow E in FIG. 5D).

할로겐 원소를 포함하는 반응 기체는 다양한 전이 금속 또는 알칼리 금속 등을 쉽게 제거할 수 있다. 이때, 전이 금속으로는 특히 3d족 천이 금속(4주기 천이금속), 예를 들어, 철(Fe), 크롬(Cr), 망간(Mn), 코발트(Co), 니켈(Ni), 구리(Cu) 등을 쉽게 제거할 수 있다. 금속 불순물이 철인 경우를 예로 들면, 철이 염소와 반응하여 염화철(예를 들어, FeCl2) 기체가 형성되고, 이 염화철 기체가 반응 기체 및 캐리어 기체와 함께 외부로 배출된다.The reactive gas containing the halogen element can easily remove various transition metals or alkali metals and the like. In this case, the transition metal is preferably a transition metal such as a transition metal (4-period transition metal) such as iron (Fe), chromium (Cr), manganese (Mn), cobalt (Co), nickel (Ni) ) Can easily be removed. For example, in the case where the metal impurity is iron, iron reacts with chlorine to form iron chloride (for example, FeCl 2 ) gas, and the iron chloride gas is discharged to the outside together with the reactive gas and the carrier gas.

화학적 게터링 공정(ST31)의 공정 온도가 700℃ 내지 1300℃일 수 있다. 화학적 게터링 공정(ST31)의 공정 온도는 화학적 게터링 장치의 챔버 내부의 온도를 상승시켜서 구현될 수 있다. 화학적 게터링 공정(ST31)의 공정 온도가 700℃ 미만이면, 낮은 온도에 의하여 금속 불순물과 반응 기체의 화학적 반응이 원활하지 않아 화학적 게터링 효과가 충분하지 않을 수 있다. 그리고 1300℃를 초과하는 공정 온도를 구현할 수 있는 장치를 찾기 어려울 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 화학적 게터링 공정(ST31)의 공정 온도가 달라질 수도 있다. The process temperature of the chemical gettering process (ST31) may be 700 to 1300 占 폚. The process temperature of the chemical gettering process (ST31) can be realized by raising the temperature inside the chamber of the chemical gettering device. If the process temperature of the chemical gettering process (ST31) is less than 700 deg. C, the chemical reaction of the metal impurities and the reaction gas is not smooth due to the low temperature, and the chemical gettering effect may not be sufficient. And it may be difficult to find a device capable of implementing process temperatures in excess of 1300 ° C. However, the present invention is not limited thereto, and the process temperature of the chemical gettering process (ST31) may be changed.

화학적 게터링 장치로는 원하는 공정 온도를 유지할 수 있는 다양한 장치를 사용할 수 있다. 예를 들어, 화학적 게터링 장치로 고온로(high temperature furnace) 등을 사용할 수 있다. As a chemical gettering device, various devices can be used to maintain the desired process temperature. For example, a high temperature furnace can be used as a chemical gettering device.

이와 같은 화학적 게터링 공정(ST31)에 의하면, 도전형 영역(20, 30)의 손상, 특성 저하 등을 최소화하면서 도전형 영역(20, 30) 내의 불순물을 효과적으로 제거할 수 있다. 예를 들어, 습식 식각 공정만을 이용하여 도전형 영역(20, 30)의 불순물을 제거하는 경우에는 습식 용액에 의하여 일정한 흔적(예를 들어, 워터 마크(water mark))이 발생할 수 있고, 도전형 영역(20, 30)의 일부가 식각되는 것에 의하여 도펀트도 함께 제거될 수 있다. 이에 따라 불순물 제거를 위하여 습각 식각 공정만을 이용하게 되면 도전형 영역(20, 30)의 특성이 저하되거나 도전형 영역(20, 30)이 손상되는 등의 문제가 있을 수 있다. 그러나 본 실시예에서와 같이 화학적 게터링 공정(ST31)을 사용하면 반도체 기판(110) 또는 도전형 영역(20, 30)에 영향을 미치거나 이들을 손상하는 등의 문제가 발생되지 않는다. According to the chemical gettering step ST31, impurities in the conductive regions 20 and 30 can be effectively removed while minimizing the damage and degradation of the conductive regions 20 and 30. For example, when impurities in the conductive regions 20 and 30 are removed using only the wet etching process, a certain trace (e.g., a water mark) may occur due to the wetting solution, By doping a portion of the regions 20 and 30, the dopant can also be removed together. Accordingly, if only the wet etch process is used to remove impurities, the characteristics of the conductive regions 20 and 30 may be degraded or the conductive regions 20 and 30 may be damaged. However, when the chemical gettering process ST31 is used as in the present embodiment, problems such as affecting or damaging the semiconductor substrate 110 or the conductive regions 20 and 30 do not occur.

이와 같이 본 실시예에서는 화학적 게터링 공정(ST31)을 포함하는 불순물을 제거하는 단계(ST30)를, 이온 주입에 의하여 불순물을 형성하는 단계(ST20)와 활성화 열처리하는 단계(ST40) 사이에서 수행하여 활성화 열처리 전에 도전형 영역(20, 30) 내에서 불순물을 제거할 수 있다. 이에 의하여 활성화 열처리하는 단계(ST40)에서 도펀트를 효과적으로 활성화하여 도전형 영역(20, 30)의 특성을 크게 향상할 수 있다. Thus, in this embodiment, the step of removing the impurities including the chemical gettering step ST31 (ST30) is performed between the step of forming the impurities (ST20) by the ion implantation and the step of performing the activation heat treatment (ST40) The impurities can be removed in the conductive regions 20 and 30 before the activation heat treatment. Thus, the dopant can be effectively activated in the activation heat treatment step (ST40), and the characteristics of the conductive type regions 20 and 30 can be greatly improved.

이어서, 도 5d에 도시한 바와 같이, 활성화 열처리하는 단계(ST40)에서는 소정의 활성화 열처리 온도에서 제1 도전형 영역(20) 및/또는 제2 도전형 영역(30)에 포함된 도펀트(즉, 제1 도전형 도펀트 및/또는 제2 도전형 도펀트)를 활성화한다. 그러면, 이온 주입에 의하여 형성된 제1 도전형 영역(20) 및/또는 제2 도전형 영역(30)의 특성을 향상할 수 있다. 그리고 반도체 기판(110)의 표면 쪽에 위치하는 도펀트가 내부로 확산하도록 하여 충분한 정션 깊이를 가지도록 할 수 있다. 5D, in the activation heat treatment step ST40, the dopant included in the first conductive type region 20 and / or the second conductive type region 30 at a predetermined activation heat treatment temperature (that is, The first conductive type dopant and / or the second conductive type dopant). Then, the characteristics of the first conductivity type region 20 and / or the second conductivity type region 30 formed by ion implantation can be improved. The dopant located on the surface of the semiconductor substrate 110 may diffuse into the semiconductor substrate 110 to have a sufficient junction depth.

좀더 구체적으로는, 도펀트의 도핑 후에 격자 위치가 아닌 위치에 위치할 수 있는데, 이 경우에는 도펀트로서의 역할을 효과적으로 수행하기 어렵다. 따라서, 도핑 이후에 활성화 열처리를 하여 도펀트를 격자 위치로 이동시켜 도펀트로서의 역할을 효과적으로 수행하도록 한다.More specifically, it may be located at a position other than the lattice position after the doping of the dopant, and in this case, it is difficult to effectively perform its role as a dopant. Therefore, the dopant is moved to the lattice position by the activation heat treatment after the doping, thereby effectively performing the role as the dopant.

본 실시예에서는 도전형 영역을 형성하는 단계(ST20)에서 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 모두 형성한 후에 활성화 열처리하는 단계(ST40)를 수행하므로, 동시 활성화(co-activation)에 의하여 제1 및 제2 도전형 영역(20, 30)을 함께 활성화 열처리할 수 있다. 이에 따라 활성화 열처리를 한번만 수행하면 되므로 공정을 단순화할 수 있다. 일 예로, 활성화 열처리 온도가 1000℃ 내지 1100℃일 수 있다. 이는 제1 및 제2 도전형 영역(20, 30)의 제1 및 제2 도전형 도펀트를 활성화하는 데 적합한 온도로 한정된 것이나, 본 발명이 이에 한정되는 것은 아니며 활성화 열처리 온도가 다양한 값을 가질 수 있다. In this embodiment, since the first conductive type region 20 and the second conductive type region 30 are all formed in the step of forming the conductive type region ST20 and then the activation heat treatment step ST40 is performed, the first and second conductivity type regions 20 and 30 may be subjected to activation heat treatment together by co-activation. Accordingly, the activation heat treatment can be performed only once, thereby simplifying the process. In one example, the activation heat treatment temperature may be 1000 ° C to 1100 ° C. It is to be understood that this is limited to a temperature suitable for activating the first and second conductivity type dopants of the first and second conductivity type regions 20 and 30, but the present invention is not limited thereto and the activation heat treatment temperature may have various values have.

그리고 활성화 열처리 시에는 질소 기체 등을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 활성화 열처리 기체는 다양한 변형이 가능하다. Nitrogen gas can be used for the activation heat treatment. However, the present invention is not limited thereto, and the activation heat treatment gas may be variously modified.

그리고 제1 및 제2 도전형 영역(20, 30)을 동시 활성화하지 않고, 제1 도전형 영역(20)의 활성화 열처리와 제2 도전형 영역(30)의 활성화 열처리를 별개로 수행할 수도 있다. 그 외의 다양한 변형이 가능하다.The activation heat treatment of the first conductivity type region 20 and the activation heat treatment of the second conductivity type region 30 may be performed separately without simultaneously activating the first and second conductivity type regions 20 and 30 . Various other variations are possible.

이어서, 도 5e에 도시한 바와 같이, 절연막을 형성하는 단계(ST50)에서는 반도체 기판(110)의 전면 위(또는 제1 도전형 영역(20)의 위) 및/또는 반도체 기판(110)의 후면 위(또는 제2 도전형 영역(30)의 위)에 절연막을 형성한다. 5E, in the step of forming the insulating film ST50, the upper surface of the semiconductor substrate 110 (or above the first conductive type region 20) and / or the rear surface of the semiconductor substrate 110 (Or above the second conductivity type region 30).

좀더 구체적으로, 본 실시예에서는 제1 도전형 영역(20) 위에 제1 패시베이션막(22) 및 반사 방지막(24)을 형성하고, 제2 도전형 영역(30) 위에 제2 패시베이션막(32)을 형성한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 패시베이션막(22, 32) 및 반사 방지막(24) 중에 적어도 하나만을 형성할 수도 있다. The first passivation film 22 and the antireflection film 24 are formed on the first conductive type region 20 and the second passivation film 32 is formed on the second conductive type region 30, . However, the present invention is not limited thereto, and at least one of the first and second passivation films 22 and 32 and the antireflection film 24 may be formed.

제1 패시베이션막(22), 반사 방지막(24) 및/또는 제2 패시베이션막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. The first passivation film 22, the antireflection film 24 and / or the second passivation film 32 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing or spray coating.

이어서, 도 5f에 도시한 바와 같이, 전극을 형성하는 단계(ST60)에서는 제1 및 제2 도전형 영역(20, 30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다. 5F, first and second electrodes 42 and 44 connected to the first and second conductivity type regions 20 and 30 are formed in a step ST60 of forming an electrode .

일례로, 제1 패시베이션막(22) 및 반사 방지막(24)에 개구부(102)를 형성하고 제2 패시베이션막(32)에 개구부(104)를 형성한 다음, 개구부(102, 104) 내에 도금법, 증착법 등의 다양한 방법으로 도전성 물질을 형성하여 제1 및 제2 전극(42, 44)을 형성할 수 있다. For example, the opening 102 may be formed in the first passivation film 22 and the antireflection film 24, the opening 104 may be formed in the second passivation film 32, and then plating may be performed in the openings 102, The first and second electrodes 42 and 44 may be formed by forming a conductive material by various methods such as vapor deposition.

다른 예로, 제1 및 제2 전극 형성용 페이스트를 제1 패시베이션막(22) 및 반사 방지막(24), 및/또는 제2 패시베이션막(32) 상에 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때(특히, 소성할 때) 개구부(102, 104)가 형성되므로, 별도로 개구부(102, 104)를 형성하는 공정을 추가하지 않아도 된다.As another example, after the first and second electrode forming paste is applied on the first passivation film 22, the antireflection film 24, and / or the second passivation film 32 by screen printing or the like, through or laser firing contact may be used to form the first and second electrodes 42 and 44 of the above-described shape. In this case, since the openings 102 and 104 are formed at the time of forming the first and second electrodes 42 and 44 (particularly at the time of firing), there is no need to additionally form a step of forming the openings 102 and 104 do.

상술한 실시예에 따르면 질량 분석기를 사용하지 않는 이온 주입에 의하여 도전형 영역(20, 30)을 형성하여 공정 비용을 크게 줄일 수 있으며, 화학적 게터링 공정(ST31)에 의하여 도전형 영역(20, 30)의 불순물을 제거하는 것에 의하여 도전형 영역(20, 30)의 특성 저하 또는 손상 없이 안정적으로 불순물을 제거할 수 있다. 이에 의하여 우수한 특성을 가지는 도전형 영역(20, 30)을 적은 제조 비용으로 형성할 수 있어, 우수한 특성 및 효율을 가지는 태양 전지(100)를 높은 생산성으로 제조할 수 있다. According to the above-described embodiment, the conductive type regions 20 and 30 can be formed by ion implantation without using a mass spectrometer, and the process cost can be greatly reduced. The conductive type regions 20, 30 can be stably removed without deterioration or damage of the conductive regions 20, 30. As a result, the conductive regions 20 and 30 having excellent characteristics can be formed at a low production cost, and the solar cell 100 having excellent characteristics and efficiency can be manufactured with high productivity.

상술한 실시예에서는 이온 주입에 의한 경우를 예시로 하였으나, 다른 다양한 방법에 의하여 형성된 도전형 영역(20, 30)의 불순물을 제거하는 데 사용되는 것도 가능하다. 그리고 상술한 실시예에서는 양면 수광형 태양 전지(100)를 예시로 하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 그 외 다양한 구조의 태양 전지(100)에 상술한 제조 방법이 적용될 수 있음은 물론이다. Although the ion implantation is described as an example in the above-described embodiment, it is also possible to use it for removing impurities in the conductive regions 20 and 30 formed by various other methods. In the above-described embodiments, the double-side light receiving type solar cell 100 has been described as an example, but the present invention is not limited thereto. It goes without saying that the above-described manufacturing method can be applied to the solar cell 100 having various other structures.

그리고 상술한 실시예에서는 도전형 영역을 형성하는 단계(ST20)에서 제1 도전형 영역(20)과 제2 도전형 영역(30)을 형성하고, 불순물을 제거하는 단계(ST30)에서 제1 도전형 영역(20)과 제2 도전형 영역(30)의 불순물을 함께 제거하고, 활성화 열처리하는 단계(ST40)에서 제1 도전형 영역(20)과 제2 도전형 영역(30)을 함께 활성화 열처리 한다. 이에 의하여 생산성을 좀더 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상술한 도전형 영역을 형성하는 단계(ST20), 불순물을 제거하는 단계(ST30) 및 활성화 열처리하는 단계(ST40)는 제1 도전형 영역(20) 및 제2 도전형 영역(30) 중 어느 하나에만 적용되는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
In the above-described embodiment, the first conductive type region 20 and the second conductive type region 30 are formed in the step ST20 of forming the conductive type region, and in the step ST30 of removing the impurities, The first conductivity type region 20 and the second conductivity type region 30 are subjected to activation heat treatment together with the impurity of the first conductivity type region 20 and the second conductivity type region 30, do. Thus, the productivity can be further improved. However, the present invention is not limited thereto. The step of forming a conductive region (ST20), the step of removing impurities (ST30) and the step of activating heat treatment (ST40) It is also possible to apply to only one of the conductive type regions 30. Various other variations are possible.

이하, 도 6 내지 도 9를 참조하여 본 발명의 다른 실시예들에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 이하의 실시예들에 따른 태양 전지의 제조 방법은 불순물을 제거하는 단계(ST30) 및/또는 활성화 열처리하는 단계(ST40)만이 전술한 실시예와 다르고 다른 부분은 전술한 실시예에서와 동일 또는 유사하다. 따라서, 전술한 실시예와 동일 또는 유사한 부분에 대한 설명은 생략하고, 다른 부분만을 상세하게 설명한다. 그리고 실시예들을 서로 결합될 수 있고, 각 실시예에서 적용될 수 있는 변형예들은 다른 실시예에도 그대로 적용될 수 있다. Hereinafter, a method of manufacturing a solar cell according to another embodiment of the present invention will be described in detail with reference to FIGS. 6 to 9. FIG. In the method of manufacturing a solar cell according to the following embodiments, only the step of removing the impurities (ST30) and / or the step of activating the heat treatment (ST40) are different from the above-described embodiment, and the other parts are the same as or similar to those of the above- Do. Therefore, description of the same or similar parts to those of the above-described embodiment will be omitted, and only the other parts will be described in detail. The embodiments may be combined with each other, and modifications applicable to the embodiments may be applied to other embodiments as they are.

도 6는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법의 흐름도이다. 6 is a flow chart of a method of manufacturing a solar cell according to another embodiment of the present invention.

도 6를 참조하면, 본 실시예에서는 불순물을 제거하는 단계(ST30)의 화학적 게터링 공정(ST31)과 활성화 열처리하는 단계(ST40)가 동일한 장치 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 수행될 수 있다. 좀더 구체적으로, 활성화 열처리하는 단계(ST40)가 고온로 등에서 수행될 수 있는데, 화학적 게터링 공정(ST31)도 활성화 열처리 단계(ST40)가 수행되는 고온로에서 수행될 수 있다. 즉, 이온 주입에 의하여 도전형 영역(20, 30)이 형성된 반도체 기판(110)을 활성화 열처리 단계(ST40)를 수행하는 활성화 열처리 장치에 넣고, 화학적 게터링 공정(ST31)을 위한 공정 온도에서 반응 기체를 공급하여 화학적 게터링을 한 다음, 그 후에 온도 및 기체 분위기를 변경하여 활성화 열처리하는 단계(ST40)를 위한 공정 온도, 기체 분위기 등을 유지하여 활성화 열처리할 수 있다. 이에 의하여 반도체 기판(110)은 불순물을 제거하는 단계(ST30)와 활성화 열처리하는 단계(ST40) 중에 외부로 꺼내지지 않은 상태로 연속적인 공정이 수행된다. 이에 의하여 태양 전지(100)의 제조 공정을 좀더 단순화할 수 있고, 반도체 기판(110)이 외부로 꺼내져서 발생할 수 있는 산화막 발생 등의 문제를 방지할 수 있다. 6, in this embodiment, the chemical gettering step ST31 of removing impurities ST30 and the step ST40 of activating heat treatment are performed in-situ in succession in the same apparatus. ) Process. More specifically, the activation heat treatment ST40 may be performed in a high temperature furnace or the like, and the chemical gettering process ST31 may be performed in a high temperature furnace where the activation heat treatment ST40 is performed. That is, the semiconductor substrate 110 on which the conductive regions 20 and 30 are formed by ion implantation is placed in the activation heat treatment apparatus for performing the activation heat treatment step ST40 and the reaction is performed at the process temperature for the chemical gettering step ST31 And the activated heat treatment can be performed by maintaining the process temperature and the gas atmosphere for the step of activating the heat treatment (ST40) by changing the temperature and the gas atmosphere after the gas is supplied by chemical gettering. Thus, the semiconductor substrate 110 is subjected to a continuous process without removing the impurity during the step of removing impurities (ST30) and the step of activating the heat treatment (ST40). As a result, the manufacturing process of the solar cell 100 can be simplified, and problems such as generation of an oxide film, which may occur due to the semiconductor substrate 110 being taken out to the outside, can be prevented.

화학적 게터링 공정(ST31)의 공정 조건, 활성화 열처리하는 단계(ST40)에서의 공정 조건 등은 상술한 실시예와 동일 또는 극히 유사하므로 이에 대한 설명은 생략한다. The process conditions of the chemical gettering process ST31, the process conditions of the activation heat treatment ST40, and the like are the same as or very similar to those of the above-described embodiment, and therefore, a description thereof will be omitted.

도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법의 흐름도이다. 7 is a flowchart of a method of manufacturing a solar cell according to another embodiment of the present invention.

도 7을 참조하면, 본 실시예에서는 불순물을 제거하는 단계(ST30)는 화학적 게터링 공정(ST31)과 함께 습식 세정 공정(ST32)을 더 포함할 수 있다. Referring to FIG. 7, in this embodiment, the step of removing impurities (ST30) may further include a wet cleaning step (ST32) together with a chemical gettering step (ST31).

일 예로, 습식 세정 공정(ST32)에서는 과산화수소(H2O2)를 이용하여 도전형 영역(20, 30)의 표면에 산화막을 형성한 다음, 희석된 불산(diluted HF, DHF)를 이용하여 산화막을 제거하는 것에 의하여 불순물을 제거할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 세정 용액, 세정 순서 등이 적용될 수 있다. For example, in the wet cleaning step ST32, an oxide film is formed on the surfaces of the conductive regions 20 and 30 by using hydrogen peroxide (H 2 O 2 ), and then the oxide film is formed using diluted HF (DHF) The impurities can be removed. However, the present invention is not limited thereto, and various cleaning solutions, cleaning procedures, etc. may be applied.

이와 같이 화학적 게터링 공정(ST31)과 습식 세정 공정(ST32)을 함께 수행하게 되면 불순물을 제거하는 효과를 좀더 향상할 수 있다. 그리고 화학적 게터링 공정(ST31)에 의하여 불순물을 제거할 수 있으므로, 습식 세정 공정(ST32)을 기존보다 짧은 공정 시간으로 수행하거나, 세정 용액의 농도를 낮출 수 있다. 이에 의하여 불순물을 제거하는 효과를 충분히 향상하면서도 습식 세정 공정(ST32)에 의하여 발생할 수 있는 문제를 방지할 수 있다. If the chemical gettering step (ST31) and the wet cleaning step (ST32) are performed together, the effect of removing the impurities can be further improved. Since the impurities can be removed by the chemical gettering process (ST31), the wet cleaning process (ST32) can be performed in a shorter process time or the concentration of the cleaning solution can be lowered. Thus, it is possible to sufficiently prevent the impurities from being removed, and to prevent problems caused by the wet cleaning process (ST32).

도면에서는 습식 세정 공정(ST32)을 화학적 게터링 공정(ST31) 이전에 수행하는 것을 예시하였다. 이에 따르면 습식 세정 공정(ST32) 이후에 도전형 영역(20, 30) 내부에 잔류하는 불순물을 화학적 게터링 공정(ST31)에 의하여 효과적으로 제거할 수 있다. 이때, 도 6에 도시한 바와 같이, 습식 세정 공정(ST32) 이후에 화학적 게터링 공정(ST31)과 활성화 열처리하는 단계(ST40)를 인-시츄 공정에 의하여 연속적으로 수행하는 것도 가능하다. In the drawing, the wet cleaning step (ST32) is performed before the chemical gettering step (ST31). The impurities remaining in the conductive regions 20 and 30 after the wet cleaning step ST32 can be effectively removed by the chemical gettering step ST31. At this time, as shown in FIG. 6, it is also possible to continuously perform the chemical gettering step (ST31) and the activation heat treatment step (ST40) after the wet cleaning step (ST32) by the in-situ process.

그러나 본 발명이 이에 한정되는 것은 아니며 습식 세정 공정(ST32)이 화학적 게터링 공정(ST31) 이후에(좀더 구체적으로는, 화학적 게터링 공정(ST31)과 활성화 열처리하는 단계(ST40) 사이에) 수행될 수도 있다. 그 외의 다양한 변형이 가능하다. However, the present invention is not limited thereto, and the wet cleaning process ST32 may be performed after the chemical gettering process ST31 (more specifically, between the chemical gettering process ST31 and the activation heat treatment ST40) . Various other variations are possible.

도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법에서 도전형 영역을 형성하는 단계를 도시한 단면도이고, 도 9는 도 8의 도전형 영역을 형성하는 단계에서 사용될 수 있는 이온 주입 장치의 일 예를 도시한 개략도이다. 도 9에서는 본 실시예와 직접 관련되지 않은 다른 구성(예를 들어, 편향 부재, 가속 부재 등)에 대해서는 도시 및 설명을 생략하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 이온 주입 장치에 적용될 수 있는 다양한 구성을 더 포함할 수 있다.8 is a cross-sectional view illustrating a step of forming a conductive type region in a method of manufacturing a solar cell according to another embodiment of the present invention. FIG. 9 is a cross- Fig. 2 is a schematic view showing an example of a device. In FIG. 9, illustration and description of other configurations (for example, a biasing member, an accelerating member, etc.) not directly related to the present embodiment are omitted. However, the present invention is not limited thereto, and may further include various configurations applicable to the ion implantation apparatus.

도 8 및 도 9를 참조하면, 본 실시예에서는 제1 도전형 영역(20)을 형성할 때에는 질량 분석기(220)를 이용하여 이온 주입을 하고, 제2 도전형 영역(30)을 형성할 때에는 질량 분석기(220)를 이용하지 않고 이온 주입을 할 수 있다. 8 and 9, in the present embodiment, when the first conductivity type region 20 is formed, ion implantation is performed using the mass spectrometer 220, and when the second conductivity type region 30 is formed The ion implantation can be performed without using the mass spectrometer 220.

본 실시예의 이온 주입 장치(200)는, 주입될 불순물에 해당하는 이온을 공급하는 이온원(210)과, 이온원(210)으로부터 사출된 이온 빔(212)에 대하여 질량 분석에 의한 이온 선택을 수행하는 질량 분석기(220)와, 이온 주입이 이루어지는 이온 주입 챔버(230)를 포함할 수 있다. The ion implantation apparatus 200 of the present embodiment has an ion source 210 for supplying ions corresponding to impurities to be implanted and ion selection by mass analysis for the ion beam 212 emitted from the ion source 210 A mass spectrometer 220 for performing ion implantation, and an ion implantation chamber 230 for ion implantation.

이온원(210)은 알려진 다양한 구조 및 방식으로 구동되어 이온을 공급하는 이온 공급 장치일 수 있다. The ion source 210 may be an ion supply device that is driven in a variety of known structures and ways to supply ions.

질량 분석기(220)는 이온 빔(212)에 자기장을 부여하는 질량 분석 자석(222)과, 원하는 이온만이 통과하도록 통로가 형성된 분석 슬릿(224)을 포함할 수 있다. The mass analyzer 220 may include a mass analyzing magnet 222 that applies a magnetic field to the ion beam 212 and an analysis slit 224 in which a passage is formed so that only the desired ions pass.

이온 주입 챔버(230) 내에는 분석 슬릿(224)을 통과한 이온이 반도체 기판(110)에 주입될 수 있도록 홀더(232) 상에 반도체 기판(110)이 고정되어 있다. 이러한 홀더(232)는 필요에 따라 상하 또는/및 좌우로 왕복 구동될 수 있으며, 왕복 구동을 위한 구조는 알려진 다양한 방법을 사용할 수 있다. The semiconductor substrate 110 is fixed on the holder 232 so that ions passing through the analysis slit 224 can be injected into the semiconductor substrate 110. [ The holder 232 can be reciprocally driven up and down and / or right and left as required, and various known methods for reciprocating driving can be used.

이온원(210)에서 사출된 이온 빔은 질량 분석 자석(222)과 분석 슬릿(224)에 의하여 질량 분석된다. The ion beam emitted from the ion source 210 is mass analyzed by the mass analyzing magnet 222 and the analyzing slit 224.

즉, 이온 빔(212) 중 이온 주입에 사용되는 제1 도전형 불순물은 질량 분석 자석(222)에 의하여 분석 슬릿(224)을 통과할 수 있는 경로로 이동하게 된다(도 4의 점선 참조). 이때, 좀더 높은 순도를 위하여 일정한 범위의 원자량을 가지는 제1 도전형 불순물만이 분석 슬릿(224)을 통과하도록 할 수 있다. 그리고 이온 빔(212) 중 이온 주입에 사용되지 않는 원소 등은 질량 분석 자석(222)에 의하여 분석 슬릿(224)을 통과할 수 없는 경로로 이동하게 된다(도 9의 쇄선 참조). 이에 의하여 이온 빔 중 이온 주입에 사용되는 제1 도전형 불순물만이 이온 선택되어 분석 슬릿(224)을 통과할 수 있다. That is, the first conductivity type impurity in the ion beam 212 used for ion implantation moves to the path through the analysis slit 224 by the mass analysis magnet 222 (see a dotted line in FIG. 4). At this time, only the first conductive impurity having a certain amount of atomic weight may be allowed to pass through the analysis slit 224 for higher purity. Elements of the ion beam 212, which are not used for ion implantation, move to a path that can not pass through the analysis slit 224 by the mass analysis magnet 222 (see the dotted line in FIG. 9). Accordingly, only ions of the first conductivity type used for ion implantation in the ion beam can be selected and passed through the analysis slit 224.

분석 슬릿(224)을 통과한 이온은 반도체 기판(110)에 주입되어, 도 8에 도시한 바와 같이, 반도체 기판(110)에 제1 도전형 영역(20)을 형성한다.Ions passing through the analysis slit 224 are injected into the semiconductor substrate 110 to form the first conductivity type region 20 in the semiconductor substrate 110 as shown in FIG.

이때, 제2 도전형 영역층(30)은 질량 분석기(220)를 사용하지 않아 이온 선택을 하지 않은 상태로 이온을 주입한다.At this time, the second conductivity type region layer 30 does not use the mass spectrometer 220, and ions are implanted without ion selection.

제1 도전형 영역(20)은 제2 도전형 도펀트 이외의 다른 불순물이 혼입되면, 생성된 캐리어가 결함에 포획되어 단파장에서의 전류값을 저하시킬 수 있다. 즉, 제1 도전형 영역(20)에서는 불순물의 양이 많아지면 태양 전지(100)의 특성이 저하될 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(20)의 형성을 위하여 이온을 주입할 때에는 불순물의 농도를 낮추어(최대한 포함되지 않도록 하여) 태양 전지(100)의 특성 저하를 방지할 수 있다. If impurities other than the second conductive type dopant are mixed in the first conductive type region 20, the generated carriers may be trapped in the defects and the current value at a short wavelength may be lowered. That is, if the amount of impurities increases in the first conductivity type region 20, the characteristics of the solar cell 100 may be deteriorated. Accordingly, in the present embodiment, when the ions are implanted to form the first conductivity type region 20, the concentration of the impurities can be lowered (so as not to be included as much as possible) to prevent deterioration of the characteristics of the solar cell 100.

반면, 제2 도전형 영역(30)은 일반적으로 제1 도전형 도펀트의 표면 농도가 제1 도전형 영역(20)의 제2 도전형 도펀트의 표면 농도보다 높다. 따라서 불순물이 혼입되더라도 그 특성에는 큰 영향을 미치지 않는다. 또한, 일반적으로 제2 전극(34)이 제1 전극(24)보다 넓은 면적으로 형성되므로 불순물에 의하여 상대적으로 넓은 제2 전극(34)과의 접촉 저항을 낮출 수 있다. 이에 따라 태양 전지(100)의 충밀도(fill factor)를 향상할 수 있다. 또한, 제2 도전형 영역(30)을 위한 이온 주입 시에는 질량 분석기를 사용하지 않아도 되므로 공정 비용을 효과적으로 줄일 수 있다.On the other hand, the second conductive type region 30 generally has a surface concentration of the first conductive type dopant higher than that of the second conductive type dopant of the first conductive type region 20. Therefore, even if impurities are incorporated, the characteristics are not greatly affected. In addition, since the second electrode 34 is generally formed to have a larger area than the first electrode 24, the contact resistance between the second electrode 34 and the relatively wide electrode 34 can be reduced by impurities. Accordingly, the fill factor of the solar cell 100 can be improved. Further, since the mass spectrometer is not required for ion implantation for the second conductivity type region 30, the process cost can be effectively reduced.

이와 같이 불순물의 존재가 특성에 큰 영향을 미치는 제1 도전형 영역(20)의 형성 시에는 질량 분석기를 이용하여 이온 주입을 하여 특성을 매우 우수하게 유지하고, 상대적으로 불순물의 존재가 특성에 큰 영향을 미치지 않는 제2 도전형 영역(20)의 형성 시에는 질량 분석기를 이용하지 않아 공정 비용을 낮출 수 있다. 그리고 제1 및 제2 도전형 영역(20, 30)의 불순물은 추가적으로 화학적 게터링 공정(도 1의 참조부호 ST31)을 포함하는 불순물을 제거하는 단계(도 1의 참조부호 ST30)에 의하여 제거되므로, 제1 및 제2 도전형 영역(20, 30)이 좀더 우수한 특성을 가질 수 있다. In the formation of the first conductivity type region 20 in which the existence of the impurity greatly affects the characteristics, ion implantation is performed using a mass spectrometer to maintain the characteristics very excellent, and the presence of the impurities relatively The formation of the second conductivity type region 20 which does not affect can reduce the process cost without using the mass spectrometer. And impurities in the first and second conductivity type regions 20 and 30 are additionally removed by the step of removing impurities (reference ST 30 in FIG. 1) including a chemical gettering process (ST 31 in FIG. 1) , The first and second conductivity type regions 20 and 30 can have more excellent characteristics.

상술한 실시예에서는 제1 도전형 영역(20)이 질량 분석기를 이용하여 이온 주입되는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 도전형 영역(20)이 질량 분석기를 이용하여 이온 주입되고 제1 도전형 영역(30)이 질량 분석기를 이용하지 않고 이온 주입될 수도 있다. 또는, 제1 및 제2 도전형 영역(20, 30)이 모두 질량 분석기를 이용하여 이온 주입될 수도 있다. In the above-described embodiment, the first conductivity type region 20 is ion-implanted using a mass spectrometer, but the present invention is not limited thereto. Thus, the second conductivity type region 20 may be implanted using a mass spectrometer and the first conductivity type region 30 may be implanted without using a mass spectrometer. Alternatively, both the first and second conductivity type regions 20 and 30 may be ion-implanted using a mass spectrometer.

이와 같이 질량 분석기를 이용하여 이온 주입된 경우에도 화학적 게터링 공정(도 1의 참조부호 ST31)을 포함하는 불순물을 제거하는 단계(도 1의 참조부호 ST30)를 수행하는 것에 의하여, 도전형 영역(20, 30)의 불순물 농도를 최소화할 수 있으며 이에 의하여 태양 전지(100)의 특성 및 효율을 좀더 향상할 수 있다. By performing the step of removing impurities including the chemical gettering process (ST31 in FIG. 1) (reference ST30 in FIG. 1) even when the ion implantation is performed using the mass spectrometer, 20, and 30 can be minimized and the characteristics and efficiency of the solar cell 100 can be further improved.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
110: 반도체 기판
10: 베이스 영역
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극 100: Solar cell
110: semiconductor substrate
10: Base area
20: first conductivity type region
30: second conductivity type region
42: first electrode
44: Second electrode

Claims (15)

반도체 기판을 준비하는 단계;
상기 반도체 기판에 도펀트를 도핑하여 도전형 영역을 형성하는 단계; 및
상기 도전형 영역의 불순물을 제거하는 단계
를 포함하고,
상기 불순물을 제거하는 단계는, 상기 불순물과 화학적으로 반응하는 반응 기체가 공급되어 상기 불순물을 흡착한 후에 외부로 배출되어 상기 불순물을 제거하는 화학적 게터링(chemical gettering)을 이용한 화학적 게터링 공정을 포함하는 태양 전지의 제조 방법. Preparing a semiconductor substrate;
Doping the semiconductor substrate with a dopant to form a conductive region; And
Removing impurities in the conductive region
Lt; / RTI >
The step of removing the impurities may include a chemical gettering process using chemical gettering to remove the impurities after being supplied to a reaction gas chemically reacting with the impurities and adsorbing the impurities, Wherein the method comprises the steps of: 제1항에 있어서,
상기 불순물이 금속을 포함하고,
상기 반응 기체가 할로겐 원소를 포함하는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the impurity comprises a metal,
Wherein the reactive gas comprises a halogen element. 제2항에 있어서,
상기 반응 기체는 염소를 포함하는 기체를 포함하는 태양 전지의 제조 방법. 3. The method of claim 2,
Wherein the reactive gas comprises a gas containing chlorine. 제3항에 있어서,
상기 반응 기체가 염소(Cl2) 기체, 염화 수소(HCl) 기체 및 트리클로로에틸렌(trichloroethylene, TCE) 기체 중 적어도 하나를 포함하는 태양 전지의 제조 방법. The method of claim 3,
Wherein the reactive gas comprises at least one of chlorine (Cl 2 ) gas, hydrogen chloride (HCl) gas and trichlorethylene (TCE) gas. 제2항에 있어서,
상기 불순물이 전이 금속 및 알칼리 금속 중 적어도 하나를 포함하는 태양 전지의 제조 방법. 3. The method of claim 2,
Wherein the impurity comprises at least one of a transition metal and an alkali metal. 제2항에 있어서,
상기 화학적 게터링 공정에서는 상기 반응 기체와 함께 캐리어 기체가 공급되는 태양 전지의 제조 방법. 3. The method of claim 2,
Wherein the carrier gas is supplied together with the reaction gas in the chemical gettering step. 제2항에 있어서,
상기 화학적 게터링 공정에서는 전체 기체 100%에 대하여 상기 반응 기체가 5 vol% 이하로 포함되는 태양 전지의 제조 방법. 3. The method of claim 2,
Wherein the chemical gettering process includes the reaction gas in an amount of 5 vol% or less with respect to 100% of the total gas. 제2항에 있어서,
상기 화학적 게터링 공정의 공정 온도가 700℃ 내지 1300℃인 태양 전지의 제조 방법. 3. The method of claim 2,
Wherein the chemical gettering process has a process temperature of 700 ° C to 1300 ° C. 제1항에 있어서,
상기 도전형 영역을 형성하는 단계에서는 상기 도펀트를 이온 주입하는 태양 전지의 제조 방법. The method according to claim 1,
And the dopant is ion-implanted in the step of forming the conductive region. 제9항에 있어서,
상기 도전형 영역을 형성하는 단계에서는 질량 분석기를 이용한 이온 선택(ion-selection) 없이 상기 도펀트를 이온 주입하는 태양 전지의 제조 방법. 10. The method of claim 9,
Wherein the dopant is ion-implanted without ion-selection using a mass spectrometer in the step of forming the conductive region. 제1항에 있어서,
상기 도전형 영역을 형성하는 단계는,
제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하는 공정; 및
제2 도전형 도펀트를 도핑하여 제2 도전형 영역을 형성하는 공정
을 포함하고,
상기 제1 도전형 영역을 형성하는 공정에서는 질량 분석기를 이용한 이온 선택에 의하여 상기 제1 도전형 도펀트를 이온 주입하고,
상기 제2 도전형 영역을 형성하는 공정에서는 질량 분석기를 이용한 이온 선택 없이 상기 제2 도전형 도펀트를 이온 주입하는 태양 전지의 제조 방법. The method according to claim 1,
Wherein forming the conductive region comprises:
Doping the first conductive type dopant to form a first conductive type region; And
A step of forming a second conductive type region by doping a second conductive type dopant
/ RTI >
In the step of forming the first conductive type region, the first conductive type dopant is ion-implanted by ion selection using a mass spectrometer,
Wherein the second conductivity type dopant is ion-implanted in the step of forming the second conductivity type region without ion selection using a mass spectrometer. 제11항에 있어서,
상기 제1 도전형 영역이 에미터 영역이고,
상기 제2 도전형 영역이 후면 전계 영역인 태양 전지의 제조 방법.12. The method of claim 11,
Wherein the first conductivity type region is an emitter region,
And the second conductivity type region is a rear electric field region. 제1항에 있어서,
상기 불순물을 제거하는 단계는, 상기 화학적 게터링 단계 이전 또는 이후에 수행되는 습식 세정 공정을 더 포함하는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the step of removing the impurity further comprises a wet cleaning step performed before or after the chemical gettering step. 제1항에 있어서,
상기 불순물을 제거하는 단계 이후에 상기 도펀트를 활성화하는 활성화 열처리 단계를 더 포함하는 태양 전지의 제조 방법. The method according to claim 1,
And an activation heat treatment step of activating the dopant after the step of removing the impurities. 제14항에 있어서,
상기 화학적 게터링 공정과 상기 활성화 열처리 단계가 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 수행되는 태양 전지의 제조 방법. 15. The method of claim 14,
Wherein the chemical gettering step and the activation heat treatment step are performed in succession in an in-situ process.
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KR19980070631A (en) * 1997-01-20 1998-10-26 야마자끼순페이 Semiconductor device and manufacturing method thereof
KR20060115296A (en) * 2005-05-04 2006-11-08 (주)울텍 Solar cells manufacturing process

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