KR20160141167A - Organic Light EmitPing Display - Google Patents

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KR20160141167A
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Abstract

According to an embodiment of the present invention, provided is an organic light-emitting display device which has a pixel structure capable of correcting differences between threshold voltages of driving TFTs. In the organic light-emitting display device, each pixel which belongs to pixels disposed in a display panel and is disposed in an n^th (n is a natural number) pixel row comprises: an OLED which includes an anode electrode connected to a node C and a cathode electrode connected to an input terminal for a driving voltage of a low electric potential; a driving TFT which includes a gate electrode connected to a node A, a drain electrode connected to a node B, and a source electrode connected to a node D, and controls a driving current applied to the OLED; a first TFT which is connected between the node A and the node B; a second TFT which is connected to the node C; a third TFT which is connected between a data line and the node D; a fourth TFT which is connected between an input terminal for a driving voltage of a high electric potential and the node B; a fifth TFT which is connected between the node D and the node C; and a storage capacitor which is connected between the node A and the node C.

Description

유기발광 표시장치{Organic Light EmitPing Display}[0001] The present invention relates to an organic light-

본 발명은 액티브 매트릭스 타입의 유기발광 표시장치에 관한 것이다.The present invention relates to an active matrix type organic light emitting display.

액티브 매트릭스 타입의 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(Organic Light EmitPing Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. The active matrix type organic light emitting display device includes an organic light emitting diode (OLED) which emits light by itself, has a high response speed, and has a high luminous efficiency, luminance, and viewing angle.

자발광 소자인 OLED는 도 1과 같은 구조를 갖는다. OLED는 애노드전극 및 캐소드전극과, 이들 사이에 형성된 유기 화합물층(HIL, HTL, EML, ETL, EIL)을 포함한다. 유기 화합물층은 정공주입층(Hole InjecPion layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron InjecPion layer, EIL)으로 이루어진다. 애노드전극과 캐소드전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다. The OLED, which is a self-luminous element, has the structure shown in FIG. The OLED includes an anode electrode and a cathode electrode, and organic compound layers (HIL, HTL, EML, ETL, EIL) formed therebetween. The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer EIL). When a driving voltage is applied to the anode electrode and the cathode electrode, holes passing through the HTL and electrons passing through the ETL are transferred to the EML to form excitons, Thereby generating visible light.

유기발광 표시장치는 OLED를 각각 포함한 화소들을 매트릭스 형태로 배열하고 비디오 데이터의 계조에 따라 화소들의 휘도를 조절한다. 화소들 각각은 게이트-소스 간 전압에 따라 OLED에 흐르는 구동전류를 제어하는 구동 TFT(Thin Film Transistor), 구동 TFT의 게이트-소스 간 전압을 한 프레임 동안 일정하게 유지시키는 커패시터, 및 게이트신호에 응답하여 구동 TFT의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위치 TFT를 포함한다. 구동전류는 데이터전압에 따른 구동 TFT의 게이트-소스 간 전압과, 구동 TFT의 문턱전압에 의해 결정되며, 화소의 휘도는 OLED에 흐르는 구동전류의 크기에 비례한다.The organic light emitting display device arranges the pixels each including the OLED in a matrix form and adjusts the brightness of the pixels according to the gradation of the video data. Each of the pixels includes a driving TFT (Thin Film Transistor) for controlling the driving current flowing in the OLED according to the gate-source voltage, a capacitor for keeping the gate-source voltage of the driving TFT constant for one frame, And at least one switch TFT for programming the gate-source voltage of the drive TFT. The driving current is determined by the gate-source voltage of the driving TFT according to the data voltage and the threshold voltage of the driving TFT, and the luminance of the pixel is proportional to the magnitude of the driving current flowing in the OLED.

그런데 유기발광 표시장치에서는, 공정 편차, 구동시간 경과에 따른 게이트-바이어스 스트레스(Gate-Bias Stress) 등의 이유로 화소들 간 구동 TFT의 문턱전압이 달라질 수 있다. 위에서 언급했듯이 화소의 휘도는 OLED에 흐르는 구동 전류에 비례하기 때문에, 화소들 간에 구동 TFT의 문턱전압이 달라지면 휘도 편차가 야기된다.However, in an organic light emitting display device, a threshold voltage of a driving TFT between pixels may be changed due to a process deviation, a gate-bias stress according to the elapsed driving time, and the like. As described above, since the luminance of the pixel is proportional to the driving current flowing in the OLED, a luminance deviation is caused when the threshold voltage of the driving TFT is changed between the pixels.

따라서, 본 발명의 목적은 화소들 간의 문턱전압 편차를 보상하여 표시 품위를 높일 수 있도록 한 유기발광 표시장치를 제공하는 데 있다.SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide an organic light emitting diode (OLED) display device capable of compensating a threshold voltage deviation between pixels to improve display quality.

상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 유기발광 표시장치는 다수의 화소들이 구비된 표시패널과, 상기 표시패널의 스캔라인들과 에미션라인들을 구동하는 게이트 구동회로와, 상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로를 구비한다. 상기 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는, 노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와, 노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와, 상기 노드 A와 상기 노드 B 사이에 접속된 제1 TFT와, 상기 노드 C에 접속된 제2 TFT와, 데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와, 고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와, 상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와, 상기 노드 A와 상기 노드 C 사이에 접속된 스토리지 커패시터를 포함한다.According to an aspect of the present invention, there is provided an organic light emitting display including a display panel having a plurality of pixels, a gate driving circuit driving scan lines and emission lines of the display panel, And a data driving circuit for driving the data lines of the display panel. Each pixel arranged in n (n is a natural number) pixel column among the pixels includes an OLED having an anode electrode connected to a node C and a cathode electrode connected to an input terminal of a low potential driving voltage, A driving TFT for controlling a driving current applied to the OLED, the driving TFT including an electrode, a drain electrode connected to the node B, and a source electrode connected to the node D; and a first TFT connected between the node A and the node B A second TFT connected to the node C, a third TFT connected between the data line and the node D, a fourth TFT connected between the input terminal of the high potential driving voltage and the node B, A fifth TFT connected between the node C and a storage capacitor connected between the node A and the node C;

본 발명의 다른 실시예에 따른 유기발광 표시장치에서, 표시패널에 구비된 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는, 노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와, 노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와, 상기 노드 A와 상기 노드 B 사이에 접속된 제1 TFT와, 상기 노드 C에 접속된 제2 TFT와, 데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와, 고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와, 상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와, 상기 노드 A와 상기 초기화전압의 입력단 사이에 접속된 스토리지 커패시터를 포함한다.In the organic light emitting display according to another embodiment of the present invention, among the pixels provided in the display panel, each pixel arranged in n (n is a natural number) pixel row is connected to the anode electrode connected to the node C and the low potential driving voltage An OLED having a cathode electrode connected to the input terminal of the OLED, a gate electrode connected to the node A, a drain electrode connected to the node B, and a source electrode connected to the node D, A first TFT connected between the node A and the node B; a second TFT connected to the node C; a third TFT connected between the data line and the node D; A fourth TFT connected between the input terminal and the node B, a fifth TFT connected between the node D and the node C, and a storage capacitor connected between the node A and an input terminal of the initialization voltage.

본 발명의 또 다른 실시예에 따른 유기발광 표시장치에서, 표시패널에 구비된 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는, 노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와, 노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와, 데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와, 고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와, 상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와, 상기 노드 A에 접속된 스토리지 커패시터를 포함한다.In the organic light emitting display according to another embodiment of the present invention, among the pixels provided in the display panel, each pixel arranged in n (n is a natural number) pixel row is connected to the anode electrode connected to the node C, An OLED having a cathode electrode connected to an input terminal of a voltage, a gate electrode connected to the node A, a drain electrode connected to the node B, and a source electrode connected to the node D to control a driving current applied to the OLED A third TFT connected between the data line and the node D, a fourth TFT connected between the input terminal of the high potential driving voltage and the node B, and a fourth TFT connected between the node D and the node C, 5 TFT, and a storage capacitor connected to the node A.

본 발명은 구동 TFT의 문턱전압 편차가 보상될 수 있도록 화소를 설계하여 표시 품위를 높일 수 있다. 본 발명의 화소 구조는 구동전압 공급 배선에 생기는 IR 드롭까지 효과적으로 보상할 수 있어 더욱 우수한 화질 균일도를 보장할 수 있다. 본 발명은 화소를 구성하는 TFT와 이를 제어하는 게이트신호의 개수를 줄여 높은 화소 집적도를 용이하게 구현할 수 있고, 게이트 구동회로의 사이즈 축소가 가능하여 베젤을 줄이기가 용이하다.The present invention can increase the display quality by designing the pixel so that the threshold voltage deviation of the driving TFT can be compensated. The pixel structure of the present invention can effectively compensate for the IR drop occurring in the driving voltage supply wiring, thereby ensuring better picture quality uniformity. The present invention can easily realize a high pixel density by reducing the number of TFTs constituting a pixel and the number of gate signals controlling the TFT, and it is possible to reduce the size of the gate driving circuit, thereby facilitating reduction of the bezel.

도 1은 OLED와 그 발광원리를 보여주는 도면.
도 2는 본 발명의 실시예에 따른 유기발광 표시장치를 보여주는 도면.
도 3은 본 발명의 일 화소 구조를 보여주는 등가 회로도.
도 4는 도 3의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 5a, 도 5b 및 도 5c는 각각 도 4의 이니셜 기간, 샘플링기간, 및 에미션 기간에 대응되는 화소의 등가 회로도.
도 6은 이니셜 기간, 샘플링기간, 및 에미션 기간에 있어 화소의 노드 A, D, C에 대한 전압값을 나타내는 도면.
도 7 및 도 8은 도 3에 도시된 화소 구조의 일 변형 예들을 보여주는 등가 회로도.
도 9는 도 7 및 도 8의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 10은 본 발명의 일 화소 구조를 보여주는 등가 회로도.
도 11은 도 10의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 12a, 도 12b 및 도 12c는 각각 도 11의 이니셜 기간, 샘플링기간, 및 에미션 기간에 대응되는 화소의 등가 회로도.
도 13 및 도 14는 도 10에 도시된 화소 구조의 일 변형 예들을 보여주는 등가 회로도.
도 15는 도 10에 도시된 화소 구조의 다른 변형 예를 보여주는 등가 회로도.
도 16은 도 15의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 17 및 도 18은 도 15에 도시된 화소 구조의 추가 변형 예를 보여주는 등가 회로도.
도 19 및 도 20은 본 발명의 일 화소 구조를 보여주는 등가 회로도.
도 21은 도 19 및 도 20의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 22 내지 도 24는 도 19 및 도 20에 도시된 화소 구조의 변형 예를 보여주는 등가 회로도.
도 25는 도 22 내지 도 24의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도.
도 26 내지 도 28은 수평으로 이웃한 화소들이 특정 TFT를 공유한 예를 보여주는 등가 회로도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view showing an OLED and its luminescence principle. Fig.
2 is a view illustrating an organic light emitting display according to an embodiment of the present invention.
3 is an equivalent circuit diagram showing a one-pixel structure of the present invention.
FIG. 4 is a waveform diagram showing a data signal and a gate signal applied to the pixel of FIG. 3. FIG.
5A, 5B, and 5C are equivalent circuit diagrams of pixels corresponding to the initial period, the sampling period, and the emission period of FIG. 4, respectively.
6 is a diagram showing voltage values for nodes A, D, and C of a pixel in the initial period, the sampling period, and the emission period;
FIGS. 7 and 8 are equivalent circuit diagrams showing one modification of the pixel structure shown in FIG. 3; FIG.
FIG. 9 is a waveform diagram showing a data signal and a gate signal applied to the pixels of FIGS. 7 and 8. FIG.
10 is an equivalent circuit diagram showing one pixel structure of the present invention.
11 is a waveform diagram showing a data signal and a gate signal applied to the pixel of FIG.
12A, 12B, and 12C are equivalent circuit diagrams of pixels corresponding to the initial period, the sampling period, and the emission period of FIG. 11, respectively.
Figs. 13 and 14 are equivalent circuit diagrams showing one modification of the pixel structure shown in Fig. 10. Fig.
Fig. 15 is an equivalent circuit diagram showing another modification of the pixel structure shown in Fig. 10. Fig.
FIG. 16 is a waveform diagram showing a data signal and a gate signal applied to the pixel of FIG. 15. FIG.
Figs. 17 and 18 are equivalent circuit diagrams showing a further modification of the pixel structure shown in Fig. 15. Fig.
19 and 20 are equivalent circuit diagrams showing one pixel structure of the present invention.
FIG. 21 is a waveform diagram showing a data signal and a gate signal applied to the pixels of FIGS. 19 and 20. FIG.
22 to 24 are equivalent circuit diagrams showing a modification of the pixel structure shown in Figs. 19 and 20. Fig.
FIG. 25 is a waveform diagram showing a data signal and a gate signal applied to the pixels of FIGS. 22 to 24. FIG.
26 to 28 are equivalent circuit diagrams showing an example in which pixels neighboring horizontally share a specific TFT.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 본 발명의 실시예에서는 화소를 구성하는 TFT들이 모두 N 타입으로 구현되는 것만을 개시하고 있으나, 본 발명의 기술적 사상은 이에 한정되지 않고 P 타입으로 구현되는 경우에도 적용될 수 있다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In the embodiment of the present invention, only the TFTs constituting the pixel are implemented as the N type. However, the technical idea of the present invention is not limited to this, but can also be applied to the case of the P type.

이하, 도 2 내지 도 28을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 2 to 28. FIG.

도 2는 본 발명의 실시예에 따른 유기발광 표시장치를 보여준다. 2 illustrates an organic light emitting display according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 유기발광 표시장치는 화소들(PXL)이 형성된 표시패널(10)과, 데이터라인들(14)을 구동시키기 위한 데이터 구동회로(12)와, 게이트라인들(15)을 구동시키기 위한 게이트 구동회로(13)와, 데이터 구동회로(12) 및 게이트 구동회로(13)의 구동 타이밍을 제어하기 위한 타이밍 콘트롤러(11)를 구비한다. 2, the OLED display includes a display panel 10 on which pixels PXL are formed, a data driving circuit 12 for driving the data lines 14, A gate driving circuit 13 for driving the gate lines 15 and a timing controller 11 for controlling the driving timings of the data driving circuit 12 and the gate driving circuit 13. [

표시패널(10)에는 다수의 데이터라인들(14)과 다수의 게이트라인들(15)이 교차되고, 이 교차영역마다 화소(PXL)들이 매트릭스 형태로 배치된다. 동일 수평라인 상에 배치된 화소(PXL)들은 하나의 화소행을 이룬다. 일 화소행에 배치된 화소(PXL)들은 일 게이트라인(15)에 접속되며, 일 게이트라인(15)은 적어도 하나 이상의 스캔라인과 적어도 하나 이상의 에미션라인을 포함할 수 있다. 즉, 각 화소(PXL)는 1개의 데이터라인(14)과, 적어도 하나 이상의 스캔라인 및 에미션라인에 접속될 수 있다. 화소(PXL)들은 도시하지 않은 전원발생부로부터 고전위 및 저전위 구동전압(ELVDD,ELVSS)과 초기화전압(Vinit)을 공통으로 공급받을 수 있다. 이니셜 기간 및 샘플링 기간에서 OLED의 불필요한 발광이 방지되도록 초기화전압(Vinit)은 OLED의 동작전압보다 충분히 낮은 전압 범위 내에서 선택됨이 바람직하며, 저전위 구동전압(ELVSS)과 같거나 그보다 낮게 설정될 수 있다.In the display panel 10, a plurality of data lines 14 and a plurality of gate lines 15 cross each other, and the pixels PXL are arranged in a matrix form for each of the intersection regions. The pixels PXL arranged on the same horizontal line form one pixel row. Pixels PXL arranged in one pixel line are connected to one gate line 15 and one gate line 15 may include at least one scan line and at least one emission line. That is, each pixel PXL may be connected to one data line 14 and at least one scan line and an emission line. The pixels PXL may be commonly supplied with the high potential and low potential driving voltages ELVDD and ELVSS and the initialization voltage Vinit from a power source not shown. The initialization voltage Vinit is preferably selected within a voltage range sufficiently lower than the operating voltage of the OLED so that unnecessary light emission of the OLED is prevented in the initial period and the sampling period and can be set to be equal to or lower than the low potential driving voltage ELVSS have.

화소(PXL)를 구성하는 TFT들은 산화물 반도체층을 포함한 산화물 TFT로 구현될 수 있다. 산화물 TFT는 전자 이동도, 공정 편차 등을 모두 고려할 때 표시패널(10)의 대면적화에 유리하다. 다만, 본 발명은 이에 한정되지 않고 TFT의 반도체층을 아몰포스 실리콘 또는, 폴리 실리콘 등으로 형성할 수도 있다. The TFTs constituting the pixel PXL may be implemented as an oxide TFT including an oxide semiconductor layer. The oxide TFT is advantageous for large-sized display panel 10 when considering both electron mobility and process variations. However, the present invention is not limited to this, and the semiconductor layer of the TFT may be formed of amorphous silicon, polysilicon, or the like.

각 화소(PXL)는 구동 TFT의 문턱전압 변화를 보상하기 위해 다수의 TFT들과 스토리지 커패시터를 포함하는 데, 본 발명은 집적도를 높이고 고전위 구동전압의 IR 드롭을 용이하게 보상할 수 있는 화소 구조를 제안한다. 이에 대해서는 도 3 내지 도 28을 통해 상세히 후술한다. Each pixel PXL includes a plurality of TFTs and a storage capacitor to compensate for a threshold voltage change of the driving TFT. The present invention provides a pixel structure capable of increasing the degree of integration and easily compensating the IR drop of the high- Lt; / RTI > This will be described in detail later with reference to FIG. 3 to FIG.

한편, 각 화소(PXL)에서 스토리지 커패시터의 일측 전극에 소스전극 또는 드레인전극이 접속된 TFT는 누설 전류(off current)의 영향이 최대한 억제되도록 서로 직렬 접속된 적어도 2개 이상 TFT들을 포함하도록 구성됨이 바람직하다. 이때, 2개 이상의 TFT들은 동일한 스캔신호에 의해 스위칭된다. 예를 들어, 도 3에서와 같이, T1은 동일한 제어신호에 의해 스위칭되며 서로 직렬 접속된 T1A와 T1B를 포함하는 더블 게이트형 TFT로 설계될 수 있고, T2는 동일한 스캔신호에 의해 스위칭되며 서로 직렬 접속된 T2A와 T2B를 포함하는 더블 게이트형 TFT로 설계될 수 있다. 또한, 도 24에서와 같이 T1 및 T2 이외에, T6도 T6A와 T6B를 포함하는 더블 게이트형 TFT로 설계될 수 있다.On the other hand, a TFT in which a source electrode or a drain electrode is connected to one electrode of the storage capacitor in each pixel PXL is configured to include at least two or more TFTs connected in series so that the influence of an off current is suppressed as much as possible desirable. At this time, two or more TFTs are switched by the same scan signal. For example, as in FIG. 3, T1 may be designed as a double gate type TFT that is switched by the same control signal and includes T1A and T1B connected in series with each other, T2 is switched by the same scan signal, And can be designed as a double gate type TFT including T2A and T2B connected thereto. In addition to T1 and T2 as in Fig. 24, T6 may also be designed as a double gate type TFT including T6A and T6B.

타이밍 콘트롤러(11)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(10)의 해상도에 맞게 재정렬하여 데이터 구동회로(12)에 공급한다. 또한, 타이밍 콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다. The timing controller 11 rearranges the digital video data RGB input from the outside in accordance with the resolution of the display panel 10 and supplies the digital video data RGB to the data driving circuit 12. The timing controller 11 is also connected to the data driving circuit 12 based on timing signals such as a vertical synchronizing signal Vsync, a horizontal synchronizing signal Hsync, a dot clock signal DCLK and a data enable signal DE, A data control signal DDC for controlling the operation timing of the gate driving circuit 13 and a gate control signal GDC for controlling the operation timing of the gate driving circuit 13. [

데이터 구동회로(12)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(11)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터전압으로 변환한다. The data driving circuit 12 converts the digital video data RGB input from the timing controller 11 into an analog data voltage based on the data control signal DDC.

게이트 구동회로(13)는 게이트 제어신호(GDC)를 기반으로 스캔신호와 에미션신호를 생성할 수 있다. 게이트 구동회로(13)는 스캔 구동부와 에미션 구동부를 포함할 수 있다. 스캔 구동부는 각 화소행마다 연결된 적어도 하나 이상의 스캔라인을 구동하기 위해 행 순차 방식으로 스캔신호를 생성하여 스캔라인들에 공급할 수 있다. 에미션 구동부는 각 화소행마다 연결된 적어도 하나 이상의 에미션라인을 구동하기 위해 행 순차 방식으로 에미션신호를 생성하여 에미션라인들에 공급할 수 있다.The gate driving circuit 13 may generate a scan signal and an emission signal based on the gate control signal GDC. The gate drive circuit 13 may include a scan driver and an emission driver. The scan driver may generate a scan signal in a row-sequential manner to supply at least one scan line connected to each pixel row to the scan lines. The emission driving unit may generate an emission signal in a row-sequential manner to supply at least one emission line connected to each pixel row to the emission lines.

이러한 게이트 구동회로(13)는 GIP(Gate-driver In Panel) 방식에 따라 표시패널(10)의 비 표시영역 상에 직접 형성될 수 있다. The gate drive circuit 13 may be formed directly on the non-display area of the display panel 10 in accordance with a GIP (Gate-Driver In Panel) method.

도 3은 본 발명의 일 화소 구조를 보여주는 등가 회로도이다. 그리고, 도 4는 도 3의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다.3 is an equivalent circuit diagram showing the one-pixel structure of the present invention. 4 is a waveform diagram showing a data signal and a gate signal applied to the pixel of FIG. 3. FIG.

도 3을 참조하면, n(n은 자연수)번째 화소 행에 배치된 각 화소(PXL)는 OLED, 구동 TFT(DT), 제1 TFT(T1), 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 스토리지 커패시터(Cst)를 포함한다.Referring to FIG. 3, each pixel PXL disposed in n (n is a natural number) pixel row includes an OLED, a driving TFT DT, a first TFT T1, a second TFT T2, T3, a fourth TFT T4, a fifth TFT T5, and a storage capacitor Cst.

OLED는 구동 TFT(DT)로부터 공급되는 구동 전류에 의해 발광한다. 도 1과 같이 OLED의 애노드전극과 캐소드전극 사이에는 다층의 유기 화합물층이 형성된다. 유기 화합물층은 정공주입층(Hole InjecPion layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron InjecPion layer, EIL)을 포함한다. OLED의 애노드전극은 노드 C에 접속되고, 그의 캐소드전극은 저전위 구동전압(ELVSS)의 입력단에 접속된다. The OLED emits light by the driving current supplied from the driving TFT DT. As shown in FIG. 1, a multi-layer organic compound layer is formed between the anode electrode and the cathode electrode of the OLED. The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer EIL). The anode electrode of the OLED is connected to the node C, and its cathode electrode is connected to the input terminal of the low potential driving voltage ELVSS.

구동 TFT(DT)는 자신의 게이트-소스 간 전압(Vgs)에 따라 OLED에 인가되는 구동전류를 제어한다. 구동 TFT(DT)의 게이트전극은 노드 A에 접속되고, 드레인전극은 노드 B에 접속되며, 소스전극은 노드 D에 접속된다.The driving TFT DT controls the driving current applied to the OLED according to its own gate-source voltage Vgs. The gate electrode of the driving TFT DT is connected to the node A, the drain electrode is connected to the node B, and the source electrode is connected to the node D.

제1 TFT(T1)는 노드 A와 노드 B 사이에 접속되고, 제1n 스캔신호(SCAN1(n))에 따라 온/오프 된다. 제1 TFT(T1)의 게이트전극은 제1n 스캔신호(SCAN1(n))가 인가되는 n번째 제1 스캔라인에 접속되고, 그의 드레인전극은 노드 B에 접속되며, 그의 소스전극은 노드 A에 접속된다.The first TFT T1 is connected between the node A and the node B, and is turned on / off according to the first n-scan signal SCAN1 (n). The gate electrode of the first TFT T1 is connected to the nth first scan line to which the first n scan signal SCAN1 (n) is applied, the drain electrode thereof is connected to the node B, Respectively.

제2 TFT(T2)는 노드 C와 초기화전압(Vinit)의 입력단 사이에 접속되고, 제1n 스캔신호(SCAN1(n))에 따라 온/오프 된다. 제2 TFT(T2)의 게이트전극은 제1n 스캔신호(SCAN1(n))가 인가되는 n번째 제1 스캔라인에 접속되고, 그의 드레인전극은 노드 C에 접속되며, 그의 소스전극은 초기화전압(Vinit)의 입력단에 접속된다.The second TFT T2 is connected between the node C and the input terminal of the initialization voltage Vinit and is turned on / off according to the first n scan signal SCAN1 (n). The gate electrode of the second TFT T2 is connected to the nth first scan line to which the first n scan signal SCAN1 (n) is applied, the drain electrode thereof is connected to the node C, Vinit).

제3 TFT(T3)는 데이터라인(14)과 노드 D 사이에 접속되고, 제2n 스캔신호(SCAN2(n))에 따라 온/오프 된다. 제3 TFT(T3)의 게이트전극은 제2n 스캔신호(SCAN2(n))가 인가되는 n번째 제2 스캔라인에 접속되고, 그의 드레인전극은 데이터라인(14)에 접속되며, 그의 소스전극은 노드 D에 접속된다.The third TFT T3 is connected between the data line 14 and the node D and is turned on / off according to the second n-scan signal SCAN2 (n). The gate electrode of the third TFT T3 is connected to the nth second scan line to which the second n scan signal SCAN2 (n) is applied, the drain electrode thereof is connected to the data line 14, And is connected to node D.

제4 TFT(T4)는 고전위 구동전압(ELVDD)의 입력단과 노드 B 사이에 접속되고, 제1n 에미션신호(EM1(n))에 따라 온/오프 된다. 제4 TFT(T4)의 게이트전극은 제1n 에미션신호(EM1(n))가 인가되는 n번째 제1 에미션라인에 접속되고, 그의 드레인전극은 고전위 구동전압(ELVDD)의 입력단에 접속되며, 그의 소스전극은 노드 B에 접속된다.The fourth TFT T4 is connected between the input terminal of the high potential driving voltage ELVDD and the node B and is turned on / off according to the first n emission signal EM1 (n). The gate electrode of the fourth TFT T4 is connected to the nth first emission line to which the first ninth emission signal EM1 (n) is applied, and the drain electrode thereof is connected to the input terminal of the high potential driving voltage ELVDD And its source electrode is connected to node B.

제5 TFT(T5)는 노드 D와 노드 C 사이에 접속되고, 제2n 에미션신호(EM2(n))에 따라 온/오프 된다. 제5 TFT(T5)의 게이트전극은 제2n 에미션신호(EM2(n))가 인가되는 n번째 제2 에미션라인에 접속되고, 그의 드레인전극은 노드 D에 접속되며, 그의 소스전극은 노드 C에 접속된다.The fifth TFT T5 is connected between the node D and the node C and turned on / off according to the second n emission signal EM2 (n). The gate electrode of the fifth TFT T5 is connected to the nth second emission line to which the second nth emission signal EM2 (n) is applied, its drain electrode is connected to the node D, C.

스토리지 커패시터(Cst)는 노드 A와 노드 C 사이에 접속된다.The storage capacitor Cst is connected between node A and node C.

도 4, 도 5a 내지 도 5c, 및 도 6을 참조하여, 도 3의 화소 동작을 설명한다.Referring to Figs. 4, 5A to 5C, and 6, the pixel operation of Fig. 3 will be described.

한 프레임기간은, 도 4와 같이 노드 A와 노드 C를 초기화하는 이니셜 기간(Pi), 구동 TFT(DT)의 문턱전압을 샘플링하여 노드 A에 저장하는 샘플링 기간(Ps), 및 샘플링된 문턱전압을 포함하여 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 OLED를 발광시키는 에미션 기간(Pe)으로 나뉘어질 수 있다. 도 4에서는 초기화 동작을 n-1번째 수평 기간(Hn-1)에서 행함으로써 n번째 수평 기간(Hn)을 모두 샘플링 동작에 할애할 수 있게 된다. 이렇게 샘플링 기간(Ps)을 충분히 확보하면 구동 TFT(DT)의 문턱전압을 보다 정확히 샘플링할 수 있는 효과가 있다. One frame period includes the initial period Pi for initializing the node A and the node C as shown in Fig. 4, the sampling period Ps for sampling the threshold voltage of the driving TFT DT and storing the sampled threshold voltage in the node A, And an emission period Pe for programming the gate-source voltage of the driving TFT DT and emitting the OLED by the driving current according to the programmed gate-source voltage. In FIG. 4, the initialization operation is performed in the (n-1) -th horizontal period Hn-1, so that the n-th horizontal period Hn can be allotted to the sampling operation. When the sampling period Ps is sufficiently secured as described above, there is an effect that the threshold voltage of the driving TFT DT can be more accurately sampled.

구체적으로, 이니셜 기간(Pi)은 n-1번째 화소행의 데이터 기입에 할당된 n-1번째 수평 기간(Hn-1)에 포함된다. 이니셜 기간(Pi)에서, 제1n 스캔신호(SCAN1(n))와 제1n 에미션신호(EM1(n))는 온 레벨로 인가되고, 제2n 스캔신호(SCAN2(n))와 제2n 에미션신호(EM2(n))는 오프 레벨로 인가된다. 이니셜 기간(Pi)에서, 제1n 스캔신호(SCAN1(n))에 응답하여 제1 및 제2 TFT(T1,T2)가 턴 온 되고, 제1n 에미션신호(EM1(n))에 응답하여 제4 TFT(T4)가 턴 온 됨으로써, 노드 A는 고전위 구동전압(ELVDD)로 초기화되고, 노드 C는 초기화전압(Vinit)으로 초기화된다. 이렇게 샘플링 동작에 앞서 노드 A, C를 초기화하는 이유는 샘플링의 신뢰성을 높이고, OLED의 불필요한 발광을 방지하기 위함이다. 이를 위해, 초기화전압(Vinit)은 OLED의 동작전압보다 충분히 낮은 전압 범위 내에서 선택됨이 바람직하며, 저전위 구동전압(ELVSS)과 같거나 그보다 낮게 설정될 수 있다. 한편, 이니셜 기간(Pi)에서, 노드 D에는 이전 프레임의 데이터전압(Vdata(n))이 유지되어 있다.Specifically, the initial period Pi is included in the (n-1) -th horizontal period Hn-1 allocated to the data write of the (n-1) th pixel row. In the initial period Pi, the first n-scan signal SCAN1 (n) and the first n-emission signal EM1 (n) are applied at the ON level and the second n-scan signal SCAN2 (n) The selection signal EM2 (n) is applied at an off level. In the initial period Pi, the first and second TFTs T1 and T2 are turned on in response to the first n-scan signal SCAN1 (n), and in response to the first n-emission signal EM1 (n) The fourth TFT T4 is turned on so that the node A is initialized to the high potential driving voltage ELVDD and the node C is initialized to the initializing voltage Vinit. The reason for initializing the nodes A and C prior to the sampling operation is to increase the reliability of sampling and to prevent unnecessary emission of the OLED. For this purpose, the initialization voltage (Vinit) is preferably selected within a voltage range sufficiently lower than the operating voltage of the OLED, and may be set to be equal to or lower than the low potential driving voltage (ELVSS). On the other hand, in the initial period Pi, the data voltage Vdata (n) of the previous frame is held at the node D.

샘플링 기간(Ps)은 n번째 화소행의 데이터 기입에 할당된 n번째 수평 기간(Hn)에 포함된다. 샘플링 기간(Ps)에서, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 온 레벨로 인가되고, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 오프 레벨로 인가된다. 샘플링 기간(Ps)에서, 제1n 스캔신호(SCAN1(n))에 응답하여 제1 및 제2 TFT(T1,T2)가 턴 온 되고, 제2n 스캔신호(SCAN2(n))에 응답하여 제3 TFT(T3)가 턴 온 됨으로써, 구동 TFT(DT)는 다이오드 커넥션(diode connection, 게이트전극과 드레인전극이 쇼트되어 TFT가 다이오드처럼 동작함)되고, 노드 D에는 데이터전압(Vdata(n))이 인가된다. 여기서, 데이터전압(Vdata(n))은 샘플링 기간(Ps) 동안 구동 TFT(DT)가 턴 온 될 수 있도록 충분히 낮은 전압(Vdata(n)<ELVDD-Vth)으로 인가된다. 샘플링 기간(Ps)에서, 구동 TFT(DT)의 드레인-소스 사이에는 전류(Ids)가 흐르며, 이러한 전류(Ids)에 의해 노드 A의 전위는 초기화 상태인 고전위 구동전압(ELVDD)에서 데이터전압(Vdata(n))과 구동 TFT(DT)의 문턱전압을 합산한 값(Vdata(n)+Vth)까지 낮아진다. 샘플링 기간(Ps)에서, C 노드의 전위는 초기화전압(Vinit)으로 유지되어 전류(Ids) 경로를 제공한다.The sampling period Ps is included in the n-th horizontal period Hn allocated to the data writing of the n-th pixel row. In the sampling period Ps, the first n scan signal SCAN1 (n) and the second n scan signal SCAN2 (n) are applied at the on level, and the first n emission signal EM1 (n) The selection signal EM2 (n) is applied at an off level. In the sampling period Ps, the first and second TFTs T1 and T2 are turned on in response to the first n-scan signal SCAN1 (n), and the first and second TFTs T1 and T2 are turned on in response to the second n-scan signal SCAN2 3 TFT T3 is turned on so that the driving TFT DT is diode connected (the gate electrode and the drain electrode are short-circuited so that the TFT operates as a diode), and the data voltage Vdata (n) . Here, the data voltage Vdata (n) is applied at a sufficiently low voltage (Vdata (n) <ELVDD-Vth) so that the driving TFT DT can be turned on during the sampling period Ps. In the sampling period Ps, a current Ids flows between the drain and the source of the driving TFT DT. By the current Ids, the potential of the node A is changed from the high potential driving voltage ELVDD, (Vdata (n) + Vth) obtained by adding the threshold voltage of the driving TFT DT to the threshold voltage Vdata (n) of the driving TFT DT. In the sampling period Ps, the potential of the C node is maintained at the initializing voltage (Vinit) to provide a current (Ids) path.

에미션 기간(Pe)은 한 프레임기간 중에서 이니셜 기간(Pi)과 샘플링 기간(Ps)을 제외한 나머지 기간에 해당된다. 에미션 기간(Pe)에서, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 온 레벨로 인가되고, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 오프 레벨로 인가된다. 에미션 기간(Pe)에서, 제1n 에미션신호(EM1(n))에 응답하여 제4 TFT(T4)가 턴 온 됨으로써 구동 TFT(DT)의 드레인전극에 고전위 구동전압(ELVDD)을 연결하고, 제2n 에미션신호(EM2(n))에 응답하여 제5 TFT(T5)가 턴 온 됨으로써 노드 C 및 노드 D의 전위를 OLED의 동작전압(Voled)으로 동일하게 한다. 에미션 기간(Pe)에서, 노드 C의 전위는 초기화 상태인 초기화전압(Vinit)에서 OLED의 동작전압(Voled)으로 변화된다. 에미션 기간(Pe)에서, 노드 A는 플로팅됨과 아울러 스토리지 커패시터(Cst)를 통해 노드 C에 커플링되어 있기 때문에, 노드 A의 전위도 샘플링 기간(Ps)에서 셋팅된 (Vdata(n)+Vth)에서 노드 C의 전위 변화분(Voled-Vinit)만큼 변화된다. 즉, 에미션 기간(Pe)에서, 노드 A의 전위는 "Vdata(n)+Vth+Voled-Vinit"으로 셋팅되고, 노드 C의 전위는 "Voled"로 셋팅되며, 그에 따라 구동 TFT(DT)의 게이트전압(Vg)에서 소스전압(Vs)을 뺀 게이트-소스 간 전압(Vgs)은 "Vdata(n)+Vth-Vinit"으로 프로그래밍된다. The emission period Pe corresponds to the remaining period except for the initial period Pi and the sampling period Ps in one frame period. In the emission period Pe, the first n emission signal EM1 (n) and the second n emission signal EM2 (n) are applied at the ON level and the first n scan signal SCAN1 (n) The 2n scan signal SCAN2 (n) is applied at the off level. In the emission period Pe, the fourth TFT T4 is turned on in response to the first n emission signal EM1 (n) to connect the high potential driving voltage ELVDD to the drain electrode of the driving TFT DT , And the fifth TFT (T5) is turned on in response to the second emission signal EM2 (n), thereby making the potential of the node C and the potential of the node D equal to the operating voltage (Voled) of the OLED. In the emission period Pe, the potential of the node C is changed from the initializing voltage Vinit in the initial state to the operating voltage Voled of the OLED. Since the node A is floating and is coupled to the node C through the storage capacitor Cst in the emission period Pe, the potential of the node A is also set to Vdata (n) + Vth ) By the potential change (Voled-Vinit) of the node C. That is, in the emission period Pe, the potential of the node A is set to "Vdata (n) + Vth + Voled-Vinit", the potential of the node C is set to "Voled" The gate-source voltage Vgs obtained by subtracting the source voltage Vs from the gate voltage Vg of the transistor Q1 is programmed to "Vdata (n) + Vth-Vinit".

에미션 기간(Pe)에서 OLED에 흐르는 구동전류(Ioled)에 대한 관계식은 하기 수학식 1과 같이 된다. OLED는 이러한 구동전류에 의해 발광함으로써 원하는 표시 계조를 구현하게 된다. The relation for the driving current Ioled flowing in the OLED in the emission period Pe is as shown in the following equation (1). The OLED emits light by this driving current to realize a desired display gradation.

Figure pat00001
Figure pat00001

수학식 1에서, k는 구동 TFT(DT)의 전자 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수를 지시한다.In Equation (1), k indicates a proportional constant determined by electron mobility, parasitic capacitance, channel capacitance, and the like of the driving TFT (DT).

구동전류(Ioled) 수식은 k/2(Vgs-Vth)2인데, 에미션 기간(Pe)을 통해 프로그래밍 된 Vgs에는 구동 TFT(DT)의 문턱전압(Vth) 성분이 이미 포함되어 있으므로, 수학식 1과 같이 구동전류(Ioled) 관계식에서 구동 TFT(DT)의 문턱전압(Vth) 성분Vth 성분은 소거되게 된다. 이를 통해, 문턱전압(Vth) 변화가 구동전류(Ioled)에 미치는 영향이 제거되는 것이다.Since the driving current (Ioled) formula k / 2 (Vgs-Vth) 2 inde, the threshold voltage (Vth) component of the Vgs programmed with the emission period (Pe), the driving TFT (DT) is already included, equation 1, the threshold voltage (Vth) component Vth component of the driving TFT DT is erased in the driving current (Ioled) relation. Thus, the influence of the change in the threshold voltage Vth on the drive current Ioled is eliminated.

한편, 유기발광 표시장치의 휘도 유니포머티를 저해하는 또 다른 요인으로 위치별 IR 드롭 편차가 있다. IR 드롭 편차는 각 화소에 인가되는 고전위 구동전압(ELVDD)에 편차를 야기한다. 하지만, 도 3 내지 도 6에서와 같은 특징적 구성을 통해 본 발명에서는 수학식 1에서와 같이 구동전류(Ioled) 수식에 고전위 구동전압(ELVDD)의 성분을 미 포함되게 함으로써 IR 드롭 편차가 구동전류(Ioled)에 미치는 영향까지 제거할 수 있다.On the other hand, there are IR drop deviations by position as another factor that hinders the luminance unity of the organic light emitting display. The IR drop deviation causes a deviation in the high potential driving voltage (ELVDD) applied to each pixel. However, in the present invention, as shown in FIG. 3 to FIG. 6, by including the component of the high potential driving voltage ELVDD in the driving current Ioled equation as in Equation 1, (Ioled) can be removed.

도 7 및 도 8은 도 3에 도시된 화소 구조의 일 변형 예들을 보여주는 등가 회로도이다. 그리고, 도 9는 도 7 및 도 8의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다.Figs. 7 and 8 are equivalent circuit diagrams showing one modification of the pixel structure shown in Fig. 9 is a waveform diagram showing a data signal and a gate signal applied to the pixels of FIGS. 7 and 8. FIG.

표시패널(10)에서 화소의 집적도를 높이거나, 또는 제조 공정을 보다 용이하게 함과 아울러 수율을 높이기 위해서는 화소 어레이를 간소화하는 것이 중요하다. It is important to simplify the pixel array in order to increase the degree of integration of the pixels in the display panel 10 or to make the manufacturing process easier and increase the yield.

화소 어레이를 간소화하기 위해, n번째 화소행에 배치된 화소(PXL)는 도 7과 같이 제4 및 제5 TFT(T4,T5)가 동일한 제n 에미션신호(EM(n))에 따라 온/오프 되도록 설계될 수 있다. 이를 위해, 제4 TFT(T4)의 게이트전극 및 제5 TFT(T5)의 게이트전극은 제n 에미션신호(EM(n))가 인가되는 n번째 에미션라인에 접속될 수 있다. 일부 게이트신호를 제거하여 게이트신호의 공급에 필요한 신호 배선들을 줄이면 그만큼 화소의 개구율이 증대된다. 또한, 게이트신호가 줄어든만큼 그 게이트신호를 생성하기 위한 게이트 구동회로의 회로 사이즈까지 줄일 수 있으며, 이는 협 베젤(narrow bezel)을 구현하는 데 매우 중요하다. In order to simplify the pixel array, the pixels PXL arranged on the n-th pixel row are turned on according to the same n-th emission signal EM (n) as the fourth and fifth TFTs T4 and T5, / Off &lt; / RTI &gt; To this end, the gate electrode of the fourth TFT (T4) and the gate electrode of the fifth TFT (T5) may be connected to the nth emission line to which the nth emission signal EM (n) is applied. If the number of signal lines necessary for supplying the gate signal is reduced by removing some gate signals, the aperture ratio of the pixels is increased accordingly. In addition, as the gate signal is reduced, the circuit size of the gate driver circuit for generating the gate signal can be reduced, which is very important for realizing a narrow bezel.

화소 어레이를 더욱 간소화하기 위해, 표시패널(10)의 각 화소(PXL)는 도 8과 같이 제2 TFT(T2)의 드레인전극이 저전위 구동전압(ELVSS)의 입력단에 접속되도록 설계될 수 있다. 도 8과 같은 화소(PXL)들을 포함한 화소 어레이에서는 초기화전압(Vinit)이 불필요 하기 때문에 초기화전압(Vinit)의 공급에 필요한 신호 배선들이 제거될 수 있다. In order to further simplify the pixel array, each pixel PXL of the display panel 10 can be designed such that the drain electrode of the second TFT T2 is connected to the input terminal of the low potential driving voltage ELVSS as shown in Fig. 8 . In the pixel array including the pixels PXL shown in Fig. 8, since the initialization voltage Vinit is unnecessary, the signal wirings necessary for supplying the initialization voltage Vinit can be removed.

도 7 및 도 8의 화소(PXL)에서, 그 외 나머지 구성 요소들은 도 3에서 설명한 것과 실질적으로 동일하다.In the pixel PXL of Figs. 7 and 8, the other remaining components are substantially the same as those described in Fig.

도 9를 참조하면, 한 프레임기간은, 노드 A와 노드 C를 초기화하는 이니셜 기간(Pi), 구동 TFT(DT)의 문턱전압을 샘플링하여 노드 A에 저장하는 샘플링 기간(Ps), 및 샘플링된 문턱전압을 포함하여 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 OLED를 발광시키는 에미션 기간(Pe)으로 나뉘어질 수 있다.9, one frame period includes a initial period Pi for initializing the node A and the node C, a sampling period Ps for sampling the threshold voltage of the driving TFT DT and storing the sampled threshold voltage in the node A, And an emission period Pe for programming the gate-source voltage of the driving TFT DT including a threshold voltage and causing the OLED to emit light with a driving current according to the programmed gate-source voltage.

이니셜 기간(Pi)에서, 제1n 스캔신호(SCAN1(n))와 제n 에미션신호(EM(n))는 온 레벨로 인가되고, 제2n 스캔신호(SCAN2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5a에서 설명한 바와 실질적으로 동일하다.In the initial period Pi, the first n-scan signal SCAN1 (n) and the n-th emission signal EM (n) are applied at ON level and the second n-scan signal SCAN2 (n) And the action and effect thereof are substantially the same as those described in Fig. 5A.

샘플링 기간(Ps)에서, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 온 레벨로 인가되고, 제n 에미션신호(EM(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5b에서 설명한 바와 실질적으로 동일하다.In the sampling period Ps, the first n-scan signal SCAN1 (n) and the second n-scan signal SCAN2 (n) are applied at ON level and the nth emission signal EM (n) And the operation effect is substantially the same as that described in Fig. 5B.

에미션 기간(Pe)에서, 제n 에미션신호(EM(n))는 온 레벨로 인가되고, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5c에서 설명한 바와 실질적으로 동일하다.The nth emission signal EM (n) is applied at the ON level in the emission period Pe and the first n scan signal SCAN1 (n) and the second n scan signal SCAN2 (n) And the action and effect thereof are substantially the same as those described in Fig. 5C.

도 10은 본 발명의 일 화소 구조를 보여주는 등가 회로도이다. 도 11은 도 10의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다. 그리고, 도 12a, 도 12b 및 도 12c는 각각 도 11의 이니셜 기간, 샘플링기간, 및 에미션 기간에 대응되는 화소의 등가 회로도이다.10 is an equivalent circuit diagram showing the one-pixel structure of the present invention. 11 is a waveform diagram showing a data signal and a gate signal applied to the pixel of FIG. 12A, 12B, and 12C are equivalent circuit diagrams of pixels corresponding to the initial period, the sampling period, and the emission period of FIG. 11, respectively.

도 10을 참조하면, n(n은 자연수)번째 화소 행에 배치된 각 화소(PXL)는 OLED, 구동 TFT(DT), 제1 TFT(T1), 제2 TFT(T2), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 스토리지 커패시터(Cst)를 포함한다.Referring to FIG. 10, each pixel PXL disposed in n (n is a natural number) pixel row includes an OLED, a driving TFT DT, a first TFT T1, a second TFT T2, T3, a fourth TFT T4, a fifth TFT T5, and a storage capacitor Cst.

이 화소(PXL)는 도 3에 도시된 화소(PXL)와 비교하여 스토리지 커패시터(Cst)의 접속 구성만이 다를 뿐 나머지 구성은 실질적으로 동일하다. 도 10의 화소(PXL)에서 스토리지 커패시터(Cst)는 노드 A와 초기화전압(Vinit)의 입력단 사이에 접속된다.The pixel PXL is different from the pixel PXL shown in FIG. 3 only in the connection configuration of the storage capacitor Cst, but the remaining configuration is substantially the same. In the pixel PXL of FIG. 10, the storage capacitor Cst is connected between the node A and the input terminal of the initialization voltage Vinit.

한 프레임기간은, 도 11과 같이 노드 A와 노드 C를 초기화하는 이니셜 기간(Pi), 구동 TFT(DT)의 문턱전압을 샘플링하여 노드 A에 저장하는 샘플링 기간(Ps), 및 샘플링된 문턱전압을 포함하여 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 OLED를 발광시키는 에미션 기간(Pe)으로 나뉘어질 수 있다. 도 11에서는 n번째 수평 기간(Hn) 동안 초기화 동작과 함께 샘플링 동작까지 행한다. 즉, 이니셜 기간(Pi)과 샘플링 기간(Ps)은 n번째 수평 기간(Hn) 내에 포함된다.One frame period includes the initial period Pi for initializing the node A and the node C as shown in Fig. 11, the sampling period Ps for sampling the threshold voltage of the driving TFT DT and storing the sampled threshold voltage in the node A, And an emission period Pe for programming the gate-source voltage of the driving TFT DT and emitting the OLED by the driving current according to the programmed gate-source voltage. 11, the initializing operation and the sampling operation are performed during the n-th horizontal period Hn. That is, the initial period Pi and the sampling period Ps are included in the n-th horizontal period Hn.

도 12a를 참조하면, 이니셜 기간(Pi)에서, 제1n 스캔신호(SCAN1(n))와 제1n 에미션신호(EM1(n))는 온 레벨로 인가되고, 제2n 스캔신호(SCAN2(n))와 제2n 에미션신호(EM2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5a에서 설명한 바와 실질적으로 동일하다.12A, in the initial period Pi, the first n-scan signal SCAN1 (n) and the first n-emission signal EM1 (n) are applied at the ON level and the second n-scan signal SCAN2 ) And the second n-emission signal EM2 (n) are applied at the off-level, and the operation effect is substantially the same as that described in Fig. 5A.

도 12b를 참조하면, 샘플링 기간(Ps)에서, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 온 레벨로 인가되고, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5b에서 설명한 바와 실질적으로 동일하다.12B, in the sampling period Ps, the first n-scan signal SCAN1 (n) and the second n-scan signal SCAN2 (n) are applied at the ON level and the first n-emission signal EM1 ) And the second n emission signal EM2 (n) are applied in off-level, and the operation effect is substantially the same as that described in Fig. 5B.

에미션 기간(Pe)은 한 프레임기간 중에서 이니셜 기간(Pi)과 샘플링 기간(Ps)을 제외한 나머지 기간에 해당된다. 도 12c를 참조하면, 에미션 기간(Pe)에서, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 온 레벨로 인가되고, 제1n 스캔신호(SCAN1(n))와 제2n 스캔신호(SCAN2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 5c에서 설명한 바와 실질적으로 동일하다.The emission period Pe corresponds to the remaining period except for the initial period Pi and the sampling period Ps in one frame period. 12C, in the emission period Pe, the first n emission signal EM1 (n) and the second n emission signal EM2 (n) are applied at the ON level, and the first n scan signal SCAN1 (n) and the second n-scan signal SCAN2 (n) are applied in off-level, and the operation effect is substantially the same as that described in Fig. 5C.

도 13 및 도 14는 도 10에 도시된 화소 구조의 일 변형 예들을 보여주는 등가 회로도이다.13 and 14 are equivalent circuit diagrams showing one modification of the pixel structure shown in FIG.

도 13의 화소(PXL)는 도 10과 비교하여 제6 TFT(T6)를 더 구비한다는 점에서 다르다. 도 13의 화소(PXL)에서는, 스토리지 커패시터(Cst)에 연결된 노드 E와 노드 C 사이에 제2 TFT(T2)가 접속된다. 그리고, 제6 TFT(T6)는 노드 E와 초기화전압(Vinit)의 입력단 사이에 접속된다. 제2 및 제6 TFT(T2,T6) 각각의 게이트전극은 제1n 스캔신호가 인가되는 n번째 제1 스캔라인에 접속된다. 도 13의 화소(PXL)는 제6 TFT(T6)를 더 포함함으로써 회로의 동작 안정성을 높인다. 도 13의 나머지 구성 요소들은 도 10에서 설명한 것과 실질적으로 동일하다.The pixel PXL in Fig. 13 differs from Fig. 10 in that it further includes a sixth TFT T6. In the pixel PXL shown in Fig. 13, the second TFT T2 is connected between the node E and the node C connected to the storage capacitor Cst. The sixth TFT T6 is connected between the node E and the input terminal of the initialization voltage Vinit. The gate electrodes of the second and sixth TFTs T2 and T6 are connected to the nth first scan line to which the first n scan signal is applied. The pixel PXL in Fig. 13 further includes the sixth TFT T6, thereby improving the operation stability of the circuit. The remaining components of Fig. 13 are substantially the same as those described in Fig.

도 14의 화소(PXL)는 도 10과 비교하여 제7 TFT(T7)를 더 구비한다는 점에서 다르다. 도 14의 화소(PXL)에서는, 제7 TFT(T7)가 스토리지 커패시터(Cst)와 초기화전압(Vinit)의 입력단 사이에 접속된다. 제2 및 제7 TFT(T2,T7) 각각의 게이트전극은 제1n 스캔신호가 인가되는 n번째 제1 스캔라인에 접속된다. 도 14의 화소(PXL)는 제7 TFT(T7)를 더 포함함으로써 회로의 동작 안정성을 높인다. 도 14의 나머지 구성 요소들은 도 10에서 설명한 것과 실질적으로 동일하다.The pixel PXL in Fig. 14 differs from Fig. 10 in that it further includes a seventh TFT T7. In the pixel PXL of Fig. 14, the seventh TFT T7 is connected between the storage capacitor Cst and the input terminal of the initialization voltage Vinit. The gate electrodes of the second and seventh TFTs T2 and T7 are connected to the nth first scan line to which the first n scan signal is applied. The pixel PXL in Fig. 14 further includes the seventh TFT T7, thereby improving the operation stability of the circuit. The remaining components of Fig. 14 are substantially the same as those described in Fig.

도 15는 도 10에 도시된 화소 구조의 다른 변형 예를 보여주는 등가 회로도이다. 도 16은 도 15의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다. 그리고, 도 17 및 도 18은 도 15에 도시된 화소 구조의 추가 변형 예를 보여주는 등가 회로도이다.15 is an equivalent circuit diagram showing another modification of the pixel structure shown in FIG. 16 is a waveform diagram showing a data signal and a gate signal applied to the pixel of FIG. 17 and 18 are equivalent circuit diagrams showing a further modification of the pixel structure shown in Fig.

표시패널(10)에서 화소의 집적도를 높이거나, 또는 제조 공정을 보다 용이하게 함과 아울러 수율을 높이기 위해서는 화소 어레이를 간소화하는 것이 중요하다. It is important to simplify the pixel array in order to increase the degree of integration of the pixels in the display panel 10 or to make the manufacturing process easier and increase the yield.

화소 어레이를 간소화하기 위해, n번째 화소행에 배치된 화소(PXL)는 도 15와 같이 제2 및 제3 TFT(T2,T3)가 동일한 제n 스캔신호(SCAN(n))에 따라 온/오프 되도록 설계될 수 있다. 이를 위해, 제2 TFT(T2)의 게이트전극 및 제3 TFT(T3)의 게이트전극은 제n 스캔신호(SCAN(n))가 인가되는 n번째 스캔라인에 접속될 수 있다. 일부 게이트신호를 제거하여 게이트신호의 공급에 필요한 신호 배선들을 줄이면 그만큼 화소의 개구율이 증대된다. 또한, 게이트신호가 줄어든만큼 그 게이트신호를 생성하기 위한 게이트 구동회로의 회로 사이즈까지 줄일 수 있으며, 이는 협 베젤(narrow bezel)을 구현하는 데 매우 중요하다. In order to simplify the pixel array, the pixels PXL arranged on the n-th pixel row are turned on / off according to the same n-th scan signal SCAN (n) as the second and third TFTs T2 and T3, Off. To this end, the gate electrode of the second TFT T2 and the gate electrode of the third TFT T3 may be connected to the nth scan line to which the nth scan signal SCAN (n) is applied. If the number of signal lines necessary for supplying the gate signal is reduced by removing some gate signals, the aperture ratio of the pixels is increased accordingly. In addition, as the gate signal is reduced, the circuit size of the gate driver circuit for generating the gate signal can be reduced, which is very important for realizing a narrow bezel.

도 15의 화소(PXL)에서, 그 외 나머지 구성 요소들은 도 10에서 설명한 것과 실질적으로 동일하다.In the pixel PXL of Fig. 15, the other remaining components are substantially the same as those described in Fig.

도 16을 참조하면, 한 프레임기간은, 노드 C를 초기화하는 이니셜 기간(Pi), 구동 TFT(DT)의 문턱전압을 샘플링하여 노드 A에 저장하는 샘플링 기간(Ps), 및 샘플링된 문턱전압을 포함하여 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 OLED를 발광시키는 에미션 기간(Pe)으로 나뉘어질 수 있다.16, one frame period includes a initial period Pi for initializing the node C, a sampling period Ps for sampling the threshold voltage of the driving TFT DT and storing the sampled threshold voltage in the node A, And an emission period Pe for programming the gate-source voltage of the driving TFT DT and emitting the OLED by the driving current according to the programmed gate-source voltage.

이니셜 기간(Pi)에서, 제n 스캔신호(SCAN(n))와 제1n 에미션신호(EM1(n))는 온 레벨로 인가되고, 제2n 에미션신호(EM2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 12a에서 설명한 바와 실질적으로 동일하다.In the initial period Pi, the n-th scan signal SCAN (n) and the first n-emission signal EM1 (n) are applied at ON level and the second n-emission signal EM2 (n) And the action and effect thereof are substantially the same as those described in Fig. 12A.

샘플링 기간(Ps)에서, 제n 스캔신호(SCAN(n))는 온 레벨로 인가되고, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 12b에서 설명한 바와 실질적으로 동일하다.In the sampling period Ps, the nth scan signal SCAN (n) is applied at the ON level, and the first n emission signal EM1 (n) and the second n emission signal EM2 (n) And the action and effect thereof are substantially the same as those described in Fig. 12B.

에미션 기간(Pe)에서, 제1n 에미션신호(EM1(n))와 제2n 에미션신호(EM2(n))는 온 레벨로 인가되고, 제n 스캔신호(SCAN(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 12c에서 설명한 바와 실질적으로 동일하다.In the emission period Pe, the first n emission signal EM1 (n) and the second n emission signal EM2 (n) are applied at ON level, and the nth scan signal SCAN (n) Level, and the action effect is substantially the same as that described in Fig. 12C.

도 17 및 도 18은 도 15에 도시된 화소 구조의 추가 변형 예를 보여주는 등가 회로도이다.17 and 18 are equivalent circuit diagrams showing a further modification of the pixel structure shown in Fig.

도 17의 화소(PXL)는 도 15와 비교하여 제6 TFT(T6)를 더 구비한다는 점에서 다르다. 도 17의 화소(PXL)에서는, 스토리지 커패시터(Cst)에 연결된 노드 E와 노드 C 사이에 제2 TFT(T2)가 접속된다. 그리고, 제6 TFT(T6)는 노드 E와 초기화전압(Vinit)의 입력단 사이에 접속된다. 제2 및 제6 TFT(T2,T6) 각각의 게이트전극은 제n 스캔신호가 인가되는 n번째 스캔라인에 접속된다. 도 17의 화소(PXL)는 제6 TFT(T6)를 더 포함함으로써 회로의 동작 안정성을 높인다. 도 17의 나머지 구성 요소들은 도 15에서 설명한 것과 실질적으로 동일하다.The pixel PXL in Fig. 17 differs from Fig. 15 in that it further includes a sixth TFT T6. In the pixel PXL of Fig. 17, the second TFT T2 is connected between the node E and the node C connected to the storage capacitor Cst. The sixth TFT T6 is connected between the node E and the input terminal of the initialization voltage Vinit. The gate electrodes of the second and sixth TFTs T2 and T6 are connected to the nth scan line to which the nth scan signal is applied. The pixel PXL in Fig. 17 further includes the sixth TFT T6, thereby improving the operation stability of the circuit. The remaining components in Fig. 17 are substantially the same as those described in Fig.

도 18의 화소(PXL)는 도 15와 비교하여 제7 TFT(T7)를 더 구비한다. 도 18의 화소(PXL)에서는, 제7 TFT(T7)가 스토리지 커패시터(Cst)와 초기화전압(Vinit)의 입력단 사이에 접속된다. 제2 및 제7 TFT(T2,T7) 각각의 게이트전극은 제n 스캔신호가 인가되는 n번째 스캔라인에 접속된다. 도 18의 화소(PXL)는 제7 TFT(T7)를 더 포함함으로써 동작의 안정성을 높인다. 도 18의 나머지 구성 요소들은 도 15에서 설명한 것과 실질적으로 동일하다.The pixel PXL in Fig. 18 further includes a seventh TFT T7 in comparison with Fig. In the pixel PXL of Fig. 18, the seventh TFT T7 is connected between the storage capacitor Cst and the input terminal of the initialization voltage Vinit. The gate electrodes of the second and seventh TFTs T2 and T7 are connected to the nth scan line to which the nth scan signal is applied. The pixel PXL in Fig. 18 further includes the seventh TFT T7, thereby enhancing the stability of operation. The remaining components of Fig. 18 are substantially the same as those described in Fig.

도 19 및 도 20은 본 발명의 일 화소 구조를 보여주는 등가 회로도이다. 그리고, 도 21은 도 19 및 도 20의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다.19 and 20 are equivalent circuit diagrams showing one pixel structure of the present invention. FIG. 21 is a waveform diagram showing a data signal and a gate signal applied to the pixels of FIGS. 19 and 20. FIG.

도 19를 참조하면, n(n은 자연수)번째 화소 행에 배치된 각 화소(PXL)는 OLED, 구동 TFT(DT), 제1 TFT(T1), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 스토리지 커패시터(Cst)를 포함한다. 이 화소(PXL)는 도 10에 도시된 화소(PXL)와 비교하여 제2 TFT(T2)를 구비하지 않고, 제1 및 제3 TFT(T1,T3)를 동일한 스캔신호(SCAN(n))로 구동시키고, 제4 및 제5 TFT(T4,T5)를 동일한 에미션신호(EM(n))로 구동시키는 점에서 다르다. 전술한 화소 구조에 비해 TFT 개수 및 게이트 신호의 개수가 가장 적기 때문에, 이 화소(PXL) 구조는 집적도를 높이는 데 가장 유리하다. 도 19의 화소(PXL)에서 스토리지 커패시터(Cst)는 노드 A와 초기화전압(Vinit)의 입력단 사이에 접속된다.19, each pixel PXL disposed in n (n is a natural number) pixel row includes an OLED, a driving TFT DT, a first TFT T1, a third TFT T3, a fourth TFT T4, a fifth TFT T5, and a storage capacitor Cst. This pixel PXL does not have the second TFT T2 as compared with the pixel PXL shown in Fig. 10 and the first and third TFTs T1 and T3 are the same scan signal SCAN (n) And drives the fourth and fifth TFTs T4 and T5 with the same emission signal EM (n). Since the number of TFTs and the number of gate signals are the smallest in comparison with the above-described pixel structure, this pixel (PXL) structure is most advantageous for increasing the degree of integration. In the pixel PXL in Fig. 19, the storage capacitor Cst is connected between the node A and the input terminal of the initialization voltage Vinit.

도 20을 참조하면, 각 화소(PXL)는 도 19와 비교하여 노드 C와 저전위 구동전압(ELVSS)의 입력단 사이에 접속된 제2 TFT(T2)를 더 포함한다. 그리고, 도 20의 화소(PXL)에서 스토리지 커패시터(Cst)는 노드 A와 저전위 구동전압(ELVSS)의 입력단 사이에 접속된다.Referring to Fig. 20, each pixel PXL further includes a second TFT T2 connected between a node C and an input terminal of the low potential driving voltage ELVSS, as compared with Fig. In the pixel PXL of FIG. 20, the storage capacitor Cst is connected between the node A and the input terminal of the low potential driving voltage ELVSS.

도 20의 화소(PXL) 구조는 이니셜 기간(Pi)에서 C 노드가 초기화 되도록 제2 TFT(T2)를 더 포함하여 동작의 안정성을 확보한다. 그리고, 도 20의 화소(PXL)에서는 제2 TFT(T2)의 드레인전극이 저전위 구동전압(ELVSS)의 입력단에 직접 접속됨으로써 초기화전압(Vinit)의 공급에 필요한 신호 배선들이 제거될 수 있다. The pixel (PXL) structure of Fig. 20 further includes a second TFT T2 to initialize the C node in the initial period Pi to ensure stability of operation. In the pixel PXL of FIG. 20, the drain electrode of the second TFT T2 is directly connected to the input terminal of the low potential driving voltage ELVSS, so that the signal wiring necessary for supplying the initialization voltage Vinit can be removed.

한 프레임기간은, 도 21과 같이 노드 A와 노드 C를 초기화하는 이니셜 기간(Pi), 구동 TFT(DT)의 문턱전압을 샘플링하여 노드 A에 저장하는 샘플링 기간(Ps), 및 샘플링된 문턱전압을 포함하여 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 OLED를 발광시키는 에미션 기간(Pe)으로 나뉘어질 수 있다. 도 21에서는 n번째 수평 기간(Hn) 동안 초기화 동작과 함께 샘플링 동작까지 행한다. 즉, 이니셜 기간(Pi)과 샘플링 기간(Ps)은 n번째 수평 기간(Hn) 내에 포함된다.One frame period includes a initial period Pi for initializing the node A and the node C, a sampling period Ps for sampling the threshold voltage of the driving TFT DT and storing the sampled threshold voltage in the node A, And an emission period Pe for programming the gate-source voltage of the driving TFT DT and emitting the OLED by the driving current according to the programmed gate-source voltage. In Fig. 21, the initializing operation and the sampling operation are performed during the n-th horizontal period Hn. That is, the initial period Pi and the sampling period Ps are included in the n-th horizontal period Hn.

이니셜 기간(Pi)에서, 제n 스캔신호(SCAN(n))와 제n 에미션신호(EM(n))는 온 레벨로 인가되며, 그에 따른 작용 효과는 도 12a에서 설명한 바와 실질적으로 동일하다.In the initial period Pi, the n-th scan signal SCAN (n) and the n-th emission signal EM (n) are applied at the on level, and the operation effect thereof is substantially the same as that described in Fig. .

샘플링 기간(Ps)에서, 제n 스캔신호(SCAN(n))는 온 레벨로 인가되고, 제n 에미션신호(EM(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 12b에서 설명한 바와 실질적으로 동일하다.In the sampling period Ps, the nth scan signal SCAN (n) is applied at the ON level and the nth emission signal EM (n) is applied at the OFF level, Are substantially the same as those described above.

에미션 기간(Pe)에서, 제n 에미션신호(EM(n))는 온 레벨로 인가되고, 제n 스캔신호(SCAN(n))는 오프 레벨로 인가되며, 그에 따른 작용 효과는 도 12c에서 설명한 바와 실질적으로 동일하다.In the emission period Pe, the nth emission signal EM (n) is applied at the ON level and the nth scan signal SCAN (n) is applied at the OFF level, Is substantially the same as that described in Fig.

도 22 내지 도 24는 도 19 및 도 20에 도시된 화소 구조의 변형 예를 보여주는 등가 회로도이다. 그리고, 도 25는 도 22 내지 도 24의 화소에 인가되는 데이터신호와 게이트신호를 보여주는 파형도이다.FIGS. 22 to 24 are equivalent circuit diagrams showing a modification of the pixel structure shown in FIGS. 19 and 20. FIG. 25 is a waveform diagram showing a data signal and a gate signal applied to the pixels of FIGS. 22 to 24. FIG.

도 22의 화소(PXL)는 도 19와 비교하여 제6 TFT(T6)를 더 구비하고, 도 24의 화소(PXL)는 도 20과 비교하여 제6 TFT(T6)를 더 구비한다. 제6 TFT(T6)는 고전위 구동전압(ELVDD)의 입력단에 접속된 드레인전극과 노드 A에 접속된 소스전극을 포함한다. 초기화 동작이 n-1번째 수평 기간(Hn-1)에서 수행되도록, 제6 TFT(T6)의 게이트전극은 제n-1 스캔신호(SCAN(n-1)가 인가되는 n-1번째 스캔라인에 접속된다. 그 결과 도 22 및 도 24의 화소(PXL)들은 도 25와 같이 n번째 수평 기간(Hn)을 모두 샘플링 동작에 할애할 수 있기 때문에, 샘플링 기간(Ps)을 충분히 확보하여 샘플링 동작의 신뢰성을 제고할 수 있다. The pixel PXL in Fig. 22 further includes a sixth TFT T6 in comparison with Fig. 19, and the pixel PXL in Fig. 24 further includes a sixth TFT T6 in comparison with Fig. The sixth TFT T6 includes a drain electrode connected to the input terminal of the high potential driving voltage ELVDD and a source electrode connected to the node A. [ The gate electrode of the sixth TFT T6 is connected to the (n-1) th scan line (n-1) scan line SCAN (n-1) The pixels PXL in Figs. 22 and 24 can allocate the n-th horizontal period Hn to the sampling operation as shown in Fig. 25, so that the sampling period Ps is sufficiently secured and the sampling operation The reliability of the apparatus can be improved.

한편, 도 23의 화소(PXL)는 도 22의 화소(PXL)에서 스토리지 커패시터(Cst)의 일측 전극을 저전위 구동전압(ELVSS)의 입력단에 직접 접속시켜 초기화전압(Vinit)의 공급에 필요한 신호 배선들을 제거할 수 있다. The pixel PXL shown in FIG. 23 is a pixel PXL shown in FIG. 22 in which one electrode of the storage capacitor Cst is directly connected to the input terminal of the low potential driving voltage ELVSS to supply a signal necessary for supplying the initialization voltage Vinit Wires can be removed.

도 22 내지 도 24에 기재된 화소들 중 어느 하나의 화소(PXL)에서, 제1, 제2, 및 제3 TFT(T1,T2,T3) 각각의 게이트전극은 제n 스캔신호(SCAN(n))가 인가되는 n번째 스캔라인에 접속되고, 제4 및 제5 TFT(T4,T5) 각각의 게이트전극은 제n 에미션신호(EM(n))가 인가되는 n번째 에미션라인에 접속되고, 제6 TFT(T6)의 게이트전극은 제n-1 스캔신호(SCAN(n-1))가 인가되는 n-1번째 스캔라인에 접속된다. The gate electrode of each of the first, second, and third TFTs T1, T2, and T3 in the pixel PXL of the pixels described in Figs. 22 to 24 is connected to the nth scan signal SCAN (n) And the gate electrodes of the fourth and fifth TFTs T4 and T5 are connected to the nth emission line to which the nth emission signal EM (n) is applied And the gate electrode of the sixth TFT T6 are connected to the (n-1) th scan line to which the (n-1) th scan signal SCAN (n-1) is applied.

초기화 기간(Pi)에서, 제n-1 스캔신호(SCAN(n-1))와 제n 에미션신호(EM(n))는 온 레벨로 인가되고, 제n 스캔신호(SCAN(n))는 오프 레벨로 인가되된다. 샘플링 기간(Ps)에서, 제n 스캔신호(SCAN(n))는 온 레벨로 인가되고, 제n-1 스캔신호(SCAN(n-1))와 상기 제n 에미션신호(EM(n))는 오프 레벨로 인가된다. 그리고, 에미션 기간(Pe)에서, 제n 에미션신호(EM(n))는 온 레벨로 인가되고, 제n-1 스캔신호(SCAN(n-1))와 제n 스캔신호(SCAN(n))는 오프 레벨로 인가된다.In the initialization period Pi, the n-1 scan signal SCAN (n-1) and the nth emission signal EM (n) are applied at the ON level and the nth scan signal SCAN (n) Quot; off &quot; level. In the sampling period Ps, the nth scan signal SCAN (n) is applied at the ON level and the nth scan signal SCAN (n-1) and the nth emission signal EM (n) Is applied at an off level. The nth emission signal EM (n) is applied at the ON level in the emission period Pe and the nth emission signal EM (n-1) and the nth scan signal SCAN n) are applied at off-level.

여기서, 초기화 기간(Pi)은 n-1번째 수평 기간(Hn-1) 내에 포함되고, 샘플링 기간(Ps)은 n번째 수평 기간(Hn) 내에 포함된다.Here, the initialization period Pi is included in the (n-1) -th horizontal period Hn-1, and the sampling period Ps is included in the n-th horizontal period Hn.

도 26 내지 도 28은 화소의 집적도를 높이기 위해 수평으로 이웃한 화소들이 특정 TFT를 공유한 예를 보여주는 등가 회로도이다.FIGS. 26 to 28 are equivalent circuit diagrams showing an example in which pixels neighboring horizontally to share a specific TFT in order to increase the degree of integration of pixels. FIG.

도 26은 도 3의 화소 구조에 기반한 공유 구조이고, 도 27은 도 10의 화소 구조에 기반한 공유 구조이며, 도 28은 도 20의 화소 구조에 기반한 공유 구조이다. FIG. 26 is a shared structure based on the pixel structure of FIG. 3, FIG. 27 is a shared structure based on the pixel structure of FIG. 10, and FIG. 28 is a shared structure based on the pixel structure of FIG.

도 26 내지 도 28에서, 수평으로 이웃한 화소들(PXL1,PXL2)은 제1 데이터라인(14A)에 연결된 제1 화소(PXL1)와, 제1 데이터라인(14A)에 이웃한 제2 데이터라인(14B)에 연결된 제2 화소(PXL2)를 포함한다. 이때, 화소의 집적도를 높이기 위해 제1 및 제2 화소(PXL1,PXL2)는 고전위 구동전압(ELVDD)의 입력단에 직접 연결된 제4 TFT(T4)를 공유할 수 있다. 이를 통해 본 발명은, 화소 어레이 전체에서 필요한 제4 TFT(T4)의 개수를 공유 전의 그것과 비교하여 절반으로 줄인다.26 to 28, the horizontally adjacent pixels PXL1 and PXL2 are connected to the first pixel PXL1 connected to the first data line 14A and the second pixel PXL1 connected to the second data line 14A adjacent to the first data line 14A. And a second pixel PXL2 connected to the second pixel 14B. At this time, the first and second pixels PXL1 and PXL2 may share the fourth TFT T4 directly connected to the input terminal of the high potential driving voltage ELVDD in order to increase the degree of integration of the pixels. Accordingly, the present invention reduces the number of the fourth TFTs T4 required in the entire pixel array by half in comparison with that before sharing.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
14 : 데이터라인 15 : 게이트라인10: Display panel 11: Timing controller
12: data driving circuit 13: gate driving circuit
14: Data line 15: Gate line

Claims (22)

다수의 화소들이 구비된 표시패널;
상기 표시패널의 스캔라인들과 에미션라인들을 구동하는 게이트 구동회로; 및
상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로를 구비하고;
상기 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는,
노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와;
노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와;
상기 노드 A와 상기 노드 B 사이에 접속된 제1 TFT와;
상기 노드 C에 접속된 제2 TFT와;
데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와;
고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와;
상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와;
상기 노드 A와 상기 노드 C 사이에 접속된 스토리지 커패시터를 포함한 유기발광 표시장치.A display panel having a plurality of pixels;
A gate driving circuit for driving scan lines and emission lines of the display panel; And
And a data driving circuit for driving the data lines of the display panel;
Among the pixels, each pixel arranged in n (n is a natural number)
An OLED having an anode electrode connected to the node C and a cathode electrode connected to an input terminal of the low potential driving voltage;
A driving TFT for controlling a driving current applied to the OLED, including a gate electrode connected to the node A, a drain electrode connected to the node B, and a source electrode connected to the node D;
A first TFT connected between the node A and the node B;
A second TFT connected to the node C;
A third TFT connected between the data line and the node D;
A fourth TFT connected between the input terminal of the high potential driving voltage and the node B;
A fifth TFT connected between the node D and the node C;
And a storage capacitor connected between the node A and the node C. 제 1 항에 있어서,
상기 제2 TFT는,
상기 초기화전압의 입력단과 상기 노드 C 사이에 접속되거나, 또는 상기 저전위 구동전압의 입력단과 상기 노드 C 사이에 접속되는 유기발광 표시장치.The method according to claim 1,
The second TFT includes:
Wherein the initialization voltage is connected between the input terminal of the initialization voltage and the node C or connected between the input terminal of the low potential drive voltage and the node C. 제 2 항에 있어서,
한 프레임기간은,
상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
상기 제1 및 제2 TFT 각각의 게이트전극은 제1n 스캔신호가 인가되는 n번째 제1 스캔라인에 접속되고, 상기 제3 TFT의 게이트전극은 제2n 스캔신호가 인가되는 n번째 제2 스캔라인에 접속되며, 상기 제4 TFT의 게이트전극은 제1n 에미션신호가 인가되는 n번째 제1 에미션라인에 접속되고, 상기 제5 TFT의 게이트전극은 제2n 에미션신호가 인가되는 n번째 제2 에미션라인에 접속되며,
상기 이니셜 기간에서, 상기 제1n 스캔신호와 상기 제1n 에미션신호는 온 레벨로 인가되고, 상기 제2n 스캔신호와 상기 제2n 에미션신호는 오프 레벨로 인가되며;
상기 샘플링 기간에서, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 온 레벨로 인가되고, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 오프 레벨로 인가되며;
상기 에미션 기간에서, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 온 레벨로 인가되고, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.3. The method of claim 2,
In one frame period,
A sampling period for sampling the threshold voltage of the driving TFT and storing the sampled threshold voltage in the node A; a sampling period for sampling the gate-source voltage of the driving TFT, including the sampled threshold voltage; And an emission period for causing the OLED to emit light with a driving current according to the programmed gate-source voltage;
The gate electrode of each of the first and second TFTs is connected to the nth first scan line to which the first n scan signal is applied and the gate electrode of the third TFT is connected to the nth second scan line The gate electrode of the fourth TFT is connected to the nth first emission line to which the first nth emission signal is applied and the gate electrode of the fifth TFT is connected to the n- 2 emission line,
In the initial period, the first n-scan signal and the first n-emission signal are applied at an ON level, the second n-scan signal and the second n-emission signal are applied at an OFF level;
In the sampling period, the first n-scan signal and the second n-scan signal are applied at an on level, the first n-emission signal and the second n-emission signal are applied in off-level;
Wherein the first n emission signal and the second emission signal are applied in an on level and the first and second scan signals are applied in an off level in the emission period. 제 2 항에 있어서,
한 프레임기간은,
상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
상기 제1 및 제2 TFT 각각의 게이트전극은 제1n 스캔신호가 인가되는 n번째 제1 스캔라인에 접속되고, 상기 제3 TFT의 게이트전극은 제2n 스캔신호가 인가되는 n번째 제2 스캔라인에 접속되며, 상기 제4 및 제5 TFT 각각의 게이트전극은 제n 에미션신호가 인가되는 n번째 에미션라인에 접속되며,
상기 이니셜 기간에서, 상기 제1n 스캔신호와 상기 제n 에미션신호는 온 레벨로 인가되고, 상기 제2n 스캔신호는 오프 레벨로 인가되며;
상기 샘플링 기간에서, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 온 레벨로 인가되고, 상기 제n 에미션신호는 오프 레벨로 인가되며;
상기 에미션 기간에서, 상기 제n 에미션신호는 온 레벨로 인가되고, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.3. The method of claim 2,
In one frame period,
A sampling period for sampling the threshold voltage of the driving TFT and storing the sampled threshold voltage in the node A; a sampling period for sampling the gate-source voltage of the driving TFT, including the sampled threshold voltage; And an emission period for causing the OLED to emit light with a driving current according to the programmed gate-source voltage;
The gate electrode of each of the first and second TFTs is connected to the nth first scan line to which the first n scan signal is applied and the gate electrode of the third TFT is connected to the nth second scan line A gate electrode of each of the fourth and fifth TFTs is connected to an nth emission line to which an nth emission signal is applied,
In the initial period, the first n-scan signal and the n-th emission signal are applied at an ON level and the second n-scan signal is applied at an OFF level;
In the sampling period, the first n scan signal and the second n scan signal are applied at an ON level, and the n th emission signal is applied at an OFF level;
Wherein the nth emission signal is applied in an on level and the first and second scan signals are applied in an off level in the emissive period. 제 3 항 또는 제 4 항에 있어서,
상기 이니셜 기간은 n-1번째 수평 기간 내에 포함되고, 상기 샘플링 기간은 n번째 수평 기간 내에 포함되는 유기발광 표시장치.The method according to claim 3 or 4,
The initial period is included in the (n-1) -th horizontal period, and the sampling period is included in the n-th horizontal period. 다수의 화소들이 구비된 표시패널;
상기 표시패널의 스캔라인들과 에미션라인들을 구동하는 게이트 구동회로; 및
상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로를 구비하고;
상기 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는,
노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와;
노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와;
상기 노드 A와 상기 노드 B 사이에 접속된 제1 TFT와;
상기 노드 C에 접속된 제2 TFT와;
데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와;
고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와;
상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와;
상기 노드 A와 상기 초기화전압의 입력단 사이에 접속된 스토리지 커패시터를 포함한 유기발광 표시장치.A display panel having a plurality of pixels;
A gate driving circuit for driving scan lines and emission lines of the display panel; And
And a data driving circuit for driving the data lines of the display panel;
Among the pixels, each pixel arranged in n (n is a natural number)
An OLED having an anode electrode connected to the node C and a cathode electrode connected to an input terminal of the low potential driving voltage;
A driving TFT for controlling a driving current applied to the OLED, including a gate electrode connected to the node A, a drain electrode connected to the node B, and a source electrode connected to the node D;
A first TFT connected between the node A and the node B;
A second TFT connected to the node C;
A third TFT connected between the data line and the node D;
A fourth TFT connected between the input terminal of the high potential driving voltage and the node B;
A fifth TFT connected between the node D and the node C;
And a storage capacitor connected between the node A and an input terminal of the initialization voltage. 제 6 항에 있어서,
상기 제2 TFT는 상기 스토리지 커패시터에 연결된 노드 E와 상기 노드 C 사이에 접속되고,
상기 각 화소는 상기 노드 E와 상기 초기화전압의 입력단 사이에 접속된 제6 TFT를 더 포함한 유기발광 표시장치.The method according to claim 6,
The second TFT is connected between the node E connected to the storage capacitor and the node C,
And each of the pixels further includes a sixth TFT connected between the node E and an input terminal of the initialization voltage. 제 6 항에 있어서,
상기 제2 TFT는 상기 초기화전압의 입력단과 상기 노드 C 사이에 접속되고,
상기 각 화소는 상기 스토리지 커패시터와 상기 초기화전압의 입력단 사이에 접속된 제7 TFT를 더 포함한 유기발광 표시장치.The method according to claim 6,
The second TFT is connected between the input terminal of the initialization voltage and the node C,
And each of the pixels further includes a seventh TFT connected between the storage capacitor and an input terminal of the initialization voltage. 제 8 항에 있어서,
한 프레임기간은,
상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
상기 제1, 제2, 제6 및 제7 TFT 각각의 게이트전극은 제1n 스캔신호가 인가되는 n번째 제1 스캔라인에 접속되고, 상기 제3 TFT의 게이트전극은 제2n 스캔신호가 인가되는 n번째 제2 스캔라인에 접속되며, 상기 제4 TFT의 게이트전극은 제1n 에미션신호가 인가되는 n번째 제1 에미션라인에 접속되고, 상기 제5 TFT의 게이트전극은 제2n 에미션신호가 인가되는 n번째 제2 에미션라인에 접속되며,
상기 이니셜 기간에서, 상기 제1n 스캔신호와 상기 제1n 에미션신호는 온 레벨로 인가되고, 상기 제2n 스캔신호와 상기 제2n 에미션신호는 오프 레벨로 인가되며;
상기 샘플링 기간에서, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 온 레벨로 인가되고, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 오프 레벨로 인가되며;
상기 에미션 기간에서, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 온 레벨로 인가되고, 상기 제1n 스캔신호와 상기 제2n 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.9. The method of claim 8,
In one frame period,
A sampling period for sampling the threshold voltage of the driving TFT and storing the sampled threshold voltage in the node A; a sampling period for sampling the gate-source voltage of the driving TFT, including the sampled threshold voltage; And an emission period for causing the OLED to emit light with a driving current according to the programmed gate-source voltage;
A gate electrode of each of the first, second, sixth, and seventh TFTs is connected to an nth first scan line to which a first n scan signal is applied, and a gate electrode of the third TFT receives a second n scan signal the gate electrode of the fourth TFT is connected to the nth first emission line to which the first nth emission signal is applied and the gate electrode of the fifth TFT is connected to the nth second scan line, Th &lt; / RTI &gt; second &lt; RTI ID = 0.0 &gt;
In the initial period, the first n-scan signal and the first n-emission signal are applied at an ON level, the second n-scan signal and the second n-emission signal are applied at an OFF level;
In the sampling period, the first n-scan signal and the second n-scan signal are applied at an on level, the first n-emission signal and the second n-emission signal are applied in off-level;
Wherein the first n emission signal and the second emission signal are applied in an on level and the first and second scan signals are applied in an off level in the emission period. 제 8 항에 있어서,
한 프레임기간은,
상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
상기 제1, 제2, 제3, 제6 및 제7 TFT 각각의 게이트전극은 제n 스캔신호가 인가되는 n번째 스캔라인에 접속되고, 상기 제4 TFT의 게이트전극은 제1n 에미션신호가 인가되는 n번째 제1 에미션라인에 접속되고, 상기 제5 TFT의 게이트전극은 제2n 에미션신호가 인가되는 n번째 제2 에미션라인에 접속되며,
상기 이니셜 기간에서, 상기 제n 스캔신호와 상기 제1n 에미션신호는 온 레벨로 인가되고, 상기 제2n 에미션신호는 오프 레벨로 인가되며;
상기 샘플링 기간에서, 상기 제n 스캔신호는 온 레벨로 인가되고, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 오프 레벨로 인가되며;
상기 에미션 기간에서, 상기 제1n 에미션신호와 상기 제2n 에미션신호는 온 레벨로 인가되고, 상기 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.9. The method of claim 8,
In one frame period,
A sampling period for sampling the threshold voltage of the driving TFT and storing the sampled threshold voltage in the node A; a sampling period for sampling the gate-source voltage of the driving TFT, including the sampled threshold voltage; And an emission period for causing the OLED to emit light with a driving current according to the programmed gate-source voltage;
The gate electrode of each of the first, second, third, sixth, and seventh TFTs is connected to the nth scan line to which the nth scan signal is applied, and the gate electrode of the fourth TFT has a first n emission signal And a gate electrode of the fifth TFT is connected to an nth second emission line to which a second n emission signal is applied,
In the initial period, the n-th scan signal and the first n-emission signal are applied at an ON level and the second n-emission signal is applied at an OFF level;
In the sampling period, the nth scan signal is applied to the on level, the first n emission signal and the second n emission signal are applied to the off level;
Wherein the first emission signal and the second emission signal are applied in an on level and the scan signal is applied in an off level in the emission period. 제 9 항 또는 제 10 항에 있어서,
상기 이니셜 기간과 상기 샘플링 기간은 n번째 수평 기간 내에 포함되는 유기발광 표시장치.11. The method according to claim 9 or 10,
Wherein the initial period and the sampling period are included in an n-th horizontal period. 다수의 화소들이 구비된 표시패널;
상기 표시패널의 스캔라인들과 에미션라인들을 구동하는 게이트 구동회로; 및
상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로를 구비하고;
상기 화소들 중에서 n(n은 자연수)번째 화소행에 배치된 각 화소는,
노드 C에 접속된 애노드전극과 저전위 구동전압의 입력단에 접속된 캐소드전극을 갖는 OLED와;
노드 A에 접속된 게이트전극, 노드 B에 접속된 드레인전극, 및 노드 D에 접속된 소스전극을 포함하여 상기 OLED에 인가되는 구동전류를 제어하는 구동 TFT와;
상기 노드 A와 상기 노드 B 사이에 접속된 제1 TFT와;
데이터라인과 상기 노드 D 사이에 접속된 제3 TFT와;
고전위 구동전압의 입력단과 상기 노드 B 사이에 접속된 제4 TFT와;
상기 노드 D와 상기 노드 C 사이에 접속된 제5 TFT와;
상기 노드 A에 접속된 스토리지 커패시터를 포함한 유기발광 표시장치.A display panel having a plurality of pixels;
A gate driving circuit for driving scan lines and emission lines of the display panel; And
And a data driving circuit for driving the data lines of the display panel;
Among the pixels, each pixel arranged in n (n is a natural number)
An OLED having an anode electrode connected to the node C and a cathode electrode connected to an input terminal of the low potential driving voltage;
A driving TFT for controlling a driving current applied to the OLED, including a gate electrode connected to the node A, a drain electrode connected to the node B, and a source electrode connected to the node D;
A first TFT connected between the node A and the node B;
A third TFT connected between the data line and the node D;
A fourth TFT connected between the input terminal of the high potential driving voltage and the node B;
A fifth TFT connected between the node D and the node C;
And a storage capacitor connected to the node A. 제 12 항에 있어서,
상기 스토리지 커패시터는,
상기 노드 A와 상기 초기화전압의 입력단 사이에 접속되거나, 또는 상기 노드 A와 상기 저전위 구동전압의 입력단 사이에 접속되는 유기발광 표시장치.13. The method of claim 12,
The storage capacitor includes:
And the connection between the node A and the input terminal of the initialization voltage or the connection between the node A and the input terminal of the low-potential driving voltage. 제 13 항에 있어서,
상기 각 화소는 상기 노드 C와 상기 저전위 구동전압의 입력단 사이에 접속된 제2 TFT를 더 포함한 유기발광 표시장치.14. The method of claim 13,
And each of the pixels further includes a second TFT connected between the node C and an input terminal of the low potential driving voltage. 제 14 항에 있어서,
한 프레임기간은,
상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
상기 제1, 제2, 및 제3 TFT 각각의 게이트전극은 제n 스캔신호가 인가되는 n번째 스캔라인에 접속되고, 상기 제4 및 제5 TFT 각각의 게이트전극은 제n 에미션신호가 인가되는 n번째 에미션라인에 접속되며,
상기 이니셜 기간에서, 상기 제n 스캔신호와 상기 제n 에미션신호는 온 레벨로 인가되고;
상기 샘플링 기간에서, 상기 제n 스캔신호는 온 레벨로 인가되고, 상기 제n 에미션신호는 오프 레벨로 인가되며;
상기 에미션 기간에서, 상기 제n 에미션신호는 온 레벨로 인가되고, 상기 제n 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.15. The method of claim 14,
In one frame period,
A sampling period for sampling the threshold voltage of the driving TFT and storing the sampled threshold voltage in the node A; a sampling period for sampling the gate-source voltage of the driving TFT, including the sampled threshold voltage; And an emission period for causing the OLED to emit light with a driving current according to the programmed gate-source voltage;
Wherein a gate electrode of each of the first, second, and third TFTs is connected to an nth scan line to which an nth scan signal is applied, and a gate electrode of each of the fourth and fifth TFTs And the nth emission line,
In the initial period, the n-th scan signal and the n-th emission signal are applied at an on level;
In the sampling period, the nth scan signal is applied to the on level and the n th emission signal is applied to the off level;
Wherein the nth emission signal is applied in an on level and the nth scan signal is applied in an off level in the emissive period. 제 15 항에 있어서,
상기 이니셜 기간과 상기 샘플링 기간은 n번째 수평 기간 내에 포함되는 유기발광 표시장치.16. The method of claim 15,
Wherein the initial period and the sampling period are included in an n-th horizontal period. 제 13 항에 있어서,
상기 각 화소는 상기 고전위 구동전압의 입력단과 상기 노드 A 사이에 접속된 제6 TFT를 더 포함한 유기발광 표시장치.14. The method of claim 13,
And each of the pixels further comprises a sixth TFT connected between the input terminal of the high potential driving voltage and the node A. 제 17 항에 있어서,
상기 각 화소는 상기 노드 C와 상기 저전위 구동전압의 입력단 사이에 접속된 제2 TFT를 더 포함한 유기발광 표시장치.18. The method of claim 17,
And each of the pixels further includes a second TFT connected between the node C and an input terminal of the low potential driving voltage. 제 18 항에 있어서,
한 프레임기간은,
상기 노드 A와 상기 노드 C를 초기화하는 이니셜 기간과, 상기 구동 TFT의 문턱전압을 샘플링하여 상기 노드 A에 저장하는 샘플링 기간과, 상기 샘플링된 문턱전압을 포함하여 상기 구동 TFT의 게이트-소스 간 전압을 프로그래밍하고, 상기 프로그래밍된 게이트-소스 간 전압에 따른 구동전류로 상기 OLED를 발광시키는 에미션 기간을 포함하고;
상기 제1, 제2, 및 제3 TFT 각각의 게이트전극은 제n 스캔신호가 인가되는 n번째 스캔라인에 접속되고, 상기 제4 및 제5 TFT 각각의 게이트전극은 제n 에미션신호가 인가되는 n번째 에미션라인에 접속되고, 상기 제6 TFT의 게이트전극은 제n-1 스캔신호가 인가되는 n-1번째 스캔라인에 접속되며,
상기 이니셜 기간에서, 상기 제n-1 스캔신호와 상기 제n 에미션신호는 온 레벨로 인가되고, 상기 제n 스캔신호는 오프 레벨로 인가되며;
상기 샘플링 기간에서, 상기 제n 스캔신호는 온 레벨로 인가되고, 상기 제n-1 스캔신호와 상기 제n 에미션신호는 오프 레벨로 인가되며;
상기 에미션 기간에서, 상기 제n 에미션신호는 온 레벨로 인가되고, 상기 제n-1 스캔신호와 상기 제n 스캔신호는 오프 레벨로 인가되는 유기발광 표시장치.19. The method of claim 18,
In one frame period,
A sampling period for sampling the threshold voltage of the driving TFT and storing the sampled threshold voltage in the node A; a sampling period for sampling the gate-source voltage of the driving TFT, including the sampled threshold voltage; And an emission period for causing the OLED to emit light with a driving current according to the programmed gate-source voltage;
Wherein a gate electrode of each of the first, second, and third TFTs is connected to an nth scan line to which an nth scan signal is applied, and a gate electrode of each of the fourth and fifth TFTs And the gate electrode of the sixth TFT is connected to the (n-1) th scan line to which the (n-1) th scan signal is applied,
In the initial period, the (n-1) th scan signal and the nth emission signal are applied at an ON level, and the n-th scan signal is applied at an OFF level;
In the sampling period, the n-th scan signal is applied to the on level, the n-1 scan signal and the n-th emission signal are applied to the off level,
Wherein the n th emission signal is applied at an on level and the n th scan signal and the n th scan signal are applied in an off level in the emission period. 제 19 항에 있어서,
상기 이니셜 기간은 n-1번째 수평 기간 내에 포함되고, 상기 샘플링 기간은 n번째 수평 기간 내에 포함되는 유기발광 표시장치.20. The method of claim 19,
The initial period is included in the (n-1) -th horizontal period, and the sampling period is included in the n-th horizontal period. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
상기 화소들은 제1 데이터라인에 연결된 제1 화소와, 상기 제1 데이터라인에 이웃한 제2 데이터라인에 연결된 제2 화소를 포함하고;
상기 제1 및 제2 화소는 상기 제4 TFT를 공유하는 유기발광 표시장치.21. The method according to any one of claims 1 to 20,
The pixels including a first pixel connected to a first data line and a second pixel connected to a second data line adjacent to the first data line;
And the first and second pixels share the fourth TFT. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
상기 각 화소에서 상기 스토리지 커패시터의 일측 전극에 소스전극 또는 드레인전극이 접속된 TFT는 서로 직렬 접속된 적어도 2개 이상 TFT들을 포함하고, 상기 2개 이상의 TFT들은 동일한 스캔신호에 의해 스위칭되는 유기발광 표시장치.21. The method according to any one of claims 1 to 20,
Wherein each TFT has at least two TFTs connected in series to each other, and the two or more TFTs are switched by an identical scan signal, Device.
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