KR20160140245A - Probe Substrate and Manufacturing Method Thereof - Google Patents

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KR20160140245A
KR20160140245A KR1020150076634A KR20150076634A KR20160140245A KR 20160140245 A KR20160140245 A KR 20160140245A KR 1020150076634 A KR1020150076634 A KR 1020150076634A KR 20150076634 A KR20150076634 A KR 20150076634A KR 20160140245 A KR20160140245 A KR 20160140245A
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seed
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성제홍
김기영
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삼성전기주식회사
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Abstract

The present invention provides a probe substrate and a manufacturing method thereof. The probe substrate comprises: a substrate; a seed layer arranged on an upper surface of the substrate; a plating layer arranged on the seed layer wherein the plating layer has a smaller area than the seed layer; and a solder layer connected to an upper surface of the plating layer. Therefore, the probe substrate can prevent deterioration of a fixing force.

Description

프로브 기판 및 그 제조 방법{Probe Substrate and Manufacturing Method Thereof}Technical Field [0001] The present invention relates to a probe substrate,

본　발명은 프로브 기판 및 그 제조 방법에 관한 것이다.
The present invention relates to a probe substrate and a manufacturing method thereof.

최근 반도체 회로의 집적 기술 개발로 인해 반도체의 크기에 대한 소형화가 계속 진행됨에 따라 반도체 칩의 검사 장치도 높은 정밀도가 요구되고 있다.
Recently, miniaturization of the size of a semiconductor continues to be progressed due to development of integration technology of a semiconductor circuit, so that a semiconductor chip inspection apparatus is required to have high precision.

웨이퍼 조립 공정(wafer fabrication process)을 거쳐 반도체 웨이퍼에 형성된 집적 회로 칩은 웨이퍼 상태에서 진행되는 전기적 특성 검사(EDS; Electrical Die Sorting)에 의해 양품과 불량품으로 분류된다.
Integrated circuit chips formed on a semiconductor wafer through a wafer fabrication process are classified into good and defective products by Electrical Die Sorting (EDS) conducted in a wafer state.

일반적으로 이러한 전기적 특성 검사에는, 검사 신호의 발생과 검사 결과의 판정을 담당하는 테스터(tester)와, 반도체 웨이퍼의 로딩(loading)과 언로딩(unloading)을 담당하는 프로브 스테이션(probe station)과, 반도체 웨이퍼와 테스터의 전기적 연결을 담당하는 프로브 카드(probe card)로 구성된 검사 장치가 주로 사용되고 있다.
Generally, the electrical characteristic inspection includes a tester for generating an inspection signal and determining the inspection result, a probe station for loading and unloading the semiconductor wafer, An inspection apparatus composed of a probe card for electrically connecting a semiconductor wafer and a tester is mainly used.

이 중 프로브 카드에서 스페이스 트랜스포머(space transformer)의 역할을 하는 세라믹 기판은, 세라믹 그린 시트에 회로 패턴, 전극 패드 및 비아 전극 등을 형성하여 적층한 후, 이를 소성시켜 제조한 기판에 프로브 핀을 접합한 형태가 주로 이용되며, 기판과 프로브 핀을 레이저 본딩하기 위한 박막 패드를 더 포함한다.
Among them, a ceramic substrate serving as a space transformer in the probe card is formed by laminating a circuit pattern, an electrode pad, a via electrode, etc. on a ceramic green sheet, firing the same, One type is mainly used and further includes a thin film pad for laser bonding the substrate and the probe pin.

따라서, 기판과 박막 패드의 고착력은 프로브 카드의 신뢰성뿐만 아니라 프로브 핀의 위치 정밀도를 좌우하는 중요한 특성이 된다.
Therefore, the bonding force between the substrate and the thin film pad is an important characteristic that determines not only the reliability of the probe card but also the positional accuracy of the probe pin.

일 예로서, 종래의 박막 패드는 접착층 및 시드층을 증착한 후 원하는 패턴 형상으로 포토 공정을 거쳐 도금층을 형성한 후, PR 스트립(photo resist strip) 및 에칭 공정을 거쳐 최종적으로 도금 패턴을 남기는 구조로 이루어진다.
As an example, a conventional thin film pad may be formed by depositing an adhesive layer and a seed layer, forming a plating layer through a photo process in a desired pattern shape, and then leaving a plating pattern through a photo resist strip and an etching process .

그러나, 시드층은 초기 에칭액과 2차원적 접촉면에서 등방향(3차원적 접촉면)으로 반응이 진행되면서 식각되므로, 상기의 구조의 경우 에칭 공정시 필연적으로 시드층 및 도금층에 화학적 침식으로 인한 언더컷(under cut)이 발생하는 문제가 있다.However, since the seed layer is etched while the reaction proceeds in the same direction (three-dimensional contact surface) on the two-dimensional contact surface with the initial etching solution, in the case of the above structure, the seed layer and the plating layer necessarily have an undercut there is a problem that undercut occurs.

이러한 언더컷은 기판 상에 형성된 회로 패턴과 기판 사이의 밀착력을 좌우하며 회로 패턴의 미세화 및 협피치화에 중요한 인자이다.
Such undercuts determine the adhesion between the circuit pattern formed on the substrate and the substrate, and are important factors in miniaturization and narrowing of the circuit pattern.

따라서, 종래의 박막 패드는 상기의 언더컷 부위에서 계면 파괴가 발생하여 회로 패턴과 기판 간의 고착력을 악화시키는 문제가 발생하여 제품의 신뢰성 및 내구성이 저하되는 문제가 있다.
Therefore, the conventional thin film pad has a problem that interfacial breakage occurs at the undercut portion to deteriorate the fixation force between the circuit pattern and the substrate, thereby deteriorating the reliability and durability of the product.

국내공개특허공보 2010-0057917호Korean Patent Publication No. 2010-0057917

본 발명은 기판과 박막 패드 간의 고착력을 개선하여 제품의 신뢰성 및 내구성을 향상시킬 수 있는 프로브 기판을 제공하는데 그 목적이 있다.
An object of the present invention is to provide a probe substrate which can improve the reliability and durability of a product by improving the fixing force between the substrate and the thin film pad.

또한, 본 발명의 목적은 박막 패드를 기판에 부착하는 공정에서 접착층이 화학 침식되는 것을 방지할 수 있는 프로브 기판의 제조 방법을 제공하는 것이다.
It is another object of the present invention to provide a method of manufacturing a probe substrate capable of preventing chemical attack of an adhesive layer in a process of attaching a thin film pad to a substrate.

본 발명의 일 측면은, 기판; 상기 기판 상면에 배치되는 시드층; 상기 시드층 위에 배치되며, 상기 시드층 보다 작은 면적으로 형성되는 도금층; 및 상기 도금층의 상면에 접속되는 솔더층; 를 포함하는 프로브 기판을 제공한다.
According to an aspect of the present invention, A seed layer disposed on the upper surface of the substrate; A plating layer disposed on the seed layer and having an area smaller than that of the seed layer; And a solder layer connected to an upper surface of the plating layer; And a probe substrate.

본 발명의 다른 측면은, 기판 일면에 접착층 및 시드층을 순차적으로 배치하는 단계; 상기 시드층의 중앙부에 제1 도금용 레지스트(photo resist)를 형성하여 제1 포토 패터닝(photo patterning)을 진행하고, 상기 접착층 및 상기 시드층의 테두리부를 동시에 에칭하는 단계; 상기 접착층 및 상기 시드층의 테두리 중 일부를 덮도록 제2 도금용 레지스트를 형성하여 제2 포토 패터닝을 진행하고, 상기 시드층 위에 도금층을 배치하는 단계; 및 상기 도금층의 상면에 접속되는 솔더층을 형성하는 단계; 를 포함하는 프로브 기판의 제조 방법을 제공한다.
According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: sequentially arranging an adhesive layer and a seed layer on one surface of a substrate; Forming a first photo resist on a central portion of the seed layer to perform a first photo patterning and simultaneously etching the edge portions of the adhesive layer and the seed layer; Forming a second plating resist so as to cover a part of the rim of the adhesive layer and the seed layer to advance the second photopatterning and disposing a plating layer on the seed layer; And forming a solder layer connected to an upper surface of the plating layer; The present invention also provides a method of manufacturing a probe substrate.

본 발명의 일 실시 형태에 따르면, 시드층의 언더컷(under cut)의 영향을 줄일 수 있으며, 공정간 화학 침식(chemical attack)에 의한 고착력 열화를 방지할 수 있는 효과가 있다.
According to an embodiment of the present invention, the influence of undercut of the seed layer can be reduced, and deterioration of fixation strength due to chemical attack between processes can be prevented.

도 1은 본 발명의 일 실시 형태에 따른 프로브 기판의 적층 구조를 개략적으로 나타낸 단면도이다.
도 2는 도 1의 A부분을 확대하여 나타낸 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 프로브 기판의 제조 방법에서 기판 일면에 접착층 시드층을 배치하는 단계를 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 프로브 기판의 제조 방법에서 기판 일면에 제1 도금용 레지스트를 형성한 것을 나타낸 단면도이다.
도 5는 본 발명의 일 실시 형태에 따른 프로브 기판의 제조 방법에서 접착층 및 시드층의 테두리부를 에칭하는 단계를 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시 형태에 따른 프로브 기판의 제조 방법에서 시드층의 테두리 중 일부를 덮도록 제2 도금용 레지스트를 형성한 것을 나타낸 단면도이다.
도 7은 본 발명의 일 실시 형태에 따른 프로브 기판의 제조 방법에서 시드층 위에 도금층을 배치하는 단계를 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시 형태에 따른 프로브 기판의 제조 방법에서 도금층의 상면에 솔더층을 형성하는 단계를 설명하기 위한 단면도이다.
도 9는 본 발명의 다른 실시 형태에 따른 프로브 기판의 적층 구조를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 B부분 확대도이다.1 is a cross-sectional view schematically showing a laminated structure of a probe substrate according to an embodiment of the present invention.
Fig. 2 is an enlarged cross-sectional view of part A of Fig. 1. Fig.
3 is a cross-sectional view illustrating a step of disposing an adhesive layer on one surface of a substrate in a method of manufacturing a probe substrate according to an embodiment of the present invention.
4 is a cross-sectional view showing a first plating resist formed on one surface of a substrate in a method of manufacturing a probe substrate according to an embodiment of the present invention.
5 is a cross-sectional view for explaining a step of etching an edge portion of an adhesive layer and a seed layer in a method of manufacturing a probe substrate according to an embodiment of the present invention.
6 is a cross-sectional view showing that a second plating resist is formed so as to cover a part of the rim of the seed layer in the method of manufacturing a probe substrate according to an embodiment of the present invention.
7 is a cross-sectional view illustrating a step of disposing a plating layer on a seed layer in a method of manufacturing a probe substrate according to an embodiment of the present invention.
8 is a cross-sectional view illustrating a step of forming a solder layer on a top surface of a plating layer in a method of manufacturing a probe substrate according to an embodiment of the present invention.
9 is a cross-sectional view schematically showing a laminated structure of a probe substrate according to another embodiment of the present invention.
10 is an enlarged view of a portion B in Fig.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.
Therefore, the shapes and sizes of the elements in the drawings and the like can be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings denote the same elements.

또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
In the drawings, like reference numerals are used throughout the drawings.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
In addition, to include an element throughout the specification does not exclude other elements unless specifically stated otherwise, but may include other elements.

도 1은 본 발명의 일 실시 형태에 따른 프로브 기판의 적층 구조를 개략적으로 나타낸 단면도이고, 도 2는 도 1의 A부분을 확대하여 나타낸 단면도이다.
FIG. 1 is a cross-sectional view schematically showing a laminated structure of a probe substrate according to an embodiment of the present invention, and FIG. 2 is an enlarged cross-sectional view of part A of FIG.

도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 프로브 기판은, 기판(10); 시드층(30); 도금층(40); 및 솔더층(50); 을 포함한다.
1 and 2, a probe substrate according to an embodiment of the present invention includes a substrate 10; A seed layer (30); A plating layer 40; And a solder layer (50); .

기판(10)은 일면에 회로를 형성하기 위하여 플레이트 형상으로 제공될 수 있으며, 본 실시 형태의 기판(10)은 예컨대 저온 동시 소성 세라믹(LTCC; Low temperature co-fired ceramic) 기판으로 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
The substrate 10 may be provided in the form of a plate for forming a circuit on one side. The substrate 10 of the present embodiment may be formed of, for example, a low temperature co-fired ceramic (LTCC) substrate , But the present invention is not limited thereto.

이때, 기판(10)에는 기판(10) 상측에 배치되는 시드층(30), 금속층(40) 및 솔더층(50)과 기판(10) 하측에 연결되는 장치를 서로 전기적으로 접속시키기 위한 비아 전극(11)이 수직으로 관통되게 형성된다.
The substrate 10 is provided with a seed layer 30, a metal layer 40 and a solder layer 50 disposed above the substrate 10 and a via electrode for electrically connecting the device connected to the lower side of the substrate 10 with each other. (11) is vertically penetrated.

비아 전극(11)은 기판 양면에 형성된 회로 패턴(미도시)을 전기적으로 연결시킬 수 있다.
The via electrode 11 can electrically connect circuit patterns (not shown) formed on both sides of the substrate.

시드층(20)은 도전성 물질의 적층이 원활하게 이루어지도록 하는 역할을 한다.
The seed layer 20 serves to smoothly laminate the conductive material.

이러한 시드층(20)은 기판(10) 상면에 배치되며, 예컨대 Ni(니켈), Cu(구리) 및 팔라듐(Pd) 중 선택된 하나의 성분으로 이루어질 수 있다.
The seed layer 20 is disposed on the upper surface of the substrate 10 and may be made of one selected from among Ni (nickel), Cu (copper), and palladium (Pd).

그리고, 기판(10)의 상면과 시드층(20)의 하면 사이에는 접착층(20)이 배치될 수 있다.
The adhesive layer 20 may be disposed between the upper surface of the substrate 10 and the lower surface of the seed layer 20.

접착층(20)은 기판과 시드층을 서로 부착하는 역할을 하며, 예컨대 Ti(티타늄), Cr(크롬) 및 NiCr(니켈-크롬)과 같은 성분으로 이루어질 수 있다.
The adhesive layer 20 serves to attach the substrate and the seed layer to each other and may be made of a component such as Ti (titanium), Cr (chromium), and NiCr (nickel-chromium).

시드층을 에칭할 때 언더컷은 고착력에 중요한 영향을 미치며, 특히 미세 패턴의 경우 고착력에 민감한 영향을 미친다.
When etching the seed layer, the undercuts have a significant influence on the bonding strength, and particularly in the case of fine patterns, the bonding strength is sensitive.

또한, 박막 패드 상에 브레이징(brazing) 또는 솔더링(soldering) 등의 방법으로 소자류 및 MEMS pin 등이 접합될 경우 계면 파괴의 시작점이 접착층 및 시드층의 엣지(edge)가 되므로, 언더컷의 수준에 따라 패드의 파괴 강도가 달라진다.
Also, when devices and MEMS pins are bonded to a thin film pad by means of brazing or soldering, the starting point of the interface breakage is the edge of the adhesive layer and the seed layer. Therefore, The breaking strength of the pad is changed.

본 실시 형태에서, 도금층(40)은 시드층(30) 위에 배치되며, 시드층(30) 보다 작은 면적으로 형성된다.
In this embodiment, the plating layer 40 is disposed on the seed layer 30 and is formed with an area smaller than that of the seed layer 30.

따라서, 상기 소자류 및 MEMS pin을 브레이징(brazing) 또는 솔더링(soldering) 등의 방법으로 접합할 때 접착층 및 시드층의 엣지가 언더컷 되는 것을 감소시켜 미세 패턴의 고착력 열화를 방지할 수 있으며, 접착층의 화학 침식(chemical attack)에 의한 고착력 열화를 방지할 수 있다.
Accordingly, when the devices and the MEMS pins are bonded by brazing or soldering, it is possible to reduce the undercut of the adhesive layer and the edge of the seed layer, thereby preventing deterioration of the fixing strength of the fine pattern, It is possible to prevent deterioration of the fixing strength due to chemical attack of the catalyst.

또한, 도금층(40)은 하측에서부터 버퍼층(buffer layer), 베리어층(barrier layer) 및 금속층이 순서대로 적층되어 형성될 수 있다.
In addition, the plating layer 40 may be formed by sequentially laminating a buffer layer, a barrier layer, and a metal layer from the lower side.

여기서, 상기 버퍼층은 전도성 및 저모듈러스(low modulus)의 스트레스(stress)를 완화시키기 위한 금속재질의 층이며, 상기 베리어층은 브레이징 또는 솔더링시 금속합금이 일정영역까지만 진행되도록 하여 하지금속까지의 IMC형성을 방지하는 역할을 하는 층이며, 상기 금속층은 패드를 접합하고 보호하기 위해 설치되는 부분으로 정의할 수 있다.
Here, the buffer layer is a metal layer for relieving stress of low conductivity and low modulus, and the barrier layer may be formed by a metal alloy such that the metal alloy proceeds only to a predetermined region during brazing or soldering, And the metal layer can be defined as a portion provided to bond and protect the pad.

이때, 상기 금속층은 구리(Cu), 니켈(Ni) 및 금(Au) 중에서 선택된 하나 또는 이들 중 두 개 이상의 합금으로 이루어질 수 있다.
At this time, the metal layer may be made of one selected from the group consisting of copper (Cu), nickel (Ni), and gold (Au), or two or more of the alloys.

그리고, 솔더층(50)은 프로브 핀을 레이저 본딩하기 위한 것으로서, 도금층(40)의 상면에 접속되도록 형성된다.
The solder layer 50 is for laser bonding the probe pins, and is formed so as to be connected to the upper surface of the plating layer 40.

그리고, 본 실시 형태에서는 시드층의 둘레를 커버하는 보호층(70)을 더 포함할 수 있다.
In this embodiment, the protective layer 70 may further include a protective layer 70 covering the periphery of the seed layer.

보호층(70)은 상면이 도금층(40)과 수평한 면을 이루도록 형성될 수 있으며, 이때 솔더층(50)은 도금층(40)의 상면과 접하도록 형성될 수 있다.
The protective layer 70 may be formed such that the upper surface thereof is parallel to the plating layer 40. The solder layer 50 may be formed to contact the upper surface of the plating layer 40. [

이때, 보호층(70)은 예컨대 에폭시와 같은 경화형 수지, 도금용 레지스트(photo resist) 및 폴리이미드(polyimide) 중 선택된 1종으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
At this time, the protective layer 70 may be formed of one selected from a curable resin such as epoxy, a photo resist, and a polyimide, but the present invention is not limited thereto.

한편, 도 9 및 도 10에 도시된 바와 같이, 본 발명의 다른 실시 형태에 따르면, 솔더층(50')은 시드층(30) 위에서 도금층(40)의 하단에 접하도록 솔더링하여 형성될 수 있다.
9 and 10, according to another embodiment of the present invention, the solder layer 50 'may be formed by soldering so as to be in contact with the lower end of the plating layer 40 on the seed layer 30 .

이하, 본 발명의 일 실시 형태에 따른 프로브 기판의 제조 방법에 대해 설명한다.
Hereinafter, a method of manufacturing a probe substrate according to an embodiment of the present invention will be described.

도 3을 참조하면, 본 실시 형태에 따른 프로브 기판의 제조 방법은, 먼저 기판(10)의 일면에 접착층(20) 및 시드층(30)을 순차적으로 배치한다.
Referring to FIG. 3, in a method of manufacturing a probe substrate according to the present embodiment, an adhesive layer 20 and a seed layer 30 are sequentially arranged on one surface of a substrate 10.

이때 접착층은 예컨대 Ti, Cr 및 NiCr과 같은 성분으로 이루어질 수 있다.
At this time, the adhesive layer may be composed of components such as Ti, Cr and NiCr.

이때, 기판(10)은 예컨대 저온 동시 소성 세라믹(LTCC; Low temperature co-fired ceramic) 기판으로 구성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.At this time, the substrate 10 may be formed of, for example, a low temperature co-fired ceramic (LTCC) substrate, but the present invention is not limited thereto.

또한, 기판(10)에는 기판(10) 상측에 배치되는 시드층(30), 금속층(40) 및 솔더층(50)과 기판(10) 하측에 연결되는 장치를 서로 전기적으로 접속시키기 위한 비아 전극(11)이 수직으로 관통되게 형성된다.
The substrate 10 is provided with a seed layer 30, a metal layer 40 and a via layer 50 for electrically connecting the solder layer 50 and the device connected to the lower side of the substrate 10, (11) is vertically penetrated.

그리고, 기판(10)의 일면은 필요시 접착층(20) 및 시드층(30)이 부착되기 용이하도록 선공정으로 기판(10)의 기름때나 산화물 등의 이물질을 제거하는 세정(cleaning) 작업을 먼저 수행할 수 있다.
One side of the substrate 10 is firstly subjected to a cleaning operation to remove foreign substances such as oil and oxides of the substrate 10 in a preliminary step so that the adhesive layer 20 and the seed layer 30 can be easily attached, Can be performed.

도 4 및 도 5를 참조하면, 다음으로 시드층(30)의 중앙부 위에 제1 도금용 레지스트(photo resist; 60)를 형성하여 제1 패터닝(photo patterning)을 진행하고, 접착층(20) 및 시드층(30)의 테두리부를 동시에 에칭한다.
4 and 5, a first photoresist 60 is formed on the central portion of the seed layer 30 to perform first patterning, and the adhesive layer 20 and the seed The edge portions of the layer 30 are simultaneously etched.

제1 도금용 레지스트(60)는 예컨대 포토 레지스트이거나 또는 솔더 레지스트가 사용될 수 있다.
The first plating resist 60 may be, for example, a photoresist or a solder resist.

또한, 필요시 도금용 레지스트를 소정 패턴으로 형성하기 위한 포토리소그래피가 사용될 수 있다.
Further, if necessary, photolithography for forming a plating resist in a predetermined pattern can be used.

이후, 제1 도금용 레지스트(60)는 선택적으로 제거할 수 있다.
Thereafter, the first plating resist 60 can be selectively removed.

도 6 및 도 7을 참조하면, 다음으로 접착층(20) 및 시드층(30)의 테두리 중 일부를 덮도록 제2 도금용 레지스트(70)을 형성하여 제2 패터닝을 진행하고, 시드층(30) 위에 소정 두께의 도금층(40)을 배치한다.
6 and 7, the second plating resist 70 is formed so as to cover a part of the rim of the adhesive layer 20 and the seed layer 30 to progress the second patterning, and the seed layer 30 A plating layer 40 of a predetermined thickness is disposed.

제2 도금용 레지스트(70)는 예컨대 포토 레지스트이거나 또는 솔더 레지스트가 사용될 수 있다.
The second plating resist 70 may be, for example, a photoresist or a solder resist.

또한, 필요시 도금용 레지스트를 소정 패턴으로 형성하기 위한 포토리소그래피가 사용될 수 있다.
Further, if necessary, photolithography for forming a plating resist in a predetermined pattern can be used.

이후, 제2 도금용 레지스트(70)는 선택적으로 제거할 수 있다.
Thereafter, the second plating resist 70 can be selectively removed.

도금층(40)은 회로 패턴 형성 후 내부식성이나 접촉 신뢰성 등을 향상시키는 역할을 한다.
The plating layer 40 serves to improve corrosion resistance and contact reliability after forming a circuit pattern.

이러한 도금층(40)은 하측에서부터 버퍼층(buffer layer), 베리어층(barrier layer) 및 금속층을 순서대로 적층하여 형성할 수 있다.
The plating layer 40 may be formed by sequentially laminating a buffer layer, a barrier layer, and a metal layer from below.

또한, 도금층(40)은 전류가 흐를 수 있는 도전성 물질을 시드층(30) 위에 전해 도금하여 형성할 수 있으며, 상기 금속층을 이루는 도전성 물질로는 내구성이 우수하여 장시간 사용하더라도 기판의 성능을 일정하게 유지할 수 있도록 예컨대 구리(Cu), 니켈(Ni) 및 금(Au) 중에서 선택된 하나 또는 이들 중 두 개 이상의 합금을 재료로 이용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
Also, the plating layer 40 can be formed by electroplating a conductive material capable of flowing a current on the seed layer 30. The conductive material constituting the metal layer is excellent in durability, so that even when used for a long time, (Cu), nickel (Ni), and gold (Au), or two or more of these alloys may be used as the material so as to be able to hold the semiconductor wafer.

도 8을 참조하면, 다음으로 도금층(40)의 상면에 접속되게 솔더층(50)을 형성하여 프로브 기판을 완성한다.
Referring to FIG. 8, a solder layer 50 is formed on the upper surface of the plating layer 40 to complete the probe substrate.

이때, 제2 도금용 레지스트(70)는 도금층(40)의 상면과 동일한 평면을 이루며 보호층의 역할을 수행하고, 솔더층(50)은 도금층(50)의 상면에 접하도록 솔더링에 의해 형성될 수 있다.
The second plating resist 70 is formed in the same plane as the upper surface of the plating layer 40 and serves as a protective layer and the solder layer 50 is formed by soldering so as to contact the upper surface of the plating layer 50 .

한편, 상기 보호층은 필요시 제2 도금용 레지스트(70)를 제거하고 별도의 경화형 수지 또는 폴리이미드(polyimide)를 별도로 사용하여 형성할 수 있다.
If necessary, the protective layer may be formed by removing the second plating resist 70 and using a separate hardening resin or polyimide.

박막공정 간에는 화학적 습식 세정, 도금, 에칭, 및 현상과 스트립(strip)을 포함하는 포토리쏘(photolitho)공정 등 화학적 침식을 받을 수 있는 다양한 공정이 구성된다.
Between thin film processes, a variety of processes can be constructed that can be chemically eroded, such as chemical wet cleaning, plating, etching, and photolitho processes including development and stripping.

특히, 상기 박막공정간 세라믹 기판과 금속패턴의 계면, 특히 언더컷이 발생한 부위가 가장 취약하고 열화도 가장 잘 발생된다.
Particularly, the interface between the ceramic substrate and the metal pattern between the thin film processes, in particular, the site where the undercut occurs, is the weakest and the deterioration is the best.

본 실시 형태에서는, 위와 같은 구성에 따라 접착층 및 시드층의 엣지가 언더컷 되는 것을 감소시켜 미세 패턴의 고착력 열화를 방지할 수 있으며, 공정간 접착층의 화학 침식(chemical attack)에 의한 고착력 열화를 방지할 수 있다.
According to the present embodiment, it is possible to prevent undercutting of the edges of the adhesive layer and the seed layer according to the above-described structure, thereby preventing the deterioration of the fixing strength of the fine pattern and to prevent deterioration of fixation strength due to chemical attack of the adhesive layer between processes .

한편, 도 9 및 도 10에 도시된 바와 같이, 본 발명의 다른 실시 형태에 따르면, 시드층(30) 위에 도금층(40)을 배치한 후 제2 도금용 레지스트(70)를 제거하고, 솔더층(50')을 시드층(30) 위에서 도금층(40)의 하단에 접하도록 솔더링하여 형성할 수 있다.
9 and 10, according to another embodiment of the present invention, after the plating layer 40 is disposed on the seed layer 30, the second plating resist 70 is removed, (50 ') to be in contact with the lower end of the plating layer (40) on the seed layer (30).

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
The present invention is not limited to the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

10 ; 기판
11 ; 비아 전극
20 ; 접착층
30 ; 시드층
40 ; 도금층
50, 50' ; 커버층
60 ; 제1 도금용 레지스트
70 ; 제2 도금용 레지스트10; Board
11; Via electrode
20; Adhesive layer
30; Seed layer
40; Plated layer
50, 50 '; Cover layer
60; The first plating resist
70; The second plating resist

Claims (13)

기판;
상기 기판 상면에 배치되는 시드층;
상기 시드층 위에 배치되며, 상기 시드층 보다 작은 면적으로 형성되는 도금층; 및
상기 도금층의 상면에 접속되는 솔더층; 를 포함하는 프로브 기판.
Board;
A seed layer disposed on the upper surface of the substrate;
A plating layer disposed on the seed layer and having an area smaller than that of the seed layer; And
A solder layer connected to an upper surface of the plating layer; .
제1항에 있어서,
상기 솔더층이 상기 시드층 위에서 상기 도금층의 하단에 접하도록 형성되는 프로브 기판.
The method according to claim 1,
And the solder layer is formed on the seed layer so as to be in contact with the lower end of the plating layer.
제1항에 있어서,
상기 시드층의 둘레를 커버하며, 상면이 상기 도금층과 수평한 면을 이루는 보호층을 더 포함하는 프로브 기판.
The method according to claim 1,
And a protective layer covering the periphery of the seed layer and having a top surface that is parallel to the plating layer.
제3항에 있어서,
상기 솔더층이 상기 도금층의 상면에 접하도록 형성되는 프로브 기판.
The method of claim 3,
Wherein the solder layer is formed to be in contact with the upper surface of the plating layer.
제3항에 있어서,
상기 보호층은 경화형 수지, 도금용 레지스트(photo resist) 및 폴리이미드(polyimide) 중 선택된 1종으로 이루어지는 프로브 기판.
The method of claim 3,
Wherein the protective layer is made of one selected from a curable resin, a photo resist, and a polyimide.
제1항에 있어서,
상기 기판과 상기 시드층 사이에 접착층이 배치되는 프로브 기판.
The method according to claim 1,
Wherein an adhesive layer is disposed between the substrate and the seed layer.
제1항에 있어서,
상기 도금층은 하측에서부터 버퍼층(buffer layer), 베리어층(barrier layer) 및 금속층이 순서대로 적층되어 형성되는 프로브 기판.
The method according to claim 1,
Wherein the plating layer includes a buffer layer, a barrier layer, and a metal layer stacked in this order from the bottom.
제7항에 있어서,
상기 금속층이 구리(Cu), 니켈(Ni) 및 금(Au) 중에서 선택된 하나 또는 이들 중 두 개 이상의 합금으로 이루어지는 프로브 기판.
8. The method of claim 7,
Wherein the metal layer is made of one selected from the group consisting of copper (Cu), nickel (Ni), and gold (Au), or two or more of the alloys.
기판 일면에 접착층 및 시드층을 순차적으로 배치하는 단계;
상기 시드층의 중앙부에 제1 도금용 레지스트(photo resist)을 형성하여 제1 포토 패터닝(photo patterning)을 진행하고, 상기 접착층 및 상기 시드층의 테두리부를 동시에 에칭하는 단계;
상기 접착층 및 상기 시드층의 테두리 중 일부를 덮도록 제2 도금용 레지스트를 형성하여 제2 포토 패터닝을 진행하고, 상기 시드층 위에 도금층을 배치하는 단계; 및
상기 도금층의 상면에 접속되는 솔더층을 형성하는 단계; 를 포함하는 프로브 기판의 제조 방법.
Sequentially placing an adhesive layer and a seed layer on one surface of a substrate;
Forming a first photo resist on a central portion of the seed layer to perform a first photo patterning process and simultaneously etching the edge portions of the adhesive layer and the seed layer;
Forming a second plating resist so as to cover a part of the rim of the adhesive layer and the seed layer to advance the second photopatterning and disposing a plating layer on the seed layer; And
Forming a solder layer connected to an upper surface of the plating layer; Wherein the probe substrate comprises a first substrate and a second substrate.
제9항에 있어서,
상기 시드층 위에 도금층을 배치한 후 상기 제2 도금용 레지스트를 제거하고, 상기 솔더층을 상기 시드층 위에서 상기 도금층의 하단에 접하도록 솔더링하여 형성하는 프로브 기판의 제조 방법.
10. The method of claim 9,
Forming a plating layer on the seed layer, removing the second plating resist, and soldering the solder layer so as to be in contact with the lower end of the plating layer on the seed layer.
제9항에 있어서,
상기 솔더층을 상기 도금층의 상면에 접하도록 솔더링하는 프로브 기판의 제조 방법.
10. The method of claim 9,
And the solder layer is soldered to be in contact with the upper surface of the plating layer.
제9항에 있어서,
상기 도금층은 하측에서부터 버퍼층(buffer layer), 베리어층(barrier layer) 및 금속층을 순서대로 적층하여 형성하는 프로브 기판의 제조 방법.
10. The method of claim 9,
Wherein the plating layer is formed by sequentially laminating a buffer layer, a barrier layer, and a metal layer from below.
제12항에 있어서,
상기 금속층이 구리(Cu), 니켈(Ni) 및 금(Au) 중 선택된 하나 또는 이들 중 두 개 이상의 합금으로 이루어지는 프로브 기판의 제조 방법.13. The method of claim 12,
Wherein the metal layer is made of one selected from the group consisting of copper (Cu), nickel (Ni), and gold (Au), or two or more alloys thereof.
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