KR20160130381A - 대칭 듀얼 압전 스택 미세 전자 기계 압전 디바이스들 - Google Patents

대칭 듀얼 압전 스택 미세 전자 기계 압전 디바이스들 Download PDF

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KR20160130381A
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oxide layer
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KR1020167023743A
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로버트 쥐. 안도스카
캐슬린 엠. 베쓰
디디에 라크루아
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마이크로젠 시스템즈, 인코포레이티드
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Abstract

본 발명은 제1 및 제2 단부들 간에 연장되는 세장형 공진기 빔을 포함하는 디바이스에 관한 것이다. 베이스는 제1 단부에서 공진기 빔에 접속되며 제2 단부는 구조 계층으로서 베이스로부터 연장된다. 세장형 공진기 빔은: (1) 제3 옥사이드 계층 상의 제2 압전 스택 계층 위 제2 옥사이드 계층 상의 구조 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층 또는 (2) 제4 옥사이드 계층 위 제2 압전 스택 상의 제3 옥사이드 계층 위 구조 계층 상의 제2 옥사이드 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층 중 어느 하나를 포함한다. 또한 디바이스를 제조 및 사용하는 방법들 뿐만 아니라, 장치 및 디바이스를 포함하는 시스템이 개시된다.

Description

대칭 듀얼 압전 스택 미세 전자 기계 압전 디바이스들{SYMMETRIC DUAL PIEZOELECTRIC STACK MICROELECTROMECHANICAL PIEZOELECTRIC DEVICES}
본 출원은 2014년 3월 7일에 출원된, 미국 특허 출원 제14/201,293호의 우선권 혜택을 주장하며, 이는 그 전체로 본 출원에 의해 참조로 원용된다.
본 발명은 듀얼 압전 스택 미세 전자 기계 디바이스들에 관한 것이다. 보다 구체적으로, 본 발명은 센서들 및 센서들 및 액추에이터들로서 사용하기 위한 듀얼 압전 스택 미세 전자 기계 디바이스들에 관한 것이다.
집적 회로들의 크기 및 전력 소비 양자의 감소는 저 전력 센서들 및 무선 기술의 확산으로 이어졌다. 예를 들어, 별도로 또는 조합하여, 태블릿들; 스마트폰들; 셀 전화들; 랩탑 컴퓨터들; MP3 플레이어들; 전화통신 헤드셋들; 헤드폰들; 라우터들; 게이밍 제어기들; 모바일 인터넷 어댑터들; 무선 센서들; 타이어 압력 센서 모니터; 태블릿들, PC들, 및/또는 스마트폰들과 통신하는 웨어러블 센서들; 가축을 모니터링하기 위한 디바이스; 의료 디바이스; 인체 모니터링 디바이스들; 완구들 등을 포함하여, 저-전력 센서들, 전자 장치들, 및 무선 전송기들을 사용하는 광범위한 디바이스가 존재한다. 이러한 디바이스들은 다수의 상이한 기능을 제공하기 위한 다양한 미세 전자 기계 디바이스를 포함할 수 있다. 예를 들어, 미세 전자 기계 디바이스들은 환경 상태들 이를테면 압력, 진동, 흐름율, 변형율, 힘(즉, 중력)에 관한 물리적 동작, 임펄스 동작, 또는 사운드를 모니터링 및 검출하기 위한 다양한 센서를 포함할 수 있다. 그러한 센서들의 예들은 가속도계들, 자이로스코프들, 압력 센서들, 변형율 센서들, 흐름 센서들, 및 마이크로폰들을 포함한다. 이러한 디바이스들은 디바이스 내 시스템을 기계적으로 구동하기 위해 에너지를 제공하는 액추에이터들을 더 포함할 수 있다. 추가적으로, 디바이스들은 본질적으로 움직임(예를 들어, 진동 에너지)을 전기 에너지로 변환하는 에너지 회수기들을 포함할 수 있다. 미세 전자 기계 디바이스들을 위한 설계 및 제조 프로세스들은 적용예에 따라 다르다. 나아가, 다양한 미세 전자 기계 디바이스는 디바이스를 통해 비효율적인 방식으로 분산될 수 있다.
상당한 관심이 있는 다른 무선 기술들은 무선 센서들 및 무선 센서 네트워크들이다. 그러한 네트워크들에서, 무선 센서들은 측정 데이터를 중앙 허브로 중계하는 애드 혹 네트워크를 형성하기 위해 특정한 환경 전체에 걸쳐 분산된다. 특정한 환경들은 예를 들어, 자동차, 항공기, 공장, 또는 건물을 포함한다. 무선 센서 네트워크는 거리에 걸쳐 멀티-홉 전송들을 사용하여 동작하는 수개 내지 수만개의 무선 센서 "노드"를 포함할 수 있다. 각 무선 노드는 일반적으로 센서, 무선 전자기기, 및 전원을 포함할 것이다. 이러한 무선 센서 네트워크들은 환경 상태들에 응답하여 지능형 환경을 생성하는데 사용될 수 있다.
실리콘 구조 계층들을 갖는 미세 전자 기계("MEMS") 압전 디바이스들은 전형적으로 적어도 옥사이드/구조 계층/압전 스택/옥사이드(옥사이드는 전형적으로 증착된 실리콘 디옥사이드이다)로 구성되는 단면을 갖는다. 구조 계층에 대해 사용되는 실리콘 물질은 전형적으로 실리콘-온-인슐레이터("SOI") 기판의 단결정 실리콘 디바이스 계층으로 형성된다. 제2 압전 스택은 보통 디바이스로부터의 신호 출력을 증가시키기 위해 듀얼 압전 스택을 형성하기 위해 디바이스 구조에 배치된다. 추가적인 압전 스택은 적어도 옥사이드/구조 계층/압전 스택/옥사이드/압전 스택/옥사이드의 형태로, 제1 압전 스택과 실리콘 구조 계층의 동일한 측 상에(또는 제1 압전 스택의 위에) 배치된다. SOI 웨이퍼들을 제조하는데 사용되는 프로세스 동안, 고온에서의 두 개의 실리콘 웨이퍼의 직접 접합, 뒤이은 연삭 및 연마 단계들이 디바이스 및 핸들 웨이퍼들 간에 압전 스택들을 배치하는 것을 대단히 어렵게 만들기 때문에, 추가적인 압전 스택은 이러한 방식으로 배치된다.
제1 압전 스택과 실리콘 구조 계층의 동일한 측 상의 추가적인 압전 스택의 배치는 압전 스택에 대하여 단면이 대칭에서 벗어나게 하여, 구조 계층의 편평함을 조작하기 위해 압전 스택 잔류 응력이 튜닝될 것을 필요로 한다. 계층들에서의 잔류 응력의 부실한 관리로 인한 구조 계층의 컬 또는 편평함의 결여는 MEMS 디바이스의 성능에 영향을 미칠 수 있다. 압전 스택의 잔류 응력을 튜닝하는 것은 또한 이의 고유의 압전 속성들 및, 그에 따라, 디바이스 성능에 영향을 미칠 수 있다. 따라서, 구조 계층의 편평함 및 양질의 압전 반응을 위해 요구되는 응력의 트레이드 오프가 이루어져야 한다.
본 발명은 이러한 및 다른 종래 기술의 결점들을 극복하는 것에 관한 것이다.
본 발명의 하나의 측면은 제1 및 제2 단부들 간에 연장되는 세장형 공진기 빔을 포함하는 디바이스에 관한 것이다. 베이스는 제1 단부에서 공진기 빔에 접속되며 제2 단부는 구조 계층으로서 베이스로부터 연장된다. 세장형 공진기 빔은: (1) 제3 옥사이드 계층 상의 제2 압전 스택 계층 위 제2 옥사이드 계층 상의 구조 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층 또는 (2) 제4 옥사이드 계층 위 제2 압전 스택 상의 제3 옥사이드 계층 위 구조 계층 상의 제2 옥사이드 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층 중 어느 하나를 포함한다.
본 발명의 다른 측면은 장치 및 장치에 결합되는 본 발명의 디바이스를 포함하는 시스템에 관한다.
본 발명의 추가 측면은 환경 상태를 측정하는 방법에 관한다. 이러한 방법은 본 발명에 따른 시스템을 제공하는 단계 및 시스템이 제1 및/또는 제2 압전 스택 계층으로부터 전기 전력을 생성하기 위해 움직임 또는 진동들을 생성하는 하나 이상의 환경 상태에 종속시키는 단계를 수반한다. 환경 상태는 제1 및/또는 제2 압전 스택 계층으로부터 생성되는 전기 에너지를 기반으로 측정된다.
본 발명의 또 다른 측면은 기계적 구동력을 제공하기 위한 방법에 관한다. 이러한 방법은 본 발명에 따른 시스템을 제공하는 단계 및 디바이스와 전기 접속하는 전원을 제공하는 단계를 수반한다. 전원으로부터 디바이스에 전압이 인가되며, 여기서 인가된 전압은 세장형 공진기 빔의 동작을 개시한다. 기계적 구동력은 세장형 공진기 빔의 동작에 기초하여 제공된다.
본 발명의 다른 측면은 대칭 듀얼 스택 미세 전자 기계 압전 디바이스를 제조하는 방법에 관한다. 이러한 방법은 제1 및 제2 표면을 갖는 실리콘 웨이퍼를 제공하는 단계를 수반한다. 제1 실리콘 디옥사이드 계층이 실리콘 웨이퍼의 제1 표면 상에 증착된다. 제1 압전 스택 계층이 제1 실리콘 디옥사이드 계층 상에 증착되고 패터닝된다. 제2 실리콘 디옥사이드 계층이 패터닝된 제1 압전 스택 계층 위에 증착된다. 구조 계층이 증착된 제2 실리콘 디옥사이드 계층 위에 증착되고 패터닝된다. 제2 압전 스택 계층이 패터닝된 구조 계층 위에 증착되고 제2 압전 스택 계층이 디바이스를 제조하기 위해 패터닝된다.
디바이스는 향상된 성능을 갖고, 광범위한 미세 전자 기계 구조물, 이를테면 센서 및 액추에이터를 구축하기 위해 이용될 수 있는 표준화된 미세 기계 가공 제조 방법으로 제조될 수 있다. 다수의 사용자는 별도로 디바이스들을 위한 디자인들을 창출하고 그것들을 동일한 칩 또는 웨이퍼 상에 집적할 수 있다. 본 발명의 디바이스는 구조 계층의 어느 하나의 표면 상의 하나의 압전 스택, 및 구조 계층에 대해 금속, 실리콘, 또는 다른 CMOS 적합 물질의 두꺼운 증착된 계층을 사용하여 제조되는 대칭 단면을 갖는 스택 듀얼 압전 스택 디바이스를 더 제공한다. 이러한 구조물은 움직임을 검출하기 위한 디바이스의 증가된 감도 및 압전 계층 물질 속성들 및 압전 스택 응력(및 그에 따라 전체 빔 편평도)의 거의 독립적인 제어의 이점을 제공하며, 이는 보다 양호한 디바이스 성능 및 보다 강인한 제조 방법으로 이어진다.
도 1은 제3 옥사이드 계층 상의 제2 압전 스택 계층 위 제2 옥사이드 계층 상의 구조 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는 세장형 공진기 빔을 갖는 본 발명의 디바이스의 제1 실시예의 측단면도이다.
도 2는 제3 옥사이드 계층 상의 제2 압전 스택 계층 위 제2 옥사이드 계층 상의 구조 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는 세장형 공진기 빔을 갖는 본 발명의 디바이스의 제2 실시예의 측단면도이다.
도 3은 제3 옥사이드 계층 상의 제2 압전 스택 계층 위 제2 옥사이드 계층 상의 구조 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는 세장형 공진기 빔을 갖는 본 발명의 디바이스의 제3 실시예의 측단면도이다.
도 4는 제4 옥사이드 계층 위 제2 압전 스택 상의 제3 옥사이드 계층 위 구조 계층 상의 제2 옥사이드 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는 세장형 공진기 빔을 갖는 본 발명의 디바이스의 제4 실시예의 측단면도이다.
도 5는 제4 옥사이드 계층 위 제2 압전 스택 상의 제3 옥사이드 계층 위 구조 계층 상의 제2 옥사이드 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는 세장형 공진기 빔을 갖는 본 발명의 디바이스의 제5 실시예의 측단면도이다.
도 6은 제4 옥사이드 계층 위 제2 압전 스택 상의 제3 옥사이드 계층 위 구조 계층 상의 제2 옥사이드 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는 세장형 공진기 빔을 갖는 본 발명의 디바이스의 제6 실시예의 측단면도이다.
도 7은 본 발명의 디바이스를 포함하는 스마트폰을 포함하는 본 발명의 시스템의 일 실시예를 예시한다.
도 8은 본 발명의 디바이스의 제1 실시예를 제조하기 위한 계층화된 물질 스택의 측단면도이다. 계층화된 물질 스택은 실리콘 웨이퍼, 제1 실리콘 디옥사이드 계층, 임의적 접착 계층, 및 제1 전도성 물질 계층, 압전 물질 계층, 및 제2 전도성 물질 계층을 포함하는 제1 압전 스택 계층을 포함한다.
도 9는 스택에서 압전 물질 계층 및 전도성 물질 계층(들)의 부분들을 제거하기 위해, 본 발명의 디바이스를 제조하는 방법의 일 실시예에 따라 패터닝된 도 8의 계층화된 물질 계층의 측단면도이다.
도 10은 도 9의 계층화된 물질 스택의 측단면도이며, 여기서 제1 전도성 물질 계층이 계층화된 물질 계층에서 이의 부분을 제거하기 위해 패터닝된다.
도 11은 도 10의 계층화된 물질 스택의 측단면도이며, 여기서 제2 실리콘 디옥사이드 계층이 패터닝된 압전 스택 계층 및 제1 실리콘 디옥사이드 계층 위에 증착되었다.
도 12는 도 11의 계층화된 물질 스택의 측단면도이며, 여기서 구조 계층이 제2 실리콘 디옥사이드 계층 위에 증착되었다.
도 13은 도 12의 계층화된 물질 스택의 측단면도이며, 여기서, 본 발명의 일 실시예에 따라, 구조 계층이 계층화된 물질 스택에서 이의 부분을 제거하기 위해 패터닝되었다.
도 14는 도 13의 계층화된 물질 스택의 측단면도이며, 여기서 압전 물질 계층 및 전도성 물질 계층을 포함하는 제2 압전 스택 계층이 패터닝된 구조 계층, 및 제2 실리콘 디옥사이드 계층 위에 증착되었다.
도 15는 도 14의 계층화된 물질 스택의 측단면도이며, 여기서, 제2 압전 스택 계층이 계층화된 물질 계층에서 제2 압전 스택 계층의 부분을 제거하기 위해 패터닝되었다.
도 16은 도 15의 계층화된 물질 스택의 측단면도이며, 여기서 제3 실리콘 디옥사이드 계층이 패터닝된 제2 압전 스택 계층, 패터닝된 구조 계층, 및 제2 실리콘 디옥사이드 계층 위에 증착되었다.
도 17은 도 16의 계층화된 물질 스택의 측단면도이며, 이는 제3 실리콘 디옥사이드 계층, 제2 실리콘 디옥사이드 계층, 및 제1 실리콘 디옥사이드 계층의 부분들을 제거하기 위해 패터닝되었다.
도 18은 도 17의 계층화된 물질 스택의 측단면도이며, 이는 제2 압전 스택 계층의 부분, 제1 압전 스택 계층의 부분, 및 제2 실리콘 디옥사이드 계층의 부분을 노출되게 남기기 위해 제3 실리콘 디옥사이드 계층의 부분을 제거하기 위해 패터닝되었다.
도 19는 도 18의 계층화된 물질 스택의 측단면도이며, 여기서 금속 본드패드 계층이 패터닝된 제3 실리콘 디옥사이드 계층, 및 패터닝된 제2 압전 스택 계층, 패터닝된 구조 계층, 및 패터닝된 제1 압전 스택 계층의 부분들 위에 증착되었다.
도 20은 도 19의 계층화된 물질 스택의 측단면도이며, 이는 금속 본드패드 계층의 부분들을 제거하기 위해 패터닝되었다.
도 21a 내지 도 21c는 도 20의 계층화된 물질 계층의 측단면도들이며, 여기서 실리콘 웨이퍼의 부분들이 공진기 빔 및 하나 이상의 베이스 부분을 생성하기 위해 에칭되었고, 그에 따라 듀얼 압전 스택들을 갖는, 본 발명의 디바이스의 일 실시예를 생성한다.
도 22는 본 발명의 디바이스의 제2 실시예를 제조하기 위한 계층화된 물질 스택의 측단면도이다. 계층화된 물질 스택은 실리콘 웨이퍼, 제1 실리콘 디옥사이드 계층, 및 제1 전도성 물질 계층, 압전 물질 계층, 및 제2 전도성 물질 계층을 포함하는 제1 압전 스택 계층을 포함한다.
도 23은 스택에서 압전 물질 계층 및 전도성 물질 계층(들)의 부분들을 제거하기 위해, 본 발명의 디바이스를 제조하는 방법의 일 실시예에 따라 패터닝된 도 22의 계층화된 물질 계층의 측단면도이다.
도 24는 도 23의 계층화된 물질 스택의 측단면도이며, 여기서 제1 전도성 물질 계층이 계층화된 물질 계층에서 이의 부분을 제거하기 위해 패터닝된다.
도 25는 도 24의 계층화된 물질 스택의 측단면도이며, 여기서 제2 실리콘 디옥사이드 계층이 패터닝된 압전 스택 계층 및 제1 실리콘 디옥사이드 계층 위에 증착되었다.
도 26은 도 25의 계층화된 물질 스택의 측단면도이며, 여기서 구조 계층이 제2 실리콘 디옥사이드 계층 위에 증착되었다.
도 27은 도 26의 계층화된 물질 스택의 측단면도이며, 여기서 제3 실리콘 디옥사이드 계층이 구조 계층 위에 증착되었다.
도 28은 도 27의 계층화된 물질 스택의 측단면도이며, 여기서 제1 전도성 물질 계층, 압전 물질 계층, 및 제2 전도성 물질 계층을 포함하는, 제2 압전 스택 계층이 구조 계층 및 제2 실리콘 디옥사이드 계층 위에 증착되었다.
도 29는 도 28의 계층화된 물질 스택의 측단면도이며, 여기서 제2 압전 스택 계층이 제2 압전 스택 계층에서 압전 물질 계층 및 전도성 물질 계층(들)의 부분들을 제거하기 위해 패터닝되었다.
도 30은 도 29의 계층화된 물질 스택의 측단면도이며, 여기서 제1 전도성 물질 계층이 계층화된 물질 계층의 제2 압전 스택 계층에서 이의 부분을 제거하기 위해 패터닝되었다.
도 31은 도 30의 계층화된 물질 스택의 측단면도이며, 여기서 제3 실리콘 디옥사이드 계층 및 구조 계층이 계층화된 물질 계층에서 이의 부분들을 제거하기 위해 패터닝되었다.
도 32는 도 31의 계층화된 물질 스택의 측단면도이며, 여기서 제4 실리콘 디옥사이드 계층이 패터닝된 제2 압전 스택 계층 및 제2 실리콘 디옥사이드 계층 위에 증착되었다.
도 33은 도 32의 계층화된 물질 스택의 측단면도이며, 이는 제4 실리콘 디옥사이드 계층, 제2 실리콘 디옥사이드 계층, 및 제1 실리콘 디옥사이드 계층의 부분들을 제거하기 위해 패터닝되었다.
도 34는 도 33의 계층화된 물질 스택의 측단면도이며, 이는 제2 압전 스택 계층의 부분, 제2 실리콘 디옥사이드 계층의 부분, 및 제1 압전 스택 계층의 부분을 노출되게 남기기 위해 제4 실리콘 디옥사이드 계층의 부분을 제거하기 위해 패터닝되었다.
도 35는 도 34의 계층화된 물질 스택의 측단면도이며, 여기서 금속 본드패드 계층이 패터닝된 제4 실리콘 디옥사이드 계층, 및 패터닝된 제2 압전 스택 계층, 패터닝된 제2 구조 계층, 및 패터닝된 제1 압전 스택 계층의 부분들 위에 증착되었다.
도 36은 도 35의 계층화된 물질 스택의 측단면도이며, 이는 금속 본드패드 계층의 부분들을 제거하기 위해 패터닝되었다.
도 37a 내지 도 37c는 도 36의 계층화된 물질 계층의 측단면도들이며, 여기서 실리콘 웨이퍼의 부분들이 공진기 빔 및 하나 이상의 베이스 부분을 생성하기 위해 에칭되었고, 그에 따라 듀얼 압전 스택들을 갖는, 본 발명의 디바이스의 일 실시예를 생성한다.
도 38a 및 도 38b는, 각각, 도 1에 예시된 본 발명의 디바이스의 상부 및 하부 부분 투시 사시도들이다.
도 39a 및 도 39b는, 각각, 도 2에 예시된 본 발명의 디바이스의 상부 및 하부 부분 투시 사시도들이다.
도 40a 및 도 40b는, 각각, 도 2에 예시된 본 발명의 디바이스의 다른 실시예의 상부 및 하부 부분 투시 사시도들이다.
도 41a 및 도 41b는, 각각, 도 3에 예시된 본 발명의 디바이스의 상부 및 하부 부분 투시 사시도들이다.
도 42a 및 도 42b는 공진기 빔 및 베이스 간 부분적 클램핑을 갖는 본 발명의 디바이스의 실시예들의 하부 부분 투시도들이다.
본 발명은 대칭 듀얼 압전 스택 MEMS 압전 디바이스, 디바이스를 포함하는 시스템, 및 디바이스를 사용 및 제조하는 방법들에 관한 것이다.
본 발명의 일 측면은 제1 및 제2 단부들 간에 연장되는 세장형 공진기 빔을 포함하는 디바이스에 관한 것이다. 베이스는 제1 단부에서 공진기 빔에 접속되며 제2 단부는 구조 계층으로서 베이스로부터 연장된다. 세장형 공진기 빔은: (1) 제3 옥사이드 계층 상의 제2 압전 스택 계층 위 제2 옥사이드 계층 상의 구조 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층 또는 (2) 제4 옥사이드 계층 위 제2 압전 스택 상의 제3 옥사이드 계층 위 구조 계층 상의 제2 옥사이드 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층 중 어느 하나를 포함한다.
도 1은 본 발명의 디바이스(10)의 제1 실시예의 측단면도이다. 디바이스(10)는, 단지 예로서, 센서, 이를테면 가속도계, 동작 센서, 진동 센서, 자이로스코프, 압력 센서, 또는 변형율 센서일 수 있다. 디바이스(10)는 대안적으로 디바이스들 이를테면 밸브들, 펌프들, 또는 스피커들을 구동하기 위한 액추에이터일 수 있다.
디바이스(10)는 세장형 공진기 빔(12)을 포함한다. 공진기 빔(12)은 제1 단부(14) 및 제2 단부(16) 간에 연장된다. 제1 베이스 부분(18A)은 제1 단부(14)에서 공진기 빔(12)에 접속되고 제2 베이스 부분(18B)은 제2 단부(16)에서 공진기 빔(12)에 접속된다. 제2 단부(16)는 캔틸레버로서 제1 베이스 부분(18A)으로부터 자유롭게 연장되고, 제2 베이스 부분(18B)은 공진기 빔(12)의 단부에서 질량체로서의 역할을 한다.
공진기 빔(12)은 복수의 계층으로 형성되는 적층체를 포함한다. 일 실시예에 따라, 공진기 빔(12)은 적어도 제3 옥사이드 계층(32) 상의 제2 압전 스택 계층(30) 위 제2 옥사이드 계층(28) 상의 구조 계층(26) 위 제1 압전 스택 계층(24) 상의 제1 옥사이드 계층(22)을 포함한다. 다른 계층들의 비-제한적인 예들은 도 8 내지 도 21c에 도시된 바와 같은 본 발명의 디바이스를 형성하는 방법에 대하여 아래에서 설명될 것들을 포함한다.
제1 옥사이드 계층(22)은, 일 실시예에 따르면, 약 1 ㎛의 두께를 갖는 실리콘 옥사이드 계층일 수 있다. 다른 실시예에 따르면, 제1 옥사이드 계층은 임의적이고 이의 존재는 삭마에 대비하여 구조에 강성도를 제공한다. 제2 옥사이드 계층(28)은, 일 실시예에 따르면, 플라즈마 도움 화학 기상 증착(PECVD; plasma assisted chemical vapor deposition)에 의해 증착되는 약 1 ㎛의 두께를 갖는 옥사이드 계층이다. 이러한 계층은 제2 압전 스택 계층(30)에 대한 전기적 절연을 제공한다. 제3 옥사이드 계층(32)은 열 옥사이드 계층일 수 있다. 일 실시예에서, 제3 디옥사이드 계층(32)은 약 0.25 ㎛ 내지 약 2 ㎛의 두께를 가진다.
구조 계층(26)은 임의의 적합한 비-결정 물질 이를테면 실리콘, 폴리Si, 금속(예를 들어 , Cu 또는 Ni) 또는 다른 금속 옥사이드 반도체(CMOS) 적합 물질, 탄소-나노-섬유(CNF; carbon-nano-fiber), 또는 고온 폴리머 이를테면 폴리이미드일 수 있다. 일 실시예에서, 구조 계층(26)은 약 10 ㎛ 내지 약 200 ㎛, 약 10 ㎛ 내지 약 75 ㎛, 또는 약 10 ㎛ 내지 약 50 ㎛의 두께 범위를 가진다.
공진기 빔(12)의 제1 및 제2 압전 스택들(24 및 30)은 압전 물질을 포함한다. 적합한 압전 물질들은, 제한 없이, 알루미늄 나이트라이드, 징크 옥사이드, PVDF, 및 티탄산 지르콘산 연 계 화합물들을 포함한다. 압전 물질들은 기계적 변형을 받을 때 전기적으로 유극되는 물질들이다. 유극의 정도는 인가된 변형율에 비례한다. 압전 물질들은 광범위하게 알려져 있고 단결정(예를 들어, 석영), 압전 세라믹(예를 들어, 티탄산 지르콘산 연 또는 PZT), 박막(예를 들어, 스퍼터드 징크 옥사이드), 압전 세라믹 분말들에 기초한 스크린 프린트가능한 후막들(예를 들어, Baudry, "Screen-printing Piezoelectric Devices," Proc . 6 th European Microelectronics Conference (London, UK) pp. 456-63 (1987) and White & Turner, "Thick-film Sensors: Past, Present and Future," Meas . Sci . Technol . 8:1-20 (1997) 참조, 이는 이들 전체로 본 출원에 의해 참조로 원용된다), 및 폴리머 물질들 이를테면 폴리비닐이딘 플루오라이드("PVDF")(예를 들어, Lovinger, "Ferroelectric Polymers," Science 220:1115-21 (1983) 참조, 이는 그 전체로 본 출원에 의해 참조로 원용된다)를 포함하여 많은 형태로 이용가능하다.
압전 물질들은 전형적으로 이방성 특성들을 나타낸다. 따라서, 물질의 속성들은 힘들의 방향 및 유극 및 전극들의 배향에 따라 다르다. 물질의 압전 활성의 레벨은 표기된 축들과 함께 사용되는 일련의 상수에 의해 정의된다. 압전 변형율 상수(d)는 다음와 같이 정의될 수 있다
Figure pct00001
(Beeby 외, "Energy Harvesting Vibration Sources for Microsystems Applications," Meas . Sci . Technol . 17:R175-R195 (2006), 이는 그 전체로 본 출원에 의해 참조로 원용된다).
공진기 빔(12)의 제1 및 제2 압전 스택들(24 및 30)은 또한 제1 및/또는 제2 압전 스택 계층들(24 및 30)과 전기 접촉하는 하나 이상의 전극(34)을 포함한다. 일 실시예에 따르면, 전극들(34)은 몰리브덴 및 플래티넘으로 이루어진 그룹으로부터 선택되는 물질를 포함하나, 전극 구조들을 형성하기에 적합한 다른 물질들이 또한 사용될 수 있다. 덧붙여, 디바이스(10)는 하나 이상의 전극(34)과 전기 접속하는 회로를 더 포함할 수 있다. 일 실시예에서, 회로는 압전 물질로부터 전기 에너지를 수신하고 공진기 빔(12)의 휨 또는 변형을 야기하는 환경 상태, 이를테면 압력, 진동, 흐름율, 변형율, 힘(즉, 중력)에 관한 물리적 동작, 임펄스 동작, 또는 사운드를 측정하기 위한 장치에 출력을 제공한다. 예를 들어, 출력은 환경 상태의 강도의 표시로서 전기 에너지의 강도를 디스플레이할 수 있다. 다른 실시예에서, 회로는 압전 물질로부터 생성되어 장치에 공급되는 전력을 제공하기 위해 전동식 장치에 전기적으로 결합될 수 있는 전기 회수 회로일 수 있다. 다른 실시예에서, 회로는 압전 물질들의 휨을 야기하기 위한 전압을 인가하기 위해 전압원에 결합될 수 있다.
본 발명의 디바이스의 이러한 실시예에서, 공진기 빔(12)은 제2 단부(16)를 가지며, 이는 캔틸레버로서 제1 베이스 부분(18A)로부터 자유롭게 연장된다. 압전 물질을 포함하는 캔틸레버 구조는 굴곡 모드에서 동작하고 그렇게 함으로써 압전 물질을 변형하고 d 효과(Beeby 외, "Energy Harvesting Vibration Sources for Microsystems Applications," Meas . Sci . Technol . 17:R175-R195 (2006) , 이는 그 전체로 본 출원에 의해 참조로 원용된다)로부터 전하를 생성하도록 설계된다. 캔틸레버는 공진기 빔(12)의 제2 단부(16)에 부착되는 제2 베이스 부분(18B)의 존재에 의해 더 감소되는, 저 공진 주파수들을 제공한다.
동작 중인 본 발명의 디바이스(10)의 공진기 빔(12)의 공진 주파수들은 약 50 Hz 내지 약 4,000 Hz, 약 100 Hz 내지 약 3,000 Hz, 약 100 Hz 내지 약 2,000 Hz, 또는 약 100 Hz 내지 약 1,000 Hz의 주파수들을 포함할 수 있다.
공진기 빔(12)은 공진기 빔(12) 튜닝을 돕기 위해 그리고 구조적 지지를 제공하기 위해 다양한 형상 및 형태를 취하는 측벽들을 가질 수 있다. 일 실시예에 따르면, 공진기 빔(12)은 그 전체로 본 출원에 의해 참조로 원용되는, 미국 가 특허 출원 제61/780,203호에 설명된 바와 같이, 공진기 빔(12)의 평면 내에서 연속적으로 만곡되는 측벽들을 가진다.
본 발명의 디바이스(10)는 공진기 빔(12)의 제2 단부(16)에 제2 베이스 부분(18B)을 포함하며, 이 제2 베이스 부분은 공진기 빔(12)의 제2 단부(16)가 제1 베이스 부분(18A)으로부터 자유롭게 연장될 때 질량체로서의 역할을 한다. 제2 베이스 부분(18B)은 공진기 빔(12)의 주파수를 낮추기 위해 그리고 공진기 빔(12)의 전력 출력(즉, 압전 물질에 의해 생성되는)을 증가시키기 위해 제공된다. 제2 베이스 부분(18B)은 단일 물질 또는 다수의 물질(예를 들어, 물질들의 계층들)로 구성될 수 있다. 일 실시예에 따르면, 제2 베이스 부분(18B)은 실리콘 웨이퍼 물질로 형성된다. 다른 적합한 물질들은 제한 없이, 전기 도금 또는 열 증착에 의해 증착되는 구리, 금 및 니켈을 포함한다.
일 실시예에서, 제2 베이스 부분(18B)은 공진기 빔(12)마다 단일 질량체로서 제공된다. 그러나, 하나보다 많은 질량체가 또한 공진기 빔(12)에 부착될 수 있다. 다른 실시예들, 이를테면 도 2에 도시된 실시예에서, 제2 베이스 부분(18B)은 예를 들어, 공진기 빔(12)에 따라 상이한 위치들에 제공된다.
해당 기술분야의 통상의 기술자들이 용이하게 이해할 바와 같이, 공진기 빔(12)은 다수의 파라미터, 이를테면 공진기 빔(12)의 단면 형상, 공진기 빔(12)의 단면 치수들, 공진기 빔(12)의 길이, 제2 베이스 부분(18B)의 질량, 공진기 빔(12) 상에서의 제2 베이스 부분(18B)의 위치, 및 공진기 빔(12)을 형성하기 위해 사용되는 물질들 중 임의의 하나 이상을 달리 함으로써 튜닝될 수 있다.
동작 시, 하나 이상의 전극(34)은 공진기 빔(12)이 변동, 이를테면 공진기 빔(12)의 부분의 휨 또는 변형될 때 공진기 빔(12)의 압전 물질들로부터의 전기 신호를 출력한다. 공진기 빔(12)의 변동은 환경 상태들, 예를 들어, 압력, 진동, 흐름율, 변형율, 힘(즉, 중력)에 관한 물리적 동작, 임펄스 동작, 또는 사운드에 대한 반응일 수 있으나, 변동은 공진기 빔(12)의 부분의 휨 또는 변형을 야기하는 다른 환경 상태들에 관한 것일 수 있다. 따라서, 전극들(34)은 공진기 빔(12)의 압전 물질들과 전기 접속한다. 공진기 빔(12)의 압전 물질들로부터 수집되는 전기 에너지가 그 다음 추가적인 회로에 전달된다. 일 실시예에서, 추가적인 회로는 디바이스(10) 상에서 전극들(34)에 또는 이들 가까이 형성된다. 다른 실시예에서, 회로는 별개의 칩 또는 보드일 수 있거나, 별개의 칩 또는 보드 상에 존재한다. 다른 실시예에서, 액추에이터, 이를테면 밸브, 펌프, 또는 스피커로서 기능하기 위해 공진기 빔(12)을 휘게 하기 위해 전압이 하나 이상의 전극(34)에 인가된다.
도 2는 본 발명의 디바이스(10)의 대안적인 실시예의 측단면도를 예시한다. 디바이스(10)의 구조는 제1 베이스 부분(18A) 및 제2 베이스 부분(18B)에 대하여 아래에 설명될 바를 제외하고는, 도 1에 대하여 위에서 설명된 바와 동일하다. 제2 베이스 부분(18B)은 공진기 빔(12)의 제2 단부(16)에 위치되고, 이를 너머 연장된다. 공진기 빔(12)은 제1 베이스 부분(18A) 및 제2 베이스 부분(18B)에 완전히 또는 부분적으로 중 어느 하나로, 클램핑(clamping)된다.
도 3은 본 발명의 디바이스(10)의 대안적인 제2 실시예의 측단면도를 예시한다. 디바이스(10)의 구조는 베이스(18)에 대하여 아래에 설명될 바를 제외하고는, 도 1에 대하여 위에서 설명된 바와 동일하다. 베이스(18)는 제1 단부(14)로부터 제2 단부(16) 또는 공진기 빔(12)으로 연장되나, 제2 단부(16)에서 세장형 공진기 빔(12)으로부터 이격된다.
도 4는 본 발명의 디바이스의 대안적인 실시예를 예시한다. 구체적으로, 디바이스(110)는 세장형 공진기 빔(112)을 포함한다. 공진기 빔(112)은 제1 단부(114) 및 제2 단부(116) 간에 연장된다. 제1 베이스 부분(118A)은 제1 단부(114)에서 공진기 빔(112)에 접속된다. 제2 베이스 부분(118B)은 제2 단부(116)에서 공진기 빔(112)에 접속된다. 일 실시예에서, 제2 단부(116)는 캔틸레버로서 베이스(118A)로부터 연장된다. 디바이스(110)는 공진기 빔(112)에 대하여 아래에 설명될 바를 제외하고는, 도 1에 대하여 위에서 설명된 바와 동일한 디바이스(10)이다. 구체적으로, 디바이스(110)는 도 2에 대하여 위에서 설명된 바와 상이한 물질들의 계층화를 포함하는, 공진기 빔(112)을 포함한다.
공진기 빔(112)은 복수의 계층으로 형성되는 적층체를 포함한다. 일 실시예에 따르면, 공진기 빔(112)은 제4 옥사이드 계층(134) 위 제2 압전 스택(132) 상의 제3 옥사이드 계층(130) 위 구조 계층(128) 상의 제2 압전 스택 계층(126) 위 제1 압전 스택(124) 상의 제1 옥사이드 계층(122)을 포함한다. 다른 계층들의 비-제한적인 예들은 도 22 내지 도 37c에 도시된 바와 같은 본 발명의 디바이스를 형성하는 방법에 대하여 아래에서 설명될 것들을 포함한다.
공진기 빔(112)의 계층들은 도 4에 대하여 아래에서 설명될 바를 제외하고는, 공진기 빔(12)의 계층들과 실질적으로 동일하다. 구체적으로, 공진기 빔(112)은 제1 압전 스택 계층(124) 및 구조 계층(128) 간 제2 옥사이드 계층(126)의 추가를 포함한다. 제2 옥사이드 계층(126)은 일 실시예에 따르면, 약 1 ㎛의 두께를 갖는 고온 옥사이드 계층이다. 이러한 계층은 제1 압전 스택 계층(124)에 대한 전기적 절연을 제공한다. 제3 옥사이드 계층(130) 및 제4 옥사이드 계층(134)은 도 1에 대하여 설명된 바와 같이, 각각, 제2 옥사이드 계층(28) 및 제3 옥사이드 계층(32)과 동일하다.
공진기 빔(112)의 제1 및 제2 압전 스택들(124 및 132)은 또한 제1 및/또는 제2 압전 스택 계층들(124 및 132)과 전기 접촉하는 하나 이상의 전극(136)을 포함한다. 일 실시예에 따르면, 전극들(136)은 몰리브덴 및 플래티넘으로 이루어진 그룹으로부터 선택되는 물질을 포함하나, 전극 구조들을 형성하기에 적합한 다른 물질들이 또한 사용될 수 있다. 덧붙여, 디바이스(110)는 공진기 빔(112)의 압전 물질로부터 전기 에너지를 출력하기 위해 하나 이상의 전극(136)과 전기 접속하는 회로를 더 포함할 수 있다.
도 5는 본 발명의 디바이스(110)의 대안적인 실시예의 측단면도를 예시한다. 디바이스(110)의 구조는 제1 베이스 부분(118A) 및 제2 베이스 부분(118B)에 대하여 아래에 설명될 바를 제외하고는, 도 4에 대하여 위에서 설명된 바와 동일하다. 제2 베이스 부분(118B)은 공진기 빔(112)의 제2 단부(116)에 위치되고, 이를 너머 연장된다. 공진기 빔(112)은 제1 베이스 부분(118A) 및 제2 베이스 부분(118B)에 완전히 또는 부분적으로 중 어느 하나로, 클램핑된다.
도 6은 본 발명의 디바이스(110)의 다른 대안적인 실시예의 측단면도를 예시한다. 디바이스(110)의 구조는 베이스(118)에 대하여 아래에 설명될 바를 제외하고는, 도 4에 대하여 위에서 설명된 바와 동일하다. 베이스(118)는 제1 단부(14)로부터 제2 단부(16) 또는 공진기 빔(12)으로 연장되나, 제2 단부(16)에서 세장형 공진기 빔(12)으로부터 이격된다.
본 발명의 다른 측면은 본 발명의 장치 및 디바이스를 포함하는 시스템에 관한다. 일 실시예에서, 디바이스는 장치에 전기적으로 결합된다. 다른 실시예에서, 디바이스는 장치 내에서 액추에이터로서의 역할을 하기 위해 전원에 전기적으로 결합된다.
이제 도 7을 참조하면, 디바이스(10)를 포함(이의 외부 하우징 내에)하는 장치(스마트폰)(36)가 도시된다. 일 실시예에 따르면, 디바이스(10)는 센서로서의 역할을 하고 스마트폰(36)과 관련 있는 하나 이상의 환경 상태, 이를테면 압력, 진동, 흐름율, 변형율, 힘(즉, 중력)에 관한 물리적 동작, 임펄스 동작, 또는 사운드를 검출한다. 디바이스(10)는 환경 상태와 관련하여 스마트폰(36) 상에 디스플레이될 출력을 더 제공할 수 있다. 다른 실시예에 따르면, 디바이스(10)는 스마트폰(36)에 전력을 공급하기 위해 독립형 에너지원을 제공하며, 이 독립형 에너지원은 다른 독립형 에너지원(예를 들어, 배터리) 대신에 또는 이와 함께 사용된다. 다른 실시예에서, 디바이스(10)는 전원에 접속되고, 그에 따라 디바이스(10)가 환경과 기계적으로 상호작용하게 하기 위해 전압이 디바이스(10)에 공급될 수 있게 된다. 디바이스(10)는 단일 기판 상에 이러한 다양한 기능을 집적할 수 있다. 대안적인 실시예에서, 장치는, 태블릿, PC, 및/또는 스마트폰과 전기 통신하는 예를 들어, 웨어러블 디바이스, 이를테면 팔목 시계-유형 디바이스 또는 목걸이이다.
본 발명의 장치 및 디바이스를 포함하는 본 발명의 다른 시스템들은 제한 없이: 랩탑 컴퓨터; 태블릿 컴퓨터; 셀 전화; 이-리더; MP3 플레이어; 전화통신 헤드셋; 헤드폰들; 라우터; 게이밍 디바이스; 게이밍 제어기; 모바일 인터넷 어댑터; 카메라; 무선 센서들; 태블릿들, PCs, 및/또는 스마트폰들과 통신하는 웨어러블 센서들; 무선 센서 모트들(산업, 레일, 건물들, 농업들 등을 모니터링하는 네트워크들을 위한); 타이어 압력 센서 모니터; 전자 디스플레이(예를 들어, 전동 공구들 상의); 가축을 모니터링하기 위한 농업 디바이스; 의료 디바이스; 인체 모니터링 디바이스; 및 완구들이다.
본 발명의 디바이스는 도 7의 스마트폰(36)에 도시된 바와 실질적으로 같은 방식의 상기 디바이스들에 접속될 수 있다.
예를 들어, 일 실시예에 따르면, 본 발명의 시스템은 예를 들어, 임의의 하나 이상의 다양한 환경적 속성(온도, 습도, 빛, 사운드, 진동, 바람, 움직임 등)을 모니터링하기 위해 본 발명의 디바이스를 포함하는 무선 센서 디바이스이다.
본 발명의 추가 측면은 환경 상태를 측정하는 방법에 관한다. 이러한 방법은 본 발명에 따른 시스템을 제공하는 단계 및 시스템이 제1 및/또는 제2 압전 스택 계층으로부터 전기 전력을 생성하기 위해 움직임 또는 진동들을 생성하는 하나 이상의 환경 상태에 종속시키는 단계를 수반한다. 환경 상태는 제1 및/또는 제2 압전 스택 계층을 기반으로 측정된다. 덧붙여, 시스템은 공진기 빔(12)의 제1 및/또는 제2 압전 스택 계층으로부터 전기 에너지를 출력 및 측정하기 위해, 도 1에 예시된 바와 같이, 하나 이상의 전극(34)과 전기 접속하는 회로를 더 포함할 수 있다. 회로는 장치에 공급되는, 압전 물질로부터 생성되는 신호를 제공하기 위해, 도 7에 도시된 바와 같이, 장치, 이를테면 스마트폰(36)에 전기적으로 결합될 수 있다. 일 실시예에서, 측정된 환경 상태는 스마트폰(36)의 디스플레이 상에 디스플레이될 수 있다.
본 발명의 또 다른 측면은 기계적 구동력을 제공하기 위한 방법에 관한다. 이러한 방법은 본 발명에 따른 시스템을 제공하는 단계 및 디바이스와 전기 접속하는 전원을 제공하는 단계를 수반한다. 전원으로부터 디바이스에 전압이 인가되며, 여기서 인가된 전압은 세장형 공진기 빔의 동작을 개시한다. 기계적 구동력은 세장형 공진기 빔의 동작에 기초하여 제공된다. 기계적 구동력은 예로서, 밸브, 펌프, 또는 스피커를 동작시키기 위해 이용될 수 있다.
본 발명의 다른 측면은 대칭 듀얼 스택 미세 전자 기계 압전 디바이스를 제조하는 방법에 관한다. 이러한 방법은 제1 및 제2 표면을 갖는 실리콘 웨이퍼를 제공하는 단계를 수반한다. 제1 실리콘 디옥사이드 계층이 실리콘 웨이퍼의 제1 표면 상에 증착된다. 제1 압전 스택 계층이 제1 실리콘 디옥사이드 계층 상에 증착되고 패터닝된다. 제2 실리콘 디옥사이드 계층이 패터닝된 제1 압전 스택 계층 위에 증착된다. 구조 계층이 증착된 제2 실리콘 디옥사이드 계층 위에 증착되고 패터닝된다. 제2 압전 스택 계층이 패터닝된 구조 계층 위에 증착되고 제2 압전 스택 계층이 디바이스를 제조하기 위해 패터닝된다.
이제 도 8을 참조하면, 본 발명의 디바이스를 제조하는 방법의 제1 실시예는 본 출원에 설명된 바와 같이 대칭 듀얼 스택 미세 전자 기계 압전 디바이스를 형성하기 위해 패터닝되는 계층화된 물질들의 스택인, 계층화된 물질 스택(50)을 형성하는 단계를 수반한다. 계층화된 물질 스택(50)은 다음 계층화된 물질들을 포함한다: 실리콘 웨이퍼(52)(이는 제1 표면(51) 및 제2 표면(53)을 가진다), 제1 실리콘 디옥사이드 계층(32), 접착 계층(54)(이는 임의적이고, 따라서, 도 9 내지 도 21c에 존재할 수 있으나 단지 도 8에만 도시된다), 압전 스택 계층(30)(제1 전도성 물질 계층(56), 압전 물질 계층(58), 및 제2 전도성 물질 계층(60)을 포함하는).
도 8에 예시된 바와 같이, 본 발명의 디바이스를 형성하는 방법의 일 실시예는 제1 표면(51) 및 제2 표면(53)을 갖는 실리콘 웨이퍼(52)를 제공하고, 실리콘 웨이퍼(52)의 제1 표면(51) 상에 제1 실리콘 디옥사이드 계층(32)을 증착하고(계층들의 수치 지정자들이 도 1에 도시된 본 발명의 디바이스의 실시예에 관한 것이라는 것이 이해될 것이다), 제1 실리콘 디옥사이드 계층(32) 상에 임의적 접착 계층(54)을 증착하며, 존재하는 경우 접착 계층(54) 상에(존재하지 않는 경우 제1 실리콘 디옥사이드 계층(32) 상에) 제1 압전 스택 계층(30)을 증착함으로써 계층화된 물질 스택(50)을 형성하는 단계를 수반한다.
실리콘 웨이퍼(52)는, 일 실시예에 따르면, 단결정 양면 연마된 실리콘 웨이퍼이다. 일 실시예에서, 실리콘 웨이퍼(52)는 약 400 ㎛ 내지 약 1,000 ㎛, 약 500 ㎛ 내지 약 900 ㎛, 약 600 ㎛ 내지 약 800 ㎛, 또는 약 700 ㎛의 두께를 가진다. 하나의 구체적인 예에서, 실리콘 웨이퍼(52)는 대략 725 ㎛ (+/- 15 ㎛)의 두께(즉, 200 mm 웨이퍼들에 대한 표준 두께)를 갖는 양면 연마된 실리콘 웨이퍼이다. 대안적으로, 실리콘 웨이퍼(52) 대신에, 본 발명의 방법은 실리콘 디옥사이드의 증착된 계층으로 시작될 수 있으며, 이 위에 계층화된 물질 스택(50)의 후속 계층들이 형성된다.
제1 실리콘 디옥사이드 계층(32)은, 일실시예에 따르면, 열 옥사이드 계층이다. 일 실시예에서, 제1 실리콘 디옥사이드 계층(32)은 약 0.25 ㎛ 내지 약 2 ㎛의 두께를 가진다. 제1 실리콘 디옥사이드 계층(32)의 실리콘 웨이퍼(52)의 제1 표면(51) 상으로의 증착은 해당 기술분야에 알려진 방법들에 의해 수행될 수 있다. 예를 들어, 실리콘 디옥사이드는 열적으로 성장될 수 있고, 그 다음 실리콘 웨이퍼 상에 증착될 수 있다. 하나의 특정한 예에서, 일(1) ㎛(+/- 0.05 ㎛)의 열적으로 성장된 SiO2가 실리콘 디옥사이드 계층(32)을 형성하기 위해 실리콘 웨이퍼(52) 상에 증착된다.
제1 압전 스택 계층(30)은 전도성 물질/압전 물질/전도성 물질 계층을 형성하기 위해 제1 실리콘 디옥사이드 계층(32) 상에 증착된다. 일 실시예에 따르면, 압전 스택 계층(30)은 두께가 약 0.5 ㎛ 내지 약 6 ㎛, 또는 약 2 ㎛ 내지 약 5 ㎛의 두께를 가진다. 제1 압전 스택 계층(30)은 제1 전도성 물질 계층(56), 제2 전도성 물질 계층(60), 및 압전 계층(58)을 포함한다. 제1 전도성 물질 계층(56) 및 제2 전도성 물질 계층(60)은 전극으로서 적절히 기능하는 임의의 적합한 전도성 물질들로 형성될 수 있다. 일 실시예에 따르면, 이러한 계층들은 동일한 물질, 이를테면 몰리브덴 또는 플래티넘으로 형성된다. 그러나, 양자의 계층이 동일한 물질로 형성될 필요는 없다. 압전 물질 계층(58)은 위에서 논의된 바와 같이, 임의의 적합한 압전 물질로 형성된다. 일 실시예에 따르면, 이 층은 알루미늄 나이트라이드(AlN)로 형성된다.
제1 압전 스택 계층(30)의 증착은 해당 기술분야에서 표준과 같이 얇은 접착 계층(54) 아래에 수행될 수 있다. 적합한 접착 계층들(54)은 약 0.02 ㎛ 내지 약 0.05 ㎛의 계층 두께의 물질들 이를테면 타이타늄, AlN, Al:Cu, 또는 Al을 포함할 수 있다.
본 발명의 디바이스를 제조하는 방법의 일 실시예는 도 9 내지 도 21c에 예시된 바와 같이 진행된다.
먼저, 도 9에 도시된 바와 같이, 압전 스택 계층(30)이 패터닝된다. 특히, 압전 물질 계층(58) 및 제2 전도성 물질 계층(60)의 부분들(예를 들어, 부분들(62 및 64))이 제1 전도성 물질 계층(56)을 노출시키기 위해 스택(50)에서 제거된다. 본 발명의 방법에 따라 제1 압전 스택 계층(30)을 패터닝하는 단계는 테트라메틸암모늄 하이드록사이드 및 전도성 물질 계층들에 대한 인산을 이용하는 습식 에칭과 조합된 리소그래피 기술들을 사용하여 실현될 수 있다. 계층들의 습식 또는 건식 에칭을 위한 다른 적합한 화학 반응들이 또한 해당 기술분야에서의 통상의 기술자들에 의해 통용되며 본 발명의 방법을 수행하는데 사용될 수 있다.
다음으로 도 10에 도시된 바와 같이, 일 실시예에 따르면, 제1 압전 스택 계층(30)을 패터닝하는 단계는 제1 전도성 물질 계층(56)의 부분(예를 들어, 부분(66))을 제거하기 위해 그리고 이의 추가 부분이 전극으로 드러나게 남기기 위해 제1 전도성 물질 계층(56)을 패터닝하는 단계를 수반한다. 전극을 패터닝하는 단계는 인산 습식 에칭 또는 클로린 또는 플루오린 가스를 이용하는 플라즈마(건식) 에칭을 사용하여 수행될 수 있다. 접착 계층이 존재하는 경우, 접착 계층은 암모니아 퍼옥사이드에 기반한 습식 에칭(예를 들어, 타이타늄 접착 계층에 대해)을 이용하여 제거될 수 있다.
다음으로, 도 11에 도시된 바와 같이, 제2 실리콘 디옥사이드 계층(28)이 패터닝된 제1 압전 스택 계층(30) 및 제1 실리콘 디옥사이드 계층(32) 위에 증착된다. 제2 실리콘 디옥사이드 계층(28)은, 일 실시예에 따라, 옥사이드 계층이다. 이러한 계층은 제1 압전 스택 계층(30)에 대한 전기적 절연을 제공한다. 일 실시예에 따르면, 이러한 단계는 패시베이션 계층을 위해 실리콘 옥사이드를 증착하기 위해 실란(실리콘 소스)의 플라즈마 화학 기상 증착을 사용하여 수행된다. 이 계층은 약 1 ㎛의 두께로 증착될 수 있다.
도 12에 예시된 다음 방법 단계에서, 구조 계층(26)이 증착된 제2 실리콘 디옥사이드 계층(28) 위에 증착된다. 구조 계층(26)은 임의의 적합한 비-결정 물질 이를테면 실리콘, 폴리Si, 금속(예를 들어, Cu 또는 Ni) 또는 다른 금속 옥사이드 반도체(CMOS) 적합 물질, 탄소-나노-섬유(CNF), 또는 고온 폴리머 이를테면 폴리이미드일 수 있다. 일 실시예에서, 구조 계층(26)은 약 10 ㎛ 내지 약 200 ㎛, 약 10 ㎛ 내지 약 75 ㎛, 또는 약 10 ㎛ 내지 약 50 ㎛의 두께 범위로 화학적 기상 증착에 의해 제2 실리콘 디옥사이드 계층(28) 상에 증착된다. 증착 후에, 예를 들어, 화학적 기계적 연마에 의해, 구조 계층(26)의 표면을 매끈하게 하는 것이 바람직할 수 있다.
다음으로, 구조 계층(26)이 패터닝된다. 이 방법 단계는 도 13에 예시된다. 일 실시예에 따르면, 이 패터닝 단계는 건식 공정들을 이용하여 전체적으로 이루어질 수 있다. 예를 들어, 플루오린 CHF3/CF4 가스 및 옥사이드에 대한 반응성 이온 에칭 및 폴리Si에 대한 SF6/C4F8 깊은 반응성 이온 에칭. 금속, 이를테면 Cu, Au, 또는 Ni에 대해, 해당 기술분야에 잘 알려진 습식 에칭 공정이 사용될 수 있다.
도 14는 제2 전도성 물질/압전 물질/전도성 물질 계층을 형성하기 위해 구조 계층(26) 위에 제2 압전 스택 계층(24)을 증착하는 단계를 수반하는 다음 방법 단계를 예시한다. 일 실시예에 따르면, 제2 압전 스택 계층(24)은 두께가 약 0.5 ㎛ 내지 약 6 ㎛, 또는 약 2 ㎛ 내지 약 5 ㎛의 두께를 가진다. 일 실시예에 따르면, 제2 압전 스택 계층(24)은 임의적 제1 전도성 물질 계층(68), 압전 물질 계층(70), 및 제2 전도성 물질 계층(72)을 포함한다. 다른 실시예에서, 제2 압전 스택 계층(24)은 패터닝된 구조 계층(26) 상에 있는 압전 물질 계층(70) 위에 제2 압전 물질 계층(72)을 포함한다. 이러한 형태에서, 구조 계층(26)은 전극으로서 유용하다.
제1 전도성 물질 계층(68)(존재할 때) 및 제2 전도성 물질 계층(72)은 전극으로서 적절히 기능하는 임의의 적합한 전도성 물질들로 형성될 수 있다. 일 실시예에 따르면, 이러한 계층들은 동일한 물질, 이를테면 몰리브덴 또는 플래티넘으로 형성된다. 그러나, 양자의 계층이 동일한 물질로 형성될 필요는 없다. 압전 물질 계층(70)은 위에서 논의된 바와 같이, 임의의 적합한 압전 물질로 형성된다. 일 실시예에 따르면, 이 층은 알루미늄 나이트라이드(AlN)로 형성된다.
제2 압전 스택 계층(24)의 증착은 해당 기술분야에서 표준과 같이 얇은 접착 계층(74) 아래에 수행될 수 있다. 적합한 접착 계층들(74)은 약 0.02 ㎛ 내지 약 0.05 ㎛의 계층 두께로 물질들 이를테면 타이타늄, AlN, Al:Cu, 또는 Al을 포함할 수 있다.
다음으로, 도 15에 도시된 바와 같이, 제2 압전 스택 계층(24)이 패터닝된다. 특히, 압전 물질 계층(70) 및 제2 전도성 물질 계층(72)의 부분들(예를 들어, 부분들(76 및 78))이 제1 전도성 물질 계층(68)(존재하는 경우) 또는 구조 계층(26)을 노출시키기 위해 제2 압전 스택 계층(24)에서 제거된다.
본 발명의 방법에 따라 제2 압전 스택 계층(24)을 패터닝하는 단계는 테트라메틸암모늄 하이드록사이드 및 전도성 물질 계층들에 대한 인산을 이용하는 습식 에칭과 조합된 리소그래피 기술들을 사용하여 실현될 수 있다. 계층들의 습식 또는 건식 에칭을 위한 다른 적합한 화학 반응들이 또한 해당 기술분야에서의 통상의 기술자들에 의해 통용되며 본 발명의 방법을 수행하는데 사용될 수 있다.
일 실시예에 따르면, 본 발명의 방법은 패시베이션 계층을 패터닝된 제2 압전 스택 계층, 패터닝된 구조 계층, 및 패터닝된 제1 압전 스택 계층에 인가하는 단계 및 실리콘 웨이퍼의 제2 측 표면을 에칭하기 전에, 패시베이션 계층을 패터닝하는 단계를 더 수반할 수 있다. 다른 실시예에 따르면, 본 발명의 방법은 실리콘 웨이퍼의 표면을 에칭하기 전에 패터닝된 패시베이션 계층 상에 금속 본드패드 계층을 증착하는 단계를 더 수반할 수 있다.
다른 실시예에서, 도 13에 도시되는, 구조 계층(26)의 패터닝이, 도 14 및 도 15에 도시되는, 제2 압전 스택 계층(24)의 증착 및 패터닝 후에 수행된다.
다음 방법 단계에서, 도 16에 도시된 바와 같이, 제3 실리콘 디옥사이드 계층(22)이 패터닝된 제2 압전 스택 계층(24), 패터닝된 구조 계층(26), 및 제2 실리콘 디옥사이드 계층(28) 위에 증착된다. 일 실시예에 따르면, 이러한 단계는 패시베이션 계층을 위해 실리콘 옥사이드를 증착하기 위해 실란(실리콘 소스)의 플라즈마 화학 기상 증착을 사용하여 수행된다. 이 계층은 약 1 ㎛의 두께로 증착될 수 있다. 다른 실시예에 따르면, 제3 실리콘 디옥사이드 계층을 증착하는 단계는 삭마에 대비하여 구조에 강성도를 제공하는 선택적인 단계이다.
도 17에 도시된 방법 단계에서, 제1, 제2, 및 제3 실리콘 디옥사이드 계층들(32, 28, 및 22)이 구조 계층(26)이 이면 에칭 후 릴리즈되도록 패터닝된다. 일 실시예에 따르면, 이 단계는 실리콘 웨이퍼(52)의 제1 표면(51)을 노출시키기 위해 제1, 제2, 및 제3 실리콘 디옥사이드 계층들(32, 28, 및 22)의 부분을 제거하는 단계를 수반한다. 일 실시예에 따르면, 이 패터닝은 CHF3 반응성 이온 에칭 공정을 사용하여 수행된다.
다음으로, 도 18에 도시된 바와 같이, 제3 실리콘 디옥사이드 계층(22)이 패터닝된다. 일 실시예에 따르면, 이 단계는 제1 압전 스택 계층(30)의 부분들(80 및 82), 및 제2 압전 계층(24)의 부분들(84 및 86)이 노출되게 남기기 위해 제3 실리콘 디옥사이드 계층(22)의 부분을 제거하는 단계를 수반한다. 일 실시예에 따르면, 이 패터닝은 CHF3 반응성 이온 에칭 공정을 사용하여 수행된다. 일 실시예에서, 도 17 및 도 18에 예시된 패터닝이 단일 단계로 수행된다.
추가 (임의적인) 방법 단계가 도 19에 예시되며, 이는 제1 압전 스택 계층(30)의 부분들(80 및 82), 및 제2 압전 스택 계층(24)의 부분(84 및 86) 뿐만 아니라, 패터닝된 제3 실리콘 디옥사이드 계층(22) 위에 증착되는 금속 본드패드 계층(88)을 예시한다. 본드패드 계층(88)은 강인한 와이어 본드가 디바이스에 형성되게 하는 표면을 제공하여, 양호한 전기 접속을 보장한다. 일 실시예에 따르면, 금속 본드패드 계층(88)이 약 1 ㎛의 두께로 증착되고 금속 물질(예를 들어 , Al)이다. 이 계층은 와이어 본드의 신뢰성을 개선하기 위해 증착된다.
도 20은 존재할 때 금속 본드패드 계층(88)을 패터닝하는 단계를 수반하는 다음 방법 단계를 예시한다. 일 실시예에 따르면, 금속 본드패드 계층(88)은 상하 전극 접속들을 위해 개구들보다 조금 더 길게 패터닝된다. 일 실시예에서, 금속 본드패드 계층(88)의 패터닝은 인산에 기초한 습식 에칭 화학 반응을 사용하여 수행된다. 그러나, 다른 방법들이 또한 사용될 수 있다.
다음으로, 도 21a 내지 도 21c에 예시된 방법 단계에서, 실리콘 웨이퍼(52)는 디바이스의 상이한 실시예들을 제조하기 위해 임의로 에칭된다. 일 실시예에서, 도 21a에 도시된 바와 같이, 실리콘 웨이퍼(52)가 공진기 빔(12), 제1 베이스 부분(18A), 및 제2 베이스 부분(18B)을 생성하기 위해 표면(53)에서 에칭되며, 그에 따라 본 발명의 디바이스의 일 실시예를 제조한다. 다시 말해서, 실리콘 웨이퍼(52)의 부분들이 제1 베이스 부분(18A)이 되는 실리콘 웨이퍼(52)의 부분 및 제2 베이스 부분(18B)이 되는 실리콘 웨이퍼(52)의 부분 간에 간격을 생성하기 위해 공진기 빔(12)이 되는 것 아래에 공동(90A)을 생성하기 위해 에칭 제거된다. 일 실시예에 따르면, 실리콘 웨이퍼(52)를 에칭하는 단계는 리소그래피 기술들 및 SF6/C4F8 화학 반응을 이용하는 깊은 반응성 이온 에칭을 사용하여 수행된다.
다른 실시예에서, 도 21b에 도시된 바와 같이, 실리콘 웨이퍼(52)가 공진기 빔(12), 제1 베이스 부분(18A), 및 제2 베이스 부분(18B)을 생성하기 위해 표면(53)에서 에칭되며, 그에 따라 본 발명의 디바이스의 일 실시예를 제조한다. 다시 말해서, 실리콘 웨이퍼(52)의 부분들이 제1 베이스 부분(18A)이 되는 실리콘 웨이퍼(52)의 부분 및 제2 베이스 부분(18B)이 되는 실리콘 웨이퍼(52)의 부분 간에 간격을 생성하기 위해 공진기 빔(12)가 되는 것 아래에 공동(90B)을 생성하기 위해 에칭 제거된다. 제2 베이스 부분(18B)은 공진기 빔(12)의 제2 단부(16)를 너머 연장된다. 일 실시예에 따르면, 실리콘 웨이퍼(52)를 에칭하는 단계는 리소그래피 기술들 및 SF6/C4F8 화학 반응을 이용하는 깊은 반응성 이온 에칭을 사용하여 수행된다.
또 다른 실시예에서, 도 21c에 도시된 바와 같이, 실리콘 웨이퍼(52)는 공진기 빔(12) 및 베이스(18)를 생성하기 위해 표면(51)에서 에칭되며, 그에 따라 본 발명의 디바이스의 일 실시예를 제조한다. 다시 말해서, 실리콘 웨이퍼(52)의 부분들이 베이스(18)가 되는 실리콘 웨이퍼(52)의 부분 및 공진기 빔(12)의 제2 단부(16) 간에 간격을 생성하기 위해 공진기 빔(12)가 되는 것 아래에 공동(90C)을 생성하기 위해 에칭 제거된다. 베이스(18)는 제1 단부(14)로부터 공진기 빔(12)의 제2 단부(16)로 연장되나, 제2 단부(16)에서 세장형 공진기 빔(12)으로부터 이격된다. 일 실시예에 따르면, 실리콘 웨이퍼(52)를 에칭하는 단계는 건식 에칭 이를테면 제논 플루오라이드 또는 습식 에칭 이를테면 KOH를 사용하여 수행된다.
본 발명의 추가 측면은 디바이스를 제조하는 방법에 관한다. 이러한 방법은 제1 및 제2 표면을 갖는 실리콘 웨이퍼를 제공하는 단계를 수반한다. 제1 실리콘 디옥사이드 계층이 실리콘 웨이퍼의 제1 표면 상에 증착된다. 제1 압전 스택 계층이 제1 실리콘 디옥사이드 계층 상에 증착되고 패터닝된다. 제2 실리콘 디옥사이드 계층이 패터닝된 제1 압전 스택 계층 위에 증착된다. 구조 계층이 증착된 제2 실리콘 디옥사이드 계층 위에 증착된다. 제3 실리콘 디옥사이드 계층이 증착된 구조 계층 위에 증착된다. 제2 압전 스택 계층이 구조 계층 위에 증착되고 패터닝된다. 제3 실리콘 디옥사이드 계층 및 구조 계층이 패터닝된다. 실리콘 웨이퍼가 디바이스를 제조하기 위해 에칭된다.
이제 도 22를 참조하면, 본 발명의 디바이스를 제조하는 방법의 다른 실시예는 본 출원에 설명된 바와 같이 대칭 듀얼 스택 미세 전자 기계 압전 디바이스를 형성하기 위해 패터닝되는 계층화된 물질들의 스택인, 계층화된 물질 스택(150)을 형성하는 단계를 수반한다. 계층화된 물질 스택(150)은 다음 계층화된 물질들을 포함한다: 실리콘 웨이퍼(152)(이는 제1 표면(151) 및 제2 표면(153)을 가진다), 제1 실리콘 디옥사이드 계층(134), 접착 계층(154)(이는 임의적이고, 따라서, 도 23 내지 도 37c에 존재할 수 있으나 단지 도 22에만 도시된다), 압전 스택 계층(132)(제1 전도성 물질 계층(156), 제2 전도성 물질 계층(158), 및 압전 물질 계층(160)을 포함하는).
도 22에 예시된 바와 같이, 본 발명의 디바이스를 형성하는 방법의 다른 실시예는 제1 표면(151) 및 제2 표면(153)을 갖는 실리콘 웨이퍼(152)를 제공하고(위에서 설명된 바와 같이), 실리콘 웨이퍼(152)의 제1 표면(151) 상에 제1 실리콘 디옥사이드 계층(134)을 증착하고(계층들의 수치 지정자들이 도 4에 도시된 본 발명의 디바이스의 실시예에 관한 것이라는 것이 이해될 것이다), 제1 실리콘 디옥사이드 계층(134) 상에 임의적 접착 계층(154)을 증착하며, 존재하는 경우 접착 계층(154) 상에(존재하지 않는 경우 제1 실리콘 디옥사이드 계층(134) 상에) 제1 압전 스택 계층(132)을 증착함으로써 계층화된 물질 스택(150)을 형성하는 단계를 수반한다.
제1 실리콘 디옥사이드 계층(134)은, 일 실시예에 따르면, 열 옥사이드 계층이다. 일 실시예에서, 제1 실리콘 디옥사이드 계층(134)은 약 0.25 ㎛ 내지 약 2 ㎛의 두께를 가진다. 제1 실리콘 디옥사이드 계층(134)의 실리콘 웨이퍼(52)의 제1 표면(51) 상으로의 증착은 해당 기술분야에 알려진 방법들에 의해 수행될 수 있다. 예를 들어, 실리콘 디옥사이드는 열적으로 성장될 수 있고, 그 다음 실리콘 웨이퍼 상에 증착될 수 있다. 하나의 특정한 예에서, 일(1) ㎛(+/- 0.05 ㎛)의 열적으로 성장된 SiO2가 실리콘 디옥사이드 계층(134)을 형성하기 위해 실리콘 웨이퍼(52) 상에 증착된다.
제1 압전 스택 계층(132)은 전도성 물질/압전 물질/전도성 물질 계층을 형성하기 위해 제1 실리콘 디옥사이드 계층(134) 상에 증착된다. 일 실시예에 따르면, 압전 스택 계층(134)은 두께가 약 0.5 ㎛ 내지 약 6 ㎛, 또는 약 2 ㎛ 내지 약 5 ㎛의 두께를 가진다. 제1 압전 스택 계층(132)은 제1 전도성 물질 계층(156), 제2 전도성 물질 계층(158), 및 압전 계층(160)을 포함한다. 제1 전도성 물질 계층(156) 및 제2 전도성 물질 계층(158)은 전극으로서 적절히 기능하는 임의의 적합한 전도성 물질들로 형성될 수 있다. 일 실시예에 따르면, 이러한 계층들은 동일한 물질, 이를테면 몰리브덴 또는 플래티넘으로 형성된다. 그러나, 양자의 계층이 동일한 물질로 형성될 필요는 없다. 압전 물질 계층(160)은 위에서 논의된 바와 같이, 임의의 적합한 압전 물질로 형성된다. 일 실시예에 따르면, 이 층은 알루미늄 나이트라이드(AlN)로 형성된다.
제1 압전 스택 계층(132)의 증착은 해당 기술분야에서 표준과 같이 얇은 접착 계층(154) 아래에 수행될 수 있다. 적합한 접착 계층들(154)은 약 0.02 ㎛ 내지 약 0.05 ㎛의 계층 두께로 물질들 이를테면 타이타늄, AlN, Al:Cu, 또는 Al을 포함할 수 있다.
본 발명의 디바이스를 제조하는 방법의 일 실시예는 도 23 내지 도 37c에 예시된 바와 같이 진행된다. 먼저, 도 23에 도시된 바와 같이, 압전 스택 계층(132)이 패터닝된다. 특히, 압전 물질 계층(160) 및 제2 전도성 물질 계층(158)의 부분들(예를 들어, 부분들(162 및 164))이 제1 전도성 물질 계층(156)을 노출시키기 위해 스택(50)에서 제거된다. 본 발명의 방법에 따라 제1 압전 스택 계층(132)을 패터닝하는 단계는 테트라메틸암모늄 하이드록사이드 및 전도성 물질 계층들에 대한 인산을 이용하는 습식 에칭과 조합된 리소그래피 기술들을 사용하여 실현될 수 있다. 계층들의 습식 또는 건식 에칭을 위한 다른 적합한 화학 반응들이 또한 해당 기술분야에서의 통상의 기술자들에 의해 통용되며 본 발명의 방법을 수행하는데 사용될 수 있다.
다음으로 도 24에 도시된 바와 같이, 일 실시예에 따르면, 제1 압전 택 계층(132)을 패터닝하는 단계는 제1 전도성 물질 계층(156)의 부분(예를 들어, 부분(166))을 제거하기 위해 그리고 이의 추가 부분이 전극으로 드러나게 남기기 위해 제1 전도성 물질 계층(156)을 패터닝하는 단계를 수반한다. 전극을 패터닝하는 단계는 인산 습식 에칭 또는 클로린 또는 플루오린 가스를 이용하는 플라즈마(건식) 에칭을 사용하여 수행될 수 있다. 접착 계층이 존재하는 경우, 접착 계층은 암모니아 퍼옥사이드에 기반한 습식 에칭(예를 들어, 타이타늄 접착 계층에 대해)을 이용하여 제거될 수 있다.
다음으로 도 25에 도시된 바와 같이, 제2 실리콘 디옥사이드 계층(130)이 패터닝된 제1 압전 스택 계층(132) 및 제1 실리콘 디옥사이드 계층(134) 위에 증착된다. 제2 실리콘 디옥사이드 계층(130)은, 일 실시예에 따르면, 고온 옥사이드 계층이다. 이러한 계층은 제1 압전 스택 계층(132)에 대한 전기적 절연을 제공한다. 일 실시예에 따르면, 이러한 단계는 패시베이션 계층을 위해 실리콘 옥사이드를 증착하기 위해 실란(실리콘 소스)의 플라즈마 화학 기상 증착을 사용하여 수행된다. 이 계층은 약 1 ㎛의 두께로 증착될 수 있다.
도 26에 예시된 다음 방법 단계에서, 구조 계층(128)이 증착된 제2 실리콘 디옥사이드 계층(130) 위에 증착된다. 구조 계층(128)은 임의의 적합한 비-결정 물질 이를테면 실리콘, 폴리Si, 금속(예를 들어, Cu 또는 Ni) 또는 다른 금속 옥사이드 반도체(CMOS) 적합 물질, 탄소-나노-섬유(CNF), 또는 고온 폴리머 이를테면 폴리이미드일 수 있다. 일 실시예에서, 구조 계층(128)은 약 10 ㎛ 내지 약 200 ㎛, 약 10 ㎛ 내지 약 75 ㎛, 또는 약 10 ㎛ 내지 약 50 ㎛의 두께 범위로 화학적 기상 증착에 의해 제2 실리콘 디옥사이드 계층(130) 상에 증착된다. 증착 후에, 예를 들어, 화학적 기계적 연마에 의해, 구조 계층(128)의 표면을 매끈하게 하는 것이 바람직할 수 있다.
다음으로 도 27에 도시된 바와 같이, 제3 실리콘 디옥사이드 계층(126)이 구조 계층(128) 위에 증착된다. 제3 실리콘 디옥사이드 계층(126)은, 일 실시예에 따르면, 고온 옥사이드 계층이다. 일 실시예에 따르면, 이러한 단계는 패시베이션 계층을 위해 실리콘 옥사이드를 증착하기 위해 실란(실리콘 소스)의 플라즈마 화학 기상 증착을 사용하여 수행된다. 이 계층은 약 1 ㎛의 두께로 증착될 수 있다.
도 28은 다음 방법 단계를 예시하며, 이는 제2 전도성 물질/압전 물질/전도성 물질 계층을 형성하기 위해 제3 실리콘 디옥사이드 계층(126) 위에 제2 압전 스택 계층(124)을 증착하는 단계를 수반한다. 일 실시예에 따르면, 제2 압전 스택 계층(124)은 두께가 약 0.5 ㎛ 내지 약 6 ㎛, 또는 약 2 ㎛ 내지 약 5 ㎛의 두께를 가진다. 일 실시예에 따르면, 제2 압전 스택 계층(124)은 제1 전도성 물질 계층(168), 압전 물질 계층(170), 및 제2 전도성 물질 계층(172)을 포함한다.
제1 전도성 물질 계층(168) 및 제2 전도성 물질 계층(172)은 전극으로서 적절히 기능하는 임의의 적합한 전도성 물질들로 형성될 수 있다. 일 실시예에 따르면, 이러한 계층들은 동일한 물질, 이를테면 몰리브덴 또는 플래티넘으로 형성된다. 그러나, 양자의 계층이 동일한 물질로 형성될 필요는 없다. 압전 물질 계층(170)은 위에서 논의된 바와 같이, 임의의 적합한 압전 물질로 형성된다. 일 실시예에 따르면, 이 층은 알루미늄 나이트라이드(AlN)로 형성된다.
제2 압전 스택 계층(124)의 증착은 해당 기술분야에서 표준과 같이 얇은 접착 계층(174) 아래에 수행될 수 있다. 적합한 접착 계층들(174)은 약 0.02 ㎛ 내지 약 0.05 ㎛의 계층 두께로 물질들 이를테면 타이타늄, AlN, Al:Cu, 또는 Al을 포함할 수 있다.
다음으로 도 29에 도시된 바와 같이, 제2 압전 스택 계층(124)이 패터닝된다. 특히, 압전 물질 계층(170) 및 제2 전도성 물질 계층(172)의 부분들(예를 들어, 부분들(176 및 178))이 제1 전도성 물질 계층(168)을 노출시키기 위해 제2 압전 스택 계층(124)에서 제거된다. 본 발명의 방법에 따라 제2 압전 스택 계층(124)을 패터닝하는 단계는 테트라메틸암모늄 하이드록사이드 및 전도성 물질 계층들에 대한 인산을 이용하는 습식 에칭과 조합된 리소그래피 기술들을 사용하여 실현될 수 있다. 계층들의 습식 또는 건식 에칭을 위한 다른 적합한 화학 반응들이 또한 해당 기술분야에서의 통상의 기술자들에 의해 통용되며 본 발명의 방법을 수행하는데 사용될 수 있다.
다음으로, 도 30에 도시된 바와 같이, 일 실시예에 따르면, 제2 압전 스택 계층(124)을 패터닝하는 단계는 제1 전도성 물질 계층(168)의 부분(예를 들어, 부분(179))을 제거하기 위해 그리고 이의 추가 부분이 전극으로 드러나게 남기기 위해 제1 전도성 물질 계층(168)을 패터닝하는 단계를 수반한다. 전극을 패터닝하는 단계는 인산 습식 에칭 또는 클로린 또는 플루오린 가스를 이용하는 플라즈마(건식) 에칭을 사용하여 수행될 수 있다. 접착 계층이 존재하는 경우, 접착 계층은 암모니아 퍼옥사이드에 기반한 습식 에칭(예를 들어, 타이타늄 접착 계층에 대해)을 이용하여 제거될 수 있다.
다음으로, 구조 계층(128) 및 제3 실리콘 디옥사이드 계층(126)이 패터닝된다. 이 방법 단계는 도 31에 예시된다 . 일 실시예에 따르면, 이 패터닝 단계는 건식 공정들을 이용하여 전체적으로 이루어질 수 있다. 예를 들어, 플루오린 CHF3/CF4 가스 및 옥사이드에 대한 반응성 이온 에칭 및 폴리Si에 대한 SF6/C4F8 깊은 반응성 이온 에칭. 금속, 이를테면 Cu, Au, 또는 Ni에 대해, 해당 기술분야에 잘 알려진 습식 에칭 공정이 사용될 수 있다.
일 실시예에 따르면, 본 발명의 방법은 패시베이션 계층을 패터닝된 제2 압전 스택 계층, 패터닝된 구조 계층, 및 패터닝된 제1 압전 스택 계층에 인가하는 단계 및 실리콘 웨이퍼를 에칭하기 전에, 패시베이션 계층을 패터닝하는 단계를 더 수반할 수 있다. 다른 실시예에 따르면, 본 발명의 방법은 실리콘 웨이퍼를 에칭하기 전에 패터닝된 패시베이션 계층 상에 금속 본드패드 계층을 증착하는 단계를 더 수반할 수 있다.
다른 실시예에서, 도 31에 도시되는, 구조 계층(128)의 패터닝이, 도 28 내지 도 30에 도시되는, 제2 압전 스택 계층(124)의 증착 및 패터닝 후에 수행된다.
다음 방법 단계에서, 도 32에 도시된 바와 같이, 제4 실리콘 디옥사이드 계층(122)이 패터닝된 제2 압전 스택 계층(124) 및 제2 실리콘 디옥사이드 계층(130) 위에 증착된다. 일 실시예에 따르면, 이러한 단계는 패시베이션 계층을 위해 실리콘 옥사이드를 증착하기 위해 실란(실리콘 소스)의 플라즈마 화학 기상 증착을 사용하여 수행된다. 이 계층은 약 1 ㎛의 두께로 증착될 수 있다. 다른 실시예에 따르면, 제3 실리콘 디옥사이드 계층을 증착하는 단계는 삭마에 대비하여 구조에 강성도를 제공하는 선택적인 단계이다.
도 33에 도시된 방법 단계에서, 제1, 제2, 및 제4 실리콘 디옥사이드 계층(134, 130, 및 122)이 구조 계층(128)이 이면 에칭 후 릴리즈되도록 패터닝된다. 일 실시예에 따르면, 이 단계는 실리콘 웨이퍼(152)의 제1 표면(151)을 노출시키기 위해 제1, 제2, 및 제4 실리콘 디옥사이드 계층들(134, 130, 및 122)의 부분을 제거하는 단계를 수반한다. 일 실시예에 따르면, 이 패터닝은 CHF3 반응성 이온 에칭 공정을 사용하여 수행된다.
다음으로, 도 34에 도시된 바와 같이, 제4 실리콘 디옥사이드 계층(122)이 패터닝된다. 일 실시예에 따르면, 이 단계는 제1 압전 스택 계층(132)의 부분들(180 및 182) 및 제2 압전 계층(124)의 부분들(184 및 186)을 노출되게 남기기 위해 제4 실리콘 디옥사이드 계층(122)의 부분을 제거하는 단계를 수반한다. 일 실시예에 따르면, 이 패터닝은 CHF3 반응성 이온 에칭 공정을 사용하여 수행된다. 일 실시예에서, 도 33 및 도 34에 예시된 패터닝이 단일 단계로 수행된다.
추가 (임의적인) 방법 단계가 도 35에 예시되며, 이는 제1 압전 스택 계층(132)의 부분들(180 및 182), 및 제2 압전 스택 계층(124)의 부분(184 및 186) 뿐만 아니라, 패터닝된 제4 실리콘 디옥사이드 계층(122) 위에 증착되는 금속 본드패드 계층(188)을 예시한다. 본드패드 계층(188)은 강인한 와이어 본드가 디바이스에 형성되게 하는 표면을 제공하여, 양호한 전기 접속을 보장한다. 일 실시예에 따르면, 금속 본드패드 계층(188)이 약 1 ㎛의 두께로 증착되고, 금속 물질(예를 들 어, Al)이다. 이 계층은 와이어 본드의 신뢰성을 개선하기 위해 증착된다.
도 36은 다음 방법 단계를 예시하며, 이는 존재할 때 금속 본드패드 계층(188)을 패터닝하는 단계를 수반한다. 일 실시예에 따르면, 금속 본드패드 계층(188)은 상하 전극 접속들을 위해 개구들보다 조금 더 길게 패터닝된다. 일 실시예에서, 금속 본드패드 계층(188)의 패터닝은 인산에 기초한 습식 에칭 화학 반응을 사용하여 수행된다. 그러나, 다른 방법들이 또한 사용될 수 있다.
다음으로, 도 37a 내지 도 37c에 예시된 방법 단계에서, 실리콘 웨이퍼(52)는 디바이스의 상이한 실시예들을 제조하기 위해 임의로 에칭된다. 일 실시예에서, 도 37a에 도시된 바와 같이, 실리콘 웨이퍼(152)가 공진기 빔(112), 제1 베이스 부분(118A), 및 제2 베이스 부분(118B)을 생성하기 위해 표면(153)에서 에칭되며, 그에 따라 본 발명의 디바이스의 일 실시예를 제조한다. 다시 말해서, 실리콘 웨이퍼(152)의 부분들이 제1 베이스 부분(118A)이 되는 실리콘 웨이퍼(152)의 부분 및 제2 베이스 부분(118B)이 되는 실리콘 웨이퍼(152)의 부분 간에 간격을 생성하기 위해 공진기 빔(112)이 되는 것 아래에 공동(190A)을 생성하기 위해 에칭 제거된다. 일 실시예에 따르면, 실리콘 웨이퍼(152)를 에칭하는 단계는 리소그래피 기술들 및 SF6/C4F8 화학 반응을 이용하는 깊은 반응성 이온 에칭을 사용하여 수행된다.
다른 실시예에서, 도 37b에 도시된 바와 같이, 실리콘 웨이퍼(152)가 공진기 빔(112), 제1 베이스 부분(118A), 및 제2 베이스 부분(118B)을 생성하기 위해 표면(153)에서 에칭되며, 그에 따라 본 발명의 디바이스의 일 실시예를 제조한다. 다시 말해서, 실리콘 웨이퍼(152)의 부분들이 제1 베이스 부분(118A)이 되는 실리콘 웨이퍼(152)의 부분 및 제2 베이스 부분(118B)이 되는 실리콘 웨이퍼(152)의 부분 간에 간격을 생성하기 위해 공진기 빔(112)이 되는 것 아래에 공동(190B)을 생성하기 위해 에칭 제거된다. 제2 베이스 부분(118B)은 공진기 빔(112)의 제2 단부(116)를 너머 연장된다. 일 실시예에 따르면, 실리콘 웨이퍼(152)를 에칭하는 단계는 리소그래피 기술들 및 SF6/C4F8 화학 반응을 이용하는 깊은 반응성 이온 에칭을 사용하여 수행된다.
또 다른 실시예에서, 도 37c에 도시된 바와 같이, 실리콘 웨이퍼(152)는 공진기 빔(112) 및 베이스(118)를 생성하기 위해 표면(151)에서 에칭되며, 그에 따라 본 발명의 디바이스의 일 실시예를 제조한다. 다시 말해서, 실리콘 웨이퍼(152)의 부분들이 베이스(118)가 되는 실리콘 웨이퍼(152)의 부분 및 공진기 빔(112)의 제2 단부(116) 간에 간격을 생성하기 위해 공진기 빔(112)가 되는 것 아래에 공동(190C)을 생성하기 위해 에칭 제거된다. 베이스(118)는 제1 단부(114)로부터 공진기 빔(112)의 제2 단부(116)로 연장되나, 제2 단부(116)에서 세장형 공진기 빔(112)으로부터 이격된다. 일 실시예에 따르면, 실리콘 웨이퍼(152)를 에칭하는 단계는 건식 에칭 이를테면 제논 플루오라이드 또는 습식 에칭 이를테면 KOH를 사용하여 수행된다.
이제 도 38a 내지 도 42b를 참조하면, 공진기 빔(12)이 상이한 베이스 부분들에 완전히 또는 부분적으로 중 어느 하나로, 클램핑될 수 있는 다양한 방식이 설명될 것이다(도 1 내지 도 3에 도시된 본 발명의 디바이스의 실시예들에 대하여 설명되지만, 클램핑은 도 4 내지 도 6에 도시된 본 발명의 실시예들과 동일한 방식으로 적용될 수 있다).
도 38a 및 도 38b는, 각각, 도 1에 도시된 본 발명의 디바이스의 실시예의 상부 및 하부 사시도들이다. 공진기 빔(12)은 도 38b에 도시된 바와 같이 클램핑 영역(C)에서 제1 베이스 부분(18A)에 클램핑된다. 이러한 실시예에서, 공진기 빔(12)은 캔틸레버로서 제1 베이스 부분(18A)으로부터 자유롭게 연장되고, 베이스 부분(18B)은 캔틸레버의 단부에서 질량체로서의 역할을 한다.
도 39a 및 도 39는, 각각, 도 2에 도시된 본 발명의 디바이스의 실시예의 상부 및 하부 사시도들이다. 공진기 빔(12)은 도 39b에 도시된 바와 같이 클램핑 영역들(C1 및 C2)에서 제1 베이스 부분(18A) 및 제2 베이스 부분(18B)에 클램핑된다.
도 40a 및 도 40b는, 각각, 도 2에 도시된 본 발명의 디바이스의 다른 실시예의 상부 및 하부 사시도들이다. 이러한 실시예에서, 공동(90B)이 공진기 빔(12)이 제1 베이스 부분(18A) 및 제2 베이스 부분(18B)에의 클램핑에 더하여 공진기 빔(12)의 측들에 따라 추가적으로 클램핑되도록 베이스(18)에 형성된다. 클램핑은 도 40b에서의 클램핑 영역들(C1 내지 C4)에 의해 예시된다
도 41a 및 도 42b는, 각각, 도 3에 도시된 본 발명의 디바이스의 실시예의 상부 및 하부 사시도들이다. 이러한 실시예에서, 공진기 빔(12)은 클램핑 영역(C)에서 베이스(18)의 일 단부에 클램핑되고 공진기 빔(12)은 캔틸레버로서 공동(90C) 위에 자유롭게 연장된다.
도 42a 및 도 42b는 본 발명의 임의의 설명된 실시예들에 적용될 수 있는 부분적 클램프들을 도시한다. 도 42a를 참조하면, 공진기 빔(12)은 클램핑 영역들(C)에서 제1 베이스 부분(18A)에 클램핑된다. 공진기 빔(12) 및 제1 베이스 부분(18A) 간 클램핑은 공진기 빔(12)의 다양한 계층을 에칭함으로써 본 출원에 설명된 디바이스들을 제조하는 방법들 동안 공진기 빔(12)의 계층들에 형성될 수 있는 홀(92)에 의해 중단된다. 이제 도 42b를 참조하면, 추가적인 다수의 홀(92)은 클램핑 영역들(C)에서의 공진기 빔(12) 및 베이스(18) 간 부분적 클램핑을 제공하기 위해 상이한 영역들에 위치될 수 있다.
바람직한 실시예들이 본 출원에 상세하게 도시 및 설명되었지만, 관련 기술분야에서의 통상의 기술자들에게 다양한 변형예, 추가예, 대체예, 및 기타 유사한 것이 본 발명의 범위 내에서 벗어나지 않고 이루어질 수 있다는 것 및 그에 따라 이것들이 뒤따르는 청구항들에 정의된 바와 같이 본 발명의 범위 내인 것으로 간주된다는 것이 분명할 것이다.

Claims (48)

  1. 디바이스로서,
    제1 단부 및 제2 단부 간에 연장되는 세장형 공진기 빔(resonator beam) 및
    상기 제1 단부에서 상기 세장형 공진기 빔에 접속되는 베이스를 포함하며, 상기 제2 단부는 구조 계층(structural layer)으로서 상기 베이스로부터 연장되되,
    상기 세장형 공진기 빔은: (1) 제3 옥사이드 계층 상의 제2 압전 스택 계층 위 제2 옥사이드 계층 상의 구조 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층 또는 (2) 제4 옥사이드 계층 위 제2 압전 스택 상의 제3 옥사이드 계층 위 구조 계층 상의 제2 옥사이드 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층 중 어느 하나를 포함하는, 디바이스.
  2. 청구항 1에 있어서,
    상기 세장형 공진기 빔이 제3 옥사이드 계층 상의 제2 압전 스택 계층 위 제2 옥사이드 계층 상의 구조 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는, 디바이스.
  3. 청구항 1 또는 2에 있어서,
    상기 세장형 공진기 빔이 제4 옥사이드 계층 위 제2 압전 스택 상의 제3 옥사이드 계층 위 구조 계층 상의 제2 옥사이드 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는, 디바이스.
  4. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 제2 압전 스택 계층이 전도성 물질 계층 위 압전 물질 계층 위 전도성 물질 계층을 포함하는, 디바이스.
  5. 청구항 1 내지 4 중 어느 한 항에 있어서,
    상기 제1 압전 스택 계층이 압전 물질 계층 위 전도성 물질 계층을 포함하고, 상기 구조 계층이 전극으로서 유용한, 디바이스.
  6. 청구항 1 내지 5 중 어느 한 항에 있어서,
    상기 제1 압전 스택 계층이 전도성 물질 계층 상의 압전 물질 계층 위 전도성 물질 계층을 포함하는, 디바이스.
  7. 청구항 1 내지 6 중 어느 한 항에 있어서,
    상기 제1 압전 스택 계층 및/또는 상기 제2 압전 스택 계층과 전기 접촉하는 하나 이상의 전극을 더 포함하는, 디바이스.
  8. 청구항 7에 있어서,
    상기 제1 압전 스택 계층 및/또는 상기 제2 압전 스택 계층으로부터의 판독을 획득하기 위해 상기 하나 이상의 전극과 전기 접속하는 디스플레이를 더 포함하는, 디바이스.
  9. 청구항 1 내지 8 중 어느 한 항에 있어서,
    상기 제1 압전 스택 계층 및/또는 상기 제2 압전 스택 계층이 전도성 물질 계층을 포함하되, 상기 전도성 물질 계층은 몰리브덴, 플래티넘, 및 폴리실리콘으로 이루어진 그룹으로부터 선택되는, 디바이스.
  10. 청구항 1 내지 9 중 어느 한 항에 있어서,
    상기 제1 압전 스택 계층 및/또는 상기 제2 압전 스택 계층이 압전 물질의 계층을 포함하되, 상기 압전 물질은 알루미늄 나이트라이드, 징크 옥사이드, 폴리비닐리덴 플루오라이드, 및 티탄산 지르콘산 연 화합물들로 이루어진 그룹으로부터 선택되는, 디바이스.
  11. 청구항 1 내지 10 중 어느 한 항에 있어서,
    상기 구조 계층이 전기 도금된 구리 또는 니켈, 및 폴리실리콘으로 이루어진 그룹으로부터 선택되는 물질로 형성되는, 디바이스.
  12. 청구항 1 내지 11 중 어느 한 항에 있어서,
    상기 베이스가 상기 제1 단부로부터 상기 제2 단부까지 중단 없이 연장되는, 디바이스.
  13. 청구항 1 내지 12 중 어느 한 항에 있어서,
    상기 베이스가 상기 제1 단부에 접속되는 제1 베이스 부분 및 상기 제2 단부에 접속되는 제2 베이스 부분을 포함하되, 상기 제1 베이스 부분은 상기 제2 베이스 부분과 접촉하지 않는, 디바이스.
  14. 청구항 1 내지 13 중 어느 한 항에 있어서,
    상기 베이스가 상기 제1 단부로부터 상기 제2 단부로 연장되나 상기 제2 단부에서 상기 세장형 공진기 빔으로부터 이격되는, 디바이스.
  15. 청구항 1 내지 14 중 어느 한 항에 있어서,
    센서를 포함하는, 디바이스.
  16. 청구항 15에 있어서,
    상기 센서가 가속도계, 자이로스코프, 압력 센서, 변형율 센서, 흐름 센서, 또는 마이크로폰으로 이루어진 그룹으로부터 선택되는, 디바이스.
  17. 청구항 1 내지 16 중 어느 한 항에 있어서,
    액추에이터를 포함하는, 디바이스.
  18. 청구항 17에 있어서,
    상기 액추에이터가 밸브, 펌프, 또는 스피커로 이루어진 그룹으로부터 선택되는, 디바이스.
  19. 청구항 1 내지 18 중 어느 한 항에 있어서,
    칩 상에 집적되는 하나 이상의 센서 및 하나 이상의 액추에이터를 포함하는, 디바이스.
  20. 시스템으로서,
    장치 및
    상기 장치에 전기적으로 결합되는 청구항 1 내지 19 중 어느 한 항에 따른 디바이스를 포함하는, 시스템.
  21. 청구항 20에 있어서,
    상기 장치가 랩탑 컴퓨터; 태블릿 컴퓨터; 셀 전화; 스마트폰, 이-리더; MP3 플레이어; 전화통신 헤드셋; 헤드폰들; 라우터; 게이밍 디바이스; 게이밍 제어기; 모바일 인터넷 어댑터; 카메라; 무선 센서들; 무선 센서 모트들; 타이어 압력 센서 모니터들; 전동 공구들 상의 동력 발전 심플 디스플레이들; 가축을 모니터링하기 위한 디바이스들; 의료 디바이스들; 인체 모니터링 디바이스들; 및 완구들로 이루어진 그룹으로부터 선택되는, 시스템.
  22. 청구항 20 또는 21에 있어서,
    상기 세장형 공진기 빔이 제3 옥사이드 계층 상의 제2 압전 스택 계층 위 제2 옥사이드 계층 상의 구조 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는, 시스템.
  23. 청구항 20 내지 22 중 어느 한 항에 있어서,
    상기 세장형 공진기 빔이 제4 옥사이드 계층 위 제2 압전 스택 계층 상의 제3 옥사이드 계층 위 구조 계층 상의 제2 옥사이드 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는, 시스템.
  24. 청구항 20 내지 23 중 어느 한 항에 있어서,
    상기 제1 압전 스택 계층 및/또는 상기 제2 압전 스택 계층과 전기 접촉하는 하나 이상의 전극을 더 포함하는, 시스템.
  25. 청구항 24에 있어서,
    상기 제1 압전 스택 계층 및/또는 상기 제2 압전 스택 계층으로부터의 전기 에너지를 출력 및 측정하기 위해 상기 하나 이상의 전극과 전기 접속하는 회로를 더 포함하는, 시스템.
  26. 환경 상태를 측정하는 방법으로서,
    청구항 20 내지 25 중 어느 한 항에 따른 시스템을 제공하는 단계;
    상기 시스템을 제1 압전 스택 계층 및/또는 제2 압전 스택 계층으로부터 전기 에너지를 생성하기 위해 움직임 또는 진동들을 생성하는 하나 이상의 환경 상태에 종속시키는 단계; 및
    상기 환경 상태를 상기 제1 압전 스택 계층 및/또는 상기 제2 압전 스택 계층으로부터의 상기 전기 에너지를 기반으로 측정하는 단계를 포함하는, 방법.
  27. 청구항 26에 있어서,
    상기 장치가 랩탑 컴퓨터; 태블릿 컴퓨터; 셀 전화; 스마트폰, 이-리더; MP3 플레이어; 전화통신 헤드셋; 헤드폰들; 라우터; 게이밍 디바이스; 게이밍 제어기; 모바일 인터넷 어댑터; 카메라; 무선 센서들; 무선 센서 모트들; 타이어 압력 센서 모니터들; 전동 공구들 상의 동력 발전 심플 디스플레이들; 가축을 모니터링하기 위한 디바이스들; 의료 디바이스들; 인체 모니터링 디바이스들; 및 완구들로 이루어진 그룹으로부터 선택되는, 방법.
  28. 청구항 26 또는 27에 있어서,
    상기 세장형 공진기 빔이 제3 옥사이드 계층 상의 제2 압전 스택 계층 위 제2 옥사이드 계층 상의 구조 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는, 방법.
  29. 청구항 26 내지 28 중 어느 한 항에 있어서,
    상기 세장형 공진기 빔이 제4 옥사이드 계층 위 제2 압전 스택 상의 제3 옥사이드 계층 위 구조 계층 상의 제2 옥사이드 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는, 방법.
  30. 청구항 26 내지 29 중 어느 한 항에 있어서, 상기 시스템이:
    상기 제1 압전 스택 계층 및/또는 상기 제2 압전 스택 계층과 전기 접촉하는 하나 이상의 전극을 더 포함하는, 방법.
  31. 청구항 30에 있어서, 상기 시스템이:
    상기 제1 압전 스택 계층 및/또는 상기 제2 압전 스택 계층으로부터의 전기 에너지를 출력하기 위해 상기 하나 이상의 전극과 전기 접속하는 회로를 더 포함하는, 방법.
  32. 청구항 26 내지 31 중 어느 한 항에 있어서,
    상기 환경 상태가 압력, 진동, 흐름율, 변형율, 힘에 관한 물리적 동작, 임펄스 동작, 또는 사운드를 포함하는, 방법.
  33. 기계적 구동력을 제공하기 위한 방법으로서,
    청구항 1 내지 19 중 어느 한 항에 따른 디바이스를 제공하는 단계;
    상기 디바이스와 전기 접속하는 전원을 제공하는 단계;
    상기 전원으로부터 상기 디바이스에 전압을 인가하는 단계로서, 인가된 상기 전압은 세장형 공진기 빔의 동작을 개시하는, 상기 전압을 인가하는 단계; 및
    기계적 구동력을 상기 세장형 공진기 빔의 상기 동작에 기초하여 제공하는 단계를 포함하는, 방법.
  34. 청구항 33에 있어서,
    상기 세장형 공진기 빔이 제3 옥사이드 계층 상의 제2 압전 스택 계층 위 제2 옥사이드 계층 상의 구조 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는, 방법.
  35. 청구항 33 또는 34에 있어서,
    상기 세장형 공진기 빔이 제4 옥사이드 계층 위 제2 압전 스택 상의 제3 옥사이드 계층 위 구조 계층 상의 제2 옥사이드 계층 위 제1 압전 스택 계층 상의 제1 옥사이드 계층을 포함하는, 방법.
  36. 청구항 33 내지 35 중 어느 한 항에 있어서, 상기 시스템이:
    상기 제1 압전 스택 계층 및/또는 상기 제2 압전 스택 계층과 전기 접촉하는 하나 이상의 전극을 더 포함하는, 방법.
  37. 청구항 36에 있어서, 상기 시스템이:
    상기 제1 압전 스택 계층 및/또는 상기 제2 압전 스택 계층에 상기 전압을 전달하기 위해 상기 전원 및 상기 하나 이상의 전극과 전기 접속하는 회로를 더 포함하는, 방법.
  38. 대칭 듀얼 스택 미세 전자 기계 압전 디바이스를 제조하는 방법으로서,
    제1 및 제2 표면을 갖는 실리콘 웨이퍼를 제공하는 단계;
    제1 실리콘 디옥사이드 계층을 상기 실리콘 웨이퍼의 상기 제1 표면 상에 증착하는 단계;
    제1 압전 스택 계층을 상기 제1 실리콘 디옥사이드 계층 상에 증착하는 단계;
    상기 제1 압전 스택 계층을 패터닝하는 단계;
    제2 실리콘 디옥사이드 계층을 패터닝된 상기 제1 압전 스택 계층 위에 증착하는 단계;
    구조 계층을 증착된 상기 제2 실리콘 디옥사이드 계층 위에 증착하는 단계;
    상기 구조 계층을 패터닝하는 단계;
    제2 압전 스택 계층을 패터닝된 상기 구조 계층 위에 증착하는 단계; 및
    대칭 듀얼 스택 미세 전자 기계 압전 디바이스를 제조하기 위해 상기 제2 압전 스택 계층을 패터닝하는 단계를 포함하는, 방법.
  39. 청구항 38에 있어서,
    상기 제1 압전 스택 계층이 상기 제1 실리콘 디옥사이드 계층 상에 있는 제2 전도성 물질 계층 위 압전 물질 계층 위 제1 전도성 물질 계층을 포함하는, 방법.
  40. 청구항 39에 있어서, 상기 제1 압전 스택 계층을 상기 패터닝하는 단계가:
    상기 제1 전도성 물질 계층 및 압전 물질 계층의 부분들을 제거하는 단계 및
    상기 제2 전도성 물질 계층의 부분을 제거하고 추가 부분을 전극으로 드러나게 남기기 위해 상기 제2 전도성 물질 계층을 패터닝하는 단계를 포함하는, 방법.
  41. 청구항 38 내지 40 중 어느 한 항에 있어서,
    상기 제2 압전 스택 계층이 패터닝된 상기 구조 계층 상에 있는 압전 물질 계층 위 제1 전도성 계층을 포함하며, 상기 구조 계층은 전극으로서 유용한, 방법.
  42. 청구항 41에 있어서, 상기 제2 압전 스택 계층을 상기 패터닝하는 단계가:
    상기 제2 압전 스택 계층의 상기 압전 물질 계층 및 상기 제1 전도성 계층의 부분들을 제거하는 단계를 포함하는, 방법.
  43. 청구항 38 내지 42 중 어느 한 항에 있어서,
    상기 제2 압전 스택 계층이 패터닝된 상기 구조 계층 상에 있는 제3 실리콘 디옥사이드 계층 위 제2 전도성 물질 계층 상의 압전 물질 계층 위 제1 전도성 물질 계층을 포함하는, 방법.
  44. 청구항 38 내지 43 중 어느 한 항에 있어서,
    패시베이션 계층을 패터닝된 상기 제2 압전 스택 계층, 패터닝된 상기 구조 계층, 및 패터닝된 상기 제1 압전 스택 계층에 인가하는 단계 및
    상기 실리콘 웨이퍼를 상기 에칭하기 전에, 상기 패시베이션 계층을 패터닝하는 단계를 더 포함하는, 방법.
  45. 청구항 44에 있어서,
    상기 실리콘 웨이퍼를 상기 에칭하기 전에 패터닝된 상기 패시베이션 계층 상에 금속 본드 패드 계층을 증착하는 단계를 더 포함하는, 방법.
  46. 청구항 38 내지 45 중 어느 한 항에 있어서,
    상기 디바이스를 제조하기 위해 상기 실리콘 웨이퍼를 에칭하는 단계를 더 포함하는, 방법.
  47. 청구항 46에 있어서,
    상기 에칭하는 단계는 상기 디바이스를 제조하기 위해 상기 실리콘 웨이퍼의 제2 측 표면을 에칭하는 단계를 포함하는, 방법.
  48. 청구항 46 또는 47에 있어서,
    상기 에칭하는 단계는 상기 디바이스를 제조하기 위해 상기 실리콘 웨이퍼의 제1 측 표면을 에칭하는 단계를 포함하는, 방법.
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