KR20160124022A - 디지털 보조 전류 감지 회로 및 감지된 신호를 디지털화하기 위한 방법 - Google Patents

디지털 보조 전류 감지 회로 및 감지된 신호를 디지털화하기 위한 방법 Download PDF

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Abstract

본 개시는 디지털 보조 전류 감지 회로에서 감지된 신호를 디지털화하기 위한 방법 및 개시된 방법을 이용하는 디지털 보조 전류 감지 회로에 관한 것이다. 아날로그 전류 신호를 감지하고 이를 디지털 신호로 변환하기 위한 단순한 방식을 실현하기 위한 본 발명의 과제는, 감지된 인덕터 전류(IL)에 대응하는 전압을 생성하는 단계; ADC(analogue-to-digital converter)에 의해 변환될 입력 신호를 생성하기 위한 전압을 증폭하고 버퍼링하는 단계를 포함하는 방법에 의해 해결될 것이며, 상기 ADC는 아날로그-투-디지털 변환을 위한 시작 지점으로서 수정된 디지털 옵저버 회로에 의해 제공된 인덕터 전류의 추정을 이용한다. 방법은 디지털 보조 전류 감지 회로에 의해 이용되며, 이 디지털 보조 전류 감지 회로는, 감지된 인덕터 전류(IL(t))에 대응하는 전압을 생성하기 위한 수단; 대응하는 디지털 신호로 변환될 입력 신호를 생성하기 위해 전압을 증폭하기 위한 증폭기 및 버퍼링하기 위한 수단, 입력 신호를 디지털 신호로 변환하기 ADC(analogue-to-digital converter); 및 ADC의 아날로그-투-디지털 변환을 위한 시작 지점으로서 인덕터 전류(IL)의 추정을 제공하기 위한 수정된 디지털 옵저버 회로를 포함한다.

Description

감지된 신호를 디지털화하기 위한 디지털 보조 전류 감지 회로 및 방법{DIGITALLY ASSISTED CURRENT SENSE CIRCUIT AND METHOD FOR DIGITIZING A SENSED SIGNAL}
본 개시는 디지털 보조 전류 감시 회로에서 감지된 신호를 디지털화하기 위한 방법에 관한 것이다.
본 개시는 또한 개시된 방법을 이용하는 디지털 보조 전류 감지 회로에 관한 것이다.
전류 감지 회로들은 dc-dc 변환기들에서 디지털 제어기들의 중요 부분들이다. 전류 감지 회로들에서 이용되는 3개의 폭넓은 측정 방법들, 예를 들어, vol.39, no.1, pp.314, 2004, C.F.Lee, P.K.T.Mok 등에 의한 "A Monolithic Current-Mode CMOS DC DC Converter With On-Chip Current-Sensing Technique"의 sense-fet, 예를 들어, vol.16, no.4, pp.522526, 2001, Trans. Power Electron., P.Midya, P.T.Krein, 및 M.F.Greuel에 의한 "Sensorless Current Mode Control - An Observer-Based Technique for Dc-Dc Converters" 및 Conf. Expo. 2004년 APEC'04., vol.3, pp.17901795, Ninet. Annu. IEEE Appl. Power Electron., A. Kelly 및 K.Rinne에 의한 "Sensorless current-mode control of a digital dead-beat DC-DC converter"에 의한 센서리스 옵저버 회로들 및 예를 들어, vol. 47, no.6, pp.12491252, 2000, IEEE Trans. IDUSTRIAL Electron., H.D.C.Dc, M.Supplies 등에 의한 "Lossless Current Sensing in Low-Voltage"에 의한 전압 드롭 측정 기술들이 있다.
이들 방법들 각각은 디지털 전력 제어기들에서 이용될 때 상이한 이점들 및 단점들을 갖는다. Sense-fet들은 전력 fet 및 감지 fet가 정확히 매칭하도록 요구하고, 그에 따라 디지털 전력 제어기가 전력-스테이지와 동일한 프로세스 상에서 통합되도록 요구함으로써 제한되는데, 그 이유는 2개의 트랜지스터들이 유사한 온도, 전압 프로세스 변동들 등에서 동일한 효과를 경험할 것이고, 그에 따라 동일한 칩 상에서 제조되어야 하거나, 또는 다중-칩 해결책들에서 통합된 sense-fet들이 포함되는 전력-스테이지의 이용을 요구할 것이기 때문이다. 옵저버 회로들은 입력 전압, 출력 전압 및 듀티 사이클과 같은 알려진 변수들로부터 인덕터 전류를 합성하지만, 단지 예를 들어, 2011년 A.Prodic, Z.Lukic 등에 의한 "Self -Tuning Digital Current Estimator For Low-Power Switching Converters", pp.529534의 튜닝 회로들에 의해 개선될 수 있는 제한된 정확도에 시달린다. 전압 강하 방법들에서, 알려진 저항에 걸친 전압이 감지되고 전류를 생성하는데 이용된다. 이들 회로들은 또한 저항이 효율성 이유들로 통상 소형이고, 그에 따라 작은 전압이 높은 정확도 및 대역폭으로 감지되어야 하기 때문에 설계하기 어렵다.
이로부터, 전류 신호를 감지 변환하기 위한 단순한 방법이 없다는 것을 알 수 있다. 이러한 변환을 용이하게 하는 임의의 방법은 크게 유리하다.
전류 감지 회로들은 dc-dc 변환기들에서 디지털 제어기들의 중요 부분들이다. 전류 감지 신호(IL)는 보통 높은 분해능, 정확도 및 대역폭으로 디지털화되어야 하는 작은 전압(Vsense)이다. 그러므로 이들 회로들에서 이용되는 ADC(analogue-to-digital converter)들은 설계하기 어렵고 상당한 실리콘 영역을 요구하며 높은 전류를 소모한다.
개시된 발명은 감지된 신호의 추정을 전류 감지 ADC에 제공하기 위해 전류 감지 경로와 병렬로 변형된 디지털 옵저버 회로를 이용함으로써 ADC의 설계를 용이하게 하기 위한 방법을 설명한다. 이용된 ADC 아키텍처에 의존하여, 이 추정은 ADC가 더 적은 전류를 이용하도록 허용하고, 더 적은 영역을 갖거나 더 적은 시간의 그의 변환을 완료하며, 이에 따라 이 회로들의 설계에 상당한 이점을 제공한다.
본 발명은 디지털 보조 전류 감지 회로에서 감지된 신호를 디지털화하기 위한 방법에 관한 것이며, 이 방법은 감지된 인덕터 전류에 대응하는 전압을 생성하는 단계; ADC(analogue-to-digital converter)에 의해 변환될 입력 신호를 생성하도록 전압을 증폭 및 버퍼링하는 단계를 포함하고, ADC는 아날로그-투-디지털 변환을 위한 시작 지점으로서 변형된 디지털 옵저버 회로에 의해 제공되는 인덕터 전류의 추정을 이용한다. 디지털 옵저버 회로는 본 추정을 계산하기 위해 이전의 ADC 측정을 이용함으로써 변형된다. 통상적으로 이전의 추정이 이용될 것이다. 그러나 추후에 설명되는 바와 같이, 수학식 3보단 수학식 4가 이용된다.
변형된 디지털 옵저버 회로는 감지될 전류를 추정하는데 이용된다. 이 추정은 그 후 전류 감지 경로에서 ADC에 의해 이용되고, 이는 ADC의 동작을 용이하게 한다.
인덕터 전류는 입력 전압, 출력 전압 및 듀티 사이클과 같은 이미 알려진 변수들로부터 추정된다. 그러므로 인덕터 전류는 센서-리스 디지털 회로에 의해 합성될 수 있다. 인덕터 전류의 추정을 실현하기 위한 하나의 방법은 전력 인덕터에 걸친 전압의 I-V-관계에 쌍-선형 변환(bi-linear transformation)을 적용하는 것을 포함하는 반면에, 추정은 변형된 디지털 옵저버 회로의 제어기에서 수행된다.
인덕터 전류(IL,est)는 다음의 I-V-관계에 의해 계산될 수 있다:
Figure pat00001
(1)
여기서 VL은 dc 저항(RL) 및 인덕턴스 값(L)의 전력 인덕터에 걸친 전압이고, TS는 전력 변환기 스위칭 주파수이다.
위의 수학식을 이용하는데 실용적이 되게 하기 위해, 변환기의 하나의 스위칭 기간에 걸쳐 인덕터에 걸친 평균 전압(VL,ave[n])으로 VL[n]가 대체될 수 있다다. 이 전압은 다음에 의해 근사화될 수 있다:
Figure pat00002
(2)
여기서 d[n]은 n번째 기간에 대한 듀티 사이클이고, Vin은 샘플링된 입력 전압이고, Vout는 샘플링된 출력 전압이다. 이는 그 후 다음으로 이어진다:
Figure pat00003
(3)
추정된 전류의 정확도는 주로, 전력 모스팻(power mosfet)(Rdson)과 같은 미지의 기생 저항들로 인해 VL,ave에 대한 근사화된 값의 에러들에 의해 위협받는다. 이 에러들은 추정된 인덕터 전류와 실제 인덕터 전류가 달라지게 한다. 이러한 달라짐을 방지하기 위해, 이전의 인덕터 전류 추정은 인덕터 전류의 정확한 이전의 adc 측정으로 대체된다. 이전의 인덕터 전류는, [n]이 실제 클록 사이클인 경우 이전의 클록 사이클[n-1]에서 결정된 전류이다.
Figure pat00004
(4)
본 발명의 일 실시예에서, 아날로그-투-디지털 변환을 위한 변형된 데이터 의존 알고리즘을 이용하는 SAR ADC(successive-approximation-register analogue-to-digital converter)를 이용하는 것이 유리한 반면에, 계산된 추정은 SAR ADC 변환에 대한 시작 지점으로서 이용된다.
데이터-의존 SAR ADC들은 통상적으로, 입력 신호가 높은 활동의 짧은 기간들은 물론 낮은 활동의 긴 기간들을 갖는 상황들에서 이용된다. 이들 상황들에서, 입력 신호가 이전의 adc 출력에 의해 상당히 근사화될 수 있고, 그에 따라 데이터 의존 연속 근사화 알고리즘은 이진 검색 알고리즘보다 유리하게 이용될 수 있다.
변형된 데이터 의존 알고리즘은 입력 신호를 샘플링하기 위해 (4 듀티 사이클들에 대응하는) 4 클록 사이클들을 이용한다. 그 후, 디지털 옵저버 회로에 의해 제공된 인덕터 전류의 추정이 최종 결과의 +/-2RANGE lsbs(last significant bits)의 범위 내에 있는 경우 아날로그-투-디지털 변환을 완료하기 위해 RANGE+2 부가적 클록 사이클들이 이용된다. 이 알고리즘의 목적은 옵저버 회로에 의해 제공된 추정을 이용함으로써 변환 당 필요한 사이클 클록들의 수를 감소시키는 것이다. 이 추정이 정확한 경우, ADC는 전체 분해능(full resolution)으로 변환을 빠르게 완료하지만, 예컨대, 과도기적 전류 램프들 동안 추정이 정확하지 않은 경우에, ADC는 그의 분해능을 감소시키고 더 적은 정확도로 변환을 완료한다 .
이는, 샘플링된 입력이 범위 내에 있는 경우, SAR ADC는 SAR ADC의 전체 분해능으로 아날로그-투-디지털 변환을 완료하고; 샘플링된 입력이 범위 밖에 있는 경우, SAR ADC는 각각의 추가 클록 사이클에 마다 2의 배수로 자신의 검색 범위를 넓히고, 샘플링된 입력이 속하는 범위가 발견되면, 아날로그-투-디지털 변환이 더 적은 정확도로 완료된다는 것을 의미한다.
변수 RANGE는 샘플링된 인덕터 전류의 노이즈 및 추정기의 계산된 에러에 기초하여 세팅된다.
본 발명은 또한 디지털 보조 전류 감지 회로에 관한 것으로서, 디지털 보조 전류 감지 회로는 감지된 인덕터 전류에 대응하는 전압을 생성하기 위한 수단; 대응하는 디지털 신호로 변환될 입력 신호를 생성하기 위해 전압을 증폭하기 위한 증폭기 및 전압을 버퍼링하기 위한 수단; 입력 신호를 디지털 신호로 변환하기 위한 ADC(analogue-to-digital converter); 및 ADC의 아날로그-투-디지털 변환을 위한 시작 지점으로서 인덕터 전류)의 추정을 제공하기 위한 변형된 디지털 옵저버 회로를 포함한다.
변형된 디지털 옵저버 회로는 입력 전압, 출력 전압, 클록 사이클 및 이전의 인덕터 전류 측정에 대한 입력들 및 인덕터 전류의 추정을 ADC에 포워딩하기 위해 ADC의 입력에 연결되는 출력을 제공하는 제어기를 포함한다.
본 발명의 일 실시예에서, ADC는 SAR ADC(successive-approximation-register analogue-to-digital converter)이다.
ADC는 또한 아날로그 신호를 디지털 신호로 변환하는데 필요한 필수 비교기들의 수를 감소시키기 위해 변형된 디지털 옵저버 회로를 이용하는 플래시 ADC(flash analogue-to-digital converter)일 수 있다.
플래시 ADC의 입력에 연결되는 변형된 디지털 옵저버 회로를 이용함으로써, 비교기들의 수는 B비트 분해능의 변환을 실현하기 위해 종래의 플래시 ADC들에서 통상 필요한 2B-1 비교기들 대신, 그에 비해 감소된다. 변형된 디지털 옵저버는 추정기를 이용한다.
첨부 도면들에 대한 참조가 이루어질 것이다.
도 1은 본 발명의 블록도를 도시한다.
도 2는 전류 감지 회로의 블록도를 도시한다.
도 3은 범위 내의 추정을 갖는 SAR ADC 동작을 도시하며, 여기서 RANGE = 3이다.
도 4는 범위 밖의 추정을 갖는 SAR ADC 동작을 도시하며, 여기서 RANGE = 3이다.
도 5는 0A 내지 60A까지의 느린 입력 램프를 갖는 회로 동작을 도시하며, 여기서 RANGE = 3이고, Ini,eq = 0.25 Arms에 대해 Ierr = 0.29 mArms이다.
도 6은 10A/㎲에서 20A 내지 40A의 빠른 전류 램프를 갖는 회로 동작을 도시하며, 여기서 RANGE = 3이고, Ini,eq = 0.25 Arms에 대해 Ierr = 0.329 mArms이다.
도 7은 10A/㎲에서 20A 내지 40A의 빠른 전류 램프를 갖는 회로 동작을 도시하며, 여기서 RANGE = 3, Ierr,40A = 0.44 A, Ierr,20A = 0.16 A이다.
도 8은 플래시 ADC와 결합되는 진보적인 변형된 디지털 옵저버 회로를 이용하는 본 발명의 다른 실시예를 도시한다.
도 1은 본 발명의 원칙적인 동작을 도시한다. 본 발명에 따른 방법은 감지된 신호의 추정(8)을 전류 감지 ADC(6)에 제공하기 위해 전류 감지 경로(18, 181, 182)와 병렬로 변형된 디지털 옵저버 회로(7)를 이용함으로써 ADC(6)의 설계를 용이하게 한다. 이용된 ADC 아키텍처(6, 16, 21)에 의존하여, 이 추정(8)은 ADC가 더 적은 전류를 이용하도록 허용하고, 더 적은 영역을 갖거나 더 적은 시간의 그의 변환을 완료하며, 이에 따라 이 회로들의 설계에 상당한 이점을 제공한다.
도 2는 옵저버 및 데이터 의존 SAR ADC(21)의 제 1 예를 도시한다. 변형된 디지털 옵저버 회로(7)는 감지될 전류(8)를 추정하는데 이용된다. 이 추정은 그 후 전류 감지 경로(181, 182)에서 ADC(21)에 의해 이용되고, 이는 ADC(21)의 동작을 용이하게 한다. 도 2는 본 발명을 이용하기 위한 하나의 가능한 방법을 도시한다. 이 도면에서, 2개의 전류 감지 경로들(181, 182)이 도시된다. IEEE Trans.IDUSTRIAL Electron., vol.47, no.6, pp.12491252, 2000의 "Lossless Current Sensing in Low-Voltage"란 명칭으로 H.D.C.Dc, M.Supplies 등에 의해 기술되는 매칭된 필터 전류 감지 접근법(22)이 신호들(Vsense1 및 Vsense2)(19)을 생성하는데 이용되며, 이 신호들은 필터 컴포넌트들(Rf1, Rf2, Cf1 및 Cf2)이 올바르게 선택되는 경우 인덕터 전류(IL1 및 IL2)(18)의 스케일링된 버전이다. Vsense1 /2 신호들(19)은 그 후 ADC에 의해 변환될 신호(Vin,adc)(4)를 생성하도록 증폭(2)되고 버퍼링(3)된다. 이 경우에 이용된 ADC는 디지털 옵저버 회로(7)에 의해 제공되는 추정을 이용하도록 변형된 연속 근사화 알고리즘을 갖는 데이터 의존 SAR ADC(21)이다. 인덕터 전류 추정(8) 및 데이터 의존 SAR ADC의 결합은 ADC의 변환 시간이 감소되도록 허용하고, 그에 따라 종래의 이진 검색 알고리즘을 이용하는 SAR보다 훨씬 더 낮은 클록 주파수에서 동작하는 SAR ADC가 높은 분해능 및 대역폭으로 2 채널들의 전류 감지 신호를 변환하는데 이용될 수 있다.
변형된 디지털 옵저버 회로(7)의 동작은 아래에서 보다 상세히 설명된다.
디지털 옵저버 회로들은 입력 전압(10), 출력 전압(11) 및 듀티 사이클(12)과 같이 제어기(9)의 이미 알려진 변수들로부터 인덕터 전류(IL)를 추정함으로써 작동한다. 그러므로 인덕터 전류는 센서-리스(sensor-less) 디지털 회로에 의해 합성될 수 있다. 인덕터 전류를 실현하기 위한 하나의 방법은 전력 인덕터(L)에 걸친 전압의 i-v 관계에 쌍-선형(bi-linear) 변환을 적용하는 것을 포함한다. 이는 다음의 수학식으로 이어진다:
Figure pat00005
(1)
여기서 VL은 dc 저항(RL) 및 인덕턴스 값(L)의 전력 인덕터에 걸친 전압이고, TS는 전력 변환기 스위칭 주파수이고, IL,est는 추정된 인덕터 전류이다. 위의 수학식을 이용하는데 실용적이 되게 하기 위해, 우리는 변환기의 하나의 스위칭 기간에 걸쳐 인덕터에 걸친 평균 전압(VL,ave[n])으로 VL[n]을 대체한다. 이 전압은 다음에 의해 근사화될 수 있다:
Figure pat00006
(2)
여기서 d[n]은 n번째 기간에 대한 듀티 사이클이고, Vin은 샘플링된 입력 전압이고, Vout는 샘플링된 출력 전압이다. 이는 그 후 다음으로 이어진다:
Figure pat00007
(3)
추정된 전류의 정확도는 주로, 전력 모스팻(power mosfet)(Rdson)과 같은 미지의 기생 저항들로 인해 VL,ave에 대한 근사화된 값의 에러들에 의해 위협받는다. 이 에러들은 추정된 인덕터 전류와 실제 인덕터 전류가 달라지게 한다. 이러한 달라짐을 방지하기 위해, 이전의 인덕터 전류 추정은 인덕터 전류의 정확한 이전의 adc 측정으로 대체된다.
Figure pat00008
(4)
이 추정은 그 후 SAR ADC 변환을 위한 시작 지점으로서 이용된다.
변형된 데이터 의존 SAR ADC 변환의 동작은 아래에서 보다 상세히 설명된다.
데이터-의존 SAR ADC들은 통상적으로, 입력 신호가 높은 활동의 짧은 기간들은 물론 낮은 활동의 긴 기간들을 갖는 상황들에서 이용된다. 이들 상황들에서, 입력 신호가 이전의 adc 출력에 의해 상당히 근사화될 수 있고, 그에 따라 데이터 의존 연속 근사화 알고리즘은 이진 검색 알고리즘보다 유리하게 이용될 수 있다.
제안된 전류 감지 회로에서, 변형된 데이터 의존 알고리즘을 갖는 SAR ADC(21)가 이용된다. 알고리즘의 목적은 옵저버 회로(7)에 의해 제공되는 추정(8)을 이용함으로써 변환 당 필요한 클록 사이클들의 수를 감소시키는 것이다. 추정(8)이 정확한 경우, ADC(21)는 전체(full) 분해능으로의 변환을 빠르게 완료하지만, 예컨대, 과도기적 전류 램프들 동안 추정이 정확하지 않은 경우들에, ADC는 자신의 분해능을 감소시키고 더 낮은 정확도로 변환을 완료한다. 이러한 방식으로, 낮은 주파수 클록을 갖는 하나의 ADC는, 감지된 전류가 정적일 때 2 전류 감지 채널들의 전류를 높은 분해능으로 디지털화하는데 이용될 수 있다.
알고리즘이 어떻게 작동하는지를 상세히 설명하기 위해 12비트 SAR ADC가 이용된다. 이러한 ADC는 통상적으로, 4개의 사이클들이 입력 샘플링을 위해 이용되고 추가의 12 사이클들이 12 비트 변환을 위해 이용되는 경우 12비트 정확도로 그의 변환을 완료하는데 16 클록 사이클들이 걸린다. 그러나 변형된 알고리즘에 의해, 옵저버 회로에 의해 제공된 추정이 최종 결과의 +/-2RANGE lsbs 내에 있는 경우 12 비트 정확도로 변환을 완료하기 위한 샘플링 단계들에 추가로, 단지 (RANGE+2)의 부가적인 클록들이 요구된다. RANGE는 샘플링된 전류의 노이즈 및 추정기의 예상된 에러에 기초하여 세팅된다. 도 3에서 도시된 예시적인 변환을 참조하여, RANGE는 3으로 세팅된다. 입력 샘플링 이후, 2 사이클들(RANGE1 및 RANGE2)에서, 입력 전압이 예상된 범위에 있는지가 결정된다. RANGE1 사이클 동안, ADC는 샘플링된 입력이 추정된 값보다 높은지 또는 낮은지를 결정한다. 예를 들어, 추정이 RANGE1 동안 높은 경우, ADC는 그 후 RANGE2 동안 IL,est[n] - 2RANGE lsbs에 대해 입력을 비교한다. 예상된 대로 샘플링된 입력이 이 윈도우 내에 있는 경우, SAR ADC는 [6]에서와 같이 SAR ADC의 전체 분해능으로 변환을 완료한다. 그러나 샘플링된 입력이 예를 들어, 과도기적 전류 램프 동안 이 윈도우 밖에 있는 경우, SAR ADC는 각각의 추가의 클록 사이클에 마다 2의 배수로 자신의 검색 범위를 넓히고 그에 따라 범위가 발견되면, 변환은 더 낮은 정확도로 완료된다. 도 4는 범위 내의 샘플링된 전류를 획득하기 위해 추가의 사이클이 요구되는 이러한 상황을 예시한다.
본 회로 동작들의 기능성을 도시하고 예시 목적들을 위해, 도 5 및 도 6은 본 발명의 회로의 상이한 시뮬레이션 방식들을 도시한다. 다음의 표는 일부 중요한 시뮬레이션 파라미터들을 나열한다. 아래의 시뮬레이션들에서, 0.25Arms의 등가의 입력 노이즈는 전류 감지 신호에 부가된다. 이는 실제적인 노이즈 소스가 포함되어 있는 회로 동작을 도시하기 위한 것이다.
Figure pat00009
도 5는 SAR ADC가 보통의 16 보단, 그의 변환을 완료하는데 9 클록들이 허용되도록 느린 0A 내지 60A ramp 및 3으로 세팅된 RANGE에서 동작하는 회로를 도시한다. 추정기 및 데이터 의존 ADC는 입력에서 노이즈 신호에 의해 이미 야기된 것들 위의 매우 적은 추가의 에러들을 갖는 입력 전류를 변환한다는 것이 플롯으로부터 알 수 있다. 이 경우에, 느린 램프에 대해, 변환된 전류는 0.25mArms의 등가의 입력 노이즈를 갖는 노이즈 소스에 대해 0.29mArms의 시그마를 갖는다. 전류가 증가할 때, 추정기 에러는 또한 증가하지만, 변환 정확도는 분해능이 일부 경우들에서 11비트로부터 9비트로 감소될지라도 일정하게 유지된다는 것을 이 플롯으로부터 또한 알 수 있다.
도 6은 빠른 전류 램프에서 동작하는 회로를 도시한다. 명확히, 회로는 전류 에러의 스파이크들 및 8비트들로 강하하는 분해능으로부터 알 수 있는 바와 같이 빠른 전류 램프 동안 정확도를 손실한다. 도 7은 20A 및 40A에서 정적 에러를 줌 인(zoom in)하고, 에러는 단지 0.16A 및 0.44A이다.
도 8은 아날로그-투-디지털 변환을 위해 요구되는 필수 비교기들(17)의 수를 감소시키기 위해 플래시 ADC(16)와 결합한 변형된 옵저버 회로(7)를 이용하는 본 발명의 다른 실시예를 도시한다. 그러므로, 변형된 디지털 옵저버(7)로부터의 추정(8)은 전류 신호를 변환하는데 이용되는 플래시 ADC(16)에서 필요한 비교기들(17)의 수를 감소시키도록 이용될 수 있다. 종래의 플래시 ADC(16)는 통상적으로 B비트 분해능의 플래시 ADC를 실현하기 위해 (2B-1)개의 비교기들(17)을 요구한다. 이는 보통 비교기들에 의해 요구되는 영역이 너무 크게 되기 때문에 이러한 ADC들의 분해능을 제한한다. 그러나 추정기를 이용하여, 추정된 전류 주위의 레벨들만이 테스트될 필요가 있기 때문에 변환을 완료하는데 훨씬 더 소수의 비교기들(17)이 이용될 수 있다. 도 8은 8비트 플래시 ADC가 단지 32개의 비교기들만으로 실현되는 예를 도시한다. 명확히, 이는 223개의 비교기들을 절감한다. 비교기들의 수의 감소는 추정기의 에러, 감지될 전류의 원하는 분해능, 감지될 전체 스케일 전류에 의존한다.
다른 예를 들면, 0.25A 분해능이 달성되어야 하고, 추정기는 +/-5A까지 정확하고 전체 스케일 범위가 +/- 40A인 경우, (2*5A/0.25) = 40개의 비교기들이 추정기와 더불어 요구된다. 추정기가 없으면, (2*40A/0.25) = 320개의 비교기들이 필요하다. 그러므로 280개의 비교기들이 절감된다.
1 디지털 보조 전류 감지 회로
2 증폭기
3 입력 버퍼
4 입력 신호
5 디지털 신호
51 디지털 신호 - 전류
52 디지털 신호 - 전압
6 아날로그-투-디지털 변환기(ADC)
61 아날로그-투-디지털 변환기(ADC) - 전류 부분
62 아날로그-투-디지털 변환기(ADC) - 전압 부분
7 변형된 디지털 옵저버 회로
8 인덕터 전류의 추정
9 디지털 제어기
10 입력 전압
11 출력 전압
12 클록 사이클, 듀티 사이클
13 이전의 인덕터 전류
14 ADC의 입력
15 변형된 디지털 옵저버 회로의 출력
16 플래시 ADC
17 비교기
18 인덕터 전류
181 전류 감지 경로 1
182 전류 감지 경로 2
19 감지된 전압
20 전력 인덕터
21 연속적 근사화 레지스터(SAR) ADC
22 필터

Claims (12)

  1. 디지털 보조 전류 감지 회로(1)에서 감지된 신호를 디지털화하기 위한 방법으로서,
    감지된 인덕터 전류(IL)(18)에 대응하는 전압을 생성하는 단계;
    ADC(analogue-to-digital converter)(6)에 의해 변환될 입력 신호를 생성하도록 상기 전압(19)을 증폭 및 버퍼링하는 단계
    를 포함하고,
    상기 ADC는 아날로그-투-디지털(analogue-to-digital) 변환을 위한 시작 지점으로서 변형된 디지털 옵저버 회로(7)에 의해 제공되는 인덕터 전류의 추정(8)을 이용하는,
    디지털 보조 전류 감지 회로(1)에서 감지된 신호를 디지털화하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 인덕터 전류는 전력 인덕터(20)에 걸친 전압의 I-V-관계에 쌍-선형 변환(bi-linear transformation)을 적용함으로써 상기 변형된 디지털 옵저버 회로(7)의 제어기(9)에서 이미 알려진 변수들(10, 11, 12, 13)로부터 추정되는,
    디지털 보조 전류 감지 회로(1)에서 감지된 신호를 디지털화하기 위한 방법.
  3. 제 2 항에 있어서,
    상기 인덕터 전류의 추정(IL,est)(8)은 다음의 I-V-관계에 의해 계산되며:
    Figure pat00010

    여기서 VL은 dc 저항(RL) 및 인덕턴스 값(L)의 전력 인덕터(20)에 걸친 전압이고, TS는 전력 변환기 스위칭 주파수인,
    디지털 보조 전류 감지 회로(1)에서 감지된 신호를 디지털화하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 ADC(6)는 상기 아날로그-투-디지털 변환을 위한 변형된 데이터 의존 알고리즘을 이용하는 SAR ADC(successive-approximation-register analogue-to-digital converter)인,
    디지털 보조 전류 감지 회로(1)에서 감지된 신호를 디지털화하기 위한 방법.
  5. 제 4 항에 있어서,
    상기 변형된 데이터 의존 알고리즘은,
    상기 입력 신호를 샘플링하기 위해 4 클록 사이클들을 이용하는 것; 상기 디지털 옵저버 회로에 의해 제공된 인덕터 전류의 추정이 최종 결과의 +/-2RANGE lsbs의 범위 내에 있는 경우 상기 아날로그-투-디지털 변환을 완료하기 위해 RANGE+2 부가적 클록 사이클들을 이용하는 것을 포함하는,
    디지털 보조 전류 감지 회로(1)에서 감지된 신호를 디지털화하기 위한 방법.
  6. 제 5 항에 있어서,
    상기 방법은,
    상기 샘플링된 입력이 상기 범위 내에 있는 경우, 상기 SAR ADC는 상기 SAR ADC의 전체 분해능으로 상기 아날로그-투-디지털 변환을 완료하고;
    상기 샘플링된 입력이 상기 범위 밖에 있는 경우, 상기 SAR ADC는 각각의 추가 클록 사이클에 마다 2의 배수로 자신의 검색 범위를 넓히고, 상기 샘플링된 입력이 속하는 범위가 발견되면, 상기 아날로그-투-디지털 변환이 더 적은 정확도로 완료되는,
    디지털 보조 전류 감지 회로(1)에서 감지된 신호를 디지털화하기 위한 방법.
  7. 제 5 항에 있어서,
    상기 샘플링된 인덕터 전류의 노이즈 및 상기 추정기의 계산된 에러에 기초하여 RANGE가 세팅되는,
    디지털 보조 전류 감지 회로(1)에서 감지된 신호를 디지털화하기 위한 방법.
  8. 디지털 보조 전류 감지 회로로서,
    감지된 인덕터 전류(IL(t))에 대응하는 전압을 생성하기 위한 수단;
    대응하는 디지털 신호(5)로 변환될 입력 신호(4)를 생성하기 위해 상기 전압을 증폭하기 위한 증폭기(2) 및 상기 전압을 버퍼링하기 위한 수단(3);
    상기 입력 신호(4)를 상기 디지털 신호(5)로 변환하기 위한 ADC(analogue-to-digital converter)(6); 및
    상기 ADC(6)의 아날로그-투-디지털 변환을 위한 시작 지점으로서 상기 인덕터 전류(IL)의 추정(8)을 제공하기 위한 변형된 디지털 옵저버 회로(7)
    를 포함하는,
    디지털 보조 전류 감지 회로.
  9. 제 8 항에 있어서,
    상기 변형된 디지털 옵저버 회로(7)는,
    입력 전압(10), 출력 전압(11), 클록 사이클(12) 및 이전의 인덕터 전류 측정(13)에 대한 입력들 및 상기 인덕터 전류의 추정을 상기 ADC(6)에 포워딩하기 위해 상기 ADC(6)의 입력(14)에 연결되는 출력(15)을 제공하는 제어기(9)를 포함하는,
    디지털 보조 전류 감지 회로.
  10. 제 9 항에 있어서,
    상기 ADC(6)는 SAR ADC(successive-approximation-register analogue-to-digital converter)인,
    디지털 보조 전류 감지 회로.
  11. 제 9 항에 있어서,
    상기 ADC는 플래시 ADC(flash analogue-to-digital converter)(16)인,
    디지털 보조 전류 감지 회로.
  12. 제 9 항 또는 제 11 항에 있어서,
    상기 변형된 디지털 옵저버 회로(7)의 출력(15)은 상기 플래시 ADC(16)의 입력(14)에 연결되고; 추정을 위해 필요한 비교기들(17)의 수는 제 8 항 내지 제 11 항 중 어느 한 항에 따른 변형된 디지털 옵저버 회로를 이용함으로써 감소되는,
    디지털 보조 전류 감지 회로.

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