KR20160120050A - 발광소자 및 이를 포함하는 발광소자 패키지 - Google Patents
발광소자 및 이를 포함하는 발광소자 패키지 Download PDFInfo
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Abstract
본 발명은 제1반도체층, 활성층, 및 제2반도체층을 포함하는 발광 구조물; 상기 발광 구조물의 하부에 배치되는 제1전극과 제2전극; 및 상기 제1전극과 제2전극 사이에 배치되는 지지층;을 포함하고, 상기 지지층은 세라믹을 포함하는 발광소자를 개시한다.
Description
실시예는 발광소자에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광소자 중 하나이다. 발광 다이오드는 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다.
최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정 표시 장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
발광 다이오드는 N형 반도체층, 활성층, 및 P형 반도체층으로 구성된 발광 구조물의 일 측에 N형 전극과 P형 전극이 배치된 구조일 수 있다.
그러나, 발광 구조물은 전극이 배치된 부분과 전극이 배치되지 않은 부분의 온도 분포가 달라져 열적 스트레스(Thermal Stress)가 증가하는 문제가 있다.
실시예는 열적 안정성이 향상된 발광소자를 제공한다.
본 발명의 일 실시예에 따른 발광소자는, 제1반도체층, 활성층, 및 제2반도체층을 포함하는 발광 구조물; 상기 발광 구조물의 하부에 배치되는 제1전극과 제2전극; 및 상기 제1전극과 제2전극 사이에 배치되는 지지층;을 포함하고, 상기 지지층은 세라믹을 포함한다.
상기 지지층은 물리적으로 접촉된 복수 개의 세라믹 입자를 포함할 수 있다.
상기 지지층은 상기 발광 구조물의 일 측과 접촉하는 일면, 상기 일면과 마주보는 타면, 및 상기 제1전극과 제2전극을 일부 노출하는 관통홀을 포함할 수 있다.
상기 관통홀의 폭은 상기 제1전극과 제2전극의 폭보다 좁게 형성될 수 있다.
상기 지지층은 상기 타면에 형성된 수용홈을 포함하고, 상기 수용홈의 바닥면은 상기 관통홀과 연결될 수 있다.
상기 관통홀에 배치되어 상기 제1전극에 접속되는 제1범프, 및 상기 제2전극에 접속되는 제2범프를 포함할 수 있다.
상기 제1범프와 제2범프의 높이는 상기 관통홀의 높이와 동일할 수 있다.
본 발명의 일 실시예에 따른 발광소자 패키지는, 발광 구조물의 하부에 배치되는 제1전극과 제2전극, 및 상기 제1전극과 제2전극 사이에 배치되는 지지층을 포함하는 발광소자; 및 상기 발광소자의 제1전극 및 제2전극과 전기적으로 연결되는 회로기판;을 포함하고, 상기 지지층은 상기 회로기판의 일면에 접촉한다.
상기 지지층은 물리적으로 접촉된 복수 개의 세라믹 입자를 포함한다.
상기 지지층은 상기 회로기판의 일면과 접촉하는 타면, 및 상기 제1전극과 제2전극을 일부 노출하는 관통홀을 포함할 수 있다.
실시예에 따르면, 발광 구조물에 열전도도가 우수한 지지층이 배치되어 열 방출 효율이 향상된다.
또한, 발광소자의 지지층이 회로기판과 접촉하여 열 방출 효율이 향상된다.
도 1은 본 발명의 일 실시예에 따른 발광소자의 개념도이고,
도 2는 본 발명의 일 실시예에 따른 발광소자와 회로기판이 전기적으로 연결된 상태를 보여주는 도면이고,
도 3은 도 2의 변형예이고,
도 4는 본 발명의 다른 실시예에 따른 발광소자의 개념도이고,
도 5는 본 발명의 다른 실시예에 따른 발광소자의 저면도이고,
도 6은 본 발명의 다른 실시예에 따른 발광소자의 변형예이고,
도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 발광소자 패키지의 순서도이다.
도 2는 본 발명의 일 실시예에 따른 발광소자와 회로기판이 전기적으로 연결된 상태를 보여주는 도면이고,
도 3은 도 2의 변형예이고,
도 4는 본 발명의 다른 실시예에 따른 발광소자의 개념도이고,
도 5는 본 발명의 다른 실시예에 따른 발광소자의 저면도이고,
도 6은 본 발명의 다른 실시예에 따른 발광소자의 변형예이고,
도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 발광소자 패키지의 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 발광소자의 개념도이고, 도 2는 본 발명의 일 실시예에 따른 발광소자와 회로기판이 전기적으로 연결된 상태를 보여주는 도면이고, 도 3은 도 2의 변형예이다.
도 1을 참고하면, 본 발명에 따른 발광소자는, 제1반도체층(111), 활성층(112), 및 제2반도체층(113)을 포함하는 발광 구조물(110)과, 발광 구조물(110)의 일 측에 배치되는 제1전극(130)과 제2전극(140), 및 제1전극(130)과 제2전극(140) 사이에 배치되는 지지층(170)을 포함한다.
발광 구조물(110)은 제1반도체층(111), 활성층(112), 및 제2반도체층(113)을 포함한다. 발광 구조물(110)의 발광 파장대는 제한이 없다. 일 예로 발광 구조물에서 방출되는 광은 자외선 파장대일 수도 있고, 가시광 파장대일 수도 있으며, 적외선 파장대일 수도 있다. 원하는 발광 파장대의 광을 생성하기 위해 각 층의 구성요소는 적절히 조절될 수 있다.
제1반도체층(111)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1반도체층(111)에 제1도펀트가 도핑될 수 있다. 제1반도체층(111)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있으며, 이에 한정하지 않는다. 제1도펀트가 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트인 경우, 제1도펀트가 도핑된 제1반도체층(111)은 n형 반도체층일 수 있다.
도면에서는 단층의 제1반도체층(111)을 도시하였으나, 제1반도체층(111)은 다층 구조일 수 있다. 제1반도체층(111)이 다층 구조인 경우, 제1반도체층(111)은 언도프트 반도체층(미도시)을 더 포함할 수 있다. 언도프트 반도체층은 제1반도체층(111)의 결정성 향상을 위해 형성되는 층으로, 도펀트가 도핑되지 않아 제1반도체층(111)에 비해 낮은 전기 전도성을 가질 수 있다.
활성층(112)은 제1반도체층(111)을 통해서 주입되는 전자(또는 정공)과 제2반도체층(113)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(112)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성한다.
활성층(112)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(112)의 구조는 이에 한정하지 않는다.
활성층(112)이 우물 구조로 형성되는 경우, 활성층(112)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
제2반도체층(113)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2반도체층(113)에 제2도펀트가 도핑될 수 있다. 제2반도체층(113)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2반도체층(113)은 p형 반도체층일 수 있다.
발광 구조물(100)은 n형 반도체층인 제1반도체층(111)과 p형 반도체층인 제2반도체층(113)을 포함하여 이루어지거나, p형 반도체층인 제1반도체층(111)과 n형 반도체층인 제2반도체층(113)을 포함하여 이루어질 수 있다.
또한, 발광 구조물(100)은 제2반도체층(113)과 활성층(112) 사이에 n형 또는 p형 반도체층이 더 형성된 구조일 수 있다. 즉, 실시 예의 발광 구조물(100)은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나의 구조로 형성될 수 있는 것으로, 실시 예의 발광 구조물(100)은 n형 반도체층과 p형 반도체층을 포함하는 다양한 구조일 수 있다.
제1반도체층(111) 및 제2반도체층(113) 내의 불순물의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 발광 구조물(100)의 도핑 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
실시예에 의하면, 발광 구조물(110)의 상면은 요철부(111a)를 가질 수 있으나 반드시 이에 한정되는 것은 아니다. 일 예로, 제1반도체층(111)의 상면은 평탄면일 수도 있다.
제1전극(130)과 제2전극(140)은 발광 구조물(110)의 일 측에 배치된다. 여기서 일 측은 발광 구조물(110)의 주발광면과 반대측일 수 있다.
본 발명에 따른 발광소자는 제1전극(130)과 제2전극(140)이 발광 구조물의 일 측에 배치되는 플립칩(Flip Chip) 또는 박막 플립칩(TFFC)일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 제1전극(130)과 제2전극(140)이 나란히 배치된 구조라면 제한 없이 적용될 수 있다.
나란히 배치된 구조는 반드시 동일 높이에서 이웃하게 배치된 구조에 한정하지 않는다. 일 예로, 발광 구조물의 일 측에 단차가 형성된 경우 제1전극과 제2전극의 높이는 상이할 수 있다.
제1전극(130)은 제1반도체층(111)과 전기적으로 연결되고, 제2전극(140)은 제2반도체층(113)과 전기적으로 연결될 수 있다.
제1전극(130)은 반사층(114)을 통해 제1반도체층(111)과 전기적으로 연결될 수 있고, 제2전극(140)은 콘택홀을 통해 제2반도체층(113)과 전기적으로 연결될 수 있다. 콘택홀에 채워지는 제2전극(140)의 연장부(131)는 보호막(115)에 의해 활성층(112) 및 제2반도체층(113)과 전기적으로 절연된다.
제1전극(130)과 제2전극(140)은 투명 전도성 산화막을 포함할 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등에서 선택될 수 있다.
또한, 제1전극(130)과 제2전극(140)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등과 같은 불투명 금속으로 형성될 수도 있다. 제1전극(130)과 제2전극(140)은 투명 전도성 산화막과 불투명 금속이 혼합된 하나 또는 복수 개의 층으로 형성될 수 있으나 이에 한정하지 않는다.
보호막(115)은 발광 구조물(100)의 일 측을 커버한다. 보호막(115)은 투광성 또는 불투광성 재질을 포함할 수 있다. 보호막(115)은 Si02, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 그룹에서 적어도 하나가 선택될 수 있다.
지지층(170)은 발광 구조물(110)의 일 측에 배치되는 일면(170a)과, 일면(170a)과 마주보는 타면(170b)를 포함한다. 발광 구조물(110)에서 생성된 열은 지지층(170)의 일면(170a)에서 타면(170b)으로 방출된다. 지지층(170)은 열 전도도가 높은 물질을 포함할 수 있다. 일 예로, 지지층(170)은 세라믹을 포함할 수 있다.
세라믹은 열 전도도가 10W/mK 이상의 물질을 포함할 수 있다. 일 예로 세라믹 재질은 Y2O3, ZrO2 , SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, BN, Si3N4, SiC, BeO, CeO, AlN 등으로 이루어진 그룹에서 적어도 하나가 선택될 수 있다.
지지층(170)은 복수의 세라믹 입자(C)들이 퇴적하여 형성될 수 있다. 본 명세서에서 퇴적은 세라믹 입자가 물리적 힘에 서로 충돌하여 적층되는 것으로 정의할 수 있다. 세라믹 입자는 분사압에 의해 찌그러지거나 깨져서 적층될 수 있다.
지지층(170)은 세라믹 입자(C)가 물리적으로 접촉하여 형성되므로, 고분자 수지에 세라믹 입자가 분산된 구성에 비해 더 높은 열 전도도를 가질 수 있다. 지지층(170)의 형성방법은 에어로졸(Aerosol) 증착 방식을 이용할 수 있으나, 반드시 이에 한정되는 것은 아니고 스프레이 또는 코팅과 같은 일반적인 방법이 모두 적용될 수 있다.
하기 표 1은 세라믹 재료의 밀도(Density), 부피비저항(Electrical Volume resistivity), 열팽창계수(CTE), 열전도도(Thermal Conductivity), 탄성률(Elastic Modulus), 및 경도(Hardness) 등을 측정한 표이다.
| Materials | Density (g/cm3) |
Electrical Volume resistivity (Ω-cm) |
CTE (ppm/℃) |
Thermal Conductivity (W/mK) |
Elastic Modulus (Gpa) |
Shear Modulus (Gpa) |
Hardness (Kg/mm2) |
| Y2O3 | 5 | - | 10 | 8~12 | 155 | 58 | - |
| ZrO2 | 5~6.15 | 3·105~3·1010 | 2.3~12.2 | 1.7~2.7 | 115~711 | 53~86 | 5500~11750 |
| SiO2 | 2.2 | >1010 | 0.55 | 1.38 | 73 | 31 | 600 |
| 96% Al2O3 | 3.72 | >1014 | 8.2 | 25 | - | 172 | 1100 |
| 99.5% Al2O3 | 3.89 | >1014 | 8.4 | 35 | - | 228 | 1440 |
| Si3N4 | 3.29 | - | 3.3 | 30 | 310 | - | 1580 |
| AlN | 3.26 | >1014 | 4.5 | 140~180 | 330 | - | 1100 |
| BN Grade CA (Perpendicular) | 1.9 | >1014 | 0.87 | 31 | 75 | - | 14~18 |
| BN Grade CA (Parallel) | 1.9 | >1014 | 2.95 | 27 | 33.8 | - | 14~18 |
표 1을 참고하면, ZrO2, Al2O3와, AlN의 경우 경도가 1000 Kg/mm2이상이여서 발광소자의 기계적 강도를 향상시킬 수 있다. 특히, 강도가 상대적으로 약한 박막 플립칩(TFFC)의 경우 유리할 수 있다. AlN의 경우 열 전도율이 140 내지 180 W/mK로 매우 우수하여 열 방출 효율을 높일 수 있다.
일반적인 고분재 수지가 0.1 내지 1.0W/mK의 열전도율을 갖는 것을 참조할 때, 열전도도가 높은 세라믹으로 지지층(170)을 형성하면 우수한 방열효과를 얻을 수 있다.
고분자 수지에 방열소재를 혼합하는 구조의 경우에도 열 패스 경로에 고분자 수지가 포함되므로 열 방출 효율에 한계가 있다. 이에 비해, 세라믹 입자(C)를 퇴적시켜 지지층(170)을 형성하는 구조는 입자(C)가 물리적으로 접촉되므로 열방출 효율이 높아진다.
보호막(115)은 발광 구조물(110)을 분사되는 세라믹 입자(C)로부터 보호할 수 있는 두께(d1)로 형성될 수 있다. 보호막(115)의 두께(d1)가 200nm 내지 1000nm인 경우 에어로졸 증착법에 의해 분사되는 세라믹 입자(C)로부터 발광 구조물을 보호할 수 있다.
보호막(115)의 두께(d1)가 200nm미만인 경우에는 분사되는 세라믹 입자에 의해 절연층이 일부 파괴되어 발광 구조물을 충분히 보호할 수 없는 문제가 있으며, 두께가 1000nm를 초과하는 경우에는 발광 구조물에서 발생한 열의 방출 효율이 떨어지는 문제가 있다.
제1범프(150)는 제1전극(130)과 전기적으로 연결되고, 제2범프(160)는 제2전극(140)과 전기적으로 연결된다. 제1범프(150)와 제2범프(160)의 두께는 제1전극(130)과 제2전극(140)의 두께보다 두꺼울 수 있으나 반드시 이에 한정되지 않는다.
제1범프(150)와 제2범프(160)의 두께는 지지층(170)의 두께에 의존적일 수 있다. 즉. 제1범프(150)와 제2범프(160)는 외부 전원과 접속하기 위해서 지지층(170)의 외부로 노출될 수 있는 두께를 가질 수 있다. 제1범프(150)와 제2범프(160)의 두께는 지지층(170)에 형성된 관통홀(171, 172)의 높이(L1)와 동일할 수 있다.
제1범프(150)와 제2범프(160)는 제1전극(130)과 제2전극(140)의 재질과 동일한 재질일 수 있으나 반드시 이에 한정되는 것은 아니다.
제1범프(150)와 제2범프(160)는 Au, AuSn, Pb,Sn, PbSn5, AgSn, CuSn으로 이루어진 그룹에서 선택된 어느 하나일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 제1범프(150)와 제2범프(160)는 리플로우(Reflow) 공정이 가능한 금속 및 합금을 모두 포함할 수 있다.
도 2를 참고하면, 본 발명에 따른 발광소자는 솔더링(P)에 의해 회로기판(200)과 전기적으로 연결될 수 있다. 제1범프(150)와 제2범프(160)는 솔더링(P)을 통해 회로기판(200)의 제1패드(201) 및 제2패드(202)와 전기적으로 연결될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 발광소자와 회로기판(200)은 다양한 방법에 의해 접속될 수 있다.
도 3을 참고하면, 제1범프(150)와 제2범프(160)가 리플로우(Reflow) 공정이 적용가능한 금속 또는 합금인 경우, 리플로우 공정을 통해 범프(150, 160)를 용융시킨 후 회로기판(200)의 전극과 연결할 수 있다.
지지층(170)과 범프(150, 160)의 높이가 동일한 경우, 지지층(170)의 타면(170b)이 회로기판(200)의 상면(200a)에 직접 접촉되어 열 패스 경로(H1 내지 H3)가 형성될 수 있다. 즉, 제1전극(130)과 제2전극(140) 사이의 영역에도 열 패스 경로(H3)가 형성되므로 발광소자의 열적 스트레스가 감소한다. 회로기판(200)이 세라믹 기판과 같이 열전도율이 높은 기판인 경우 열 방출 효율은 더욱 증가할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 발광소자의 개념도이고, 도 5는 본 발명의 다른 실시예에 따른 발광소자의 저면도이고, 도 6은 본 발명의 다른 실시예에 따른 발광소자의 변형예이다.
도 4를 참고하면, 본 발명에 따른 발광소자는 일 실시예의 범프가 생략된 것 이외에는 전술한 발광소자의 구성이 그대로 적용될 수 있다.
제1전극(130)과 제2전극(140)은 관통홀(171, 172)에 의해 일부가 노출된다. 제1전극(130)과 제2전극(140)은 외부에 노출되는 타면(130a, 140a)을 가질 수 있다.
지지층(170)의 관통홀(171, 172)은 제1전극(130)과 제2전극(140)과 연결되어 제1전극(130)과 제2전극(140)의 타면(130a, 140a) 일부를 노출한다. 관통홀(171, 172)에는 솔더가 충진될 수 있다.
관통홀(171, 172)의 폭(L1)은 제1전극(130)과 제2전극(140)의 폭(L2)보다 작을 수 있다. 따라서, 지지층(170)은 제1전극(130)과 제2전극(140)의 측면을 덮는 더미부(173)를 포함한다. 더미부(173)는 관통홀(171, 172)에 충진되는 솔더에 의해 제1전극(130)과 제2전극(140)이 쇼트되는 것을 방지한다.
도 5를 참고하면, 관통홀(171, 172)과 발광소자의 지지층(170) 가장자리의 거리(W2, W3)는 약 50㎛ 일 수 있으며, 관통홀(171, 172) 사이의 간격(W5)은 약 50㎛ 이격될 수 있다. 또한, 관통홀(171, 172)의 폭(W4)과 발광소자의 단축(W1)의 비(W1/W4)는 약 2.5 내지 3.5일 수 있다.
도 6을 참고하면, 지지층(170)의 타면(170b)에는 수용홈(174)이 형성될 수 있고, 수용홈(174)의 바닥면은 관통홀(171, 172)과 연결될 수 있다. 수용홈(174)은 관통홀(171, 172)에 수용되지 않는 과잉의 솔더를 수용할 수 있다.
만약, 이러한 수용홈(174)이 없다면, 솔더가 관통홀(171, 172)의 수용 면적보다 많이 충진된 경우 솔더가 관통홀(171, 172)로부터 돌출되어 지지층(170)의 타면(170b)이 회로기판과 접촉되지 않을 수 있다.
그러나, 이러한 수용홈(174)을 갖는 경우, 솔더가 과다하게 도포된 경우 과잉의 솔더는 수용홈(174)에 수용되므로 지지층(170)의 타면과 회로기판이 접촉할 수 있다.
도 7는 본 발명의 일 실시예에 따른 발광소자 제조방법의 흐름도이다.
먼저, 도 7a를 참조하면, 기판(S)상에 발광 구조물(110)을 형성한다. 발광 구조물(110)은 제1반도체층(111), 활성층(112), 및 제2반도체층(113)을 순차적으로 형성한다.
여기서 기판(S)은 사파이어 Al2O3, SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으나, 반드시 이에 대해 한정되지는 않는다. 기판(S)은 질화물 반도체에 휨을 가져오지 않으면서, 스크라이빙(scribing) 공정 및 브레이킹(breaking) 공정을 통하여 별개의 칩으로 잘 분리시키기 위한 정도의 기계적 강도를 가질 수 있다.
이후, 도 7b와 같이 발광 구조물(110)에 반사층(114) 및 콘택홀(H)을 형성하고, 발광 구조물(110)의 외면에 보호막(115)을 형성한다. 콘택홀(H)의 내측은 보호막(115)에 의해 제2반도체층(113) 및 활성층(112)과 절연된다.
이후, 도 7c와 같이 제2반도체층(113)과 접속되는 제1전극(130), 및 제2반도체층(113)과 접촉되는 제2전극(140)을 형성한다. 전극은 전극용 물질층을 도금 형성한 후 패터닝할 수 있다.
이후, 도 7d와 같이 발광 구조물(110)의 일측에 지지층(170)을 형성한다. 지지층(170)은 에어로졸 증착법에 의해 형성될 수 있다.
구체적으로 에어로졸 챔버(Aerosol Chamber)에서 미세 세라믹 분말이 진공 상태의 분사실(2)로 공급되면, 분사노즐(1)을 통해 미세 세라믹 분말들을 발광 구조물에 분사한다. 이때, 제1전극(130)과 제2전극(140) 상에는 포토레지트층(3)을 미리 형성할 수 있다. 지지층(170)이 형성된 후 포토레지트층(3)은 제거한다.
이때, 보호막(115)의 두께는 발광 구조물(110)을 세라믹 입자(C)로부터 보호할 수 있는 두께로 형성될 수 있다. 보호막(115)의 두께가 400nm 내지 1000nm인 경우 증착되는 세라믹 입자로부터 발광 구조물을 보호할 수 있다.
이후, 도 7e와 같이, 기판을 제거한다. 기판은 소정의 파장을 갖는 레이저를 조사하여 분리할 수 있다. 기판은 레이저 리프트 오프 공법(LLO)으로 제거될 수 있으나 반드시 이에 한정되지는 않는다. 기판이 제거될 때 제1반도체층(111)의 상부에는 요철부(111a)가 형성될 수 있다.
발광 구조물(110)의 적어도 일부에 광학층(190)을 형성할 수 있다. 광학층(190)은 파장변환체를 포함할 수 있다. 파장변환체는 YAG, 실리케이트계, 또는 나이트라이드계 형광체일 수 있으나, 반드시 이에 한정되는 것은 아니다. 일 예로, 파장변환체는 양자점(QD), 또는 색소를 포함할 수도 있다. 이 단계에서 발광소자의 제작이 완료될 수 있다.
이후, 도 7f와 같이 제작된 발광소자의 관통홀(도 7e의 171. 172)에 솔더를 충진한 후 회로기판(200)의 패드(201, 202)와 접속한다. 그러나, 반드시 이에 한정되는 것은 아니다. 일 예로, 관통홀에 미리 범프(150, 160)를 배치하고 리플로우 공정을 거쳐 회로기판(200)과 발광소자를 접속할 수도 있다. 범프(150, 160)는 스핀 코팅 등에 의해 관통홀에 범프를 충진하고 평탄화할 수 있다.
도 7g를 참고하면, 지지층(170)의 타면(170b)이 회로기판(200)의 상면(200a)에 직접 접촉되어 열 패스 경로(H1 내지 H3)가 형성될 수 있다. 즉, 제1범프(150)과 제2범프(160) 사이의 영역에도 열 패스 경로(H3)가 형성되므로 발광소자의 열적 스트레스가 감소한다.
본 도면에서는 하나의 발광소자만을 도시하였으나, 하나의 기판에 복수 개의 발광소자를 연속적으로 형성한 후 복수 개로 분리하는 웨이퍼 레벨 패키지로 제작할 수도 있다.
실시예에 따른 발광소자는 복수 개가 기판 상에 어레이될 수 있고, 발광소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시예에 따른 발광소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시예에 따른 발광소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 발광 구조물
111: 제1반도체층
112: 활성층
113: 제2반도체층
115: 보호막
130: 제1전극
140: 제2전극
150: 제1범프
160: 제2범프
170: 지지층
111: 제1반도체층
112: 활성층
113: 제2반도체층
115: 보호막
130: 제1전극
140: 제2전극
150: 제1범프
160: 제2범프
170: 지지층
Claims (10)
- 제1반도체층, 활성층, 및 제2반도체층을 포함하는 발광 구조물;
상기 발광 구조물의 하부에 배치되는 제1전극과 제2전극; 및
상기 제1전극과 제2전극 사이에 배치되는 지지층;을 포함하고,
상기 지지층은 세라믹을 포함하는 발광소자.
- 제1항에 있어서,
상기 지지층은 물리적으로 접촉된 복수 개의 세라믹 입자를 포함하는 발광소자.
- 제1항에 있어서,
상기 지지층은 상기 발광 구조물의 일 측에 배치되는 일면, 상기 일면과 마주보는 타면, 및 상기 제1전극과 제2전극을 일부 노출하는 관통홀을 포함하는 발광소자.
- 제3항에 있어서,
상기 관통홀의 폭은 상기 제1전극과 제2전극의 폭보다 좁은 발광소자.
- 제3항에 있어서,
상기 지지층은 상기 타면에 형성된 수용홈을 포함하고, 상기 수용홈의 바닥면은 상기 관통홀과 연결된 발광소자.
- 제3항에 있어서,
상기 관통홀에 배치되어 상기 제1전극에 접속되는 제1범프, 및 상기 제2전극에 접속되는 제2범프를 포함하는 발광소자.
- 제6항에 있어서,
상기 제1범프와 제2범프의 높이는 상기 관통홀의 높이와 동일한 발광소자.
- 발광 구조물의 하부에 배치되는 제1전극과 제2전극, 및 상기 제1전극과 제2전극 사이에 배치되는 지지층을 포함하는 발광소자; 및
상기 발광소자의 제1전극 및 제2전극과 전기적으로 연결되는 회로기판;을 포함하고,
상기 지지층은 상기 회로기판의 일면에 접촉하는 발광소자 패키지.
- 제8항에 있어서,
상기 지지층은 물리적으로 접촉된 복수 개의 세라믹 입자를 포함하는 발광소자 패키지.
- 제8항에 있어서,
상기 지지층은 상기 회로기판의 일면과 접촉하는 타면, 및 상기 제1전극과 제2전극을 일부 노출하는 관통홀을 포함하는 발광소자 패키지.
Priority Applications (1)
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| KR1020150049055A KR102343872B1 (ko) | 2015-04-07 | 2015-04-07 | 발광소자 및 이를 포함하는 발광소자 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150049055A KR102343872B1 (ko) | 2015-04-07 | 2015-04-07 | 발광소자 및 이를 포함하는 발광소자 패키지 |
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ID=57250297
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210070834A (ko) * | 2019-12-05 | 2021-06-15 | 웨이브로드 주식회사 | 반도체 발광소자 |
| WO2021162414A1 (ko) * | 2020-02-11 | 2021-08-19 | 서울바이오시스주식회사 | 발광 소자를 갖는 유닛 픽셀, 픽셀모듈 및 디스플레이 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120132211A (ko) * | 2011-05-27 | 2012-12-05 | 엘지이노텍 주식회사 | 발광소자, 발광 모듈 및 발광 소자 제조방법 |
-
2015
- 2015-04-07 KR KR1020150049055A patent/KR102343872B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120132211A (ko) * | 2011-05-27 | 2012-12-05 | 엘지이노텍 주식회사 | 발광소자, 발광 모듈 및 발광 소자 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US11843077B2 (en) | 2020-02-11 | 2023-12-12 | Seoul Viosys Co., Ltd. | Unit pixel having light emitting device and displaying apparatus |
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