KR20160104321A - Vertical-type, field effect transistor based on ionic dielectric - Google Patents
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Abstract
Description
본 발명은 이온성 유전체 기반 수직구조형 저전력 구동 전계효과 트랜지스터, 및 제조 방법에 관한 것이다.The present invention relates to an ionic dielectric-based vertical structure low power driving field effect transistor, and a manufacturing method thereof.
현재의 반도체 제조 공정에 있어서는 극소 패턴을 얼마나 신뢰성 있게 형성하느냐에 따라 반도체 소자의 미세화 및 집적화가 좌우된다. 하지만, 기존의 반도체 제조 공정은 공정 특성상 수 나노미터 이하의 소자의 제조에 있어서는 그 한계가 있고, 반도체 패터닝 및 식각 기술에 의존하는 한계가 있어왔다. 이에, 전세계의 많은 사람들이 이미 10 nm 이하, 더 나아가 1 nm 이하의, 원자 수 개의 크기를 가지는 소자를 구현하려 노력하고 있다. 이러한 소위 나노 소자의 세계는 최근 주목 받고 있는 나노 과학 기술의 핵심적인 부분의 하나로 인식되고 있다.In the current semiconductor manufacturing process, miniaturization and integration of semiconductor devices depend on how to reliably form a very small pattern. However, conventional semiconductor manufacturing processes have limitations in manufacturing devices having a size of several nanometers or less due to process characteristics, and there has been a limit that depends on semiconductor patterning and etching techniques. Thus, many people around the world are already trying to implement devices that are less than 10 nm, and even less than 1 nm in size, several atoms in size. This world of so-called nanodevices is recognized as one of the core parts of nanotechnology, which is getting attention recently.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 예를 들어, 기판에 대해 수직한 방향으로 채널이 형성되는 수직형 트랜지스터가 개발되고 있다. 이와 관련하여, 한국 공개 특허 공보 제 10-2010-0032990호(발명의 명칭: 수직형 트랜지스터 소자)에서는 기판 상에 소정 간격으로 수직으로 세워진 복수개의 나노선, 나노선을 덮도록 형성되는 유전층, 평행으로 형성된 제 1 및 제 2 전도층을 이용하여, 수직형 트랜지스터 소자에 대한 기술을 설명하고 있다. 하지만, 나노선을 수직으로 세우기 위해 복잡한 공정과정이 필요하다는 문제점이 있다.Therefore, various methods for maximizing the performance of the device while reducing the size of the devices formed on the substrate have been researched and developed. For example, vertical transistors in which channels are formed in a direction perpendicular to the substrate are being developed. In this connection, in Korean Patent Laid-Open Publication No. 10-2010-0032990 (titled vertical transistor device), a plurality of nanowires formed vertically at a predetermined interval on a substrate, a dielectric layer formed to cover the nanowires, A description will be given of a technique for a vertical transistor element using the first and second conductive layers formed of the first conductive layer and the second conductive layer. However, there is a problem that a complex process is required to vertically set the nanowire.
본 발명의 일부 실시예는 이온성 유전체 기반 수직구조형 트랜지스터를 사용함으로써, 낮은 구동 전압에서도 높은 효율을 갖는 트랜지스터를 제공하는 것을 목적으로 한다.Some embodiments of the present invention aim to provide a transistor with high efficiency even at low driving voltages by using an ionic dielectric-based vertical structure transistor.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제조 방법은 기판 상에 제 1 전극, 및 제 2 전극을 형성하는 단계, 제 1 전극의 상부면에 반도체층을 형성하는 단계, 반도체층의 상부면에 제 3 전극을 형성하는 단계, 및 제 1 전극, 제 2 전극, 제 3 전극, 및 반도체층과 접촉하도록 유전층을 형성하는 단계를 포함한다. 이때, 유전층은 이온성 유전체를 포함한다.According to a first aspect of the present invention, there is provided a method for fabricating a vertical structure transistor based on an ionic dielectric, comprising: forming a first electrode and a second electrode on a substrate; Forming a third electrode on the upper surface of the semiconductor layer, and forming a dielectric layer in contact with the first electrode, the second electrode, the third electrode, and the semiconductor layer, . At this time, the dielectric layer includes an ionic dielectric.
또한, 본 발명의 제 2 측면에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제조 방법은 기판 상에 제 1 전극을 형성하는 단계, 제 1 전극의 상부면에 반도체층을 형성하는 단계, 반도체층의 상부면에 제 3 전극을 형성하는 단계, 제 1 전극, 제 3 전극, 및 반도체층과 접촉하도록 유전층을 형성하는 단계, 및 유전층의 상부면에 제 2 전극을 형성하는 단계를 포함한다. 이때, 유전층은 이온성 유전체를 포함한다.According to a second aspect of the present invention, there is provided a method for fabricating a vertical structured transistor based on an ionic dielectric, comprising: forming a first electrode on a substrate; forming a semiconductor layer on a top surface of the first electrode; Forming a third electrode on the first electrode, a third electrode, and a semiconductor layer; and forming a second electrode on a top surface of the dielectric layer. At this time, the dielectric layer includes an ionic dielectric.
또한, 본 발명의 제 3 측면에 따른 이온성 유전체 기반 수직구조형 트랜지스터는 기판, 기판의 상부면에 형성된 제 1 전극 및 제 2 전극, 제 1 전극의 상부면에 형성된 반도체층, 반도체층의 상부면에 형성된 제 3 전극, 및 제 1 전극, 제 2 전극, 제 3 전극, 및 반도체층과 접촉하도록 형성된 유전층을 포함한다. 이때, 유전층은 이온성 유전체를 포함한다.According to a third aspect of the present invention, there is provided a vertical structure transistor comprising: a substrate; a first electrode and a second electrode formed on an upper surface of the substrate; a semiconductor layer formed on an upper surface of the first electrode; And a dielectric layer formed to contact the first electrode, the second electrode, the third electrode, and the semiconductor layer. At this time, the dielectric layer includes an ionic dielectric.
또한, 본 발명의 제 4 측면에 따른 이온성 유전체 기반 수직구조형 트랜지스터는 기판, 기판의 상부면에 형성된 제 1 전극, 제 1 전극의 상부면에 형성된 반도체층, 제 1 전극, 제 3 전극, 및 반도체층과 접촉하도록 형성된 유전층, 및 제 1 전극과 소정거리 이격되고, 유전층과 접촉하여 배치된 제 2 전극을 포함한다. 이때, 유전층은 이온성 유전체를 포함한다.According to a fourth aspect of the present invention, there is provided an iontophoretic vertical structure transistor comprising a substrate, a first electrode formed on an upper surface of the substrate, a semiconductor layer formed on an upper surface of the first electrode, a first electrode, A dielectric layer formed to contact the semiconductor layer, and a second electrode spaced a predetermined distance from the first electrode and disposed in contact with the dielectric layer. At this time, the dielectric layer includes an ionic dielectric.
전술한 본 발명의 과제 해결 수단에 의하면, 이온성 유전체 기반 수직구조형 트랜지스터를 사용함으로써, 낮은 전력에서도 높은 효율을 가지는 효과가 있다.According to the above-described problem solving means of the present invention, the use of the ionic dielectric-based vertical structured transistor has the effect of achieving high efficiency even at low power.
또한, 본 발명의 일부 실시예는 이온성 유전체를 유전층으로 사용하여, 전압을 인가하였을 때 유전층의 내부에서, 반도체층의 분극을 유도하는 이온의 이동이 가능하다. 이로 인해, 소스 전극, 드레인 전극, 및 게이트 전극이 유전층에 접촉되어 있는 상태라면 소자의 구동이 가능하므로, 게이트 전극의 배치를 자유롭게 할 수 있어 공정이 용이해지는 효과가 있다.In addition, some embodiments of the present invention use an ionic dielectric as a dielectric layer to allow movement of ions that induce polarization of the semiconductor layer within the dielectric layer when a voltage is applied. As a result, if the source electrode, the drain electrode, and the gate electrode are in contact with the dielectric layer, the device can be driven, so that the arrangement of the gate electrode can be freely arranged, and the process is facilitated.
도 1은 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 개념도이다.
도 2는 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제작 공정도이다.
도 3은 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제작 순서도이다.
도 4는 본 발명의 다른 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 개념도이다.
도 5는 본 발명의 다른 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제작 공정도이다.
도 6은 본 발명의 다른 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제작 순서도이다.
도 7은 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 특성을 예시적으로 설명하기 위한 그래프이다.
도 8은 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 특성을 예시적으로 설명하기 위한 그래프이다.1 is a conceptual diagram of an ionic dielectric-based vertical structure transistor according to an embodiment of the present invention.
FIG. 2 is a view illustrating a manufacturing process of a vertical structured transistor based on an ionic dielectric according to an exemplary embodiment of the present invention. Referring to FIG.
3 is a fabrication flowchart of an ionic dielectric-based vertical structure transistor according to an embodiment of the present invention.
4 is a conceptual diagram of an ionic dielectric-based vertical structure transistor according to another embodiment of the present invention.
5 is a view illustrating a process of fabricating a vertical structure transistor based on an ionic dielectric according to another embodiment of the present invention.
6 is a flowchart illustrating a fabrication process of a vertical structured transistor based on an ionic dielectric according to another embodiment of the present invention.
FIG. 7 is a graph illustrating an example of characteristics of an ionic dielectric-based vertical structure transistor according to an embodiment of the present invention. Referring to FIG.
8 is a graph illustrating an example of the characteristics of an ionic dielectric-based vertical structured transistor according to an embodiment of the present invention.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.
본 발명의 일 실시예에 따른 이온성 유전체란 유전체로 사용될 수 있는 이온결합 물질을 포함한다. 또한, 본 발명에서 사용된 수직구조의 형태는 트랜지스터의 채널 길이를 줄이기 위한 방법으로 적용되었다. 특히, 본 발명은 이온성 유전체를 포함하는 유전층을 사용하고, 유전층은 소스 전극, 게이트 전극, 드레인 전극 및 반도체층과 외접하여 위치되어 있다. 이를 이용하면, 게이트 전극을 자유롭게 배치할 수 있고, 채널의 길이를 줄인 수직구조의 장점을 활용할 수 있다.An ionic dielectric according to one embodiment of the present invention includes an ionic bond material that can be used as a dielectric. Also, the shape of the vertical structure used in the present invention is applied as a method for reducing the channel length of the transistor. Particularly, the present invention uses a dielectric layer including an ionic dielectric, and the dielectric layer is positioned circumscribing the source electrode, the gate electrode, the drain electrode, and the semiconductor layer. With this, the gate electrode can be freely arranged, and the advantage of the vertical structure in which the channel length is reduced can be utilized.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 저전력 구동 전계효과 트랜지스터, 및 제조 방법에 대하여 자세히 설명한다.Hereinafter, an ionic dielectric-based vertical structured low power driving field effect transistor according to an embodiment of the present invention and a manufacturing method thereof will be described in detail with reference to the drawings.
도 1은 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 개념도이다.1 is a conceptual diagram of an ionic dielectric-based vertical structure transistor according to an embodiment of the present invention.
먼저, 도 1의 (a)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터(100)는 기판(110), 제 1 전극(120), 제 2 전극(130), 반도체층(140), 제 3 전극(150), 및 유전층(160)을 포함할 수 있다.1 (a), an ionic dielectric-based vertical structure transistor 100 according to an embodiment of the present invention includes a
도시된 바와 같이, 기판의 상부면에 나란히 제 1 전극(120) 및 제 2 전극(130)이 소정거리 이격되어 형성된다. 또한, 제 1 전극(120)의 상부면에 반도체층(140)이 형성되고, 반도체층(140)의 상부면에 제 3 전극(150)이 형성되고, 제 1 전극(120), 제 2 전극(130), 제 3 전극(150), 및 반도체층(140)과 접촉하여 유전층(160)이 형성된 것을 확인할 수 있다. As shown in the figure, the
도 1의 (b)는 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 유전층(160) 내에서 전압이 인가되었을 때 나타나는 현상의 개념도이다. 전압이 인가되면, 유전층(160) 내부의 이온성 유전체의 양이온과 음이온이 도 1의 (b)와 같이 이동하게 된다. 예를 들면, 양이온은 게이트 전극으로 사용되는 제 2 전극(130)으로 다가가고, 음이온은 소스와 드레인 전극으로 사용되는 제 1 전극(120) 및 제 3 전극(150)으로 향해 간다. 이로 인해, 유전층(160)상에 전기 이중층(electric double layer)을 형성하게 되고, 반도체층(140)에 반도체 캐리어(carrier)를 축적시키며, 제 1 전극과 제 3 전극 사이의 전압차이를 야기하여 전류가 흐르게 된다.FIG. 1 (b) is a conceptual view of a phenomenon that occurs when a voltage is applied in the
본 발명에 따르면 이온성 유전체 기반 수직구조형 트랜지스터는 박막의 적층을 통해 만들어진다. 여기에서는, 제 2 전극(120)은 게이트 전극이고, 제 1 전극 및 제 3 전극 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극이다. 구조에 대한 보다 자세한 설명은 도 2 내지 도 3을 함께 참조하여 설명하도록 한다.According to the present invention, an ionic dielectric-based vertical structured transistor is fabricated through lamination of thin films. Here, the
다음으로, 도 2는 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제작 공정도이다.Next, FIG. 2 is a fabrication process diagram of an ionic dielectric-based vertical structured transistor according to an embodiment of the present invention.
도 3은 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제작 순서도이다.3 is a fabrication flowchart of an ionic dielectric-based vertical structure transistor according to an embodiment of the present invention.
본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제작 방법은 기판 상에 제 1 전극, 및 제 2 전극을 형성 하고(S310), 제 1 전극의 상부면에 반도체층을 형성 하고(S330), 반도체층의 상부면에 제 3 전극을 형성하고(S350), 제 1 전극, 제 2 전극, 제 3 전극, 및 반도체층과 접촉하도록 유전층을 형성한다(S370). 이때의 유전층(160)은 이온성 유전체를 포함한다. A method of fabricating a vertical structured transistor based on an ionic dielectric according to an exemplary embodiment of the present invention includes forming a first electrode and a second electrode on a substrate (S310), forming a semiconductor layer on a top surface of the first electrode S330), a third electrode is formed on the upper surface of the semiconductor layer (S350), and a dielectric layer is formed to contact the first electrode, the second electrode, the third electrode, and the semiconductor layer (S370). The
도 2의 (a)는 기판(110)을 보여준다. 다음으로, 도 2의 (b)를 살펴보면, 기판(110)의 상부면에 제 1 전극(120) 및 제 2 전극(130)을 형성한다(S310).FIG. 2 (a) shows the
참고로, 기판(110)의 재질은 유리, 폴리머, 실리콘 웨이퍼 등일 수 있다.For reference, the material of the
제 1 전극(120) 및 제 2 전극(130)은 금속, 전도성 산화 금속, 전도성 폴리머, 전도성 카본, 전도성 나노 입자 및 유기 물질이나 전도성 물질 사이에 삽입된 나노 입자에서 선택된 전극 물질일 수 있다.The
제 1 전극(120) 및 제 2 전극(130)을 형성할 때, 공정의 환경에 따라, 사용자는 기판(110)상에 소정의 두께로 전극 물질을 증착시키고, 포토리소그래피(Photolithography) 공정을 통해 원하는 형태의 전극의 패턴을 제작할 수 있으나, 이에 한정된 것은 아니다.When the
예를 들면, 증착된 전극 물질의 상부면에 포토레지스트를 도포하고, 마스크를 이용하여 특정 부분을 노광한 후, 패턴을 현상한다. 이후, 건식 또는 습식 식각하는 공정을 수행하여 원하는 형태가 남게 되면, 불필요한 포토레지스트는 아세톤(acetone)과 같은 유기용매로 제거하여 제 1 전극(120) 및 제 2 전극(130)을 형성할 수 있다.For example, a photoresist is applied to the upper surface of the deposited electrode material, a specific portion is exposed using a mask, and then the pattern is developed. Thereafter, when a desired pattern is left by performing a dry or wet etching process, unnecessary photoresist may be removed with an organic solvent such as acetone to form the
다음으로, 제 1 전극의 상부면에 반도체층(140)을 형성 한다(S330).Next, a
도 2의 (c)를 살펴보면, 제 1 전극의 상부면에 반도체층(140)이 형성된 것을 확인할 수 있다. 반도체층(140)은 부분적으로 또는 전체적으로 실리콘, 갈륨비소, 인화갈륨 및 질화갈륨 등으로 형성할 수 있다. 후술하는 도 7을 통해 P형 폴리머 반도체를 이용한 이온성 유전체 기반의 수직구조형 트랜지스터의 특성을 예시적으로 설명하도록 하고, 도 8을 통해 반도체층(140)을 펜타센(Pentacene) 물질을 이용한 이온성 유전체 기반의 수직구조형 트랜지스터의 특성을 예시적으로 설명하도록 한다.Referring to FIG. 2C, it can be seen that the
다음으로, 반도체층(140)의 상부면에 제 3 전극(150)을 형성 한다(S350). 도 2의 (d)를 살펴보면, 반도체층(140)의 상부면에 제 3 전극(150)이 형성됨을 확인할 수 있다. 제 3 전극(150)은 전술한 바와 같이, 포토리소그래피 공정을 통해 원하는 형태로 제작할 수 있다. 제 3 전극(150)도 마찬가지로, 금속, 전도성 산화 금속, 전도성 폴리머, 전도성 카본, 전도성 나노 입자 및 유기 물질이나 전도성 물질 사이에 삽입된 나노 입자에서 선택된 전극 물질일 수 있다.Next, a
다음으로, 제 1 전극(120), 제 2 전극(130), 제 3 전극(150), 및 반도체층(140)과 접촉하도록 유전층(160)을 형성한다(S370). 이때, 유전층(160)은 유전체로 사용될 수 있는 이온결합 물질을 포함한다. Next, a
제 2 전극(130)에 인가되는 전압에 따라, 유전층(160)에 포함된 이온들이 이동하고, 반도체층(140)에 인접한 이온들에 의하여 제 1 전극(120)과 제 3 전극(150) 사이에 전류가 흐른다.The ions included in the
다음으로, 도 4는 본 발명의 다른 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 개념도이다.Next, FIG. 4 is a conceptual diagram of an ionic dielectric-based vertical structured transistor according to another embodiment of the present invention.
도 4의 (a)를 살펴보면, 기판의 상부면에 제 1 전극(120)이 형성되고, 제 1 전극(120)의 상부면에 반도체층(140)이 형성되고, 반도체층(140)의 상부면에 제 3 전극(150)이 형성되고, 제 1 전극(120), 제 3 전극(150), 및 반도체층(140)과 접촉하도록 유전층(160)이 형성된 것을 확인할 수 있다. 또한, 제 2 전극(130)은 제 1 전극(120)과 소정거리 이격되고, 유전층(160)과 접촉하여 배치되어 있다. 특히, 제 2 전극(130)은 유전층(160)의 상부면에 배치된 것을 확인할 수 있다.4A, a
도 4의 (b)는 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 유전층(160) 내에서 전압이 인가되었을 때 나타나는 현상의 개념도이다. 전압이 인가되면, 유전층(160) 내부의 이온성 유전체의 양이온과 음이온이 도 4의 (b)와 같이 이동하게 된다. 예를 들면, 양이온은 게이트 전극으로 사용되는 제 2 전극(130)으로 다가가고, 음이온은 소스와 드레인 전극으로 사용되는 제 1 전극(120) 및 제 3 전극(150)으로 향해 간다. FIG. 4 (b) is a conceptual diagram of a phenomenon that occurs when a voltage is applied in the
이로 인해, 유전층(160)상에 전기 이중층(electric double layer)을 형성하게 되고, 반도체층(140)에 반도체 캐리어(carrier)를 축적시키며, 제 1 전극과 제 3 전극 사이의 전압차이를 야기하여 전류가 흐르게 된다. 구조에 대한 보다 자세한 설명은 도 5 내지 도 6을 함께 참조하여 설명하도록 한다.As a result, an electric double layer is formed on the
도 5는 본 발명의 다른 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제작 공정도이다.5 is a view illustrating a process of fabricating a vertical structure transistor based on an ionic dielectric according to another embodiment of the present invention.
도 6은 본 발명의 다른 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제작 순서도이다.6 is a flowchart illustrating a fabrication process of a vertical structured transistor based on an ionic dielectric according to another embodiment of the present invention.
본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 제작 방법은 기판 상에 제 1 전극(120)을 형성하는 단계(S610), 제 1 전극의 상부면에 반도체층(140)을 형성하는 단계(S630), 반도체층(140)의 상부면에 제 3 전극(150)을 형성하는 단계(S650), 제 1 전극(120), 제 3 전극(150), 및 반도체층(140)을 에워싸도록 이온성 유전체를 포함하는 유전층(160)을 형성하는 단계(S670), 및 유전층(160)의 상부면에 제 2 전극(130)을 형성하는 단계(S690)를 포함한다.A method of fabricating a vertical structured transistor based on an ionic dielectric according to an embodiment of the present invention includes forming a
각각의 단계에서 행해지는 공정은 전술한 도 2 내지 도 3에서 행해진 바와 동일하므로, 설명을 생략하기로 한다. 다만, 유전층(160)의 상부면에 제 2 전극(130)이 형성됨에 따라, 제 1 전극(120), 제 3 전극(150), 반도체층(140), 및 제 2 전극(130)은 모두 이온성 유전체를 포함하는 유전층(160)과 접촉하고 있는 형태이다.The process performed in each step is the same as that performed in the above-described FIG. 2 to FIG. 3, and therefore, description thereof will be omitted. The
또한, 경우에 따라서는, 제 2 전극(130)은 제 1 전극(120)에서 소정거리 이격된 상태로 유전층(160)의 측부면에 배치될 수도 있다. 제 2 전극(130)의 위치는, 공정의 환경에 따라, 사용자가 적절하게 조절할 수 있다. 제 2 전극(130)은 게이트 전극으로 작동하며, 전하 주입 및 수송 특성을 변화시키고, 제 1 전극(120) 및 제 3 전극(150)으로 흐르는 전류를 조절하게 된다.In some cases, the
한편, 도 7은 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 특성을 예시적으로 설명하기 위한 그래프이다.FIG. 7 is a graph illustrating an example of characteristics of an ionic dielectric-based vertical structured transistor according to an embodiment of the present invention. Referring to FIG.
도 7은 전술한 방법으로 트랜지스터를 제작하되, 반도체층(140)으로 P형 폴리머 반도체(p-type polymer semiconductor)를 이용하였고, 전달곡선(Transfer curve, 도 7의 (a))과 출력곡선(Output curve, 도 7의 (b))을 측정한 그래프이다. 출력곡선(b)을 살펴보면, 200nm정도 되는 반도체층(140)이 채널상에서 길이로써 작용하기 때문에 짧은 채널에서 나타나는 공간전하 제한전류(Space Charge Limited Current, SCLC)현상이 관찰되는 것을 확인할 수 있다. 또한, 이온성 유전체에 의한 전기 이중층의 형성으로 소자가 구동되는 원리이기 때문에, 출력곡선, 전달곡선을 확인해 본 바, 모두 낮은 전압에서 트랜지스터의 구동이 원활하게 이루어짐을 알 수 있다.7 shows a case where a p-type polymer semiconductor is used as the
한편, 도 8은 본 발명의 일 실시예에 따른 이온성 유전체 기반 수직구조형 트랜지스터의 특성을 예시적으로 설명하기 위한 그래프이다.Meanwhile, FIG. 8 is a graph illustrating an example of characteristics of an ionic dielectric-based vertical structure transistor according to an embodiment of the present invention.
도 8은 반도체층(140)으로 작은분자 P형 반도체(Small molecule P-type semiconductor)인 펜타센(Pentacene)을 이용하여 제작된 소자의 전달곡선이다. 전술한 도 7과 마찬가지로, 200nm 정도의 펜타센의 두께가 채널의 길이로써 작용하기 때문에 높은 전류 값을 얻어 낼 수 있으며, 전기 이중층의 형성으로 인해 낮은 전압에서도 구동이 가능함을 확인할 수 있다.8 is a transfer curve of a device manufactured using pentacene, which is a small molecule P-type semiconductor, as the
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.It will be understood by those skilled in the art that the foregoing description of the present invention is for illustrative purposes only and that those of ordinary skill in the art can readily understand that various changes and modifications may be made without departing from the spirit or essential characteristics of the present invention. will be. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. For example, each component described as a single entity may be distributed and implemented, and components described as being distributed may also be implemented in a combined form.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.
100: 이온성 유전체 기반 수직구조형 트랜지스터
110: 기판
120: 제 1 전극
130: 제 2 전극
140: 반도체층
150: 제 3 전극
160: 유전층100: Ionic dielectric-based vertical structure transistor
110: substrate
120: first electrode
130: second electrode
140: semiconductor layer
150: third electrode
160: Dielectric layer
Claims (10)
기판 상에 제 1 전극 및 제 2 전극을 형성하는 단계;
상기 제 1 전극의 상부면에 반도체층을 형성하는 단계;
상기 반도체층의 상부면에 제 3 전극을 형성하는 단계; 및
상기 제 1 전극, 상기 제 2 전극, 상기 제 3 전극, 및 상기 반도체층과 접촉하도록 유전층을 형성하는 단계를 포함하되,
상기 유전층은 이온성 유전체를 포함하는 이온성 유전체 기반 수직구조형 트랜지스터의 제조 방법.In a method of manufacturing an ionic dielectric-based vertical structure transistor,
Forming a first electrode and a second electrode on a substrate;
Forming a semiconductor layer on an upper surface of the first electrode;
Forming a third electrode on a top surface of the semiconductor layer; And
Forming a dielectric layer in contact with the first electrode, the second electrode, the third electrode, and the semiconductor layer,
Wherein the dielectric layer comprises an ionic dielectric.
기판 상에 제 1 전극을 형성하는 단계;
상기 제 1 전극의 상부면에 반도체층을 형성하는 단계;
상기 반도체층의 상부면에 제 3 전극을 형성하는 단계;
상기 제 1 전극, 상기 제 3 전극, 및 상기 반도체층과 접촉하도록 유전층을 형성하는 단계; 및
상기 유전층의 상부면에 제 2 전극을 형성하는 단계를 포함하되,
상기 유전층은 이온성 유전체를 포함하는 이온성 유전체 기반 수직구조형 트랜지스터의 제조 방법.A method for fabricating an ionic dielectric-based vertical structure transistor,
Forming a first electrode on the substrate;
Forming a semiconductor layer on an upper surface of the first electrode;
Forming a third electrode on a top surface of the semiconductor layer;
Forming a dielectric layer in contact with the first electrode, the third electrode, and the semiconductor layer; And
And forming a second electrode on a top surface of the dielectric layer,
Wherein the dielectric layer comprises an ionic dielectric.
상기 제 2 전극은 게이트 전극이고,
상기 제 1 전극 및 상기 제 3 전극 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극인 이온성 유전체 기반 수직구조형 트랜지스터의 제조 방법.3. The method according to claim 1 or 2,
The second electrode is a gate electrode,
Wherein one of the first electrode and the third electrode is a source electrode and the other is a drain electrode.
상기 유전층은
유전체로 사용될 수 있는 이온결합 물질을 포함하는 것인 이온성 유전체 기반 수직구조형 트랜지스터의 제조 방법.3. The method according to claim 1 or 2,
The dielectric layer
Lt; RTI ID = 0.0 > 1, < / RTI > wherein the ion-conducting material comprises an ion-binding material that can be used as a dielectric.
상기 제 2 전극에 인가되는 전압에 따라 상기 유전층에 포함된 이온들이 이동하고, 상기 반도체층에 인접한 이온들에 의하여 상기 제 1 전극과 제 3 전극 사이에 전류가 흐르는 것인 이온성 유전체 기반 수직구조형 트랜지스터의 제조 방법.3. The method according to claim 1 or 2,
Wherein the ions included in the dielectric layer move according to a voltage applied to the second electrode and a current flows between the first electrode and the third electrode due to ions adjacent to the semiconductor layer, A method of manufacturing a transistor.
기판;
상기 기판의 상부면에 형성된 제 1 전극 및 제 2 전극;
상기 제 1 전극의 상부면에 형성된 반도체층;
상기 반도체층의 상부면에 형성된 제 3 전극; 및
상기 제 1 전극, 상기 제 2 전극, 상기 제 3 전극, 및 상기 반도체층과 접촉하도록 형성된 유전층을 포함하되,
상기 유전층은 이온성 유전체를 포함하는 이온성 유전체 기반 수직구조형 트랜지스터.In ionic dielectric-based vertical structured transistors,
Board;
A first electrode and a second electrode formed on an upper surface of the substrate;
A semiconductor layer formed on an upper surface of the first electrode;
A third electrode formed on an upper surface of the semiconductor layer; And
And a dielectric layer formed to contact the first electrode, the second electrode, the third electrode, and the semiconductor layer,
Wherein the dielectric layer comprises an ionic dielectric.
기판;
상기 기판의 상부면에 형성된 제 1 전극;
상기 제 1 전극의 상부면에 형성된 반도체층;
상기 반도체층의 상부면에 형성된 제 3 전극;
상기 제 1 전극, 상기 제 3 전극, 및 상기 반도체층과 접촉하도록 형성된 유전층; 및
상기 제 1 전극과 소정거리 이격되고, 상기 유전층과 접촉하여 배치된 제 2 전극을 포함하되,
상기 유전층은 이온성 유전체를 포함하는 이온성 유전체 기반 수직구조형 트랜지스터.In ionic dielectric-based vertical structured transistors,
Board;
A first electrode formed on an upper surface of the substrate;
A semiconductor layer formed on an upper surface of the first electrode;
A third electrode formed on an upper surface of the semiconductor layer;
A dielectric layer formed to contact the first electrode, the third electrode, and the semiconductor layer; And
A second electrode spaced a predetermined distance from the first electrode and disposed in contact with the dielectric layer,
Wherein the dielectric layer comprises an ionic dielectric.
상기 제 2 전극은 게이트 전극이고,
상기 제 1 전극 및 상기 제 3 전극 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극인 이온성 유전체 기반 수직구조형 트랜지스터.8. The method according to claim 6 or 7,
The second electrode is a gate electrode,
Wherein one of the first electrode and the third electrode is a source electrode and the other is a drain electrode.
상기 유전층은
유전체로 사용될 수 있는 이온결합 물질 포함하는 것인 이온성 유전체 기반 수직구조형 트랜지스터.8. The method according to claim 6 or 7,
The dielectric layer
An ionic dielectric material that can be used as a dielectric.
상기 제 2 전극에 인가되는 전압에 따라 상기 유전층에 포함된 이온들이 이동하고, 상기 반도체층에 인접한 이온들에 의하여 상기 제 1 전극과 제 3 전극 사이에 전류가 흐르는 것인 이온성 유전체 기반 수직구조형 트랜지스터.8. The method according to claim 6 or 7,
Wherein the ions included in the dielectric layer move according to a voltage applied to the second electrode and a current flows between the first electrode and the third electrode due to ions adjacent to the semiconductor layer, transistor.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150027161A KR101940305B1 (en) | 2015-02-26 | 2015-02-26 | Vertical-type, field effect transistor based on ionic dielectric |
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| KR1020150027161A KR101940305B1 (en) | 2015-02-26 | 2015-02-26 | Vertical-type, field effect transistor based on ionic dielectric |
Publications (2)
| Publication Number | Publication Date |
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| KR20160104321A true KR20160104321A (en) | 2016-09-05 |
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| KR1020150027161A KR101940305B1 (en) | 2015-02-26 | 2015-02-26 | Vertical-type, field effect transistor based on ionic dielectric |
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| KR (1) | KR101940305B1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070019634A (en) * | 2003-08-29 | 2007-02-15 | 더 리전트 오브 더 유니버시티 오브 캘리포니아 | Vertical organic field effect transistor |
| WO2012025190A1 (en) * | 2010-08-27 | 2012-03-01 | Karlsruher Institut für Technologie | Electrochemically-gated transistor and a method for its manufacture |
| KR20120130149A (en) * | 2012-10-26 | 2012-11-29 | 숭실대학교산학협력단 | Flexible field-effect transistor and manufacturing method of the same |
-
2015
- 2015-02-26 KR KR1020150027161A patent/KR101940305B1/en active IP Right Grant
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| KR20120130149A (en) * | 2012-10-26 | 2012-11-29 | 숭실대학교산학협력단 | Flexible field-effect transistor and manufacturing method of the same |
Non-Patent Citations (1)
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| (비특허문헌)2013.12.* * |
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