KR20160103233A

KR20160103233A - 레벨 시프터 회로

Info

Publication number: KR20160103233A
Application number: KR1020150025283A
Authority: KR
Inventors: 피재은; 변춘원; 권오상; 박은숙; 유민기; 황치선
Original assignee: 한국전자통신연구원
Priority date: 2015-02-23
Filing date: 2015-02-23
Publication date: 2016-09-01
Also published as: KR102277176B1; US20160248426A1; US9628079B2

Abstract

레벨 시프터 회로는 전원 단자와 출력 단자 사이에 연결되고, 입력 단자로부터 제1 게이트에 전달되는 입력 신호 및 제2 게이트 전달되는 신호에 응답하여, 상기 전원 단자로부터 인가되는 전원 전압을 상기 출력 단자에 전달하는 제1 트랜지스터 및 상기 출력 단자에 연결되고, 게이트에 전달되는 게이트 신호에 응답하여 접지 전압을 상기 출력 단자에 전달하는 제2 트랜지스터를 포함한다.

Description

레벨 시프터 회로 {LEVEL SHIFTER CIRCUIT}

본 발명은 레벨 시프터 회로에 관한 것으로, 더욱 상세하게는 더블 게이트 구조의 트랜지스터를 포함하는 레벨 시프터 회로에 관한 것이다.

최근 들어, 퍼스널 컴퓨터나 텔레비전 등의 소형화, 경량화, 박형화의 추세에 따라 표시 장치도 소형화, 경량화, 박형화가 요구되고 있다. 이러한 요구를 충족시키기 위하여 음극선관 표시 장치(Cathode Ray Tube, 이하: CRT) 대신, 액정 표시 장치(LCD) 또는 유기 전계 발광 표시 장치(OLED)와 같은 휴대가 용이한 플랫 패널(Flat panel)형 표시 장치가 개발되고 있다. 플랫 패널형 표시 장치는 스위칭 소자의 역할을 하는 박막 트랜지스터(Thin Film Transistor, 이하: TFT)를 포함한다.

통상적으로, 반도체 집적회로에 사용되는 전압은 5V 이하의 저 전압이다. 그러나, 표시 장치 또는 특정 회로에서는 5V 이상의 고전압이 사용된다. 예를 들어, 박막 트랜지스터(TFT)를 이용한 액정 표시 장치는 게이트 라인에 공급되는 펄스 전압으로서, 대략 20V 이상의 고전압을 사용한다. 따라서, 통상의 반도체 집적회로에 사용되는 5V 이하의 저 전압으로는 이러한 표시 장치가 동작되지 않는다. 이에 따라, 5V 이하의 저 전압은 표시 장치나 이를 구동하기 위한 구동 회로에 맞는 고전압으로 변환되어야 한다.

저 전압을 표시 장치 및 구동 회로의 동작에 맞는 고전압의 레벨로 변환시키기 위해, 레벨 시프터(Level shifter)가 사용된다. 레벨 시프터는 주로 단결정 실리콘 웨이퍼나 아몰퍼스-실리콘 박막 트랜지스터 또는 산화물 박막 트랜지스터로 구성된다. 그러나, 레벨 시프터에 사용되는 박막 트랜지스터가 CMOS(complmentary metal-oxide-semiconductor)구조로 구성될 경우, 레벨 시프터의 제조 공정이 복잡해지고 생산비용이 높아지는 문제가 있다. 또한, 산화물 박막 트랜지스터는 문턱 전압(Threshold voltage, 이하: VT)이 0V 이거나 음의 값을 갖는 공핍 모드(Depletion mode)의 특성을 가지므로, 레벨 시프터에 적용되기 어려운 문제점이 있다.

본 발명의 목적은 레벨 시프터 회로의 주요 트랜지스터를 더블 게이트 트랜지스터로 구성하고, 문턱 전압을 조절함으로써, 공핍 모드 또는 증가 모드에서 동작하는 레벨 시프터 회로를 구현하는 데에 있다.

본 발명의 실시 예에 따른 레벨 시프터 회로는 전원 단자와 출력 단자 사이에 연결되고, 입력 단자로부터 제1 게이트에 전달되는 입력 신호 및 제2 게이트 전달되는 신호에 응답하여, 상기 전원 단자로부터 인가되는 전원 전압을 상기 출력 단자에 전달하는 제1 트랜지스터 및 상기 출력 단자에 연결되고, 게이트에 전달되는 게이트 신호에 응답하여 접지 전압을 상기 출력 단자에 전달하는 제2 트랜지스터를 포함한다.

실시 예로서, 상기 제1 트랜지스터의 상기 제2 게이트에는 상기 입력 단자로부터 전달되는 상기 입력 신호가 인가된다.

실시 예로서, 상기 제2 게이트는 상기 출력단자에 연결된다.

실시 예로서, 상기 제2 게이트에는 제2 전원 단자로부터 인가되는 제2 전원 전압이 인가된다.

실시 예로서, 상기 제2 게이트는 클럭 단자로부터 인가되는 클럭 신호가 인가된다.

실시 예로서 상기 클럭 신호의 주기는 상기 입력 신호의 주기와 동일하다.

실시 예로서, 상기 입력 신호가 하이 레벨이면, 상기 클럭 신호도 하이 레벨이고, 상기 입력 신호가 로우 레벨이면, 상기 클럭 신호도 로우 레벨이다.

실시 예로서, 상기 입력 신호의 하이 레벨과 로우 레벨의 차이는 제1 값이고, 상기 클럭 신호의 하이 레벨과 로우 레벨의 차이는 제2 값이고, 상기 제2 값은 상기 제1 값보다 크다.

실시 예로서, 상기 제1 트랜지스터는 상기 제1 게이트에 인가되는 입력 신호 및 상기 제2 게이트에 인가되는 신호의 반전된 값을 갖는 문턱 전압의 차이 값에 따라 턴-온 또는 턴-오프 된다.

실시 예로서, 상기 입력 신호는 제1 전압 및 상기 접지 전압을 갖는 주기 신호이고, 상기 출력 신호는 제2 전압 및 상기 접지 전압을 갖는 주기 신호이고, 상기 2 전압의 레벨은 상기 제1 전압의 레벨보다 높다.

실시 예로서, 상기 게이트 신호는 상기 입력 신호의 상보 신호이다.

본 발명에 의하면, 레벨 시프터 회로의 주요 트랜지스터를 더블 게이트 트랜지스터로 구성함으로써, 공핍 모드 및 증가 모드에서 전력 효율을 향상시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 표시 장치를 보여주는 블록도이다.
도 2A 및 도 2B들은 레벨 시프터 회로를 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따른 레벨 시프터 회로에 포함된 더블 게이트 트랜지스터의 구조를 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 레벨 시프터 회로에 포함된 더블 게이트 트랜지스터의 전달 특성을 보여주는 그래프이다.
도 5는 본 발명의 제1 실시 예에 따른 레벨 시프터 회로를 보여주는 회로도이다.
도 6은 본 발명의 제1 실시 예에 따른 레벨 시프터 회로의 동작 과정을 보여주는 타이밍도이다.
도 7은 본 발명의 제2 실시 예에 따른 레벨 시프터 회로를 보여주는 회로도이다.
도 8은 본 발명의 제2 실시 예에 따른 레벨 시프터 회로의 동작 과정을 보여주는 타이밍도이다.
도 9는 본 발명의 제3 실시 예에 따른 레벨 시프터 회로를 보여주는 회로도이다.
도 10은 본 발명의 제3 실시 예에 따른 레벨 시프터 회로의 동작 과정을 보여주는 타이밍도이다.
도 11은 본 발명의 제4 실시 예에 따른 레벨 시프터 회로를 보여주는 회로도이다.
도 12는 본 발명의 제4 실시 예에 따른 레벨 시프터 회로의 동작 과정을 보여주는 타이밍도이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 더블 게이트 산화물 트랜지스터들로 구성되는 레벨 시프터 회로 및 이를 포함하는 표시 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.

실시 예의 설명에 있어서, 각 층의 "위(상)/아래(하)(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 위(상)/아래(하)는 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. 한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합 되는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합 되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 이해될 것이다.

도 1은 본 발명의 실시 예에 따른 표시 장치를 보여주는 블록도이다. 도 1을 참조하면, 표시 장치(100)는 레벨 시프터 회로(110), 게이트 구동부(120), 데이터 구동부(130), 표시 패널(140) 및 타이밍 컨트롤러(150)를 포함한다.

레벨 시프터 회로(110)는 게이트 구동부(120)와 전기적으로 연결된다. 레벨 시프터 회로(110)는 타이밍 컨트롤러(150)로부터 발생하는 레벨 제어 신호(LCS)에 따라 게이트 구동부(120)에 구동 전압(DS)을 인가한다. 또한, 레벨 시프터 회로(110)는 적어도 하나 이상의 더블 게이트 트랜지스터를 포함한다. 이에 따라, 레벨 시프터 회로(110)의 누설 전류가 차단되고, 전력 효율이 증가한다.

게이트 구동부(120)는 복수의 게이트 라인들(GL1~GLn)을 통해 표시 패널(140)과 전기적으로 연결된다. 게이트 구동부(120)는 타이밍 컨트롤러(150)로부터 발생하는 게이트 제어 신호(GCS)에 따라 복수의 게이트 라인들(GL1~GLn)에 구동 전압(DS)을 인가한다. 게이트 구동부(120)는 레벨 시프터 회로(110)로부터 수신되는 구동 전압(DS)을 복수의 게이트 라인들(GL1~GLn)에 인가할 수 있다.

데이터 구동부(130)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(140)과 전기적으로 연결된다. 데이터 구동부(120)는 타이밍 컨트롤러(150)로부터 발생하는 데이터 제어 신호(DCS)에 따라 복수의 데이터 라인들(DL1~DLm)에 데이터 전압을 인가한다.

표시 패널(140)은 복수의 게이트 라인들(GL1~GLn)을 통해 게이트 구동부(120)와 전기적으로 연결된다. 그리고, 표시 패널(140)은 복수의 데이터 라인들(DL1~DLm)을 통해 데이터 구동부(130)와 전기적으로 연결된다. 표시 패널(140)은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)에 연결되고, 매트릭스 형태로 배열된 복수의 화소들을 포함한다. 각 화소는 데이터 구동부(130)를 통해 전달되는 데이터 전압 및 게이트 구동부(120)를 통해 전달되는 게이트 전압에 따라 동작한다.

타이밍 컨트롤러(150)는 표시 장치(100)의 전반적인 동작을 제어한다. 구체적으로, 타이밍 컨트롤러(150)는 레벨 제어 신호(LCS)를 생성하여 레벨 시프터 회로(110)에 전달한다. 타이밍 컨트롤러(150)는 게이트 제어 신호(GSL)를 생성하여 게이트 구동부(120)에 전달한다. 타이밍 컨트롤러(150)는 데이터 제어 신호(DCS)를 생성하여 데이터 구동부(130)에 전달한다.

도 2A 및 도 2B들은 레벨 시프터 회로를 보여주는 회로도이다. 도 2A에서, 레벨 시프터 회로(10a)는 제1 내지 제6 트랜지스터들(T1a~T6a) 및 제1 및 제2 커패시터들(C1a, C2a)를 포함한다. 제1 내지 제6 트랜지스터들(T1a~T6a)은 산화물 박막 트랜지스터일 수 있다.

제3 트랜지스터(T3a)의 게이트 단자에 하이(high) 레벨의 제1 입력 신호(CLK)가 입력되면, 제3 트랜지스터(T3a)는 턴-온(turn-on)된다. 제3 트랜지스터(T3a)가 턴-온되면, 접지 단자(VSS)를 통해 접지 전압이 제6 트랜지스터(T6a)의 게이트 단자에 입력됨에 따라, 제6 트랜지스터(T6a)는 턴-오프(turn-off)된다. 제6 트랜지스터(T6a)가 턴-오프되면, 출력 단자(OUT)에 연결된 노드의 전압은 제2 전원 전압(VDD2)으로 상승한다. 따라서, 출력 노드(OUT)를 통해 출력 전압(VOUT)이 출력된다.

도 2의 레벨 시프터 회로(10a)의 제1 및 제4 트랜지스터(T1a, T4a)는 제2 전원 단자(VDD2)에 다이오드 커넥션(diode-connection)된다. 그러므로, 제2 및 제5 트랜지스터(T2a, T5a)의 게이트 단자에는 제1 및 제4 트랜지스터(T1a, T4a)의 문턱 전압만큼 감소된 전원 전압들(VDD1, VDD2)이 인가된다. 그러므로, 출력 단자(VOUT)을 통해 제2 전원 전압(VDD2)보다 낮은 출력 전압(VOUT)이 출력된다. 그리고, 제3 및 제6 트랜지스터(T3a, T6a)는 산화물 박막 트랜지스터이므로, 공핍 모드 특성에 의해 완벽하게 턴-오프되지 못하기 때문에, 출력 전압(VOUT)은 더 낮아질 수 있다.

제3 트랜지스터(T3a)의 게이트 단자에 하이(high) 레벨의 제1 입력 신호(CLK)가 입력될 때, 제2 트랜지스터(T2a)는 턴-온 상태이다. 따라서, 제6 트랜지스터(T6a)의 게이트 단자에 접지 전압(VSS)보다 높은 전압이 인가되고, 제 6 트랜지스터(T6a)는 완벽하게 턴-오프 되지 않는다. 그리고, 접지 단자(VSS)와 제1및 제2 전원단자들(VDD1, VDD2) 사이에 정전류의 발생으로 인한 전력 소모가 커질 수 있다.

도 2B는 제1 내지 제4 트랜지스터들(T1b~T4b) 및 커패시터(C1b)를 포함한다. 제1 내지 제4 트랜지스터들(T1b~T4b)은 산화물 박막 트랜지스터일 수 있다. 제1 입력 신호(CLK) 및 제2 입력 신호(CLKB)는 상보적인 신호이다.

제3 및 제 4 트랜지스터(T3b, T4b)의 게이트 단자에 하이 레벨의 제1 입력 신호(CLK)가 인가되면, 로우(low) 레벨의 제2 입력 신호(CLKB)는 제2 트랜지스터(T2b)의 게이트 단자 및 출력 단자(OUT)에 인가된다. 하지만, 제1 트랜지스터(T1b)가 공핍 모드로 동작하므로, 전원 단자(VDD)와 제3 트랜지스터(T3b) 사이에 정전류가 발생하므로 소비 전력이 증가한다. 또한 공핍 모드 특성에 의해 제2 트랜지스터(T2b)가 완벽하게 턴-오프되지 못하여, 출력 전압(VOUT)은 로우 레벨이 되지 못한다. 그리고, 출력 단자(OUT)를 통해, 제2 트랜지스터(T2b)의 문턱 저압(VTH)만큼 상승한 전압이 출력된다.

제3 및 제 4 트랜지스터들(T3b, T4b)의 게이트 단자에 로우 레벨의 제1 입력 신호(CLK)가 인가되면, 제3 및 제 4 트랜지스터들(T3b, T4b)은 턴-오프 된다. 그리고, 제2 트랜지스터(T2b)는 전원 단자(VDD)에 다이오드 커넥션 되어 있으므로, 전원 전압에 의해 출력 단자(OUT)에 연결된 노드의 전압이 상승한다.

하지만, 제1 트랜지스터(T1b)는 전원 단자(VDD)에 다이오드 커넥션된 구조 이므로, 제2 트랜지스터(T2b)의 게이트 단자에 전원 전압보다 낮은 전압이 인가된다. 따라서, 제2 트랜지스터(T2b)는 완벽하게 턴-온 되지 못하므로, 전원 전압보다 낮은 출력 전압(VOUT)이 출력된다.

도 2A 및 도2B에 따르면, 트랜지스터의 다이오드 커넥션 및 공핍 모드 특성에 의해 레벨 시프터 회로(10a, 10b)의 특성이 저하된다. 이러한 문제는 공핍 모드로 동작하는 산화물 박막 트랜지스터 고유의 특성 때문이지만 소자를 더블 게이트 구조로 만들어서 문턱 전압을 제어하면 공핍 모드 특성이 보상되어 소비전력 감소 및 정확한 출력 전달도 가능해진다.

도 2는 본 발명의 실시 예에 따른 레벨 시프터 회로에 포함된 더블 게이트 트랜지스터의 구조를 보여주는 도면이다.

도 2를 참조하면, 더블 게이트 트랜지스터(200)에는 기판(210)(예를 들어, 유리) 상에 바텀 게이트(bottom gate)(220)가 제공될 수 있다. 그리고, 기판(210) 및 바텀 게이트(220)를 상부 물질과 절연시킬 수 있는 절연막(230)(예를 들어, 알루미늄 옥사이드)이 제공될 수 있다. 그리고, 드레인(240) 및 소스(240')가 제공된 후, 전자 또는 정공이 이동하여 채널을 형성하는 액티브 층(250)이 제공될 수 있다. 이후, 에칭에 따른 손상 방지를 위해 보호막(protection layer)(260)이 제공된 후, 다시 절연막(270)(예를 들어, 알루미늄 옥사이드)이 제공될 수 있다. 그리고, 바텀 게이트(200)와 마찬가지로 액티브 층(250)의 채널 폭을 조절할 수 있는 탑 게이트(top gate)(280)가 절연막(270) 상에 제공될 수 있다.

본 발명의 실시 예에 따른 레벨 시프터 회로는, 레벨 시프터 회로를 구성하는 주요 트랜지스터를 더블 게이트 트랜지스터로 구성될 수 있다. 따라서, 일반적인 산화물 박막 트랜지스터가 갖는 공핍형 특성을 개선하기 위해 탑 게이트(280)에 인가되는 전압을 조절하여 문턱 전압을 0V 이상으로 만들 수 있다. 그 결과, 게이트 드라이버의 열화가 방지되고, 소모 전력이 감소될 수 있다.

도 3은 본 발명의 실시 예에 따른 레벨 시프터 회로에 포함된 더블 게이트 트랜지스터의 전달 특성을 보여주는 그래프이다. 그래프의 가로축은 바텀 게이트(BT)에 인가되는 바텀 게이트 전압(VG/B)이다. 그리고, 세로축은 트랜지스터의 드레인(drain) 단자 및 소스(source) 단자에 인가되는 드레인 소스 전류(Ids)이다.

일반적으로, 산화물 박막 트랜지스터는 전압 또는 빛에 의한 스트레스에 의해서, 또는 공정의 특성상 문턱 전압이 음의 값을 갖는 경우가 많다. 따라서, 레벨 시프터 회로를 구성하는 트랜지스터가 완전히 꺼지지 않아서 정상적인 회로 동작이 불가능할 수 있고, 트랜지스터가 음의 문턱 전압을 가질 경우 소비전력이 크게 증가할 수 있다.

도 3에는 트랜지스터의 드레인 단자 및 소스 단자에 인가되는 드레인 소스 전압(VDS)의 크기가 0.1V일 때와 10V일 때의 그래프를 예시적으로 도시된다. 도 3을 참조하면, 탑 게이트에 인가되는 전압(VG/T)이 0V인 경우, 문턱 전압(VTH)은 -3V일 수 있다. 그러나, 탑 게이트에 인가되는 전압(VG/T)이 -5V인 경우, 문턱 전압(VTH)이 2V로 양의 전압을 가짐을 알 수 있다. 즉, 일반적인 싱글 게이트 트랜지스터에서 트랜지스터를 완전하게 턴-오프 시키기 위해 게이트에 과도하게 음의 전압을 인가하는 것과는 달리, 바텀 게이트에 인가되는 전압을 조절하여 트랜지스터를 완전하게 턴-오프 시킬 수 있다.

본 발명의 실시 예에 따르면, 탑 게이트에 인가되는 전압을 조절하여 트랜지스터의 문턱 전압을 0V 또는 그 이상으로 만들 수 있다. 그 결과, 트랜지스터를 완전하게 턴-오프 하여 누설 전류가 방지될 수 있고, 소비 전력이 감소될 수 있다. 또한, 트랜지스터의 게이트에 과도한 음의 전압이 인가되는 것이 방지되어, 열화 현상이 방지될 수 있다.

도 4는 본 발명의 제1 실시 예에 따른 레벨 시프터 회로를 보여주는 회로도이다. 도 5는 본 발명의 제1 실시 예에 따른 레벨 시프터 회로의 동작 과정을 보여주는 타이밍도이다.

도 4를 참조하면, 레벨 시프터 회로(110a)는 제1 및 제2 트랜지스터(M1, M2)를 포함한다. 도 1 및 도 4를 참조하면, 제1 및 제2 입력 단자(IN, INB)에 인가되는 신호는 타이밍 컨트롤러(150)에서 인가되는 레벨 제어 신호(LCS)일 수 있다. 그리고, 출력 단자(OUT)로부터 출력되는 신호는 구동 전압(DS)일 수 있다.

제1 트랜지스터(M1)는 NMOS 트랜지스터라고 가정한다. 또한, 제1 트랜지스터(M1)는 탑 게이트(Top Gate, 이하 TG) 및 바텀 게이트(Bottom Gate, 이하 BT)인 두 개의 게이트들을 포함하는 더블 게이트 트랜지스터로 가정한다. 제1 트랜지스터(M1)는 전원 단자(VDD)와 제1 노드(n1) 사이에 연결된다. 그리고, 제1 트랜지스터(M1)의 탑 게이트(TG) 및 바텀 게이트(BG)는 제1 입력 단자(IN)와 연결된다.

제2 트랜지스터(M2)는 NMOS 트랜지스터라고 가정한다. 제2 트랜지스터(M2)는 제1 노드(n1)와 접지 단자(VSS) 사이에 연결된다. 그리고, 게이트 단자는 제2 입력 단자(INB)와 연결된다. 제 1 노드(n1)에는 출력 단자(OUT)가 연결된다.

도 4 및 도 5를 참조하면, 제1 입력 단자(IN) 에는 제1 레벨(L1)을 갖는 하이(High) 상태와 제2 레벨(L2)을 갖는 로우(Low) 상태를 갖는 제1 입력 신호(VIN)가 인가된다. 그리고, 제2 입력 단자(INB)에는 제1 레벨(L1)을 갖는 하이 상태와 제2 레벨(L2)을 갖는 로우 상태를 갖는 제2 입력 신호(VINB)가 인가된다. 제2 입력 신호(VINB)는 제1 입력 신호(VIN)의 상보 신호일 수 있다. 예시적으로, 제1 레벨(L1)의 신호는 10V이다. 그리고, 제2 레벨(L2)의 신호는 0V이다.

출력 단자(OUT)에서는 제3 레벨(L3)의 하이 상태를 갖는 출력 신호(VOUT)가 출력될 수 있다. 예시적으로, 제3 레벨(L3)의 신호는 20V이다. 또한, 출력 단자(OUT)에서는 제2 레벨(L2)의 출력 신호(VOUT)가 출력될 수 있다.

본 발명에서, 전원 단자(VDD)에는 제3 레벨(L3)의 전원 전압(VDD)이 인가된다.

도 4 및 도 5를 참조하면, 제1 시간(T1)동안, 제1 입력 단자(IN)에는 제2 레벨(L2)의 제1 입력 신호(VIN)가 인가된다. 제2 레벨(L2)의 제1 입력 신호(VIN)가 제1 트랜지스터(M1)의 탑 게이트(TG)에 인가됨에 따라, 제1 트랜지스터(M1)의 문턱 전압(VTH)은 제2 레벨(L2)로 된다. 그리고, 제1 트랜지스터(M1)의 바텀 게이트(BG)에 제2 레벨(L2)의 제1 입력 신호(VIN)가 인가되고, 제1 트랜지스터(M1)는 턴-오프(turn off)된다.

제2 입력 단자(INB)에는 제1 레벨(L1)의 제2 입력 신호(VINB)가 인가된다. 제1 레벨(L1)의 제2 입력 신호(VINB)가 제2 트랜지스터(M2)의 게이트 단자에 인가됨에 따라, 제2 트랜지스터(M2)는 턴-온(turn on)된다. 제1 트랜지스터(M1)가 턴-오프 되고, 제2 트랜지스터(M2)가 턴-온 됨에 따라, 제1 노드(n1)의 전압 레벨은 제2 레벨(L2)로 된다. 따라서, 출력 단자(OUT)를 통해 제2 레벨(L2)의 출력 신호(VOUT)가 출력된다.

제2 시간(T2)동안, 제1 입력 단자(IN)에는 제1 레벨(L1)의 제1 입력 신호(VIN)가 인가된다. 제1 레벨(L1)의 제1 입력 신호(VIN)가 제1 트랜지스터(M1)의 탑 게이트(TG)에 인가됨에 따라 제1 트랜지스터(M1)의 문턱 전압(VTH)은 제1 레벨(L1)의 제1 입력 신호(VIN)의 반전된 값인 -10V로 변경된다. 그리고, 제1 트랜지스터(M1)의 바텀 게이트(BG)에 제1 레벨(L1)의 제1 입력 신호(VIN)가 인가됨에 따라, 제1 트랜지스터(M1)는 턴-온 된다.

이 경우, 오버드라이브 전압(VG/B- VTH)은 제3 레벨(L3)의 전압으로 변경된다. 따라서, 제1 트랜지스터(M1)는 제3 레벨(L3)의 전압(예시적으로, 20V)을 전달할 수 있다. 오버드라이브 전압은 바텀 게이트 전압(VG/B)과 문턱 전압(VTH)의 차이 값이다. 즉 오버드라이브 전압은 트랜지스터의 채널이 형성된 후, 채널에 적용되는 전압으로써, 트랜지스터의 전달 가능한 전압을 의미한다. 제1 트랜지스터(M1)가 턴-온 되면, 제3 레벨(L3)의 전원 전압(VDD)은 제1 노드(n1)로 인가된다.

제2 입력 단자(INB)에는 제2 레벨의 제2 입력 전압(VINB)이 인가된다. 제2 레벨의 제2 입력 전압(VINB)이 제2 트랜지스터(M2)의 게이트 단자에 인가됨에 따라, 제2 트랜지스터(M2)는 턴-오프 된다. 제2 트랜지스터(M2)가 턴-오프 되면, 제1 노드(n1)에 인가된 제3 레벨(L3)의 전원 전압(VDD)은 출력 단자(OUT)를 통해 출력된다.

제1 실시 예에 따른 레벨 시프터 회로(110a)는 음의 문턱 전압 값을 갖는 공핍 모드(depletion mode)를 활용한다. 구체적으로, 제1 트랜지스터(M1)의 문턱 전압(VTH)이 0V 이상인 증가 모드 및 공핍 모드로 동작하게 함으로써, 출력 전압(VOUT)은 제1 레벨(L1) 전압(예시적으로, 0V)에서 제3 레벨(L3) 전압(예시적으로, 20V)까지 조절된다.

도 6은 본 발명의 제2 실시 예에 따른 레벨 시프터 회로를 보여주는 회로도이다. 도 7은 본 발명의 제2 실시 예에 따른 레벨 시프터 회로의 동작 과정을 보여주는 타이밍도이다.

도 4 및 도 6을 참조하면, 도 6에 도시된 레벨 시프터 회로(110b)는 도 1에 도시된 레벨 시프터 회로(110a)와 유사한 구조를 갖는다. 다만, 제2 실시 예에서, 제1 트랜지스터(M1)의 탑 게이트(TG)는 제1 노드(n1)와 출력 단자(OUT) 사이에 연결된다. 도 1 및 도 6를 참조하면, 제1 및 제2 입력 단자(IN, INB)에 인가되는 신호는 타이밍 컨트롤러(150)에서 인가되는 레벨 제어 신호(LCS)일 수 있다. 그리고, 출력 단자(OUT)로부터 출력되는 신호는 구동 전압(DS)일 수 있다.

도 6 및 도 7을 참조하면, 전원 단자(VDD)에는 제3 레벨(L3)의 전원 전압(VDD)이 인가된다.

제1 시간(T1)동안, 제2 입력 단자(INB)에는 제1 레벨(L1)의 제2 입력 신호(VINB)가 인가된다. 제1 레벨(L1)의 제2 입력 신호(VINB)는 제2 트랜지스터(M2)의 게이트 단자에 인가됨으로써, 제2 트랜지스터(M2)는 턴-온 된다. 따라서, 제1 노드(n1)의 전압 레벨은 제2 레벨(L2)이 되고, 제1 트랜지스터(M1)의 탑 게이트(TG)에 제2레벨(L2)의 전압이 인가된다. 따라서, 제1 트랜지스터(M1)의 문턱 전압(VTH)은 제2 레벨(L2)이다.

제1 입력 단자(IN)에는 제2 레벨(L2)의 제1 입력 신호(VIN)가 인가된다. 제1 입력 신호(VIN)가 제1 트랜지스터(M1)의 바텀 게이트(BG)이 인가됨에 따라, 제1 트랜지스터(M1)는 턴-오프 된다.

제1 트랜지스터(M1)는 턴-오프 되고, 제2 트랜지스터(M2)는 턴-온 됨으로써, 제1 노드(n1)의 전압은 제2 레벨(L2)로 유지된다. 따라서, 출력 단자(OUT)에는 제2 레벨(L2)의 출력 신호(VOUT)가 출력된다.

제2 시간(T2)동안, 제1 입력 단자(IN)에는 제1 레벨(L1)의 제1 입력 신호(VIN)가 인가된다. 제1 입력 신호(VIN)가 제1 트랜지스터(M1)의 바텀 게이트(BG)에 인가됨에 따라, 제1 트랜지스터(M1)는 턴-온 된다. 제1 트랜지스터(M1)가 턴-온 되면, 제3 레벨(L3)의 전원 전압(VDD)은 제1 노드(n1)에 연결된 탑 게이트(TG)에 서서히 인가된다.

탑 게이트(TG)에 제3 레벨(L3)의 전원 전압(VDD)이 서서히 인가됨에 따라, 제1 트랜지스터(M1)의 문턱 전압(VTH)은 제3 레벨(L3)의 전원 전압(VDD)의 반전된 값인 -20V로 변경된다. 제1 트랜지스터(M1)의 오버드라이브 전압(VG/B-VTH)은 30V로 변경되므로, 제1 트랜지스터(M1)는 30V의 전압을 전달할 수 있다.

제2 입력 단자(INB)에는 제2 레벨의 제2 입력 전압(VINB)이 인가된다. 제2 레벨의 제2 입력 신호(VINB)가 제2 트랜지스터(M2)의 게이트 단자에 인가됨에 따라, 제2 트랜지스터(M2)는 턴-오프 된다. 제2 트랜지스터(M2)가 턴-오프 되면, 제1 노드(n1)에 인가된 제3 레벨(L3)의 전원 전압(VDD)은 출력 단자(OUT)를 통해 출력된다.

제1 실시 예에 따른 레벨 시프터 회로(110a)와 비교하면, 제2 실시 예에 따른 레벨 시프터 회로(110b)는 향상된 출력 전압(VDD) 전달 성능을 제공한다. 제2 실시 예에 따른 레벨 시프터 회로(110b)의 제1 트랜지스터(M1)는 제3 레벨(L3) 상태의 전원 전압(VDD)보다 더 높은 전압을 전달할 수 있으므로, 전원 전압(VDD)을 손실 없이 출력할 수 있다.

따라서, 제2 실시 예에 따른 레벨 시프터 회로(110b)는 긴 클럭 라인을 구동해야 하는 대화면 디스플레이에 사용될 수 있다.

도 8은 본 발명의 제3 실시 예에 따른 레벨 시프터 회로를 보여주는 회로도이다. 도 9는 본 발명의 제3 실시 예에 따른 레벨 시프터 회로의 동작 과정을 보여주는 타이밍도이다.

도 4 및 도 8을 참조하면, 도 8에 도시된 레벨 시프터 회로(110c)는 도 1에 도시된 레벨 시프터 회로(110a)와 유사한 구조를 갖는다. 다만, 제3 실시 예에서, 제1 트랜지스터(M1)의 탑 게이트(TG)에는 제2 전원 단자(VDD2)가 연결된다. 도 1 및 도 8을 참조하면, 제1 및 제2 입력 단자(IN, INB)에 인가되는 신호는 타이밍 컨트롤러(150)에서 인가되는 레벨 제어 신호(LCS)일 수 있다. 그리고, 출력 단자(OUT)로부터 출력되는 신호는 구동 전압(DS)일 수 있다.

도 8의 제1 전원 단자(VDD1)는 도 4 내지 도 7의 전원 단자(VDD)와 동일하다. 제3 실시 예에서, 제1 전원 단자(VDD1)에는 제3 레벨(L3)의 전원 전압(VDD1)이 인가되고, 제2 전원 단자(VDD2)에는 제1 레벨(L1)의 전원 전압(VDD2)이 인가된다.

또한, 제1 및 제2 입력 단자들(IN, INB)에는 제1 레벨(L1)의 제1 및 제2 입력 신호들(VIN, VINB) 그리고 제4 레벨(L4)의 로우 상태인 제1 및 제2 입력 신호들(VIN, VINB)이 미리 정해진 시간의 주기로 인가된다. 예시적으로, 제4 레벨(L4)의 신호의 크기는 -10V이다.

제1 시간(T1)동안, 제1 입력 단자(IN)에는 제4 레벨(L4)의 제1 입력 신호(VIN)가 인가된다. 제4 레벨(L4)의 제1 입력 신호(VIN)는 제1 트랜지스터(M1)의 바텀 게이트(BG)에 인가된다. 그리고, 제1 트랜지스터(M1)의 탑 게이트(TG)에는 제2 전원 단자(VDD2)에서 출력되는 제1 레벨(L1)의 제2 전원 전압(VDD2)이 인가된다.

탑 게이트(TG)에 제1 레벨(L1)의 제2 전원 전압(VDD2)이 인가됨에 따라, 제1 트랜지스터(M1)의 문턱 전압(VTH)은 제1 레벨(L1)의 제2 전원 전압(VDD2)의 반전된 값인 -10V으로 변경된다. 제1 트랜지스터(M1)의 오버드라이브 전압(VG/B - VTH)은 제2 레벨(L2)이 된다.

제2 입력 단자(INB)에는 제1 레벨(L1)의 제2 입력 신호(VINB)가 인가됨으로써, 제2 트랜지스터(M2)는 턴-온 된다. 제1 트랜지스터(M1)는 턴-오프 되고, 제2 트랜지스터(M2)는 턴-온 됨으로써, 제1 노드(n1)의 전압은 제2 레벨(L2)로 유지된다. 따라서, 출력 단자(OUT)에는 제2 레벨(L2)의 출력 전압(VOUT)이 출력된다.

제2 시간(T2)동안, 제1 입력 단자(IN)에는 제1 레벨(L1)의 제1 입력 신호(VIN)가 인가된다. 제1 레벨(L1)의 제1 입력 신호(VIN)는 제1 트랜지스터(M1)의 바텀 게이트(BG)에 인가된다. 그리고, 제1 트랜지스터(M1)의 탑 게이트(TG)에는 제2 전원 단자(VDD2)에서 출력되는 제1 레벨(L1)의 제2 전원 전압(VDD2)이 인가된다.

바텀 게이트(BG)에 제1 레벨(L1)의 제2 전원 전압(VDD2)이 인가됨에 따라, 제1 트랜지스터(M1)의 문턱 전압(VTH)은 제1 레벨(L1)의 제2 전원 전압(VDD2)의 반전된 값인 -10V으로 변경된다. 따라서, 제1 트랜지스터(M1)의 오버드라이브 전압(VG/B - VTH)은 제3 레벨(L3) 이므로, 제1 트랜지스터(M1)는 20V(제3 레벨(L3) 전압)를 전달할 수 있다..

제2 트랜지스터(M2)는 턴-오프 되고, 제1 노드(n1)에 인가된 제3 레벨(L3)의 전원 전압(VDD)은 출력 단자(OUT)를 통해 출력된다.

도 10은 본 발명의 제4 실시 예에 따른 레벨 시프터 회로를 보여주는 회로도이다. 도 11은 본 발명의 제4 실시 예에 따른 레벨 시프터 회로의 동작 과정을 보여주는 타이밍도이다.

도 4 및 도 10을 참조하면, 도 10에 도시된 레벨 시프터 회로(110d)는 도 1에 도시된 레벨 시프터 회로(110a)와 유사한 구조를 갖는다. 다만, 제4 실시 예에서, 제1 트랜지스터(M1)의 바텀 게이트(BG)에는 클럭 단자(CK)가 연결된다. 그리고, 제2 트랜지스터는 제1 노드(n1)와 입력 단자(IN) 사이에 연결된다. 도 1 및 도 10을 참조하면, 제1 및 제2 입력 단자(IN, INB)에 인가되는 신호는 타이밍 컨트롤러(150)에서 인가되는 레벨 제어 신호(LCS)일 수 있다. 그리고, 출력 단자(OUT)로부터 출력되는 신호는 구동 전압(DS)일 수 있다.

제4 실시 예에서, 클럭 단자(CK)에는 제4 레벨(L4)의 클럭 신호(VCK) 그리고 제1 레벨(L1)의 클럭 신호(VCK)가 미리 정해진 시간의 주기로 인가된다.

제1 시간(T1)동안, 제1 입력 단자(IN)에는 제2 레벨(L2)의 제1 입력 신호(VIN)가 인가된다. 제2 레벨(L2)의 제1 입력 신호(VIN)는 제1 트랜지스터(M1)의 바텀 게이트(BG)에 인가된다. 그리고, 제1 트랜지스터(M1)의 탑 게이트(TG)에는 클럭 단자(CK)에서 출력되는 제4 레벨(L4)의 클럭 신호(VCK)가 인가된다.

바텀 게이트(BG)에 제4 레벨(L4)의 클럭 신호(VCK)가 인가됨에 따라, 제1 트랜지스터(M1)의 문턱 전압(VTH)은 10V으로 변경된다. 제1 트랜지스터(M1)의 오버드라이브 전압(VG/B-VTH)은 제4 레벨(L4)이므로, 제1 트랜지스터(M1)는 턴-오프된다.

제2 입력 단자(INB)에는 제1 레벨(L1)의 제2 입력 신호(VINB)가 인가됨으로써, 제2 트랜지스터(M2)는 턴-온된다. 제2 트랜지스터(M2)는 턴-온되고, 제2 트랜지스터(M2)의 일단에는 제2 레벨(L2)의 제1 입력 신호(VIN)가 인가됨으로써, 제1 노드(n1)의 전압은 제2 레벨(L2)로 유지된다. 따라서, 출력 단자(OUT)에는 제2 레벨(L2)의 출력 전압(VOUT)이 출력된다.

제2 시간(T2)동안, 제1 입력 단자(IN)에는 제1 레벨(L1)의 제1 입력 신호(VIN)가 인가된다. 제1 레벨(L1)의 제1 입력 신호(VIN)는 제1 트랜지스터(M1)의 바텀 게이트(BG) 및 제2 트랜지스터(M2)의 일단에 인가된다. 그리고, 제1 트랜지스터(M1)의 탑 게이트(TG)에는 제1 레벨(L1)의 클럭 신호(VCK)가 인가된다. 따라서, 제1 트랜지스터(M1)의 문턱 전압(VTH)은 제1 레벨(L1)의 클럭 신호(VCK)의 반전된 값인 -10V로 변경된다. 따라서, 제1 트랜지스터(M1)의 오버드라이브 전압(VG/B-VTH)은 제3 레벨(L3)이므로 제1 트랜지스터(M1)는 20V를 전달할 수 있다.

제2 트랜지스터(M2)는 게이트에 인가되는 제2 레벨(L2)의 제2 입력 신호(VINB)에 의해 턴-오프 되고, 제1 노드(n1)에 인가된 제3 레벨(L3)의 전원 전압(VDD)은 출력 단자(OUT)를 통해 출력된다.

제2 시간(T2)동안, 제2 트랜지스터(M2)는 게이트에 제2 레벨(L2)의 제2 입력 신호(VINB)가 인가되고, 일단에는 제1 레벨(L1)의 제1 입력 신호(VIN)가 인가됨으로써, 입력 단자(IN)와 출력 단자(OUT) 사이의 전류가 완전히 차단된다. 따라서, 도 10에 도시된 레벨 시프터 회로(300d)는 공핍 모드 동작을 보상하여 전력 소비를 감소시키는 회로를 구현할 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

100: 표시 장치
110: 레벨 시프터 회로
120: 게이트 구동부
130: 데이터 구동부
140: 표시 패널
150: 타이밍 컨트롤러

Claims

전원 단자와 제1 노드 사이에 연결되고, 탑 게이트 및 바텀 게이트 각각에 입력되는 제1 및 제2 신호에 응답하여, 상기 전원 단자로부터 인가되는 전원 전압을 상기 제1 노드에 인가하는 제1 트랜지스터; 및
상기 제1 노드에 연결된 제2 트랜지스터를 포함하는 레벨 시프터 회로.
제 1 항에 있어서,
상기 제1 트랜지스터의 상기 제2 게이트에는 상기 입력 단자로부터 전달되는 상기 입력 신호가 인가되는 레벨 시프터 회로.
제1 항에 있어서,
상기 제2 게이트는 상기 출력단자에 연결되는 레벨 시프터 회로.
제 1 항에 있어서,
상기 제2 게이트에는 제2 전원 단자로부터 인가되는 제2 전원 전압이 인가되는 레벨 시프터 회로.
제 1 항에 있어서,
상기 제2 게이트는 클럭 단자로부터 인가되는 클럭 신호가 인가되는 레벨 시프터 회로.
제 5 항에 있어서,
상기 클럭 신호의 주기는 상기 입력 신호의 주기와 동일한 레벨 시프터 회로.
제 5 항에 있어서,
상기 입력 신호가 하이 레벨이면, 상기 클럭 신호도 하이 레벨이고, 상기 입력 신호가 로우 레벨이면, 상기 클럭 신호도 로우 레벨인 레벨 시프터 회로.
제 7 항에 있어서,
상기 입력 신호의 하이 레벨과 로우 레벨의 차이는 제1 값이고, 상기 클럭 신호의 하이 레벨과 로우 레벨의 차이는 제2 값이고, 상기 제2 값은 상기 제1 값보다 큰 레벨 시프터 회로.
제 1 항에 있어서,
상기 제1 트랜지스터는 상기 제1 게이트에 인가되는 입력 신호 및 상기 제2 게이트에 인가되는 신호의 반전된 값을 갖는 문턱 전압의 차이 값에 따라 턴-온 또는 턴-오프 되는 레벨 시프터 회로.
제 1 항에 있어서,
상기 입력 신호는 제1 전압 및 상기 접지 전압을 갖는 주기 신호이고, 상기 출력 신호는 제2 전압 및 상기 접지 전압을 갖는 주기 신호이고, 상기 2 전압의 레벨은 상기 제1 전압의 레벨보다 높은 레벨 시프터 회로.
제 1 항에 있어서,
상기 게이트 신호는 상기 입력 신호의 상보 신호인 레벨 시프터 회로.