KR102027420B1 - 단일 입력 레벨 시프터 - Google Patents

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Abstract

본 발명의 실시 예에 따른 단일 입력 레벨 시프터는 입력 신호에 응답하여 전원 전압을 제 1 노드에 인가하고, 기준 신호에 응답하여 상기 입력 신호를 제 2 노드에 인가하는 입력부, 상기 제 1 노드의 전압 레벨에 따라 상기 전원 전압을 상기 제 2 노드에 인가하는 부트스트래핑부, 상기 기준 신호에 응답하여 상기 입력 신호를 출력 단자로 인가하고, 상기 제 1 노드의 전압 레벨에 따라 상기 전원 전압을 상기 출력 단자로 인가하는 출력부를 포함하되, 상기 부트스트래핑부는 상기 제 1 및 제 2 노드 사이에 위치한 커패시터를 포함하고, 상기 입력 신호가 제 1 전압 레벨로부터 제 2 전압 레벨로 천이되면, 상기 부트스트래핑부는 상기 제 1 노드의 전압 레벨을 상기 전원 전압보다 높게 상승시킨다.

Description

단일 입력 레벨 시프터{SINGLE INPUT LEVEL SHIFTER}
본 발명은 단일 입력 레벨 시프터에 관한 것으로, 더욱 상세하게는 단일 입력 신호를 갖으며, 부트스트래핑(Bootstrapping) 효과를 이용한 단일 입력 레벨 시프터에 관한 것이다.
최근 들어, 퍼스널 컴퓨터나 텔레비전 등의 소형화, 경량화, 박형화의 추세에 따라 표시 장치도 소형화, 경량화, 박형화가 요구되고 있다. 이러한 요구를 충족시키기 위하여 음극선관 표시 장치(Cathode Ray Tube, 이하:CRT) 대신, 액정 표시 장치(LCD) 또는 유기 전계 발광 표시 장치(OLED)와 같은 휴대가 용이한 플랫 패널(Flat panel)형 표시 장치가 개발되고 있다. 플랫 패널형 표시 장치는 스위칭 소자의 역할을 하는 박막 트랜지스터(Thin Film Transistor, 이하: TFT)를 포함한다.
통상적으로, 반도체 집적회로에 사용되는 전압은 5V 이하의 저전압이다. 그러나, 표시 장치 또는 특정 회로에서는 5V 이상의 고전압이 사용된다. 예를 들어, 박막 트랜지스터(TFT)를 이용한 액정 표시 장치는 게이트 라인에 공급되는 펄스 전압으로서, 대략 20V 이상의 고전압을 필요로 한다. 따라서, 통상의 반도체 집적회로에 사용되는 5V 이하의 저전압으로는 이러한 표시 장치가 동작되지 않는다. 이에 따라, 5V 이하의 저전압은 표시 장치나 이를 구동하기 위한 구동 회로에 맞는 고전압으로 변환되어야 한다.
저전압을 표시 장치 및 구동 회로의 동작에 맞는 고전압의 레벨로 변환시키기 위해, 레벨 시프터(Level shifter)가 사용된다. 레벨 시프터는 주로 단결정 실리콘 웨이퍼나 아몰퍼스-실리콘 박막 트랜지스터 또는 산화물 박막 트랜지스터로 구성된다. 그러나, 레벨 시프터에 사용되는 박막 트랜지스터가 CMOS(complmentary metal-oxide-semiconductor)구조로 구성될 경우, 레벨 시프터의 제조 공정이 복잡해지고 생산비용이 높아지는 문제가 있다. 또한, 산화물 박막 트랜지스터는 문턱 전압(Threshold voltage, 이하: VT)이 0V 이거나 음의 값을 갖는 공핍 모드(Depletion mode)의 특성을 갖는 문제점이 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 제조 공정이 단순하며 공핍 모드에서도 정상적으로 동작하는 단일 입력 레벨 시프터를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 단일 입력 레벨 시프터는 입력 신호에 응답하여 전원 전압을 제 1 노드에 인가하고, 기준 신호에 응답하여 상기 입력 신호를 제 2 노드에 인가하는 입력부, 상기 제 1 노드의 전압 레벨에 따라 상기 전원 전압을 상기 제 2 노드에 인가하는 부트스트래핑부, 상기 기준 신호에 응답하여 상기 입력 신호를 출력 단자로 인가하고, 상기 제 1 노드의 전압 레벨에 따라 상기 전원 전압을 상기 출력 단자로 인가하는 출력부를 포함하되, 상기 부트스트래핑부는 상기 제 1 및 제 2 노드 사이에 위치한 커패시터를 포함하고, 상기 입력 신호가 제 1 전압 레벨로부터 제 2 전압 레벨로 천이되면, 상기 부트스트래핑부는 상기 제 1 노드의 전압 레벨을 상기 전원 전압보다 높게 상승시킨다.
상기 목적을 달성하기 위한 본 발명의 다른 실시 예에 따른 단일 입력 레벨 시프터는 제 1 노드와 전원 단자 사이에 연결되어, 입력 단자로부터 인가되는 입력 신호에 따라 제어되는 제 1 NMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터와 상기 입력 단자 사이에 연결되어, 기준 단자로부터 인가되는 기준 신호에 따라 제어되는 제 2 NMOS 트랜지스터, 상기 전원 단자와 제 2 노드 사이에 연결되어, 상기 제 1 노드에 인가되는 전압에 따라 제어되는 제 3 NMOS 트랜지스터, 상기 제 2 노드와 상기 입력 단자 사이에 연결되어, 상기 기준 신호에 따라 제어되는 제 4 NMOS 트랜지스터, 상기 전원 단자와 출력 단자 사이에 연결되어, 상기 제 1 노드에 인가되는 전압에 따라 상기 출력 단자에 전원 전압을 공급하는 제 5 NMOS 트랜지스터, 상기 출력 단자와 상기 입력 단자 사이에 연결되어, 상기 기준 신호에 따라 상기 출력 단자에 상기 입력 신호를 공급하는 제 6 NMOS 트랜지스터, 상기 제 1 및 제 2 노드 사이에 연결되는 커패시터를 포함한다.
본 발명의 실시 예에 따르면, 단일 입력 레벨 시프터는 복수의 NMOS형 산화물 박막 트랜지스터(TFT)들로 구성되고, 단일 입력 신호만을 사용한다. 따라서, 공정 과정이 단순화되어 구동 면적이 작아지며, 제작 비용이 절감될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 단일 입력 레벨 시프터를 보여주는 회로도이다.
도 3은 도 2에 도시된 단일 입력 레벨 시프터의 동작 과정을 보여주는 타이밍도이다.
도 4는 다양한 문턱 전압의 크기에 따른 단일 입력 레벨 시프터의 동작 결과를 보여주는 시뮬레이션이다.
도 5는 본 발명의 실시 예에 따른 단일 입력 레벨 시프터의 블록도를 보여준다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 단일 입력 레벨 시프터와, 그것에 의해 수행되는 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
도 1은 본 발명의 실시 예에 따른 표시 장치를 보여주는 블록도이다. 도 1을 참조하면, 표시 장치(100)는 단일 입력 레벨 시프터(110), 게이트 구동부(120), 데이터 구동부(130), 표시 패널(140), 및 타이밍 컨트롤러(150)를 포함한다.
단일 입력 레벨 시프터(110)는 게이트 구동부(120)와 전기적으로 연결된다. 단일 입력 레벨 시프터(110)는 타이밍 컨트롤러(150)로부터 발생되는 제 1 제어 신호(GCS)를 수신한다. 단일 입력 레벨 시프터(110)는 수신된 제 1 제어 신호(GCS)를 게이트 구동부(120)의 구동에 필요한 전압 레벨로 변환한다. 단일 입력 레벨 시프터(110)는 전압 레벨이 변환된 제 1 제어 신호(GCS’)를 게이트 구동부(120)에 인가한다. 또한, 단일 입력 레벨 시프터(110)는 복수의 NMOS형 박막 트랜지스터 및 커패시터를 포함하며, 단일 입력 신호에 기반하여 동작한다. 따라서, 단일 입력 레벨 시프터(110)는 제작 공정이 간단해지고, 제작 비용이 절감된다. 단일 입력 레벨 시프터(110)의 구조 및 동작은 도 2를 참조하여 상세히 설명된다.
게이트 구동부(120)는 복수의 게이트 라인들(GL1~GLn)을 통해 표시 패널(140)과 전기적으로 연결된다. 게이트 구동부(120)는 제 1 제어신호(GCS’)에 따라 복수의 게이트 라인들(GL1~GLn)에 게이트 전압을 인가한다.
데이터 구동부(130)는 복수의 데이터 라인들(DL1~DLn)를 통해 표시 패널(140)과 전기적으로 연결된다. 데이터 구동부(120)는 타이밍 컨트롤로(150)로부터 발생되는 제 2 제어신호(DCS)에 따라 복수의 데이터 라인들(DL1~DLn)에 데이터 전압을 인가한다.
표시 패널(140)은 복수의 게이트 라인들(GL1~GLn)을 통해 게이트 구동부(120)와 전기적으로 연결된다. 또한, 표시 패널(140)은 복수의 데이터 라인들(DL1~DLn)을 통해 데이터 구동부(120)와 전기적으로 연결된다. 표시 패널(140)은 복수의 게이트 라인들(GL1~GLn) 및 복수의 데이터 라인들(DL1~DLn)에 연결되고, 매트릭스 형태로 배열된 복수의 화소들을 포함한다. 각 화소는 데이터 구동부(130)를 통해 전달되는 데이터 전압 및 게이트 구동부(120)를 통해 전달되는 게이트 전압에 따라 동작 한다.
타이밍 컨트롤러(150)는 표시 장치(100)의 전반적인 동작을 제어한다. 더 상세하게는, 타이밍 컨트롤러(150)는 제 1 제어 신호(GCS)를 생성하여 단일 입력 레벨 시프터(110)에 전달한다. 타이밍 컨트롤러(150)는 제 2 제어 신호(DCS)를 생성하여 데이터 구동부(130)에 전달한다.
도 2는 본 발명의 실시 예에 따른 단일 입력 레벨 시프터를 보여주는 회로도이다. 도 2를 참조하면, 단일 입력 레벨 시프터(110)는 제 1 내지 제 6 NMOS 박막 트랜지스터들(M1, M2, M3, M4, M5, M6), 및 제 1 커패시터(C)를 포함한다. 또한, 출력 단자에 로드 커패시터(CL)가 제공될 수 있다. 제 1 내지 제 6 NMOS 박막 트랜지스터들(M1~M6)은 산화물(Oxide) 박막 트랜지스터들 일 수 있다. 그러나, 제 1 내지 제 6 NMOS 박막 트랜지스터들(M1~M6)은 산화물 박막 트랜지스터들에 국한되지 않는다. 본 발명에서는, 제 1 내지 제 6 NMOS 박막 트랜지스터들(M1~M6)이 산화물 박막 트랜지스터들인 경우를 참조하여 설명된다.
산화물 박막 트랜지스터들은 문턱 전압이 0V 이거나 음의 값을 갖는 공핍(Depletion) 특성을 가진다. 공핍 특성으로 인해, 산화물 박막 트랜지스터들을 포함한 구동 회로의 동작이 불안정해질 수 있다. 본 발명의 실시 예에 따른 단일 입력 레벨 시프터(110)는 제 1 제어 신호(GCS, 도1 참조)에 따라 변화하는 입력 신호(VIN)를 이용함으로써, 공핍 모드에서 구동 회로가 불안정해지는 것을 방지한다.
제 1 박막 트랜지스터(M1)의 게이트 단자는 입력 단자와 연결된다. 제 1 박막 트랜지스터(M1)의 게이트 단자는 입력 단자로부터 제 1 제어 신호(GCS)에 따른 입력 신호(VIN)를 인가받는다. 제 1 박막 트랜지스터(M1)의 소스 단자는 제 1 노드(Q)와 연결되고, 드레인 단자는 전원 단자와 연결된다. 제 1 박막 트랜지스터(M1)는 게이트 단자에 인가되는 입력 신호(VIN)에 따라 전원 전압(VDD)을 제 1 노드(Q)에 전달한다.
제 2 박막 트랜지스터(M2)의 게이트 단자는 기준 단자와 연결되어 기준 신호(VREF)를 인가받는다. 제 2 박막 트랜지스터(M2)의 소스 단자는 제 1 노드(Q)와 연결되고, 드레인 단자는 입력 단자와 연결된다. 제 2 박막 트랜지스터(M2)의 드레인 단자는 입력 단자로부터 제 1 제어 신호(GCS)에 따른 입력 신호(VIN)를 인가받는다. 제 2 박막 트랜지스터(M2)는 게이트 단자에 인가되는 기준 신호(VREF)에 따라 입력 신호(VIN)를 제 1 노드(Q)에 전달한다.
제 3 박막 트랜지스터(M3)의 게이트 단자는 제 1 노드(Q)와 연결되어 제 1 노드(Q)의 전압을 인가받는다. 제 3 박막 트랜지스터(M3)의 드레인 단자는 전원 단자와 연결되고, 소스 단자는 제 2 노드(B)와 연결된다. 제 1 노드(Q)와 제 2 노드(B) 사이에는 제 1 커패시터(C)가 구비된다. 제 1 커패시터(C)는 부트스트래핑을 구현하는 데 이용된다. 제 3 박막 트랜지스터(M3)는 제 1 노드(Q)의 전압에 따라 전원 전압(VDD)을 제 2 노드(B)에 전달한다.
제 4 박막 트랜지스터(M4)의 게이트 단자는 기준 단자와 연결되어 기준 신호(VREF)를 인가받는다. 제 4 박막 트랜지스터(M4)의 드레인 단자는 입력 단자와 연결되고, 소스 단자는 제 2 노드(B)와 연결된다. 제 4 박막 트랜지스터(M4)의 드레인 단자는 입력 단자로부터 입력 신호(VIN)를 인가받는다. 제 4 박막 트랜지스터(M4)는 게이트 단자에 인가되는 기준 신호(VREF)에 따라 입력 신호(VIN)를 제 2 노드(B)에 전달한다.
제 5 박막 트랜지스터(M5)의 게이트 단자는 제 1 노드(Q)와 연결되어, 제 1 노드(Q)에 생성되는 구동 전압을 인가받는다. 제 5 박막 트랜지스터(M5)의 드레인 단자는 전원 단자와 연결되고, 소스 단자는 출력 단자와 연결된다. 제 5 박막 트랜지스터(M5)는 제 1 노드(Q)의 전압에 따라 전원 전압(VDD)을 출력 단자에 전달한다.
제 6 박막 트랜지스터(M6)의 게이트 단자는 기준 단자와 연결되어 기준 신호(VREF)를 인가받는다. 제 6 박막 트랜지스터(M6)의 드레인 단자는 입력 단자와 연결되고, 소스 단자는 제 2 노드(B)와 연결된다. 제 6 박막 트랜지스터(M6)의 드레인 단자는 입력 단자로부터 제 1 제어 신호(GCS)에 따른 입력 신호(VIN)를 인가받는다. 제 6 박막 트랜지스터(M6)는 게이트 단자에 인가되는 기준 신호(VREF)에 따라 입력 신호(VIN)를 출력 단자에 전달한다.
입력 신호(VIN)는 로우 상태(Low)에 따른 제 1 전압 레벨(L1)과 하이 상태(High)에 따른 제 2 전압 레벨(L2)을 가진다. 입력 신호(VIN)는 클럭 신호(Clock signal)이거나, 도 1에서 설명된 제 1 제어 신호(GCS)에 따라 생성되는 클럭 신호일 수 있다. 클럭 신호의 로우 상태(Low)에 따라 제 1 전압 레벨(L1)이 선택되고, 클럭 신호의 하이 상태(High)에 따라 제 2 전압 레벨(L2)이 선택된다. 제 1 제어 신호(GCS)에 따라 입력 신호(VIN) 중 제 2 전압 레벨(L2)이 선택될 때 출력 전압은 높아지기 시작한다. 반대로, 제 1 전압 레벨(L1)이 선택될 때 출력 전압은 방전되기 시작한다.
제 1 전압 레벨(L1)은 기준 신호(VREF) 레벨보다 작다. 기준 신호(VREF)의 레벨은 제 2 전압 레벨(L2)보다 작으며, 제 2 전압 레벨(L2)은 전원 전압(VDD)의 레벨보다 작다. 제 1 노드(Q) 및 제 2 노드(B)는 초기 상태에서 0V일 수 있다.
도 3은 도 2에 도시된 단일 입력 레벨 시프터의 동작 과정을 보여주는 타이밍도이다. 도 2 및 도 3을 참조하면, 단일 입력 레벨 시프터(110)는 제 1 내지 제 5 단계의 구간을 가진다.
제 1 단계(T1)는 출력 전압(VOUT)을 높이기 위한 구간이다. 제 1 단계(T1)에서, 입력 신호(VIN)는 제 1 제어 신호(GCS)에 응답하여 로우 상태(Low)의 제 1 전압 레벨(L1)에서 하이 상태(High)의 제 2 전압 레벨(L2)로 변화한다. 따라서, 제 1 박막 트랜지스터(M1)의 게이트 단자에는 제 2 전압 레벨(L2)이 인가된다. 제 1 노드(Q)의 전압 레벨은 제 2 전압 레벨(L2)로 상승하기 시작한다. 또한, 제 1 노드(Q)의 초기 전압 상태가 0V 임에 따라, 제 3 및 제 5 박막 트랜지스터들(M3, M5)의 게이트 단자들에는 전압이 인가되지 않는다.
제 2, 제 4, 제 6 박막 트랜지스터들(M2, M4, M6)의 게이트 단자들에는 기준 신호(VREF)이 각각 인가된다. 제 2, 제 4, 제 6 박막 트랜지스터들(M2, M4, M6)의 드레인 단자들에는 제 2 전압 레벨(L2)이 각각 인가된다. 제 2 박막 트랜지스터(M2)의 소스 단자 전압이 제 1 노드(Q)의 전압, 즉 제 2 전압 레벨(L2)이므로 제 2 박막 트랜지스터(M2)는 턴-오프(Turn-Off) 된다.
제 2 노드(B)의 초기 전압 상태는 0V 이다. 따라서, 제 4 박막 트랜지스터(M4)는 게이트 단자에 기준 신호(VREF)이 인가됨에 따라 입력 신호를 제 2 노드(B)로 인가하기 시작한다.
상술된 바와 같이, 제 1 노드(Q)는 제 2 전압 레벨(L2)의 목표 레벨로, 제 2 노드(B)는 기준 신호(VREF)의 목표 레벨로 하여 상승하기 시작한다. 제 2 전압 레벨(L2)이 기준 신호(VREF)보다 크기 때문에, 제 1 노드(Q)의 전압이 제 2 노드(B)의 전압보다 빠르게 상승한다. 출력 전압(VOUT)에는 제 6 박막 트랜지스터(M6)를 통해 기준 신호(VREF)의 레벨이 인가된다.
또한, 제 1 노드(Q)의 전압 레벨이 제 2 노드(B)의 전압 레벨 보다 빠르게 상승하기 때문에, 제 1 커패시터(C)에 의한 커플링(coupling) 현상이 발생한다. 따라서, 제 1 커패시터(C)에 의한 커플링(Coupling) 현상으로 인해, 제 2 노드(B)의 전압 레벨이 제 1 노드(Q)의 전압 레벨과 동일해 질 수 있다. 이로 인해, 부트스트래핑에 의한 제 1 노드(Q)의 전압 상승이 발생되지 않을 수 있다.
제 2 노드(B)의 전압이 커플링 효과로 인해 상승되는 것을 방지하기 위해, 제 2 노드(B)에 연결된 다른 커패시터들의 정전용량이 증가될 수 있다. 예를 들어, 제 4 박막 트랜지스터(M4)가 다른 박막 트랜지스터들 보다 크게 제작될 수 있다. 이와 같은 제 4 박막 트랜지스터(M4)의 면적으로 인해 제 2 노드(B)의 전압 상승이 억제될 수 있다.
제 2 단계(T2)에서, 제 1 박막 트랜지스터(M1)의 게이트-소스 간의 전압 차이와 제 4 박막 트랜지스터(M4)의 게이트-소스 간의 전압 차이가 감소한다. 제 1 노드(Q)의 전압이 제 2 노드(B)의 전압 보다 빠르게 상승하기 때문이다. 전압 차이가 기준값 이하로 감소하면, 제 1 노드(Q)와 제 2 노드(B)의 전압이 비슷한 속도로 상승한다.
또한, 제 2 단계(T2)의 마지막 구간에서, 제 1 노드(Q)의 전압 레벨은 제 2 전압 레벨(L2)에서 제 1 박막 트랜지스터(M1)의 제 1 문턱 전압(VT1)을 빼준 값이 된다. 전원 전압(VDD)의 레벨이 제 2 전압 레벨(L2) 보다 크기 때문이다. 제 2 노드(B)의 전압 레벨은 기준 신호(VREF)에서 제 4 박막 트랜지스터(M4)의 제 4 문턱 전압(VT4)을 빼준 값이 된다. 제2 전압 레벨(L2)이 기준 신호(VREF)의 레벨 보다 크기 때문이다.
제 3 단계(T3)는 부트스트래핑(Bootstrapping) 효과를 통해 제 1 노드(Q)의 전압 레벨을 상승시킨다. 따라서, 출력 전압(Vout)의 레벨이 전원 전압(VDD)의 레벨까지 상승하게 된다. 예를 들어, 제 2 전압 레벨(L2)이 10V, 기준 신호(VREF)이 5V라고 가정한다. 제 3 단계(T3)의 초기 상태에서, 제 1 노드(Q)의 전압 레벨은 10V에서 제 1 문턱 전압(VT1)을 빼준 값이다. 제 2 노드(B)의 전압 레벨은 5V에서 제 4 문턱 전압(VT4)을 빼준 값이다. 제 3 박막 트랜지스터(M3)의 게이트-소스 간의 전압 차이는 5V가 되어 제 3 박막 트랜지스터(M3)의 제 3 문턱 전압(VT3)과 비교하여 크다.
제 3 박막 트랜지스터(M3)는 턴-온(Trun-On)되어 제 2 노드(B)의 전압 레벨을 전원 전압(VDD)의 레벨까지 상승시킨다. 제 2 노드(B)의 전압이 상승함에 따라, 제 1 커패시터(C)에 의한 커플링 현상을 통해 제 1 노드(Q)의 전압이 더 상승한다. 예를 들어, 제 1 노드(Q)의 전압은 전원 전압(VDD)의 레벨 보다 더 상승한다. 제 1 노드(Q)는 제 1 및 제 2 박막 트랜지스터들(M1, M2)가 턴-오프(Turn-Off)되어 플로팅된 상태이다.
상술된 바와 같이, 제 2 노드(B)에 인가되는 전압이 전원 전압(VDD)까지 상승함으로써, 제 1 노드(Q)의 전압 레벨은 전원 전압(VDD) 보다 더 상승한다. 따라서, 제 5 박막 트랜지스터(M5)의 게이트 단자에 인가되는 제 1 노드(Q)의 전압 레벨이 전원 전압(VDD) 보다 큼으로써, 제 5 박막 트랜지스터(M5)를 통해 전원 전압(VDD)의 레벨이 출력된다. 또한, 출력 전압(VOUT)이 전원 전압(VDD)까지 상승하는 구간 동안, 제 1, 제 2, 제 4, 제 6 박막 트랜지스터들(M1, M2, M4, M6)은 모두 턴-오프(Trun-Off)되어 소비 전력이 절감될 수 있다.
또한, 제 1 박막 트랜지스터(M1)는 턴-오프(Trun-Off)된 상태로서, 게이트-소스 간의 전압 차이는 문턱 전압 보다 적은 음수의 값을 가진다. 마찬가지로, 제 2 박막 트랜지스터(M2)도 턴-오프(Trun-Off)된 상태로서, 게이트-소스 간의 전압 차이가 문턱 전압 보다 적은 음수의 값을 가진다. 이에 따라, 제 1 및 제 2 박막 트랜지스터(M1, M2)의 각 문턱 전압이 음수 값인 공핍 특성에서도, 단일 입력 레벨 시프터(110)는 정상적으로 동작된다.
제 4 단계(T4)는 제 5 박막 트랜지스터(M5)를 통해 출력 전압(VOUT)이 전원 전압(VDD)까지 상승하는 구간이다. 이때, 제 1 노드(Q) 및 제 2 노드(B)의 전압 크기는 상승하지 않고, 일정한 값으로서 유지된다.
제 5 단계(T5)에서, 출력 전압(VOUT)이 감소하기 시작한다. 입력 신호(VIN)는 제 1 제어 신호(GCS)에 응답하여 제 2 전압 레벨(L2)에서 제 1 전압 레벨(L1)로 변화한다. 제 1 전압 레벨(L1)은 문턱 전압(VT) 보다 작다.
제 1 전압 레벨(L1)이 선택됨에 따라 제 2, 제 4, 제 6 박막 트랜지스터들(M2, M4, M6)의 소스 단자들은 입력 단자와 각각 연결된다. 제 2 박막 트랜지스터(M2)의 드레인 단자는 제 1 노드(Q)와 연결되고, 소스 단자는 입력 단자와 연결된다. 제 4 박막 트랜지스터(M2)의 드레인 단자는 제 2 노드(B)와 연결되고, 소스 단자는 입력 단자와 연결된다. 제 6 박막 트랜지스터(M4)의 드레인 단자는 출력 단자와 연결되고, 소스 단자는 입력 단자와 연결된다.
제 1 노드(Q)의 전압은 제 2 박막 트랜지스터(M2)를 통해 0V로 낮아진다. 마찬가지로, 제 2 노드(B)의 전압은 제 4 박막 트랜지스터(M4)를 통해 0V로 낮아진다. 출력 전압(Vout)은 제 6 박막 트랜지스터(M6)를 통해 0V로 낮아진다. 또한, 제 5 단계(T5)에서, 제 1, 제 3, 제 5 박막 트랜지스터들(M1, M3, M5)은 모두 턴-오프(Trun-Off)되어 소비 전력이 감소된다.
상술된 바와 같이, 단일 입력 레벨 시프터(110)는 부트스트래핑 효과에 의해 출력 전압(VOUT)이 전원 전압(VDD)까지 상승한다. 또한, 단일 입력 레벨 시프터(110)는 문턱 전압(VT)이 음수 값인 공핍 특성에서도 정상적으로 동작한다.
도 4는 다양한 문턱 전압의 크기에 따른 단일 입력 레벨 시프터의 시뮬레이션 결과를 보여준다. 도 4 를 참조하면, -6V 내지 +2V까지의 문턱 전압들의 변화에 따른 단일 입력 레벨 시프터(110)의 결과들이 그래프로 도시되었다. 그래프에서 보듯이, 단일 입력 레벨 시프터(110)는 문턱 전압이 음수 값인 공핍 특성에서도 정상적으로 동작하는 것을 볼 수 있다.
도 5는 본 발명의 실시 예에 따른 단일 입력 레벨 시프터의 블록도를 보여준다. 도 5를 참조하면, 단입 입력 레벨 시프터(210)는 입력부(211), 부트스트래핑부(212), 및 출력부(213)를 포함한다. 단일 입력 레벨 시프터(210)는 도 2에서 설명된 단일 입력 레벨 시프터(110)와 동일한 구성을 가진다.
입력부(211)는 입력 신호(VIN)가 제 1 전압 레벨에서 제 2 전압 레벨로 천이됨에 따라, 전원 전압(VDD)을 제 1 노드(Q)에 인가한다. 입력부(211)는 기준 단자로부터 인가되는 기준 신호(VREF)에 따라 제 2 전압 레벨의 입력 신호(VIN)를 제 2 노드(B)에 인가한다.
부트스트래핑부(212)는 제 1 노드(Q)의 전압 레벨에 따라 전원 전압(VDD)을 제 2 노드(B)에 인가한다. 제 1 노드(Q)와 제 2 노드(B) 사이에는 커패시터(C)가 구비된다. 전원 전압(VDD)으로 인한 제 2 노드(B)의 전압이 상승함에 따라, 제 1 커패시터(C)에 의한 커플링 현상을 통해 제 1 노드(Q)의 전압이 더 상승한다.
출력부(213)는 기준 신호(VREF)에 따라 입력 신호(VIN)를 출력 단자에 인가한다. 제 1 노드(Q)의 전압 레벨에 따라 출력부(213)는 전원 전압(VDD)을 출력 단자로 출력한다. 출력부(213)는 부트스트래핑에 의해 출력 전압(VOUT)을 전원 전압(VDD)까지 상승시킨다. 또한, 출력부(213)는 입력 신호(VIN)가 제 2 전압 레벨에서 제 1 전압 레벨로 천이되면, 출력 단자의 전압을 방전한다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110: 단일 입력 레벨 시프터
120: 게이트 구동부
130: 데이터 구동부
140: 표시 패널
150: 타이밍 컨트롤러

Claims (8)

  1. 입력 신호에 응답하여 전원 전압을 제 1 노드에 인가하고, 기준 신호에 응답하여 상기 입력 신호를 제 2 노드에 인가하는 입력부;
    상기 제 1 노드의 전압 레벨에 따라 상기 전원 전압을 상기 제 2 노드에 인가하는 부트스트래핑부; 및
    상기 기준 신호에 응답하여 상기 입력 신호를 출력 단자로 인가하고, 상기 제 1 노드의 전압 레벨에 따라 상기 전원 전압을 상기 출력 단자로 인가하는 출력부를 포함하되,
    상기 부트스트래핑부는 상기 제 1 및 제 2 노드 사이에 위치한 커패시터를 포함하고, 상기 입력 신호가 제 1 전압 레벨로부터 제 2 전압 레벨로 천이되면, 상기 부트스트래핑부는 상기 제 1 노드의 전압 레벨을 상기 전원 전압보다 높게 상승시키며,
    상기 제 1 전압 레벨은 상기 제 2 전압 레벨보다 낮은 레벨을 가지며, 상기 제 2 전압 레벨은 상기 기준 신호 보다는 높고 상기 전원 전압 보다는 낮은 레벨을 갖는 단일 입력 레벨 시프터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 입력 신호가 상기 제 2 전압 레벨로부터 상기 제 1 전압 레벨로 천이되면, 상기 출력부는 상기 출력 단자의 전압을 방전하는 단일 입력 레벨 시프터.
  4. 제 1 노드와 전원 단자 사이에 연결되어, 입력 단자로부터 인가되는 입력 신호에 따라 제어되는 제 1 NMOS 트랜지스터;
    상기 제 1 NMOS 트랜지스터와 상기 입력 단자 사이에 연결되어, 기준 단자로부터 인가되는 기준 신호에 따라 제어되는 제 2 NMOS 트랜지스터;
    상기 전원 단자와 제 2 노드 사이에 연결되어, 상기 제 1 노드에 인가되는 전압에 따라 제어되는 제 3 NMOS 트랜지스터;
    상기 제 2 노드와 상기 입력 단자 사이에 연결되어, 상기 기준 신호에 따라 제어되는 제 4 NMOS 트랜지스터;
    상기 전원 단자와 출력 단자 사이에 연결되어, 상기 제 1 노드에 인가되는 전압에 따라 상기 출력 단자에 전원 전압을 공급하는 제 5 NMOS 트랜지스터;
    상기 출력 단자와 상기 입력 단자 사이에 연결되어, 상기 기준 신호에 따라 상기 출력 단자에 상기 입력 신호를 공급하는 제 6 NMOS 트랜지스터; 및
    상기 제 1 및 제 2 노드 사이에 연결되는 커패시터를 포함하며,
    상기 입력 신호는 제 1 전압 레벨 및 제 2 전압 레벨 사이를 천이하고, 상기 제 1 전압 레벨은 상기 제 2 전압 레벨보다 낮은 레벨을 가지며, 상기 제 2 전압 레벨은 상기 기준 신호 보다는 높고 상기 전원 전압 보다 낮은 레벨을 갖는 단일 입력 레벨 시프터.
  5. 삭제
  6. 삭제
  7. 제 4 항에 있어서,
    상기 제 1 내지 제 6 NMOS 트랜지스터들은 산화물 박막 트랜지스터들인 단일 입력 레벨 시프터.
  8. 제 4 항에 있어서,
    상기 제 4 NMOS 트랜지스터는 상기 제 1, 제2, 제3, 제5, 제6 NMOS 트랜지스터들 보다 크게 제작되는 단일 입력 레벨 시프터.

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