KR20160096690A - 인트라-칩과 인터-칩 호핑 버스들을 통한 시스템-온-칩들 내의 그리고 시스템-온-칩들 간의 정보 전달을 위한 방법 및 장치 - Google Patents

인트라-칩과 인터-칩 호핑 버스들을 통한 시스템-온-칩들 내의 그리고 시스템-온-칩들 간의 정보 전달을 위한 방법 및 장치 Download PDF

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Abstract

제1 시스템-온-칩이 제공되며 비-호핑 버스 인터페이스들 및 호핑 버스를 포함한다. 비-호핑 버스 인터페이스들은 제1 비-호핑 버스 인터페이스 및 제2 비-호핑 버스 인터페이스를 포함한다. 상기 제1 비-호핑 버스 인터페이스는 제1 프로토콜에 기초하여 정보를 수신하도록 구성된다. 호핑 버스는 인트라-칩 어댑터들을 포함한다. 인트라-칩 어댑터들은 직렬로 그리고 비-호핑 버스 인터페이스들에 각각 연결된다. 인트라-칩 어댑터들은 (i) 제2 프로토콜에 따라 호핑 버스를 통한 전송을 위해 정보를 제1 포맷으로 변환하고 그리고 (ii) 호핑 버스를 통해 그리고 인트라-칩 어댑터들 간에 제1 포맷의 정보를 전달하도록 구성된다. 상기 제2 프로토콜은 제1 프로토콜과는 다르다. 상기 제2 비-호핑 버스 인터페이스는 호핑 버스를 통한 정보의 전송에 기초하여 호핑 버스로부터 정보를 수신하도록 구성된다.

Description

인트라-칩과 인터-칩 호핑 버스들을 통한 시스템-온-칩들 내의 그리고 시스템-온-칩들 간의 정보 전달을 위한 방법 및 장치{ METHOD AND APPARATUS FOR TRANSFERRING INFORMATION WITHIN AND BETWEEN SYSTEM-ON-CHIPS VIA INTRA-CHIP AND INTER-CHIP HOPPING BUSES}
[관련 출원의 상호참조]
본 출원은 2014년 12월 9일자로 출원된 미국 출원 제14/564,499호의 우선권을 주장하며, 또한 2013년 12월 12일자로 출원된 미국 가출원 제61/915,413호 및 2014년 3월 17일자로 출원된 미국 가출원 제61/954,486호의 이득을 주장한다. 상기 참조된 출원들의 전체 개시내용은 본 명세서에 참조로서 포함된다.
[기술분야]
본 발명은 정보의 인트라-칩 및 인터-칩 전달들을 위해 이용되는 시스템-온-칩(SoC)들의 아키텍쳐들에 관한 것이다.
본 명세서에서 제공되는 배경 설명은 본 발명의 배경을 개괄적으로 제시하기 위한 것이다. 본 배경기술란에서 기술되는 정도의 본 발명의 발명자들의 연구는 물론, 출원 시점에 달리 종래기술로서 볼 수 없는 본 발명의 양상들은, 본 발명에 대해 명시적으로든 암묵적으든 종래기술로서 인정되는 것은 아니다.
진보된 실리콘 제조 프로세스들은 어느 때보다 증가된 수의 게이트들이 SoC의 소정 영역에 포함될 수 있게 한다. 특정한 버스(또는 섬유) 아키텍쳐들이 SoC 내에서 프로세서 모듈들과 인터페이스 제어 모듈들 사이의 정보(예컨대, 데이터, 커맨드들, 파라미터들, 어드레스들, 등등)의 전달을 할 수 있게 하도록 도입되어 왔다. 예를 들어, 고급 마이크로프로세서 버스 아키텍쳐(AMBA)는 SoC들에서 모듈들의 연결 및 관리를 위한 온-칩 상호연결 사양(on-chip interconnect specification)이다. AMBA의 하나의 인터페이스 생성은 고급 확장 인터페이스(AXI)로 지칭된다.
AXI-기반의 아키텍쳐를 가지는 SoC는 복수의 프로세서(또는 코어) 모듈들, 마스터 AXI 상호연결 버스(또는 마스터 섬유), 슬레이브 AXI 상호연결 버스(또는 슬레이브 섬유) 및 인터페이스 제어기들을 포함할 수 있다. 프로세서 모듈들은 상호연결 버스들을 통해 인터페이스 제어기들에 연결된 주변기기들을 제어 및/또는 이에 액세스한다. AXI 상호연결 버스들은 멀티-레벨 AXI 섬유들로서 지칭될 수 있고, 프로세서 모듈들과 인터페이스 제어기들 사이의 상호연결들의 메시(mesh)를 제공할 수 있다. 인터페이스 제어기들은 주변 디바이스들 및/또는 네트워크들에 각각 연결될 수 있다. 주변 디바이스들은 랜덤 액세스 메모리(RAM) 또는 판독 전용 메모리(ROM)과 같은 메모리 디바이스들을 포함할 수 있다. 주변 디바이스들은 디스플레이, 플래시 드라이브, 하드 디스크 드라이브, 하이브리드 드라이브, 카메라, 내장 멀티미디어 카드(eMMC), 이더넷 디바이스, 소형 직렬 컴퓨터 시스템 인터페이스(SCSI) 프로토콜(SSP) 디바이스, 범용 비동기 수신기 전송기(UART) 인터페이스를 통해 통신하는 디바이스, 등등을 포함할 수 있다. 네트워크들은 무선 또는 유선 네트워크들을 포함할 수 있다. 무선 네트워크의 일례는 WiFi 네트워크와 같은 무선 로컬 영역 네트워크(WLAN)이다.
프로세서 모듈들은 버스 마스터들로 지칭될 수 있다. 프로세서 모듈들은 SoC에 연결된 주변기기들의 동작들을 제어하고 개시한다. 이는 마스터 AXI 상호연결 버스를 통해 인터페이스 제어기들에 커맨드들을 전송하는 프로세서 모듈들(또는 마스터들)을 포함할 수 있다. 인터페이스 제어기들 각각은 마스터 포트(또는 인터페이스) 및 슬레이브 포트(또는 인터페이스)를 포함한다. 마스터 포트들은 마스터 AXI 상호연결 버스에 연결된다. 슬레이브 포트들은 슬레이브 AXI 상호연결 버스에 연결된다. 커맨드들은 마스터 포트들에 전송되고, 그 다음 주변 디바이스들에 포워딩될 수 있다. 그 다음, 데이터는 슬레이브 포트들에서 주변 디바이스들로부터 수신될 수 있다. 슬레이브 AXI 상호연결 버스는 슬레이브 포트들로부터 프로세서 모듈들로 데이터를 포워딩한다.
AXI 아키텍쳐를 가지는 SoC에서, 프로세서 모듈들과 인터페이스 제어기들과의 사이의 각각의 연결은 복수의 채널들을 포함한다. 채널들은 어드레스 판독 채널(read address channel), 데이터 판독 채널(read data channel), 어드레스 기록 채널(write address channel), 데이터 기록 채널(write data channel), 응답 기록 버퍼 채널(buffer write response channel) 및 클록 채널을 포함한다. 이 연결들은 프로세서 모듈들 및 인터페이스 제어기들의 AXI 버스 인터페이스들을 통해 제공된다. AXI 버스 인터페이스들은 (i) 프로세서 모듈들과 AXI 상호연결 버스들 사이에 그리고 (ii) AXI 연결 버스들과 인터페이스 제어 모듈들 사이에 존재할 수 있다. AXI 버스 인터페이스들 및 AXI 상호연결 버스들은 많은 수의 배선(wire)들을 포함한다. 예를 들어, AXI 버스 인터페이스의 기록 채널들은 128 비트의 병렬 전달을 위해 무려 224개의 배선들을 포함할 수 있다. AXI 버스 인터페이스의 판독 채널들은 128 비트들의 병렬 전달을 위해 무려 208개의 배선들을 포함할 수 있다. 슬레이브 AXI 상호연결 버스는 32 비트들의 병렬 전달을 위해 무려 200개의 배선들을 포함할 수 있다. 10-포트 AXI 상호연결 버스는 포트 당 128 비트들의 병렬 전송을 위해 5000개의 배선들을 포함할 수 있다. 다른 예로서, 10-포트 AXI 상호연결 버스는 포트 당 32비트들의 병렬 전달을 위해 3000개의 배선들을 포함할 수 있다. 추가적인 배선들은 또한, 인터럽트들의 전달을 위해 요구된다. AXI 상호연결 버스들은 제한된 데이터 전달 속도(예컨대, 312 메가-헤르츠(MHz) 이하)들을 갖는 상호연결들의 거대한 메시 네트워크들이다. 메시 네트워크들 내의 인접한 노드들 간의 포인트-투-포인트 전달 속도들은 또한 제한되거나(예컨대, 416 MHz) 느리다(slower).
AXI 아키텍쳐를 갖는 SoC 내의 모듈들은 공통으로 공유되는 클록에 기초하여 동작한다. 클록 신호는 AXI 상호연결 버스들에서 브랜치들(또는 상호연결들)의 큰 클록 트리(large clock tree)를 통해 제공된다. 그 결과, 모듈들 간의 통신은 동기적이다. 모듈들 중 두 개가 서로 다른 프로토콜(예컨대, AXI 및 AMBA 고성능 버스(AHB)와 같은 서로 다른 AMBA 프로토콜들) 및/또는 서로 다른 클록들(또는 서로 다른 주파수들을 갖는 클록 신호들)에 기초하여 동작해야 하는 경우, 브리지가 전형적으로 모듈들 사이에 통합된다. 상기 브리지는 예컨대, 서로 다른 버스 폭들(예컨대, 병렬 전송되는 비트들의 수) 및 클록 주파수들을 가지는 두 개의 서로 다른 도메인들 간에 통신을 할 수 있게 한다. 비록, 적분기(integrator)들이 모듈들 간의 연결들에 대한 적절한 대역폭 및 레이턴시를 보장하기 위해 SoC에 통합될 수 있지만, 모듈들 각각의 대한 대역폭 할당 및 액세스 레이턴시의 제어는 어렵다. 그 이유는 모듈들 간의 많은 수의 배선들 및 상호연결들 및 거대 메시 네트워크를 통한 공유 클록 신호의 분산때문이다.
적절한 클록 트리 디레이팅(derating)을 제공하도록 클록 신호의 주파수를 설정하는 것은 어려울 수 있다. 적절한 클록 트리 디레이팅은 대응하는 SoC의 동작 및/또는 수명에 악영향을 기침이 없이 가능한 최고 주파수로 클록 신호의 주파수를 설정하는 것을 나타낸다. 클록 신호의 주파수를 증가시키는 것은 SoC의 프로세스, 전압 및 온도(PVT) 변이(variation)들을 증가시킬 수 있다. 그 결과, 클록의 주파수를 증가시키는 능력은 증가되는 PVT 변이들의 포텐셜로 인해 제한될 수 있다. 클록 트리가 커질수록, 클록 신호의 주파수는 느려진다.
제1 시스템-온-칩이 제공되며 비-호핑 버스 인터페이스들 및 호핑 버스를 포함한다. 비-호핑 버스 인터페이스들은 제1 비-호핑 버스 인터페이스 및 제2 비-호핑 버스 인터페이스를 포함한다. 상기 제1 비-호핑 버스 인터페이스는 제1 프로토콜에 기초하여 정보를 수신하도록 구성된다. 호핑 버스는 인트라-칩 어댑터들을 포함한다. 인트라-칩 어댑터들은 직렬로 그리고 비-호핑 버스 인터페이스들에 각각 연결된다. 인트라-칩 어댑터들은 (i) 제2 프로토콜에 따라 호핑 버스를 통한 전송을 위해 정보를 제1 포맷으로 변환하고 그리고 (ii) 호핑 버스를 통해 그리고 인트라-칩 어댑터들 간에 제1 포맷의 정보를 전달하도록 구성된다. 상기 제2 프로토콜은 제1 프로토콜과는 다르다. 상기 제2 비-호핑 버스 인터페이스는 호핑 버스를 통한 정보의 전송에 기초하여 호핑 버스로부터 정보를 수신하도록 구성된다.
다른 특징들에서, 제1 시스템-온-칩에서 정보를 포워딩하는 방법으로서, 제1 시스템-온-칩은 비-호핑 버스 인터페이스들 및 호핑 버스를 포함한다. 비-호핑 버스 인터페이스들은 제1 비-호핑 버스 인터페이스들 및 제2 비-호핑 버스 인터페이스를 포함한다. 호핑 버스는 인트라-칩 어댑터들을 포함한다. 인트라-칩 어댑터들은 직렬로 그리고 비-호핑 버스 인터페이스들에 각각 연결된다. 상기 방법은 제1 시스템-온-칩의 제1 비-호핑 버스 인터페이스에서 제1 프로토콜에 기초하여 정보를 수신하는 단계와, 제2 프로토콜에 따라 인트라-칩 어댑터들을 통해 호핑 버스를 통한 전송을 위해 정보를 제1 포맷으로 변환하는 단계 - 상기 제2 프로토콜은 상기 제1 프로토콜과는 다름 - 와, 호핑 버스를 통해 그리고 인트라-칩 어댑터들 간에 상기 제1 포맷의 정보를 전달하는 단계와, 그리고 상기 호핑 버스를 통한 정보의 전송에 기초하여 상기 호핑 버스로부터 상기 제2 비-호핑 버스 인터페이스에서 상기 정보를 수신하는 단계를 포함한다.
본 발명의 응용의 추가의 영역이 상세한 설명, 특허청구범위 및 도면들로부터 분명해질 것이다. 상세한 설명 및 특정 예시들은 단지 예시를 위해 의도된 것이며 본 발명의 범위를 제한하도록 의도된 것이 아니다.
도 1은 본 발명의 실시예에 따른 호핑 버스(HB) 시스템의 기능 블록도이다.
도 2는 본 발명의 실시예에 따른 복수의 SoC들을 포함하고 인트라-칩 HB 어댑터 모듈들 및 인터-칩 HB 어댑터 모듈들을 예시하는 다른 HB 시스템의 기능블록도이다.
도 3은 본 발명의 실시예에 따른 어드레스 변환(translation) 모듈의 기능블록도이다.
도 4는 본 발명의 실시예에 따른 HB 시스템을 동작시키는 방법을 예시한다.
도 5는 본 발명의 실시예에 따른 크로스-칩 부트 업 제어를 위한 HB 시스템의 기능블록도이다.
도 6은 본 발명의 실시예에 따른 부트 방법을 예시한다.
도면들에서, 도면 부호들은 유사 및/또는 동일한 요소들을 식별하기 위해 재사용될 수 있다.
하기에 개시된 예시들은 SoC들에 대해 호핑 버스(HB) 아키텍쳐들을 도입한다. SoC들은 인트라-칩 HB들, 인트라-칩 HB 어댑터 모듈들 및 인터-칩 HB 어댑터 모듈들을 포함한다. 인트라-칩 HB들은 인트라-칩 HB 어댑터 모듈들 간의 연결들을 포함하고 제공한다. 인터-칩 HB는 SoC들 간의 확장(extends)들을 포함하고, 인터-칩 HB 어댑터 모듈들을 포함하며, 그리고 인터-칩 HB 어댑터 모듈들 간의 연결들을 제공한다. HB는 본 명세서에 개시된 바와 같이, 인트라-칩 HB 어댑터 모듈들 및/또는 인터-칩 HB 어댑터 모듈들 그리고 대응하는 전도성 요소(conductive element)들 및 버퍼들을 포함하는 버스를 나타낸다. HB는 목적지에 도달할 때까지 HB 어댑터 모듈들로부터 HB 어댑터 모듈들로 호핑하기 위해 정보에 대한 경로를 제공한다. HB 어댑터 모듈들은 프로토콜 변환, 패킷화, 샘플링, 스큐 제어(skew control), 고유 식별, 직렬화 및/또는 직렬화해제(deserialization)를 수행할 수 있다. HB는 하기에 더욱 상세히 설명되는 바와 같이, HB 프로토콜에 따라 동작하고 정보를 포워딩한다.
HB 아키텍쳐들은 시스템 분리 용이(system partitioning ease)를 증가시키는 바, 이는 시스템 설계자들이 SoC들의 레이아웃들에 집중하기 보다는 모듈들 및/또는 SoC들의 기능들에 집중할 수 있게 한다. 그 이유는 모듈들 각각이 SoC 상의 서로 다른 영역들에 쉽게 배치될 수 있기 때문이다. 모듈들 및 SoC들은 단일 HB 프로토콜을 통해 서로와 통신할 수 있다. 모듈들은 서로 다른 클록 신호들에 기초하여 동작할 수 있고, 서로 다른 전달 레이트들, 포트 또는 인터페이스 폭들, 등등을 가질 수 있다. 모듈들 각각에는 하나 이상의 인트라-칩 HB들 및 하나 이상의 인터-칩 HB들에 걸친 정보의 전달을 할 수 있게 하기 위해 HB 어댑터 모듈이 제공된다. 인트라-칩 HB들 및 인터-칩 HB들은 모듈들 및 SoC들 간의 정보의 효과적인 전달을 위해 병렬 전송 요소들(예컨대, 전기적으로 전도성인 요소들)의 하나 이상의 "고속도로(highway)들"로서 역할을 한다.
HB 아키텍쳐들은 새롭게 설계된 모듈들 및/또는 SoC들의 쉬운 집적(integration)을 할 수 있게 한다. HB 아키텍쳐들은 또한, 모듈들 및 SoC들 각각이 동일한 HB 프로토콜을 이용하여 할당된 HB 어댑터 모듈들을 통해 통신할 수 있기 때문에 서로 다른 모듈들 및/또는 서로 다른 타입의 SoC들에서 동일한 소프트웨어의 재사용 및 쉬운 집적을 할 수 있게 한다. 인트라-칩 HB 어댑터 모듈들은 인터럽트들을 포함하는 정보를 패킷화하는 바, 이는 정보 및 인터럽트들의 효율적인 전달을 할 수 있게 한다. 이는 인터럽트들에 대해 추가적인 지정 채널들 및/또는 배선들을 필요로함이 없이 행해진다. 인터-칩 어댑터 모듈들은 동일한 HB 프로토콜을 이용하여 SoC들 간의 정보의 전달을 할 수 있게 하기 위해 어드레스 매핑을 제공한다.
HB 아키텍쳐들은 단방향 비동기 상호연결들을 통해 정보의 고속 전달을 할 수 있게 한다. HB 어댑터 모듈들 각각은 각각의 전송 및 수신 연결들을 가진다. 연결들 각각은 단방향 연결이다. 모듈들 및/또는 SoC들은 서로 다른 클록 주파수들을 갖는 서로 다른 클록 신호들에 기초하여 동작할 수 있다. 인트라-칩 HB들 및 인터-칩 HB들은 SoC들의 클록 신호들에 관계 없이 정보를 전달한다. 인트라-칩 HB들 및 인터-칩 HB들은 HB 클록 주파수에 기초하여 스큐 제어를 제공하는 타이밍 모듈들을 포함한다. 이는 HB 어댑터 모듈들 간의 정보의 병렬 및 의사-동기(pseudo-synchronous) 전달을 제공한다. HB 시스템들 및 대응하는 HB 아키텍쳐들의 동작이 하기에 더욱 상세히 기술된다.
도 1은 복수의 SoC들(12, 14)을 통합한 HB 시스템(10)을 도시한다. SoC들(12, 14)은 각각의 인트라-칩 HB들(16, 18)을 포함하고, 인터-칩 HB(20)을 통해 서로 연결된다. 인트라-칩 HB들(16, 18) 각각은 인터-칩 HB 어댑터 모듈들의 쌍(이하, 인트라-칩 HB 어댑터들로 지칭) AHBInter 간에 직렬로 연결된 복수의 인트라-칩 HB 어댑터 모듈들(이하, 인트라-칩 HB 어댑터들로 지칭) AHBIntra를 포함한다. 인터-칩 HB 어댑터들 AHBInter은 대응하는 인터-칩 HB를 통해 다른 인터-칩 HB 어댑터에 연결되도록 구성된다. 예를 들어, 인터-칩 HB 어댑터(22)는 인터-칩 HB 요소들(26)을 통해 인터-칩 HB 어댑터(24)에 연결된다. 도시된 바와 같이, 전도성 요소들은 HB 어댑터들의 연속적인 쌍들 AHBIntra, AHBInter 간에 확장된다. 비록, 특정한 수의 전도성 요소들이 도시되지만, 어떤 수의 전도성 요소들도 HB들(16, 18, 20)에 포함될 수 있다. 인트라-칩 HB 어댑터들 AHBIntra 각각은 SoC 제어 모듈들(27, 28), 셀룰러 인터페이스(29), 그래픽 프로세싱 모듈(GPM)들(30, 32), WLAN 인터페이스(34), 이미지 신호 프로세서(ISP) 인터페이스(36), 범용 비동기 수신기/전송기(UART) 인터페이스(38), 메모리 인터페이스(40) 및 이더넷 인터페이스(42)와 같은 모듈 및/또는 인터페이스에 연결될 수 있다. 인터페이스들(29, 34, 36, 38, 40, 42)은 포트들(44, 45, 46, 47, 48, 49)을 통해 각각의 디바이스들에 연결될 수 있다.
비록, 인트라-칩 HB 어댑터들 AHBIntra이 특정한 모듈들 및 인터페이스들에 연결된 것으로 도시되지만, 인트라-칩 HB 어댑터들 AHBIntra은 다른 모듈들 및 인터페이스들에 연결될 수 있다. 예를 들어, 인트라-칩 HB 어댑터들 AHBIntra은 범용 직렬 버스(USB) 인터페이스와 같은 직렬 인터페이스에, SATA(serial advanced technology attachment) 인터페이스에, 그리고 PCIe(peripheral component interconnect express) 인터페이스에 연결될 수 있다. 모듈들 및/또는 인터페이스들 각각의 하나 이상은 SoC들(12, 14) 각각에 포함될 수 있다. 메모리 인터페이스(40)는 동적 랜덤 액세스 메모리(DRAM), 더블 데이터 레이트(DDR) 메모리, 판독 전용 메모리(ROM), 고체 상태 드라이브(SDD), 하드 디스크 드라이브, 하이브리드 드라이브, 내장 멀티-미디어 카드(eMMC), 등등과 같은 휘발성 및/또는 비휘발성 메모리에 연결될 수 있다.
SoC 제어 모듈들(27, 28)은 각각 하나 이상의 프로세싱 모듈들(또는 마스터들) 및 캐시를 포함할 수 있고, 다른 모듈들 및/또는 인터페이스들의 동작을 제어할 수 있다. 인터페이스들은 각각의 포트들을 통해 각각의 무선 및/또는 유선 네트워크들, 주변 디바이스들(예컨대, 카메라들, 프린터들, 모뎀들, 복사기들, 등등) 및/또는 다른 디바이스들과 통신할 수 있다. SoC 제어 모듈들(27, 28)의 각각은 대응하는 인트라-칩 HB들(16, 18) 및 인트라-칩 HB 어댑터들 AHBIntra을 통해 SoC들(12, 14) 중 대응하는 하나의 모듈들 및 인터페이스들에 액세스한다. SoC 제어 모듈들(27, 28) 각각은 인트라-칩 HB들(16, 18), 인터-칩 HB들(예컨대, 인터-칩 HB(20)) 및 HB 어댑터들 AHBIntra, AHBInter 중 대응하는 하나를 통해 다른 SoC들의 모듈들 및 인터페이스들에 액세스한다. 예를 들어, SoC 제어 모듈들(27, 28) 중 하나는 인트라-칩 HB들(16, 18) 중 하나에 커맨드(또는 요청 신호)를 전송할 수 있다. 커맨드는 인터-칩 HB 및/또는 인터-칩 HB(20)을 통해 모듈들 및/또는 인터페이스들 중 하나에 포워딩될 수 있다. 커맨드에 응답하여, 데이터는 인트라-칩 HB들(16, 18) 및/또는 인터-칩 HB(20) 중 하나를 통해 SoC 제어 모듈에 리턴될 수 있다.
SoC들(12, 14)은 도시된 포트들(50, 52)을 통해 그리고/또는 인터-칩 HB 어댑터들(22, 24)을 통해 서로 연결될 수 있다. 포트들(50, 52)은 인터-칩 HB 어댑터들(22, 24)에 포함될 수 있다. HB 어댑터들 AHBIntra, AHBInter 각각은 둘 이상의 포트들을 포함할 수 있고, 포트들 각각은 전송 포트 또는 수신 포트이다. 포트들 각각은 정보가 (i) 마스터 디바이스, 모듈 또는 인터페이스 또는 (ii) 슬레이브 디바이스, 모듈 또는 인터페이스에 또는 이로부터 전송되는지에 따라 마스터 포트 및/또는 슬레이브 포트로서 참조될 수 있다.
도 2는 복수의 SoC들(70, 72, 74)을 포함하는 호핑 버스 시스템(60)을 도시한다. 제1 SoC(70)는 인트라-칩 HB(75)을 포함한다. 인트라-칩 HB(75)은 인트라-칩 HB 어댑터들(76, 78, 80)을 포함하고, 이들은 인터-칩 HB 어댑터들(82, 84)의 쌍 사이에 직렬로 연결된다. HB 어댑터들(76, 78, 80, 82, 84)은 도 1의 대응하는 HB 어댑터들 중 어느 것을 교체할 수 있다. 인트라-칩 HB 어댑터들(76, 78, 80)은 SoC 제어 모듈(86), 주변 인터페이스 모듈들(88, 90) 및/또는, 다른 모듈들 및/또는 인터페이스들(이들 중 일부는 상기에 언급됨)에 연결될 수 있다. 인트라-칩 HB 어댑터들(76, 78, 80) 각각은 비-HB 및 HB 인터페이스들(예시적인 인터페이스들(92, 94, 96, 98)이 도시된다), 프로토콜 변환 모듈(예시적인 프로토콜 변환 모듈(99)이 도시된다), 및 타이밍 모듈(예시적인 타이밍 모듈(100)이 도시된다)을 포함할 수 있다. 비-HB 인터페이스는 비-HB 프로토콜에 따라 대응하는 HB 어댑터에 그리고 이로부터 정보를 전달한다. HB 인터페이스는 HB 프로토콜에 따라 대응하는 HB 어댑터에 또는 이로부터 정보를 전달한다. 비-HB 및 HB 인터페이스들은 각각의 마스터, 슬레이브, 전송 및/또는 수신 포트들을 통해 SoC 제어 모듈(86), 주변 인터페이스 모듈들(88, 90), 인접한 인트라-칩 HB 어댑터들의 인터페이스들 및/또는 인터-칩 HB 어댑터들(82, 84)의 인터페이스들에 연결된다. 비록, 제1 인트라-칩 HB 어댑터(76)가 인터페이스들, 프로토콜 변환 모듈, 및 타이밍 모듈을 포함하는 것으로서 도시되지만, 다른 인트라-칩 HB 어댑터들(예컨대, 인트라-칩 HB 어댑터들(78, 80)) 각각은 각각의 인터페이스들, 프로토콜 변환 모듈 및 타이밍 모듈을 포함할 수 있다.
제1 인트라-칩 HB 어댑터(76)는 SoC 제어 모듈(86)에 연결된 제1 인터페이스(92), 전도성 요소들(102) 및 버퍼들(104)을 통해 제2 인트라-칩 HB 어댑터(78)에 연결된 제2 인터페이스(94), 전도성 요소들(106) 및 버퍼들(108)을 통해 인터-칩 HB 어댑터(82)에 연결된 제3 인터페이스(96), 및 제4 인터페이스(98)를 포함한다. 제1 인터페이스(92)는 비-HB 인터페이스이고, SoC 제어 모듈(86)의 인터페이스(110)의 마스터 및 슬레이브 포트들에 대응하는 마스터 및 슬레이브 포트들을 포함한다. 다른 인터페이스들(94, 96, 98)은 HB 인터페이스들이다. 제4 인터페이스(98)는 다른 인트라-칩 HB 어댑터, 최종 인트라-칩 HB 어댑터(예컨대, 인트라-칩 HB 어댑터(80), 또는 다른 인터-칩 HB 어댑터에 연결될 수 있다. 일례로, 버퍼들(102, 106)은 제1 SoC(70)의 상부 금속 층들 상에 위치될 수 있고, SoC 제어 모듈(86), 주변 인터페이스 모듈들(88, 90) 및/또는 다른 모듈들은 상기 상부 금속 층들보다 낮은(즉, 제1 SoC(70)의 기판에 더 가까운) 층들에 위치될 수 있다. 주변 인터페이스 모듈들(88, 90)은 각각의 주변 디바이스들(110, 112)에 연결된 각각의 인터페이스들(107, 109)을 포함한다.
인트라-칩 HB 어댑터들(76, 78, 80)은 도시된 바와 같이 서로 링크될 수 있고, 최종 인트라-칩 HB 어댑터(80)에 제1 인트라-칩 HB 어댑터(76)를 연결함으로써 루프백할 수 있다. 인트라-칩 HB 어댑터들(76, 78, 80) 각각은 각각의 인터-칩 HB 어댑터들(예컨대, 인터-칩 HB 어댑터들(82, 84))을 통해 하나 이상의 SoC들(예컨대, SoC들(72, 74))에 연결될 수 있다. 비록, 두 개의 인터-칩 HB 어댑터들이 도시되지만, 추가적인 인터-칩 HB 어댑터들은 제1 SoC(70)에 통합될 수 있고, 인트라-칩 HB 어댑터들(76, 78, 80) 중 어느 하나에 연결될 수 있다. 인트라-칩 HB 어댑터들(76, 78, 80) 각각은 어떤 수의 모듈들, 인터페이스들 및/또는 HB 어댑터들에 연결하기 위한 어떤 수의 인터페이스들을 포함할 수 있다.
(i) SoC 제어 모듈(86), (ii) 주변 인터페이스 모듈들(88, 90) 및/또는 (iii) 인트라-칩 HB(75)에 연결된 다른 모듈들 및/또는 인터페이스들에 연결된 인트라-칩 HB 어댑터 모듈들(76, 78, 80)의 인터페이스들(예컨대, 인터페이스(92))은 비-HB 인터페이스들로서 지칭될 수 있다. 이 비-HB 인터페이스들은 각각의 마스터 포트들 및 슬레이브 포트들을 포함할 수 있다. 마스터 포트들 및 슬레이브 포트들은 동일한 또는 다른 비-HB 프로토콜들을 통해 동작하고 그리고/또는 SoC 제어 모듈(86), 주변 인터페이스 모듈들(88, 90) 및/또는 다른 모듈들 및/또는 인터페이스들에 그리고 이들로부터 정보를 전달할 수 있다. 비-HB 프로토콜들은 동일한 클록 신호 또는 다른 클록 신호들에 기초할 수 있다. 비-HB 프로토콜들은 예컨대, 고급 마이크로제어기 버스 아키텍쳐(AMBA), 고급 확장가능 인터페이스(AXI) 프로토콜 및 AMBA 고성능 버스(AHB)일 수 있다. SoC 제어 모듈(86), 주변 인터페이스 모듈들(88, 90) 및/또는 다른 모듈들 및/또는 인터페이스들은 (i) 비-HB 프로토콜 중 하나 이상에 따라 그리고 (ii) 클록 신호들 중 하나 이상에 기초하여 인트라-칩 HB(75)에 그리고 이로부터 정보를 전달할 수 있다. 인트라-칩 HB 어댑터들(76, 78, 80)의 다른 인터페이스들(예컨대, 인터페이스들(94, 96, 98))은 HB 인터페이스들로서 지칭될 수 있고, HB 프로토콜에 따라 정보를 전달할 수 있다. 인트라-칩 HB 어댑터들(76, 78, 80)은 정보를 전달하기 위해 이용되는 클록 신호에 관계없이 비-HB 인터페이스들로부터 정보를 수신하도록 구성된다.
프로토콜 변환 모듈(99)은 버퍼들(120) 및 패킷화 모듈(122)을 포함할 수 있다. 프로토콜 변한 모듈(99)은 비-HB 프로토콜들 중 하나 이상에 따라 수신된 정보를 HB 프로토콜에 따른 포맷의 정보로 변환한다. 수신된 정보는 버퍼들(120)에 저장되고 그 다음, 패킷화 모듈(122)에 의해 패킷화될 수 있다. 그 결과, 해더 및 바디를 갖는 패킷들이 생성된다. 해더는 전송될 그리고/또는 액세드될 소스 어드레스, 목적지 어드레스 및 다수의 비트들을 포함할 수 있다. 바디는 커맨드들, 요청된 정보, 데이터 및/또는 다른 정보를 포함할 수 있다. 패킷화 모듈(122)은 또한, 인터럽트들을 패킷화하여, 대응하는 HB 인터페이스들, 버퍼들 및 전도성 요소들을 통해 HB 어댑터들(76, 78, 80, 82, 84) 간에 다른 정보와 유사한 그리고/또는 상기 다른 정보와 함께 인터럽트들을 전송할 수 있다. 이는 인터럽트들을 위한 추가적인 배선(line)들, 전도성 요소들 및/또는 채널들에 대한 필요성을 없앤다.
타이밍 모듈(100)은 HB 클록 신호를 생성하는 HB 클록(124)을 포함할 수 있다. 비록, 타이밍 모듈(100) 및 HB 클록(124)이 제1 인트라-칩 HB 어댑터(76)의 일부로서 도시되지만, 타이밍 모듈(100) 및/또는 HB 클록(124)은 HB 어댑터들(76, 78, 80, 82, 84) 중 어느 것의 일부일 수 있고 그리고/또는 HB 어댑터들(76, 78, 80, 82, 84)과 별개이고 HB 어댑터들(76, 78, 80, 82, 84)에 HB 클록 신호를 제공할 수 있다. HB 어댑터들(76, 78, 80, 82, 84)은 동일한 HB 클록 신호를 공유할 수 있다. 동일한 HB 클록 신호는 SoC들(70, 72, 74)의 HB 어댑터들에 의해 공유될 수 있다. HB 어댑터들(76, 78, 80, 82, 84) 각각의 타이밍 모듈 및/또는 패킷화 모듈은 대응하는 HB 어댑터로부터 다른 HB 어댑터들 중 하나에 포워딩되는 정보 신호들에 HB 클록 신호를 통합시킬 수 있다.
타이밍 모듈(100)은 또한, 스큐 제어를 수행할 수 있다. 이는 HB 클록 신호에 기초하여 인트라-칩 HB 어댑터의 대응하는 인터페이스에서 병렬 채널들 상에서 수신되는 샘플링 정보(또는 패킷들)을 포함할 수 있다. 스큐 제어는 HB 어댑터들 사이의 병렬 채널들 상에서 포워딩되는 정보의 비트들이 서로의 미리 결정된 기간 내에 수신되게끔 한다. 이는 정보의 병렬 전파(parallel propagation) 및 신호들의 정렬(alignment)을 제공한다. 어떤 수의 수신 채널들 및 전송 채널들 및 HB 어댑터들과 대응하는 버퍼들 사이에 병렬로 확장되는 대응하는 전도성 요소들이 존재할 수 있다.
인터-칩 HB 어댑터들(82, 84)은 인트라-칩 HB 어댑터들(76, 78)에 연결된 HB 인터페이스들(131, 133) 및 인터-칩 HB들(150, 152)에 연결된 HB 인터페이스들(135, 137)을 포함한다. 인터-칩 HB 어댑터들(82, 84)은 어드레스 변환 모듈들(130, 132), 식별자(ID) 모듈들(134, 136), 직렬화/직렬화해제(SER/DER) 모듈들(138, 140) 및 타이밍 모듈들(142, 144)을 포함한다. 발신 정보의 경우, 어드레스 변환 모듈들은 인트라-칩 HB 어댑터들로부터 수신된 패킷들에 제공된 로컬 어드레스를 글로벌 어드레스들로 변환할 수 있다. 로컬 어드레스는 로컬 칩에게 인식가능하지만, 다른 칩들에게는 인식가능하지 않을 수 있다. 글로벌 어드레스는 로컬 칩에게 그리고 다른 칩들에게 인식가능하다. 로컬 어드레스는 로컬 칩 및/또는 상기 로컬 칩에 연결된 메모리 디바이스 내의 메모리 위치의 어드레스를 나타낼 수 있다. 글로벌 어드레스는 원격 칩 및/또는 상기 원격 칩에 연결된 메모리 디바이스 내의 메모리 위치의 어드레스를 나타낼 수 있다. 유입 정보의 경우, 어드레스 변환 모듈은 원격 SoC로부터 수신된 글로벌 어드레스를 어드레스 변환 모듈의 로컬 SoC의 로컬 어드레스로 변환할 수 있다.
ID 모듈들(134, 136)은 인트라-칩 HB 어댑터들(76, 78, 80)로부터 수신되는 패킷들의 해더들에 하나 이상의 고유한 ID들을 추가할 수 있다. 고유한 ID들은 SoC, 소스 모듈(정보를 요청 및/또는 제공하는 모듈), 소스 인터페이스(정보를 요청 및/또는 제공하는 인터페이스) 및/또는 인터-칩 HB 어댑터에 고유할 수 있다. 고유한 ID는 예컨대, ID 모듈에 의해 실행되는 소프트웨어를 통해 할당될 수 있다. 일례로, 어드레스 변환 모듈들(130, 132) 중 하나는 인트라-칩 HB(75)로부터 로컬 40 비트 어드레스를 수신하고 ID 모듈들(134, 136) 중 하나에 의해 제공되는 고유한 ID에 기초하여 글로벌 48 비트 어드레스를 생성할 수 있다.
SER/DER 모듈들(138, 140)은 인터-칩 HB들(150, 152) 각각 상에서 인터-칩 HB 어댑터들(82, 84)로부터 전송되는 정보(또는 패킷들)을 직렬화하고, 인터-칩 HB들(150, 152)을 통해 SoC들(72, 74)로부터 수신되는 정보(또는 패킷들)을 직렬화해제할 수 있다. 타이밍 모듈들(142, 144)은 HB 클록 신호의 전송 및 스큐 제어를 포함하여 인트라-칩 HB 어댑터(76)의 타이밍 모듈(100)과 유사하게 동작할 수 있다.
모듈들(86, 88, 90)(및 인트라-칩 HB 어댑터들(76, 78, 80)에 연결된 다른 모듈들 및/또는 인터페이스들)은 각각의 매크로들에 기초하여 동작할 수 있다. 상기 매크로들은 칩 특정적(chip specific)일 수 있고 그리고/또는 인트라-칩 HB 어댑터들(76, 78, 80)의 구성들 및 동작들로 인해 서로 다른 타입의 침들에서 재사용될 수 있다. 그 이유는 매크로들 각각과 관련된 클록 신호가 대응하는 칩의 클록 신호와 매치될 필요가 없고 그리고/또는 매치되도록 수정될 필요가 없기 때문이다. 인트라-칩 HB 어댑터들(76, 78, 80)이 정보가 수신될 때와 관계없이 동작할 수 있기 때문에 클록 매칭이 필요 없다.
인트라-칩 HB 어댑터들(76, 78, 80)은 매크로들의 타이밍을 알고 있을 수 있다. 이는 인트라-칩 HB 어댑터들(76, 78, 80) 내로 프로그래밍될 수 있고 그리고/또는 모듈들(96, 88, 90)(및 인트라-칩 HB 어댑터들(76, 78, 80)에 연결된 다른 모듈들 및/또는 인터페이스)과의 통신 및/또는 이들로부터 수신된 클록 신호들에 기초할 수 있다. 따라서, 인트라-칩 어댑터들(76, 78, 80)은 정보가 모듈들(86, 88, 90)(및 인트라-칩 HB 어댑터들(76, 78, 80)에 연결된 다른 모듈들 및/또는 인터페이스들)로부터 수신될 때를 결정하여 이에 따라 응답할 수 있다. 다른 실시예에서 그리고 모듈들(86, 88, 90)(및 인트라-칩 HB 어댑터들(76, 78, 80)에 연결된 다른 모듈들 및/또는 인터페이스들)로부터 정보를 수신하는 것에 관하여, 인트라-칩 HB 어댑터들(76, 78, 80)은 시간을 모르며, 수신된 정보를 버퍼링할 수 있다.
인트라-칩 HB(75)은 표준화된 상호교환가능 연결 포인트들(즉, 인트라-칩 HB 어댑터들(76, 78, 80)에 상기 상호교환가능한 연결 포인트들 간의 최상위 레벨 라우팅 및 타이밍을 제공한다. 정보의 비동기 전달은 (i) 모듈들(86, 88, 90) 및 상기 인트라-칩 HB 어댑터들(76, 78, 80)에 연결된 모듈들 및/또는 인터페이스들과 (ii) 인트라-칩 HB 어댑터들(76, 78, 80) 간에 발생될 수 있다. HB 어댑터들(76, 78, 80, 82, 84) 간의 정보의 전달은 수행되는 스큐 제어로 인해 의사-동기적인 것으로 나타내질 수 있다. 상호교환가능한 연결 포인트들을 통합시키는 것은 상호교환가능한 연결 포인트들의 쉬운 검증 및 실리콘 구현을 할 수 있게 한다.
HB 인터페이스들은 결합된 마스터 및 슬레이브 인터페이스들로서 나타내지며, 각각의 전송 및 수신 전도성 요소들(예컨대, 전도성 요소들(102, 106))을 통해 병렬 포맷으로 정보를 전달할 수 있다. 전송 및 수신 전도성 요소들은 각각 단방향 요소들일 수 있다. 일례로, 전송 전도성 요소들은 128 개의 데이터 요소들 및 16개의 스트로브 요소들을 포함할 수 있다. 수신 전도성 요소들은 또한, 128개의 데이터 요소들 및 16 스트로브 요소들을 포함할 수 있다. 이는, 예컨대 디바이스 A가 디바이스 A로부터 확장되는 크로스-메쉬 구성의 각각의 브랜치들을 통해 디바이스 B 내지 D에 연결되는 종래의 AXI 크로스-메쉬 구성과 다르다. 개시된 HB 시스템(60)은, 디바이스들 A 내지 D 각각이 HB의 HB 어댑터들 간에 직렬로 정보를 포워딩함으로써 다른 디바이스들 A 내지 D 각각과 통신할 수 있도록 디바이스들 A 내지 D가 직렬 HB를 통해 연결되도록 한다. 정보는 소스 디바이스(예컨대, 디바이스 A)로부터 그리고 목적지 디바이스(예컨대, 목적지 디바이스 D)에 가장 가까운 인트라-칩 HB 어댑터에 도착할 때까지 HB 어댑터들 사이에 포워딩된다.
SoC 제어 모듈(86)은 부트 모듈(160)을 포함할 수 있다. 부트 모듈(160)은 제1 SoC(70) 및/또는 다른 SoC들(예컨대, SoC들(72, 74))의 모듈들 및 어댑터들을 부트업시킬 수 있다. 부트 모듈(160)은 부트 업 시킬 때 및 SoC들에 대한 각각의 부트 업 코드가 저장되는 곳을 다른 SoC들에게 명령할 수 있다. 부트 업 코드들은 제1 SoC(72)에, 다른 SoC들에 그리고/또는 제1 SoC(72) 및/또는 다른 SoC들과 별개인 메모리에 저장될 수 있다. 다른 SoC들은 제1 SoC(72)로부터의 명령들에 기초하여 부트업할 수 있다. 다른 SoC들은 제1 SoC(72)로부터의 명령어들에 기초하여 자가 부팅 또는 부트업 할지를 나타내는 다른 SoC들 내의 각각의 저장된 그리고 미리 설정된 비트들, 미리 설정된 핀들 및/또는 미리 설정된 퓨즈들에 기초하여 부트업할 수 있다. 명령어들은 하기에 더 기술되는 바와 같이, 인터-칩 HB(IHB) 준비 신호에 제공될 수 있다. 부트 모듈(160)의 동작은 도 5 및 6에 관하여 더욱 상세히 기술된다.
도 3은 어드레스 변환 모듈(170)을 도시한다. 어드레스 변환 모듈(170)은 도 2의 어드레스 변환 모듈들 중 어느 것을 교체할 수 있다. 어드레스 변환 모듈(170)은 로컬 어드레스 마스킹 모듈(172), 제1 어드레스 비교 모듈(174), 글로벌 어드레스 마스킹 모듈(176) 및 제2 어드레스 비교 모듈(178)을 포함한다. 로컬 어드레스 마스킹 모듈(172)은 미리 결정된 수의 글로벌 어드레스들과 비교할 로컬 어드레스의 비트들의 수를 나타낼 수 있다. 제1 어드레스 비교 모듈(174)은 매치를 발견하기 위해 로컬 어드레스 또는 이의 일부를 하나 이상의 글로벌 어드레스들과 비교한다. 매치가 발견되면, 매치된 글로벌 어드레스가 로컬 어드레스를 교체하여 이용된다.
예를 들어, 로컬 어드레스 마스킹 모듈(172)은 매치가 발견될 때까지 로컬 어드레스의 48 비트들 중 처음 32 비트들이 미리 결정된 수의 글로벌 어드레스들 각각의 처음 32 비트와 비교될 것임을 나타낼 수 있다. 미리 결정된 수의 글로벌 어드레스들은 각각의 레스터들에 저장되고 로컬 어드레스와 비교될 수 있다. 이 비교들은 병렬로 (또는 동일한 시간 기간 동안) 수행될 수 있다. 그 다음, 로컬 어드레스는 제1 어드레스 비교 모듈(174)을 통해 매칭하는 글로벌 어드레스에 재매핑된다.
글로벌 어드레스 마스킹 모듈(176)은 미리 결정된 수의 로컬 어드레스들과 비교될 글로벌 어드레스의 비트들의 수를 나타낼 수 있다. 제2 어드레스 비교 모듈(178)은 매치를 발견하기 위해 글로벌 어드레스 또는 이의 일부를 하나 이상의 로컬 어드레스들과 비교한다. 매치가 발견되면, 매치된 로컬 어드레스는 글로벌 어드레스를 교체하여 이용된다.
예를 들어, 글로벌 어드레스 마스킹 모듈(176)은 매치가 발견될 때까지 글로벌 어드레스의 48 비트들 중 처음 32 비트들이 미리 결정된 수의 로컬 어드레스들 각각의 처음 32비트와 비교될 것임을 나타낼 수 있다. 미리 결정된 수의 로컬 어드레스들은 각각의 레지스터들에 저장되고 글로벌 어드레스와 비교될 수 있다. 이 비교들은 병렬로 (또는 동일한 시간 기간 동안) 수행될 수 있다. 그 다음, 글로벌 어드레스는 제2 어드레스 비교 모듈(174)을 통해 매칭하는 로컬 어드레스에 재매핑된다.
글로벌 어드레스는 하나 이상의 인트라-칩 HB들 및 하나 이상의 인터-칩 HB들을 통해 현재의 SoC로부터 다른 SoC로 포워딩되는 경우 로컬 어드레스에 재매핑되지 않을 수 있다. 재매핑은 최종 목적지 SoC에서 발생될 수 있다. 이는 하나 이상의 칩들을 바이패싱하는 것으로 참조될 수 있다.
본 명세서에 개시된 시스템들은 다수의 방법들을 이용하여 동작될 수 있고, 예시적인 방법이 도 4에 예시된다. 도 4에서, HB 시스템(도 1 내지 2의 HB 시스템들(10, 60) 중 하나)을 동작시키는 방법이 도시된다. 비록 다음의 태스크들이 주로 도 1 내지 3의 구현들에 관하여 기술되지만, 태스크들은 본 발명의 다른 구현들에 작용하기 위해 쉽게 수정될 수 있다. 태스크들은 반복적으로 수행될 수 있다.
방법은 단계(200)에서 시작될 수 있다. 단계(202)에서, 제1 인트라-칩 HP 어댑터(예컨대, 인트라-칩 HB 어댑터(76))는 모듈(예컨대, SoC 제어 모듈(86))로부터 정보(예컨대, 커맨드)를 수신한다. 정보는 제1 인트라-칩 어댑터의 비-HB 인터페이스의 마스터 포트를 통해 수신될 수 있다.
단계(204)에서, 프로토콜 변환 모듈은 수신된 정보를 HB 프로토콜로 변환한다. 수신된 정보는 다른 타입들로 이루어질 수 있고, 다른 레이트들로 수신되었을 수 있으며 그리고/또는 다른 클록 주파수들에 기초하여 전송되었을 수 있다. 수신된 정보의 프로토콜에 관계없이, 프로토콜 변환 모듈은 HB 프로토콜에 따라 정보를 HB 포맷으로 변환시킨다. 이는, 정보를 패킷화하고 하나 이상의 패킷들에 해더를 추가하는 패킷화 모듈을 포함할 수 있다. 상기 해더는 소스 어드레스, 목적지 어드레스, 소스 칩 고유 ID, 목적지 칩 고유 ID, 소스 모듈 고유 ID 및/또는 목적지 모듈 고유 ID를 포함할 수 있다. 소스 및 목적지 어드레스들은 SoC들의 어드레스가 아니라, SoC들 내의 또는 외부의 메모리 위치들 및/또는 SoC에 연결된 디바이스들의 어드레스들을 나타낼 수 있다.
단계(206)에서, 제1 인트라-칩 HP 어댑터는 해더 내의 어떤 또는 모든 정보에 기초하여, 단계(204)에서 생성된 하나 이상의 패킷들이 (i) 현재의 인트라-칩 어댑터 모듈로부터 현재의 SoC로 내부적으로 포워딩될지 또는 (ii) 다른 SoC로 전송될지를 결정할 수 있다. 패킷들이 현재의 SoC에 유지되어야 하는 경우, 태스크(208)가 수행되고, 그렇지 않으면 태스크(222)가 수행된다.
단계(208)에서, 제1 인트라-칩 HP 어댑터는 해더 내의 어떤 또는 모든 정보에 기초하여, 단계(204)에서 생성된 하나 이상의 패킷들이 다음 인트라-칩 HB 어댑터 모듈에 포워딩되어야 하는지를 결정할 수 있다. 패킷들이 인트라-칩 HB를 따라 다음 인트라-칩 HB 어댑터 모듈에 포워딩되어야 하는 경우, 태스크(210)가 수행되고, 그렇지 않으면 태스크(215)가 수행된다.
단계(210)에서, 정보 및 HB 클록 신호는 인트라-칩 HB를 통해 현재의(또는 이전의) 인트라-칩 HB 어댑터 모듈로부터 다음 인트라-칩 HB 어댑터 모듈로 포워딩된다. 패킷들은 HB 어댑터 모듈들 사이의 복수의 이용가능한 병렬 채널들에 걸쳐 스프레드된다. 단계(212)에서, 다음 인트라-칩 HB 어댑터 모듈에서 수신되기 전에, 정보는 이전의 인트라-칩 HB 어댑터 모듈과 다음 인트라-칩 HB 어댑터 모듈 사이의 버퍼들(예컨대, 버퍼들(102))을 통해 버퍼링된다. 단계(214)에서, 채널들 상에서 그리고 다음 인터-칩 HB 어댑터 모듈에서 수신되는 패킷들의 비트들은 HB 클록 신호에 기초하여 샘플링된다. 이 샘플링은 비트들이 채널들 각각에서 수신되는 레이트들을 조정하기 위해 스큐 제어를 수행하도록 조정될 수 있다. 이는 병렬 채널들에 걸쳐 그리고 서로의 미리 결정된 제1 기간 내에 전송되는 비트들이 서로의 미리 결정된 제2 기간 내에 수신되도록 하는 것을 돕는다. 미리 결정된 제2 기간은 미리 결정된 제1 기간과 동일한 길이일 수 있다. 태스크(214)에 후속적으로, 태스크(206)는 다음 인트라-칩 HB 어댑터 모듈이 이제 현재의 인트라-칩 HB 어댑터 모듈이 되는 경우 수행될 수 있다.
단계(215)에서, 패킷들 형태의 정보는 다음 인트라-칩 HB 어댑터 모듈의 프로토콜 변환 모듈에 의해 목적지 디바이스에 인식가능한 포맷으로 변환된다. 정보는 소스 디바이스에 의해 전송되는 정보와 동일한 포맷일 수 있고 그리고/또는 동일한 프로토콜에 기초할 수 있거나 또는 다른 포맷일 수 있고 그리고/또는 다른 프로토콜에 기초할 수 있다. 단계(216)에서, 변환된 정보는 인트라-칩 HB로부터 목적지 디바이스, 모듈 및/또는 인터페이스로 포워딩된다. 단계(218)에서, 최신의(latest) 인트라-칩 HB 어댑터 모듈은 정보에 기초하여 응답이 목적지 디바이스, 모듈 및/또는 인터페이스로부터 수신되었는지를 결정한다. 응답이 수신되었으면, 태스크(220)가 수행되고, 그렇지 않으면 방법은 단계(238)에서 종료될 수 있다.
단계(220)에서, 응답이 목적지 디바이스, 모듈 및/또는 인터페이스로부터 최신의 인트라-칩 HB 어댑터에서 수신되고 인트라-칩 HB를 통해 정보의 소스로 포워딩된다. 응답은 예를 들어, 메모리에 저장된 데이터를 포함할 수 있다. 응답의 포워딩은 정보가 목적지 디바이스, 모듈 및/또는 인터페이스로 전송되는 역순으로 발생될 수 있다.
단계(222)에서, 정보는 현재의 인트라-칩 HB 어댑터 모듈로부터 인터-칩 HB 어댑터 모듈(예컨대, 인터-칩 HB 어댑터(82))로 포워딩된다. 단계(224)에서, 인터-칩 HB 어댑터 모듈에서 수신되기 전에, 정보가 버퍼링된다. 단계(226)에서, 인터-칩 HB 어댑터 모듈은 수신된 정보를 샘플링한다. 이는 상기에 기술된 스큐 제어를 포함할 수 있고, 인터-칩 HB 어댑터 모듈에서 (현재의 인트라-칩 HB 어댑터 모듈로서 이전에 참조된) 최종 인트라-칩 HB 어댑터 모듈로부터 수신된 HB 클록 신호에 기초할 수 있다.
단계(228)에서, ID 모듈(예컨대, ID 모듈)은 하나 이상의 고유한 ID들을 결정한다. 단계(230)에서, 어드레스 변환 모듈은 하나 이상의 고유한 ID들에 기초하여 로컬 어드레스를 글로벌 어드레스로 변환할 수 있다. 패킷들의 해더들은 하나 이상의 고유한 ID들 및 결정된 글로벌 어드레스에 기초하여 수정될 수 있다. 단계(231)에서, 직렬화기/직렬화해제기 모듈은 패킷들의 비트들을 직렬화한다. 단계(232)에서, 인터-칩 HB 어댑터 모듈은 인터-칩 HB를 통해 다음 SoC에 직렬화된 비트들을 포워딩한다. 비록, 패킷들이 직렬화되지만, 패킷들은 이전의 SoC와 다음 SoC 간의 병렬 채널들을 통해 전송될 수 있고, 각각의 채널은 각각의 패킷들의 직렬화된 비트들을 포함한다. 패킷들의 비트들은 하나 이상의 채널들을 통해 다음 SoC에 전송될 수 있다.
단계(234)에서, 인터-칩 HB 어댑터 모듈은 인터-칩 HB를 통해 전송된 패킷들에 기초하여 다음 SoC로부터의 응답이 수신되었는지를 결정한다. 상기 응답은 예컨대, 다음 칩 또는 상기 다음 칩에 연결된 디바이스에 저장된 데이터 또는 부트 코드를 포함할 수 있다. 응답이 수신된 경우, 태스크(236)가 수행되고, 그렇지 않으면 방법은 단계(238)에서 종료될 수 있다. 단계(236)에서, 응답은 인트라-칩 HB를 통해 정보의 소스에 포워딩된다. 이는 정보가 전송된 역순으로 행해질 수 있다.
상기 기술된 태스크들은 예시적인 예들을 의미하며, 태스크들은 응용에 따라 순차적으로, 동기적으로, 동시에, 지속적으로, 중복되는 시간 기간들 동안 또는 서로 다른 순서로 수행될 수 있다. 또한, 태스크들 중 어느 것은 구현 및/또는 이벤트들의 시퀀스에 따라 수행되지 않거나 또는 스킵되지 않을 수 있다.
도 5는 크로스-칩 부트 업 제어를 수행하도록 구성된 HB 시스템(250)을 도시한다. HB 시스템(250)은 제1 SoC(252) 및 제2 SoC(254)를 포함한다. 제1 SoC(252)는 "베이스" 또는 "마스터 부트" 칩으로서 지칭될 수 있고, 제2 SoC(254)는 "서브(subordinate)" 칩으로서 지칭될 수 있다. 제1 SoC(252)는 부트 모듈(258)을 갖는 SoC 제어 모듈(256), HB(260), ROM 및/또는 캐시(262), 메모리 인터페이스 모듈들(264) 및 인터-칩 HB 어댑터 모듈(266)을 포함한다. HB(260)는 ROM 및/또는 캐시(262), 메모리 인터페이스 모듈들(264) 및 인터-칩 HB 어댑터 모듈(266)에 각각 연결된 인트라-칩 HB 어댑터 모듈들(268)을 포함한다. 인트라-칩 HB 어댑터 모듈들(268)은 도 2의 인트라-칩 HB 어댑터 모듈들과 유사하게 구성될 수 있다. 메모리 인터페이스 모듈들(264)은 eMMC(270), USB 모듈(272), DDR 메모리(274) 및 UART 모듈(276)과 같은 메모리 디바이스들에 연결된다. 인터-칩 HB 어댑터 모듈(266)은 인터-칩 HB(280)을 통해 제2 SoC(254)에 연결되고, 상기 제2 SoC는 다른 메모리 디바이스(예컨대, 제2 DDR 메모리(278))에 연결될 수 있다. HB 시스템(250)은 또한 도 6에 관하여 더 기술된다.
도 6은 부트 방법을 도시한다. 비록, 다음 태스크들이 주로 도 5의 구현들에 관하여 기술되지만, 태스크들은 본 발명의 다른 구현들에 적용되기 위해 쉽게 수정될 수 있다. 태스크들은 반복적으로 수행될 수 있다.
방법은 단계(300)에서 시작될 수 있다. 다음의 태스크들(302 내지 308)은 베이스 칩(예컨대, 제1 SoC(252))와 관련된다. 단계(302)에서, 베이스 칩이 시동(예컨대, 파워 온(ON))된다. 단계(304)에서, 베이스 칩은 메모리 디바이스들(262, 270, 272, 274, 276) 중 하나 이상과 같은 하나 이상의 메모리들(또는 메모리 디바이스들)에 베이스 칩 및/또는 하나 이상의 서브 칩들(예컨대, 제2 SoC(254))에 대한 부트 코드를 로드한다. 이는 베이스 칩의 캐시 내로 부트 코드를 로딩하는 것 또는 메모리 디바이스들 중 둘 이상 간의 부트 코드를 전달하는 것을 포함할 수 있다. 단계(306)에서, 단계(304)에서 이미 수행되지 않은 경우, 서브 칩들의 부트코드가 로딩될 수 있다.
단계(308)에서, 베이스 칩 및/또는 대응하는 부트 모듈은, 베이스 칩, 인터-칩 HB, 베이스 칩의 인트라-칩 HB 및 부트 코드가 서브 칩들에 대해 준비완료(ready)됨을 나타내는 인터칩 HB(IHB) 준비완료 신호를 생성할 수 있다. IHB 준비완료 신호는 서브 칩들 및/또는 서브 칩들의 모듈들 각각에 대한 부트 코드가 위치됨을 나타낼 수 있다. IHB 신호는 인터-칩 HB를 통해 베이스 칩으로부터 서브 칩들로 전송된다. 하나보다 많은 서브 칩이 IHB 준비완료 신호를 수신하면, IHB 준비완료 신호는 제1 서브 칩으로부터 제2 서브 칩으로 포워딩될 수 있거나 또는 베이스 칩으로부터 서브 칩들 각각으로 직접적으로 포워딩될 수 있다.
태스크들(310 내지 314)은 제1 서브 칩들과 관련된다. 단계(310)에서 제1 서브 칩은 제1 서브 칩의 인터-칩 HB 어댑터 모듈에서 IHB 신호를 수신한다. 단계(312)에서, 제1 서브 칩의 인터-칩 HB 어댑터 모듈은 제2 서브 HB 칩에 IHB 신호를 포워딩할지를 결정한다. IHB 신호가 포워딩되지 않아야 하는 경우, 태스크(314)가 수행되고, 그렇지 않으면 태스크(316)가 수행된다.
단계(314)에서, 제1 서브 칩은 IHB 신호에 기초하여 부트 업할지를 결정한다. 이는, IHB 신호에 따라 부트 코드에 액세스할지 그리고/또는 제1 서브 칩 및/또는 상기 제1 서브 칩에 연결된 메모리 디바이스에 저장된 코드에 기초하여 부트 업할지를 결정하는 제1 서브 칩의 제어 모듈을 포함한다. 상기 제1 서브 칩은 (i) IHB 신호에 따라 부트 코드를 로드하기 위해 액세스 요청 신호를 생성하고 (ii) 액세스 요청 신호에 기초하여, 베이스 SoC 및/또는 베이스 SoC 내부의 그리고/또는 베이스 SoC에 연결된 메모리 디바이스로부터 부트 코드를 수신할 수 있다. 액세스 요청 신호는 인트라-칩 HB 어댑터들, 인트라-칩 HB들, 인터-칩 HB 어댑터들 및 인터-칩 HB를 통해 다시 베이스 SoC의 제어 모듈에 그리고/또는 베이스 SoC 내의 또는 베이스 SoC에 연결된 메모리에 전송될 수 있다. 그 다음, 부트 코드는 인트라-칩 HB 어댑터들, 인트라-칩 HB들, 인터-칩 HB 어댑터들 및 인터-칩 HB를 통해 제1 서브 SoC의 제어 모듈에 전송될 수 있다.
단계(316)에서, 제2 서브 SoC는 IHB 신호에 따라 부트 업될 수 있다. 태스크들(314, 316)에 후속하여, 방법은 단계(318)에서 종료될 수 있다.
본 발명에 기술되는 무선 통신들은 IEEE 표준 802.11-2012, IEEE 표준 802.16-2009, IEEE 표준 802.20-2008 및/또는 블루투스 코어 사양 v4.0에 완전히 또는 부분적으로 부합하여 수행될 수 있다. 다양한 구현들에서, 블루투스 코어 사양 v4.0은 블루투스 코어 사양 Addendums 2, 3, 또는 4 중 하나 이상에 의해 수정될 수 있다. 다양한 구현들에서, IEEE 802.11-2012은 초안 IEEE 표준 802.11ac, 초안 IEEE 표준 802.11ad, 및/또는 초안 IEEE 표준 802.11ah에 의해 보충될 수 있다.
상기 설명은 사실상 단지 예시적인 것일 뿐이며, 어떤 방식으로도 본 발명, 이의 응용 또는 사용들을 제한하고자 의도된 것이 아니다. 본 발명의 폭넓은 교시들이 다양한 형태들로 구현될 수 있다. 그러므로, 본 발명은 특별한 예시들을 포함하지만, 다른 수정들이 도면들, 명세서 및 다음의 특허청구범위의 학습 시 분명해질 것이기 때문에 본 발명의 진정한 범위는 이러한 특별한 예시들에 제한되어서는 안된다. 본 명세서에 사용된 구, A, B 및 C 중 적어도 하나는 비배타적 논리 OR을 이용하여 논리적 (A 또는 B 또는 C)를 의미하도록 해석되어야 하며, "적어도 하나의 A, 적어도 하나의 B 및 적어도 하나의 C"를 의미하는 것으로 해석되어서는 안된다. 방법에서의 하나 이상의 단계들은 본 발명의 원리들을 변경함이 없이 다른 순서로 (또는 동시에) 실행될 수 있음이 이해되어야 한다.
이 어플리케이션에서, 하기의 정의들을 포함하여, 용어 '모듈' 또는 용어 '제어기'는 용어 '회로'로 교체될 수 있다. 용어 '모듈'은 응용 주문형 집적 회로(ASIC), 디지털, 아날로그 또는 혼합식 아날로그/디지털 이산 회로(mixed analog/digital discrete circuit), 디지털, 아날로그 또는 혼합식 아날로그/디지털 집적 회로, 결합형 로직 회로, 현장 프로그래머블 게이트 어레이(FPGA), 코드를 실행하는 (공유, 전용 또는 그룹) 프로세서 회로, 프로세서 회로에 의해 실행되는 코드를 저장하는 (공유, 전용 또는 그룹) 메모리 회로, 기술된 기능을 제공하는 다른 적절한 하드웨어 컴포넌트들, 또는 시스템-온-칩과 같이, 상술한 것들 중 일부 또는 모두의 조합을 나타내거나, 이들 중 일부이거나 또는 이들을 포함할 수 있다.
모듈은 하나 이상의 인터페이스 회로들을 포함할 수 있다. 일부 예시들에서, 인터페이스 회로들은 로컬 영역 네트워크(LAN), 인터넷, 광역 네트워크(WAN) 또는 이들의 조합들에 연결된 유선 또는 무선 인터페이스들을 포함할 수 있다. 본 발명의 어떤 소정의 모듈의 기능은 인터페이스 회로들을 통해 연결된 복수의 모듈들 간에 분산될 수 있다. 예를 들어, 복수의 모듈들은 로드 밸런싱을 할 수 있게 한다. 추가의 예에서, (원격 또는 클라우드로서도 알려진) 서버 모듈은 클라이언트 모듈을 대신하여 일부 기능을 달성할 수 있다.
상기에 사용된 용어, 코드는 소프트웨어, 펌웨어, 및/또는 마이크로코드를 포함할 수 있고, 프로그램들, 루틴들, 함수(function)들, 클래스들, 데이터 구조들 및/또는 객체(object)들을 나타낼 수 있다. 상기 용어, 공유 프로세서 회로는 복수의 모듈들로부터 일부 또는 모든 코드를 실행하는 단일 프로세서 회로를 포괄한다. 상기 용어, 그룹 프로세서 회로는, 추가적인 프로세서 회로들과 조합하여 하나 이상의 모듈로부터의 일부 또는 모든 코드를 실행하는 프로세서 회로를 포괄한다. 복수의 프로세서 회로들에 대한 참조들은 개별 다이들 상의 복수의 프로세서 회로들, 단일 다이 상의 복수의 프로세서, 단일 프로세서 회로의 복수의 코어들, 단일 프로세서 회로의 복수의 쓰레드들 또는 상기 언급된 것들의 조합을 포괄한다. 상기 용어, 공유 메모리 회로는 복수의 모듈들로부터 일부 또는 모든 코드를 저장하는 단일 메모리 회로를 포괄한다. 상기 용어, 그룹 메모리 회로는, 추가적인 메모리들과 조합하여 하나 이상의 모듈들로부터 일부 또는 모든 코드를 저장하는 메모리 회로를 포괄한다.
상기 용어, 메모리 회로는 용어, 컴퓨터 판독가능 매체의 서브세트일 수 있다. 본 명세서에서 사용된 상기 용어, 컴퓨터 판독가능 매체는 (예컨대, 반송파 상에서) 매체를 통해 전파되는 일시적 전기 및 전자기적 신호들을 포괄하지 않고, 그러므로, 용어 컴퓨터 판독가능 매체는 유형이며 비 일시적인 것으로 고려될 수 있다. 비 일시적 유형 컴퓨터 판독가능 매체의 비제한적인 예들은 (플래시 메모리 회로와 같은) 비휘발성 메모리 회로들, (정적 랜덤 액세스 메모리 및 동적 랜덤 액세스 메모리와 같은) 휘발성 메모리 회로들, (자기 테이프 또는 하드 디스크 드라이브와 같은) 자기 저장소 및 광학 저장소와 같은 부차적인 저장소를 포함한다.
본 명세서에 기술된 장치들 및 방법들은 범용 컴퓨터를 컴퓨터 프로그램들로 구현되는 하나 이상의 특별한 기능들을 실행하도록 구현함으로써 생성되는 특수용 컴퓨터에 의해 부분적으로 또는 완전히 구현될 수 있다. 컴퓨터 프로그램들은 적어도 하나의 비일시적 유형의 컴퓨터 판독가능 매체 상에 저장된 프로세서 실행가능 명령어들을 포함한다. 컴퓨터 프로그램들은 또한, 저장된 데이터를 포함하거나 이에 의존할 수 있다. 컴퓨터 프로그램들은 특수용 컴퓨터의 하드웨어와 인터랙션하는 기본적인 입력/출력 시스템(BIOS), 특수용 컴퓨터의 특별한 디바이스와 인터랙션하는 디바이스 드라이버들, 하나 이상의 운영 체제들, 사용자 어플리케이션들, 배경 서비스들 및 어플리케이션들, 등등을 포함할 수 있다.
컴퓨터 프로그램들은 (i) 어셈블리 코드, (ii) 컴파일러에 의해 소스 코드로부터 생성된 객체 코드, (iii) 해석기에 의한 실행을 위한 소스 코드, (iv) 저스트 인 타임 컴파일러(just-in-time compiler)에 의한 컴파일 및 실행을 위한 소스 코드, (v) HTML(hypertext markup language) 또는 XML(extensible markup language)과 같은 파싱용 디스크립티브 텍스트, 등등을 포함할 수 있다. 단지 예시들로서, 소스 코드는 C, C++, C#, Objective-C, Haskell, Go, SQL, Lisp, Java®, ASP, Perl, Javascript®, HTML5, Ada, ASP(active server pages), Perl, Scala, Erlang, Ruby, Flash®, Visual Basic®, Lua, 또는 Python®로 작성될 수 있다.
특허청구범위에 기재된 요소들 중 어느 것도, 요소가 문구 "~을 위한 수단"을 이용하여 명시적으로 기재되지 않은 한 또는 문구들 "~을 위한 동작" 또는 "~을 위한 단계"를 이용한 방법 청구항의 경우, 미국특허법 35 U.S.C.
Figure pct00001
112(f)의 의미 내의 기능식 청구항 요소(means-plus-function element)인 것으로 의도되지 않는다.

Claims (20)

  1. 제1 시스템-온-칩(system-on-chip)으로서,
    제1 비-호핑 버스 인터페이스(non-hopping bus interface) 및 제2 비-호핑 버스 인터페이스를 포함하는 복수의 비-호핑 버스 인터페이스들 - 상기 제1 비-호핑 버스 인터페이스는 제1 프로토콜에 기초하여 정보를 수신하도록 구성됨 - 과; 그리고
    복수의 인트라-칩 어댑터(intra-chip adaptor)들을 포함하는 호핑 버스를 포함하며,
    상기 복수의 인트라-칩 어댑터들은 직렬로 그리고 상기 복수의 비-호핑 버스 인터페이스들에 각각 연결되고,
    상기 복수의 인트라-칩 어댑터들은 (i) 제2 프로토콜에 따라, 하나 이상의 패킷들을 생성하기 위해 정보를 패킷화하는 것을 포함하여 상기 호핑 버스를 통한 전송을 위해 상기 정보를 제1 포맷으로 변환하고 (ii) 상기 호핑 버스를 통해 그리고 상기 복수의 인트라-칩 어댑터들 간에 상기 제1 포맷의 정보를 전달하도록 구성되며,
    상기 제2 프로토콜은 상기 제1 프로토콜과는 다르고,
    상기 제2 비-호핑 버스 인터페이스는 상기 호핑 버스를 통한 정보의 전송에 기초하여 상기 호핑 버스로부터 정보를 수신하도록 구성된 것을 특징으로 하는 제1 시스템-온-칩.
  2. 제1항에 있어서,
    상기 복수의 인트라-칩 어댑터들은 제1 인트라-칩 어댑터 및 제2 인트라-칩 어댑터를 포함하고,
    상기 제1 인트라-칩 어댑터는 제3 비-호핑 버스 인터페이스 및 호핑 버스 인터페이스를 포함하고,
    상기 제3 비-호핑 버스 인터페이스는 상기 제1 비-호핑 버스 인터페이스에 연결되고, 상기 제1 비-호핑 버스 인터페이스로부터 상기 제1 프로토콜에 따라 정보를 수신하도록 구성되며, 그리고
    상기 제1 호핑 버스 인터페이스는 상기 제1 포맷의 하나 이상의 패킷들을 상기 제2 인트라-칩 어댑터로 포워딩하도록 구성되는 것을 특징으로 하는 제1 시스템-온-칩.
  3. 제2항에 있어서,
    상기 제2 인트라-칩 어댑터는 (i) 상기 제1 포맷의 하나 이상의 패킷들을 제3 프로토콜에 따라 제2 포맷으로 변환하고 (ii) 상기 제2 포맷의 정보를 상기 제2 비-호핑 버스 인터페이스에 포워딩하도록 구성되며,
    상기 제3 프로토콜은 상기 제2 프로토콜과 다른 것을 특징으로 하는 제1 시스템-온-칩.
  4. 제3항에 있어서,
    상기 제3 프로토콜은 상기 제1 프로토콜과 다른 것을 특징으로 하는 제1 시스템-온-칩.
  5. 제2항에 있어서,
    상기 제1 인트라-칩 어댑터는 상기 제1 인트라-칩 어댑터와 상기 제2 인트라-칩 어댑터 사이의 복수의 채널들 또는 복수의 전도성 요소들을 통해 상기 하나 이상의 패킷들의 비트들을 스프레드하도록 구성되고,
    상기 제2 인트라-칩 어댑터는 (i) 상기 복수의 채널들 또는 상기 복수의 전도성 요소들을 통해 상기 하나 이상의 패킷들의 비트들을 수신하고 (ii) 상기 호핑 버스의 클록 신호에 기초하여, 상기 제2 인트라-칩 어댑터에서 상기 하나 이상의 패킷들의 비트들의 수신을 스큐 제어(skew control)하기 위해 상기 하나 이상의 패킷들의 비트들을 샘플링하도록 구성된 것을 특징으로 하는 제1 시스템-온-칩.
  6. 제1항에 있어서,
    상기 제1 프로토콜은 고급 마이크로제어기 버스 아키텍쳐(AMBA)인 것을 특징으로 하는 제1 시스템-온-칩.
  7. 제1항에 있어서,
    상기 복수의 비-호핑 버스 인터페이스들 각각은 상기 제1 시스템-온-칩 또는 주변 디바이스 내의 모들에 연결되도록 구성된 것을 특징으로 하는 제1 시스템-온-칩.
  8. 제1항에 있어서,
    상기 제1 비-호핑 버스 인터페이스는 제1 마스터 포트 및 제1 슬레이브 포트를 포함하고,
    상기 호핑 버스 인터페이스는 제2 마스터 포트 및 제2 슬레이브 포트를 포함하고,
    상기 제1 마스터 포트는 상기 제2 마스터 포트에 연결되고,
    상기 제1 슬레이브 포트는 상기 제2 슬레이브 포트에 연결되고, 그리고
    상기 정보는 (i) 상기 제1 마스터 포트와 상기 제2 마스터 포트 사이에 또는 (ii) 상기 제1 슬레이브 포트와 상기 제2 슬레이브 포트 사이에 전달되는 것을 특징으로 하는 제1 시스템-온-칩.
  9. 제1항에 있어서,
    제1 인트라-칩 어댑터와 인터-칩 버스(inter-chip bus) 사이에 정보를 전달하도록 구성된 인터-칩 어댑터를더 포함하며,
    상기 복수의 인트라-칩 어댑터들은 상기 제1 인트라-칩 어댑터를 포함하고,
    상기 제1 인터-칩 어댑터는 해더를 가진 패킷을 생성하기 위해 상기 정보를 패킷화하도록 구성되고,
    상기 해더는 로컬 어드레스를 포함하며,
    상기 인터-칩 어댑터는 (i) 상기 제1 시스템-온-칩에 대한 고유 식별자를 결정하고, (ii) 상기 고유 식별자에 기초하여 상기 로컬 어드레스를 글로벌 어드레스로 변환하고, 그리고 (iii) 제2 시스템-온-칩에 상기 글로벌 어드레스를 가진 상기 하나 이상의 패킷들을 포워딩하도록 구성된 것을 특징으로 하는 제1 시스템-온-칩.
  10. 제9항에 있어서,
    상기 인터-칩 어댑터는 상기 제2 시스템-온-칩에 상기 하나 이상의 패킷들을 포워딩하기 전에 상기 하나 이상의 패킷들을 직렬화하도록 구성된 것을 특징으로 하는 제1 시스템-온-칩.
  11. 제1항에 있어서,
    (i) 상기 제1 시스템-온-칩 및 제2 시스템-온-칩에 대한 부트 코드를 로딩하고, (ii) 제1 인트라-칩 어댑터에 준비완료 신호(ready signal)를 전송하도록 구성된 제어 모듈 - 상기 준비완료 신호는 상기 제2 시스템-온-칩에 대한 부트 코드가 준비완료됨을 나타내고, 상기 복수의 인트라-칩 어댑터들은 상기 제1 인트라-칩 어댑터를 포함함 - 과, 그리고
    인터-칩 어댑터를 더 포함하며, 상기 인터-칩 어댑터는 (i) 인터-칩 버스를 통해 상기 제1 인트라-칩 어댑터로부터 상기 제2 시스템-온-칩으로 상기 준비완료 신호를 전달하고, (ii) 상기 준비완료 신호에 기초하여, 상기 제2 시스템-온-칩으로부터 액세스 신호를 수신하며, 그리고 (iii) 상기 액세스 신호에 기초하여, 상기 제2 시스템-온-칩에 상기 제2 시스템-온-칩에 대한 부트 코드를 전달하도록 구성되며, 상기 인터-칩 버스는 상기 제1 시스템-온-칩과 상기 제2 시스템-온-칩 사이에 확장되는 것을 특징으로 하는 제1 시스템-온-칩.
  12. 제1항에 있어서,
    인터-칩 버스를 통해 제1 인트라-칩 어댑터에 연결된 인터-칩 어댑터 - 상기 인터-칩 어댑터는 (i) 제2 시스템-온-칩으로부터 준비완료 신호를 수신하고, (ii) 상기 제1 인트라-칩 어댑터에 상기 준비완료 신호를 포워딩하도록 구성되고, 상기 복수의 인트라-칩 어댑터들은 상기 제1 인트라-칩 어댑터를 포함함 - 와, 그리고
    제어 모듈을 더 포함하고, 상기 제어 모듈은 (i) 상기 제1 인트라-칩 어댑터로부터 상기 준비완료 신호를 수신하고, (ii) 상기 준비완료 신호에 기초하여, i) 상기 인터-칩 버스를 통해 액세스되는 그리고 상기 제2 시스템-온-칩 내의 또는 상기 제2 시스템-온-칩에 연결된 메모리에 저장된 부트 코드 또는 ii) 상기 제1 시스템-온-칩 내의 또는 상기 제1 시스템-온-칩에 연결된 메모리에 저장된 부트 코드에 기초하여 상기 제1 시스템-온-칩을 부트업할지를 결정하도록 구성된 것을 특징으로 하는 제1 시스템-온-칩.
  13. 제12항에 있어서,
    상기 제어 모듈은 (i) 상기 준비완료 신호에 기초하여 액세스 신호를 생성하고, (ii) 상기 인터-칩 버스를 통해 상기 제2 시스템-온-칩에 상기 준비완료 신호를 전송하며, 그리고 (iii) 상기 제2 시스템-온-칩 내의 또는 상기 제2 시스템-온-칩에 연결된 메모리에 저장된 부트 코드를 수신하도록 구성된 것을 특징으로 하는 제1 시스템-온-칩.
  14. 호핑 버스 시스템으로서,
    청구항 제1항의 제1 시스템-온-칩 - 상기 제1 시스템-온-칩은 제1 인트라-칩 어댑터에 연결된 제1 인터-칩 어댑터를 포함하고, 상기 복수의 인트라-칩 어댑터들은 상기 제1 인트라-칩 어댑터를 포함함 - 과;
    제2 호핑 버스 및 제2 인터-칩 어댑터를 포함하는 제2 시스템-온-칩과; 그리고
    상기 제1 인터-칩 어댑터를 상기 제2 인터-칩 어댑터에 연결하는 인터-칩 버스를 포함하는 것을 특징으로 하는 호핑 버스 시스템.
  15. 제14항에 있어서,
    상기 제1 시스템-온-칩은 제어 모듈을 포함하고,
    상기 제어 모듈은 (i) 요청 신호를 생성하고, (ii) 상기 제1 프로토콜에 기초하여, 상기 제1 인트라-칩 어댑터에 상기 요청 신호를 전송하도록 구성되며,
    상기 제1 인트라-칩 어댑터는 (i) 상기 제2 프로토콜에 따라 패킷을 생성하기 위해 상기 요청 신호를 패킷화하고, (ii) 상기 패킷을 상기 제1 인터-칩 어댑터에 포워딩하도록 구성되며,
    상기 제1 인터-칩 어댑터는 (i) 상기 패킷에 고유 식별자를 추가하고, (ii) 상기 패킷을 직렬화(serialize)하며, (iii) 상기 직렬화된 패킷을 상기 인터-칩 버스에 포워딩하도록 구성되고,
    상기 제2 인터-칩 어댑터는 (i) 상기 패킷을 직렬화해제(deserialize)하고, (ii) 상기 패킷을 제3 인트라-칩 어댑터에 포워딩하도록 구성되며, 그리고
    상기 제3 인트라-칩 어댑터는 (i) 상기 패킷에 기초하여 메모리에 저장된 데이터에 액세스하고, (ii) 상기 제2 인터-칩 어댑터, 상기 인터-칩 버스, 상기 제1 인터-칩 어댑터 및 상기 제1 인트라-칩 어댑터를 통해 상기 제어 모듈에 데이터를 포워딩하도록 구성된 것을 특징으로 하는 호핑 버스 시스템.
  16. 제1 시스템-온-칩 내의 정보를 포워딩하는 방법으로서, 상기 제1 시스템-온-칩은 복수의 비-호핑 버스 인터페이스들 및 호핑 버스를 포함하고, 상기 복수의 비-호핑 버스 인터페이스들은 제1 비-호핑 버스 인터페이스 및 제2 비-호핑 버스 인터페이스를 포함하고, 상기 호핑 버스는 복수의 인트라-칩 어댑터들을 포함하고, 상기 복수의 인트라-칩 어댑터들은 직렬로 그리고 상기 복수의 비-호핑 버스 인터페이스들 각각에 연결되며, 상기 방법은:
    제1 프로토콜에 기초하여, 제1 시스템-온-칩의 제1 비-호핑 버스 인터페이스에서 정보를 수신하는 단계와;
    제2 프로토콜에 따라, 하나 이상의 패킷들을 생성하기 위해 정보를 패킷화하는 것을 포함하여 상기 복수의 인트라-칩 어댑터들을 통해 상기 호핑 버스를 통한 전송을 위해 정보를 제1 포맷으로 변환하는 단계 - 상기 제2 프로토콜은 상기 제1 프로토콜과 다름 - 와;
    상기 호핑 버스를 통해 그리고 상기 복수의 인트라-칩 어댑터들 사이에 상기 제1 포맷의 정보를 전달하는 단계와; 그리고
    상기 호핑 버스를 통한 정보의 전송에 기초하여 상기 제2 비-호핑 버스 인터페이스에서 상기 호핑 버스로부터 정보를 수신하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서,
    제1 인트라-칩 어댑터의 제3 비-호핑 버스 인터페이스에서 상기 제1 비-호핑 버스 인터페이스로부터 상기 제1 프로토콜에 따라 정보를 수신하는 단계 - 상기 복수의 인트라-칩 어댑터들은 상기 제1 인트라-칩 어댑터 및 제2 인트라-칩 어댑터를 포함함 - 와;
    상기 제2 프로토콜에 따라, 상기 제1 인트라-칩 어댑터를 통해 상기 호핑 버스를 통한 전송을 위해 상기 정보를 상기 제1 포맷으로 변환하는 단계 - 상기 정보의 변환은 하나 이상의 패킷들을 생성하기 위해 상기 정보를 패킷화하는 것을 포함함 - 와; 그리고
    상기 제1 호핑 버스 인터페이스를 통해 상기 제2 인트라-칩 어댑터에 상기 제1 포맷의 하나 이상의 패킷들을 포워딩하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서,
    상기 제2 인트라-칩 어댑터를 통해 제3 프로토콜에 따라 상기 제1 포맷의 하나 이상의 패킷들을 제2 포맷으로 변환하는 단계 - 상기 제3 프로토콜은 상기 제2 프로토콜과 다름 - 와; 그리고
    상기 제2 비-호핑 버스 인터페이스에 상기 제2 포맷의 정보를 포워딩하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서,
    상기 제3 프로토콜은 상기 제1 프로토콜과는 다른 것을 특징으로 하는 방법.
  20. 제17항에 있어서,
    상기 제1 인트라-칩 어댑터를 통해, 상기 제1 인트라-칩 어댑터와 상기 제2 인트라-칩 어댑터 사이의 복수의 채널들 또는 복수의 전도성 요소들을 통해 상기 하나 이상의 패킷들의 비트들을 스프레드하는 단계와;
    상기 복수의 채널들 또는 상기 복수의 전도성 요소들을 통해 상기 제2 인트라-칩 어댑터에서 상기 하나 이상의 패킷들의 비트들을 수신하는 단계와; 그리고
    상기 호핑 버스의 클록 신호에 기초하여, 상기 제2 인트라-칩 어댑터에서 상기 하나 이상의 패킷들의 비트들의 수신을 스큐 제어하기 위해 상기 하나 이상의 패킷들의 비트들을 샘플링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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