JP6541272B2 - イントラチップ及びインターチップホッピングバスを介してシステムオンチップ内で及びこれらの間で情報を転送する方法及び装置 - Google Patents
イントラチップ及びインターチップホッピングバスを介してシステムオンチップ内で及びこれらの間で情報を転送する方法及び装置 Download PDFInfo
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Description
本願は、2014年12月9日出願の米国特許出願第14/564,499号に対する優先権を主張し、さらに、2013年12月12日出願の米国仮出願第61/915,413号及び2014年3月17日出願の米国仮出願第61/954,486号に対する利益を主張する。上述された出願の開示全体は、参照によって本明細書に組み込まれる。
Claims (20)
- 第1のシステムオンチップであって、
第1の非ホッピングバスインタフェース及び第2の非ホッピングバスインタフェースを含む複数の非ホッピングバスインタフェースであって、前記第1の非ホッピングバスインタフェースは、第1のプロトコルに基づいて情報を受信する、複数の非ホッピングバスインタフェースと、
複数のイントラチップアダプタを含むホッピングバスと、
i)前記第1のシステムオンチップ及び第2のシステムオンチップのブートコードをロードアップし、ii)レディ信号を第1のイントラチップアダプタに送信する制御モジュールであって、前記レディ信号は、前記第2のシステムオンチップの前記ブートコードが準備完了であることを示し、前記複数のイントラチップアダプタは、前記第1のイントラチップアダプタを含む、制御モジュールと、
i)前記レディ信号を、インターチップバスを介して前記第1のイントラチップアダプタから前記第2のシステムオンチップに転送し、ii)前記レディ信号に基づいて、前記第2のシステムオンチップからアクセス信号を受信し、iii)前記アクセス信号に基づいて、前記第2のシステムオンチップの前記ブートコードを前記第2のシステムオンチップに転送するインターチップアダプタであって、前記インターチップバスは、前記第1のシステムオンチップと前記第2のシステムオンチップとの間に延在する、インターチップアダプタと、
を備え、
前記複数のイントラチップアダプタは、直列に接続され、且つ、それぞれ前記複数の非ホッピングバスインタフェースに個別に接続され、
前記複数のイントラチップアダプタは、i)第2のプロトコルに従って、1つ又は複数のパケットを生成するように前記情報をパケット化することを含め、前記ホッピングバスを介した送信のための第1のフォーマットに前記情報を変換し、ii)前記第1のフォーマットの前記情報を、前記ホッピングバスを介して、前記複数のイントラチップアダプタの間で転送し、
前記第2のプロトコルは、前記第1のプロトコルと異なり、
前記第2の非ホッピングバスインタフェースは、前記ホッピングバスを介した前記情報の前記送信に基づいて、前記ホッピングバスから前記情報を受信する、
第1のシステムオンチップ。 - 第1のシステムオンチップであって、
第1の非ホッピングバスインタフェース及び第2の非ホッピングバスインタフェースを含む複数の非ホッピングバスインタフェースであって、前記第1の非ホッピングバスインタフェースは、第1のプロトコルに基づいて情報を受信する、複数の非ホッピングバスインタフェースと、
複数のイントラチップアダプタを含むホッピングバスと、
インターチップバスを介して第1のイントラチップアダプタに接続されるインターチップアダプタであって、前記インターチップアダプタは、i)第2のシステムオンチップからレディ信号を受信し、ii)前記レディ信号を前記第1のイントラチップアダプタに転送し、前記複数のイントラチップアダプタは、前記第1のイントラチップアダプタを含む、インターチップアダプタと、
i)前記レディ信号を前記第1のイントラチップアダプタから受信し、ii)前記レディ信号に基づいて、i)前記インターチップバスを介してアクセスされ、前記第2のシステムオンチップ内のもしくは前記第2のシステムオンチップに接続されるメモリに格納されたブートコード、又はii)第1のシステムオンチップ内のもしくは前記第1のシステムオンチップに接続されるメモリに格納されるブートコードのいずれに基づいて前記第1のシステムオンチップをブートアップするかを決定する制御モジュールと、
を備え、
前記複数のイントラチップアダプタは、直列に接続され、且つ、それぞれ前記複数の非ホッピングバスインタフェースに個別に接続され、
前記複数のイントラチップアダプタは、i)第2のプロトコルに従って、1つ又は複数のパケットを生成するように前記情報をパケット化することを含め、前記ホッピングバスを介した送信のための第1のフォーマットに前記情報を変換し、ii)前記第1のフォーマットの前記情報を、前記ホッピングバスを介して、前記複数のイントラチップアダプタの間で転送し、
前記第2のプロトコルは、前記第1のプロトコルと異なり、
前記第2の非ホッピングバスインタフェースは、前記ホッピングバスを介した前記情報の前記送信に基づいて、前記ホッピングバスから前記情報を受信する、
第1のシステムオンチップ。 - 前記複数のイントラチップアダプタは、第1のイントラチップアダプタ及び第2のイントラチップアダプタを含み、
前記第1のイントラチップアダプタは、第3の非ホッピングバスインタフェース及びホッピングバスインタフェースを含み、
前記第3の非ホッピングバスインタフェースは、前記第1の非ホッピングバスインタフェースに接続され、前記第1のプロトコルに従って前記第1の非ホッピングバスインタフェースから前記情報を受信し、
前記ホッピングバスインタフェースは、前記第1のフォーマットの前記1つ又は複数のパケットを前記第2のイントラチップアダプタに転送する、
請求項1または2に記載の第1のシステムオンチップ。 - 前記第2のイントラチップアダプタは、i)前記第1のフォーマットの前記1つ又は複数のパケットを第3のプロトコルに従って第2のフォーマットに変換し、ii)前記第2のフォーマットの前記情報を前記第2の非ホッピングバスインタフェースに転送し、
前記第3のプロトコルは、前記第2のプロトコルと異なる、
請求項3に記載の第1のシステムオンチップ。 - 前記第3のプロトコルは、前記第1のプロトコルと異なる、請求項4に記載の第1のシステムオンチップ。
- 前記第1のイントラチップアダプタは、前記第1のイントラチップアダプタと前記第2のイントラチップアダプタとの間において、複数のチャネル又は複数の導電素子を介して、前記1つ又は複数のパケットの複数のビットを展開し、
前記第2のイントラチップアダプタは、i)前記複数のチャネル又は前記複数の導電素子を介して前記1つ又は複数のパケットの前記複数のビットを受信し、ii)前記ホッピングバスのクロック信号に基づいて、前記1つ又は複数のパケットの前記複数のビットをサンプリングし、前記第2のイントラチップアダプタにおいて前記1つ又は複数のパケットの前記複数のビットの受信をスキュー制御する、
請求項3に記載の第1のシステムオンチップ。 - 前記第1のプロトコルは、アドバンスドマイクロコントローラバスアーキテクチャである、請求項1から6のいずれか1項に記載の第1のシステムオンチップ。
- 前記複数の非ホッピングバスインタフェースの各々は、前記第1のシステムオンチップ内のモジュール又は周辺デバイスに接続される、請求項1から7のいずれか1項に記載の第1のシステムオンチップ。
- 前記第1の非ホッピングバスインタフェースは、第1のマスタポート及び第1のスレーブポートを含み、
前記第3の非ホッピングバスインタフェースは、第2のマスタポート及び第2のスレーブポートを含み、
前記第1のマスタポートは、前記第2のマスタポートに接続され、
前記第1のスレーブポートは、前記第2のスレーブポートに接続され、
前記情報は、i)前記第1のマスタポートと前記第2のマスタポートとの間、又はii)前記第1のスレーブポートと前記第2のスレーブポートとの間で転送される、
請求項3に記載の第1のシステムオンチップ。 - 前記複数のイントラチップアダプタは、前記第1のイントラチップアダプタを含み、
前記第1のイントラチップアダプタは、ヘッダを有するパケットを生成するように前記情報をパケット化し、
前記ヘッダは、ローカルアドレスを含み、
前記インターチップアダプタは、i)前記第1のシステムオンチップの固有識別子を決定し、ii)前記固有識別子に基づいて、前記ローカルアドレスをグローバルアドレスに変換し、iii)前記グローバルアドレスを有する前記1つ又は複数のパケットを第2のシステムオンチップに転送する、
請求項1から9のいずれか1項に記載の第1のシステムオンチップ。 - 前記インターチップアダプタは、前記1つ又は複数のパケットを前記第2のシステムオンチップに転送する前に、前記1つ又は複数のパケットをシリアライズする、請求項10に記載の第1のシステムオンチップ。
- 前記制御モジュールは、i)前記レディ信号に基づいてアクセス信号を生成し、ii)前記アクセス信号を、前記インターチップバスを介して前記第2のシステムオンチップに送信し、iii)前記第2のシステムオンチップ内の又は前記第2のシステムオンチップに接続されるメモリに格納された前記ブートコードを受信する、請求項2に記載の第1のシステムオンチップ。
- 請求項1または2に記載の第1のシステムオンチップであって、前記第1のシステムオンチップは、第1のイントラチップアダプタに接続される第1のインターチップアダプタを含み、前記複数のイントラチップアダプタは、前記第1のイントラチップアダプタを含む、請求項1または2に記載の第1のシステムオンチップと、
第2のホッピングバス及び第2のインターチップアダプタを含む第2のシステムオンチップと、
前記第1のインターチップアダプタを前記第2のインターチップアダプタに接続するインターチップバスと、
を含む、ホッピングバスシステム。 - 前記第1のシステムオンチップは、制御モジュールを含み、
前記制御モジュールは、i)要求信号を生成し、ii)前記第1のプロトコルに基づいて、前記要求信号を前記第1のイントラチップアダプタに送信し、
前記第1のイントラチップアダプタは、i)前記第2のプロトコルに従ってパケットを生成すべく、前記要求信号をパケット化し、ii)前記パケットを前記第1のインターチップアダプタに転送し、
前記第1のインターチップアダプタは、i)前記パケットに固有識別子を追加し、ii)前記パケットをシリアライズし、iii)前記シリアライズされたパケットを前記インターチップバスに転送し、
前記第2のインターチップアダプタは、i)前記パケットをデシリアライズし、ii)前記パケットを第3のイントラチップアダプタに転送し、
前記第3のイントラチップアダプタは、i)前記パケットに基づいて、メモリに格納されたデータにアクセスし、ii)前記第2のインターチップアダプタ、前記インターチップバス、前記第1のインターチップアダプタ、及び前記第1のイントラチップアダプタを介して、前記データを前記制御モジュールに転送する、
請求項13に記載のホッピングバスシステム。 - 第1のシステムオンチップにおいて情報を転送する方法であって、前記第1のシステムオンチップは、複数の非ホッピングバスインタフェース及びホッピングバスを含み、前記複数の非ホッピングバスインタフェースは、第1の非ホッピングバスインタフェース及び第2の非ホッピングバスインタフェースを含み、前記ホッピングバスは、複数のイントラチップアダプタを含み、前記複数のイントラチップアダプタは、直列に接続され、且つ、それぞれ前記複数の非ホッピングバスインタフェースに個別に接続され、前記方法は、
第1のプロトコルに基づいて、第1のシステムオンチップの前記第1の非ホッピングバスインタフェースにおいて情報を受信する段階と、
第2のプロトコルに従って、前記複数のイントラチップアダプタによって、1つ又は複数のパケットを生成するように前記情報をパケット化することを含め、前記ホッピングバスを介した送信のための第1のフォーマットに前記情報を変換する段階であって、前記第2のプロトコルは、前記第1のプロトコルと異なる、段階と、
前記複数のイントラチップアダプタによって、前記第1のフォーマットの前記情報を、前記ホッピングバスを介して前記複数のイントラチップアダプタの間で転送する段階と、
前記ホッピングバスを介した前記情報の前記送信に基づいて、前記第2の非ホッピングバスインタフェースにおいて前記ホッピングバスから前記情報を受信する段階と、
制御モジュールによって、i)前記第1のシステムオンチップ及び第2のシステムオンチップのブートコードをロードアップし、ii)レディ信号を第1のイントラチップアダプタに送信する段階であって、前記レディ信号は、前記第2のシステムオンチップの前記ブートコードが準備完了であることを示し、前記複数のイントラチップアダプタは、前記第1のイントラチップアダプタを含む、送信する段階と、
インターチップアダプタによって、i)前記レディ信号を、インターチップバスを介して前記第1のイントラチップアダプタから前記第2のシステムオンチップに転送し、ii)前記レディ信号に基づいて、前記第2のシステムオンチップからアクセス信号を受信し、iii)前記アクセス信号に基づいて、前記第2のシステムオンチップの前記ブートコードを前記第2のシステムオンチップに転送する段階であって、前記インターチップバスは、前記第1のシステムオンチップと前記第2のシステムオンチップとの間に延在する、転送する段階と、
を備える、
方法。 - 第1のシステムオンチップにおいて情報を転送する方法であって、前記第1のシステムオンチップは、複数の非ホッピングバスインタフェース及びホッピングバスを含み、前記複数の非ホッピングバスインタフェースは、第1の非ホッピングバスインタフェース及び第2の非ホッピングバスインタフェースを含み、前記ホッピングバスは、複数のイントラチップアダプタを含み、前記複数のイントラチップアダプタは、直列に接続され、且つ、それぞれ前記複数の非ホッピングバスインタフェースに個別に接続され、前記方法は、
第1のプロトコルに基づいて、第1のシステムオンチップの前記第1の非ホッピングバスインタフェースにおいて情報を受信する段階と、
第2のプロトコルに従って、前記複数のイントラチップアダプタによって、1つ又は複数のパケットを生成するように前記情報をパケット化することを含め、前記ホッピングバスを介した送信のための第1のフォーマットに前記情報を変換する段階であって、前記第2のプロトコルは、前記第1のプロトコルと異なる、段階と、
前記複数のイントラチップアダプタによって、前記第1のフォーマットの前記情報を、前記ホッピングバスを介して前記複数のイントラチップアダプタの間で転送する段階と、
前記ホッピングバスを介した前記情報の前記送信に基づいて、前記第2の非ホッピングバスインタフェースにおいて前記ホッピングバスから前記情報を受信する段階と、
インターチップバスを介して第1のイントラチップアダプタに接続されるインターチップアダプタによって、i)第2のシステムオンチップからレディ信号を受信し、ii)前記レディ信号を前記第1のイントラチップアダプタに転送する段階であって、前記複数のイントラチップアダプタは、前記第1のイントラチップアダプタを含む、転送する段階と、
制御モジュールによって、i)前記レディ信号を前記第1のイントラチップアダプタから受信し、ii)前記レディ信号に基づいて、i)前記インターチップバスを介してアクセスされ、前記第2のシステムオンチップ内のもしくは前記第2のシステムオンチップに接続されるメモリに格納されたブートコード、又はii)前記第1のシステムオンチップ内のもしくは前記第1のシステムオンチップに接続されるメモリに格納されるブートコードのいずれに基づいて前記第1のシステムオンチップをブートアップするかを決定する段階と、を備える、方法。 - 前記第1のプロトコルに従って、第1のイントラチップアダプタの第3の非ホッピングバスインタフェースにおいて、前記第1の非ホッピングバスインタフェースから前記情報を受信する段階であって、前記複数のイントラチップアダプタは、前記第1のイントラチップアダプタ及び第2のイントラチップアダプタを含む、段階と、
前記第2のプロトコルに従って、前記ホッピングバスを介した送信のための前記第1のフォーマットに、前記第1のイントラチップアダプタによって前記情報を変換する段階であって、前記情報の前記変換は、1つ又は複数のパケットを生成するように前記情報をパケット化することを含む、段階と、
前記第1のフォーマットの前記1つ又は複数のパケットを、ホッピングバスインタフェースによって前記第2のイントラチップアダプタに転送する段階と、
をさらに備える、請求項15または16に記載の方法。 - 前記第1のフォーマットの前記1つ又は複数のパケットを、前記第2のイントラチップアダプタによって、第3のプロトコルに従って第2のフォーマットに変換する段階であって、前記第3のプロトコルは、前記第2のプロトコルと異なる、段階と、
前記第2のイントラチップアダプタによって、前記第2のフォーマットの前記情報を、前記第2の非ホッピングバスインタフェースに転送する段階と、
をさらに備える、請求項17に記載の方法。 - 前記第3のプロトコルは、前記第1のプロトコルと異なる、請求項18に記載の方法。
- 前記第1のイントラチップアダプタによって、前記第1のイントラチップアダプタと前記第2のイントラチップアダプタとの間において、複数のチャネル又は複数の導電素子を介して、前記1つ又は複数のパケットの複数のビットを展開する段階と、
前記1つ又は複数のパケットの前記複数のビットを、前記複数のチャネル又は前記複数の導電素子を介して、前記第2のイントラチップアダプタにおいて受信する段階と、
前記ホッピングバスのクロック信号に基づいて、前記1つ又は複数のパケットの前記複数のビットをサンプリングし、前記第2のイントラチップアダプタにおいて前記1つ又は複数のパケットの前記複数のビットの受信をスキュー制御する段階と、
をさらに備える、請求項17から19のいずれか1項に記載の方法。
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