KR20160096328A - 발광 소자 및 발광 소자 패키지 - Google Patents

발광 소자 및 발광 소자 패키지 Download PDF

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KR20160096328A
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Abstract

실시 예의 발광 소자는 제1 도전형 반도체층과, 제1 도전형 반도체층 위에 배치된 활성층과, 활성층 위에 배치된 제2 도전형 제1 반도체층과, 제2 도전형 제1 반도체층 위에 배치된 제1 언도프된 반도체층 및 제1 언도프된 반도체층 위에 배치된 제2 도전형 제2 반도체층을 포함한다.

Description

발광 소자 및 발광 소자 패키지{Light emitting device and light emitting device package}
실시 예는 발광 소자 및 발광 소자 패키지에 관한 것이다.
발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
도 1은 일반적인 발광 소자의 단면도를 나타낸다.
도 1에 도시된 발광 소자는 n-GaN층(10), 다중 양자 우물(MQW:Multi Quantum Well)층(20), 전자 차단층(EBL:Electron Blocking Layer)(30) 및 p-GaN층(40)으로 구성된다.
전자 차단층(EBL)(30)은 n-GaN층(10)으로부터 공급되는 전자가 p-GaN층(50)으로 향하는 것을 차단하기 위해, GaN의 밴드갭보다 큰 밴드갭을 갖는 AlGaN 또는 AlInGaN으로 구현될 수 있다. 또한, MQW층(20)으로의 홀의 주입을 개선하기 위해, 전자 차단층(EBL)(30)은 Mg와 같은 p형 도펀트로 도핑될 수 있다. 그러나, 전자 차단층(EBL)(30)에 Mg가 도핑됨으로 인해 EBL층(30)의 품질이 저하될 뿐만 아니라 전자 차단층(EBL)(30)과 인접한 MQW층(20) 및 p-GaN층(40)의 품질에도 영향을 미쳐 홀의 주입 효율이 오히려 감소될 수 있다.
실시 예는 광학적 또는 전기적 특성 중 적어도 하나가 개선된 발광 소자 및 발광 소자 패키지를 제공한다.
실시 예에 의한 발광 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 위에 배치된 활성층; 상기 활성층 위에 배치된 제2 도전형 제1 반도체층; 상기 제2 도전형 제1 반도체층 위에 배치된 제1 언도프된 반도체층; 및 상기 제1 언도프된 반도체층 위에 배치된 제2 도전형 제2 반도체층을 포함할 수 있다.
예를 들어, 상기 발광 소자는, 상기 제1 언도프된 반도체층과 상기 제2 도전형 제2 반도체층 사이에 배치된 제2 도전형 전자 자단층을 더 포함할 수 있다.
예를 들어, 상기 발광 소자는, 상기 제2 도전형 전자 차단층과 상기 제2 도전형 제2 반도체층 사이에 배치된 제2 언도프된 반도체층을 더 포함할 수 있다.
예를 들어, 상기 발광 소자는, 상기 제2 도전형 제1 반도체층과 상기 제1 언도프된 반도체층 사이에 배치된 제2 도전형 전자 차단층을 더 포함할 수 있다.
예를 들어, 상기 제1 언도프된 반도체층은 상기 제2 도전형 제1 반도체층 및 상기 제2 도전형 제2 반도체층 각각과 직접 접할 수 있다. 상기 발광 소자는, 상기 제1 도전형 반도체층 아래에 배치된 제3 언도프된 반도체층을 더 포함할 수 있다.
예를 들어, 상기 제1 언도프된 반도체층은 단일층 구조를 갖거나, 복수의 초격자층을 포함할 수 있다. 상기 초격자층 각각의 두께는 1 ㎚ 내지 5 ㎚일 수 있다. 상기 제1 언도프된 반도체층은 AlxGa1 - xN(여기서, 0 ≤ x ≤ 0.3) 또는 AlxInyGa1-x-yN (0 ≤ x ≤ 0.3, 0 ≤ y ≤ 0.1)을 포함할 수 있다.
예를 들어, 상기 제2 언도프된 반도체층은 AlxGa1 - xN(여기서, 0 ≤ x ≤ 0.3) 또는 AlxInyGa1 -x- yN (0 ≤ x ≤ 0.3, 0 ≤ y ≤ 0.1)을 포함할 수 있다. 상기 제1 언도프된 반도체층의 두께는 1 ㎚ 내지 20 ㎚일 수 있고, 상기 제2 언도프된 반도체층의 두께는 1 ㎚ 내지 20 ㎚일 수 있다.
다른 실시 예에 의한 발광 소자 패키지는, 상기 발광 소자; 상기 발광 소자가 실장되는 패키지 몸체; 및 상기 패키지 몸체 위에서 상기 발광 소자를 에워싸는 몰딩 부재를 포함할 수 있다.
실시 예에 따른 발광 소자 및 발광 소자 패키지는 홀 주입 효율이 개선되고, 제2 도전형 전자 차단층과 품질과 제2 도전형 전자 차단층에 인접한 층의 품질이 개선됨으로써, 광학적 및 전기적 특성이 개선될 수 있다.
도 1은 일반적인 발광 소자의 단면도를 나타낸다.
도 2는 일 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 3은 다른 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 4는 또 다른 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 5는 또 다른 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 6a 내지 도 6f는 도 5에 도시된 발광 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 7은 실시 예에 의한 발광 소자 패키지(200)의 단면도를 나타낸다.
도 8a 및 도 8b는 기존의 발광 소자와 실시 예에 의한 발광 소자의 에너지 밴드 다이어그램을 각각 나타낸다.
도 9는 도 1 및 도 4에 도시된 각 층의 위치별 제2 도전형 도펀트인 Mg의 농도와 원자 퍼센트를 각각 나타낸다.
도 10은 전류 밀도에 대한 외부 양자 효율의 변화를 나타내는 그래프이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 2는 일 실시 예에 의한 발광 소자(100A)의 단면도를 나타낸다.
도 2에 도시된 발광 소자(100A)는 제3 언도프된 반도체층(112), 제1 도전형 반도체층(114), 활성층(120), 제2 도전형 제1 반도체층(132), 제1 언도프된(undoped) 반도체층(134) 및 제2 도전형 제2 반도체층(136)을 포함할 수 있다.
제1 도전형 반도체층(114)은 제3 언도프된 반도체층(112)과 활성층(120) 사이에 배치되며, 반도체 화합물로 형성될 수 있다. 제1 도전형 반도체층(114)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 도전형 반도체층(114)은 AlaInbGa(1-a-b)N (0 ≤ a ≤ 1, 0 ≤ b ≤ 1, 0 ≤ a+b ≤ 1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다. 제1 도전형 반도체층(114)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 도전형 반도체층(114)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제3 언도프된 반도체층(112)은 제1 도전형 반도체층(110) 아래에 배치될 수 있으며, 반도체 화합물로 형성될 수 있다. 제3 언도프된 반도체층(112)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, 제3 언도프된 반도체층(112)은 AlaInbGa(1-a-b)N (0 ≤ a ≤ 1, 0 ≤ b ≤ 1, 0 ≤ a+b ≤ 1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다. 경우에 따라, 제3 언도프된 반도체층(112)은 생략될 수도 있다.
활성층(120)은 제1 도전형 반도체층(114)과 제2 도전형 제1 반도체층(132) 사이에 배치되며, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 적어도 어느 하나를 포함할 수 있다. 활성층(120)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.
제2 도전형 제1 반도체층(132)은 활성층(120) 위에 배치된다. 제2 도전형 제1 반도체층(132)은 후술되는 바와 같이 제1 언도프된 반도체층(134)이 배치됨으로 인한 홀의 감소를 보충하는 역할을 수행할 수 있다.
제1 언도프된 반도체층(134)은 제2 도전형 제1 반도체층(132) 위에 배치된다. 이때, 제1 언도프된 반도체층(134)은 제2 도전형 제1 반도체층(132) 및 제2 도전형 제2 반도체층(136) 각각과 직접 접하여 배치될 수 있다.
또한, 제1 언도프된 반도체층(134)은 단일층 구조를 가질 수도 있고, 복수의 초격자층을 포함할 수도 있다.
또한, 제1 언도프된 반도체층(134)은 AlxGa1 - xN(여기서, 0 ≤ x ≤ 0.3) 또는 AlxInyGa1-x-yN (여기서, 0 ≤ x ≤ 0.3, 0 ≤ y ≤ 0.1)을 포함할 수 있다. 예를 들어, x 및 y 각각은 0.09일 수 있다.
또한, 제1 언도프된 반도체층(134)의 제1 두께(t1)가 1 ㎚보다 작을 경우, 제1 언도프된 반도체층(134)에서 캐리어의 터널링(tunneling)이 일어나 확산 장벽층의 역할을 충실히 수행하지 못할 수도 있다. 또는, 제1 언도프된 반도체층(134)의 제1 두께(t1)가 20 ㎚보다 클 경우 홀의 주입 효율이 감소할 수 있다. 따라서, 제1 언도프된 반도체층(134)의 제1 두께(t1)는 1 ㎚ 내지 20 ㎚ 예를 들어 18 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 언도프된 반도체층(134)이 복수의 초격자층으로 구현될 경우, 초격자층 각각의 두께는 1 ㎚ 내지 5 ㎚이고, 초격자층의 개수는 2개 내지 20일 수 있으나, 실시 예는 이에 국한되지 않는다.
도 2에 도시된 제1 언도프된 반도체층(134)은 도 1에 도시된 전자 차단층(30)의 역할을 수행할 수 있다. 또한, 제1 언도프된 반도체층(134)은 캐리어를 스프레딩시키는 역할을 수행할 수도 있다.
제2 도전형 제2 반도체층(136)은 제1 언도프된 반도체층(134) 위에 배치된다. 제2 도전형 제1 반도체층(132) 및 제2 도전형 제2 반도체층(136) 각각은 반도체 화합물로 형성될 수 있다. 제2 도전형 제1 및 제2 반도체층(132, 136) 각각은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대, 제2 도전형 제1 및 제2 반도체층(132, 136) 각각은 InaAlbGa1-a-bN (0 ≤ a ≤ 1, 0 ≤ b ≤ 1, 0 ≤ a+b ≤ 1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다. 제2 도전형 제1 및 제2 반도체층(132 ,136) 각각이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 제1 및 제2 반도체층(132, 136) 각각은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 3은 다른 실시 예에 의한 발광 소자(100B)의 단면도를 나타낸다.
도 3에 도시된 발광 소자(100B)는 제3 언도프된 반도체층(112), 제1 도전형 반도체층(114), 활성층(120), 제2 도전형 제1 반도체층(132), 제1 언도프된 반도체층(134), 제2 도전형 제2 반도체층(136) 및 제2 도전형 전자 차단층(138)을 포함한다.
도 2에 도시된 발광 소자(100A)와 달리, 도 3에 도시된 발광 소자(100B)는 제2 도전형 전자 차단층(138)을 더 포함할 수 있다. 이를 제외하면, 도 3에 도시된 발광 소자(100B)는 도 2에 도시된 발광 소자(100A)와 동일하므로 동일한 참조부호를 사용하였으며 중복되는 설명을 생략한다. 즉, 도 2와 도 3에 도시된 제3 언도프된 반도체층(112), 제1 도전형 반도체층(114), 활성층(120), 제2 도전형 제1 반도체층(132), 제1 언도프된 반도체층(134) 및 제2 도전형 제2 반도체층(136)은 서로 동일하다.
도 3에 도시된 제2 도전형 전자 차단층(138)은 제2 도전형 제1 반도체층(132)과 제1 언도프된 반도체층(134) 사이에 배치될 수 있다. 제2 도전형 전자 차단층(138)은 AlxGa1 - xN(여기서, 0 ≤ x ≤ 0.3) 또는 AlxInyGa1 -x- yN(여기서, 0 ≤ x ≤ 0.3, 0 ≤ y ≤ 0.1)을 포함할 수 있다. 제2 도전형 전자 차단층(138)이 p형 전자 차단층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 전자 차단층(138)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 4는 또 다른 실시 예에 의한 발광 소자(100C)의 단면도를 나타낸다.
도 4에 도시된 발광 소자(100C)는 제3 언도프된 반도체층(112), 제1 도전형 반도체층(114), 활성층(120), 제2 도전형 제1 반도체층(132), 제1 언도프된 반도체층(134), 제2 도전형 제2 반도체층(136) 및 제2 도전형 전자 차단층(138)을 포함한다.
도 2에 도시된 발광 소자(100A)와 달리, 도 3에 도시된 발광 소자(100C)는 제2 도전형 전자 차단층(138)을 더 포함할 수 있다. 이를 제외하면, 도 4에 도시된 발광 소자(100C)는 도 2에 도시된 발광 소자(100A)와 동일하므로 동일한 참조부호를 사용하였으며 중복되는 설명을 생략한다. 즉, 도 2와 도 4에 도시된 제3 언도프된 반도체층(112), 제1 도전형 반도체층(114), 활성층(120), 제2 도전형 제1 반도체층(132), 제1 언도프된 반도체층(134) 및 제2 도전형 제2 반도체층(136)은 서로 동일하다.
또한, 도 3에 도시된 발광 소자(100B)에서 제2 도전형 전자 차단층(138)은 제1 언도프된 반도체층(134)과 제2 도전형 제1 반도체층(132) 사이에 배치되는 반면, 도 4에 도시된 발광 소자(100C)에서 제2 도전형 전자 차단층(138)은 제1 언도프된 반도체층(134)과 제2 도전형 제2 반도체층(136) 사이에 배치된다. 이를 제외하면, 도 4에 도시된 발광 소자(100C)는 도 3에 도시된 발광 소자(100B)와 동일하므로 동일한 참조부호를 사용하였으며 중복되는 설명을 생략한다. 즉, 도 3과 도 4에 도시된 제3 언도프된 반도체층(112), 제1 도전형 반도체층(114), 활성층(120), 제2 도전형 제1 반도체층(132), 제1 언도프된 반도체층(134) 및 제2 도전형 제2 반도체층(136)은 서로 동일하다. 또한, 배치되는 위치만 다를 뿐, 도 3 및 도 4에 도시된 제2 도전형 전자 차단층(138)의 특성은 서로 동일하다.
도 5는 또 다른 실시 예에 의한 발광 소자(100D)의 단면도를 나타낸다.
도 5에 도시된 발광 소자(100D)는 제3 언도프된 반도체층(112), 제1 도전형 반도체층(114), 활성층(120), 제2 도전형 제1 반도체층(132), 제1 언도프된 반도체층(134), 제2 도전형 제2 반도체층(136), 제2 도전형 전자 차단층(138) 및 제2 언도프된 반도체층(140)을 포함한다.
도 4에 도시된 발광 소자(100C)와 달리, 도 5에 도시된 발광 소자(100D)는 제2 언도프된 반도체층(140)을 더 포함할 수 있다. 이를 제외하면, 도 5에 도시된 발광 소자(100D)는 도 4에 도시된 발광 소자(100C)와 동일하므로 동일한 참조부호를 사용하였으며 중복되는 설명을 생략한다. 즉, 도 4와 도 5에 도시된 제3 언도프된 반도체층(112), 제1 도전형 반도체층(114), 활성층(120), 제2 도전형 제1 반도체층(132), 제1 언도프된 반도체층(134), 제2 도전형 제2 반도체층(136) 및 제2 도전형 전자 차단층(138)은 서로 동일하다.
제2 언도프된 반도체층(140)은 제2 도전형 전자 차단층(138)과 제2 도전형 제2 반도체층(136) 사이에 배치될 수 있다. 제2 언도프된 반도체층(140)은 AlxGa1-xN(여기서, 0 ≤ x ≤ 0.3) 또는 AlxInyGa1 -x- yN(여기서, 0 ≤ x ≤ 0.3, 0 ≤ y ≤ 0.1)을 포함할 수 있다. 제2 언도프된 반도체층(140)의 제2 두께(t2)는 1 ㎚ 내지 20 ㎚ 예를 들어, 18 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다. 제2 언도프된 반도체층(140)은 제1 언도프된 반도체층(134)과 동일한 특성을 가지므로서 여기서는 중복되는 설명을 생략한다.
이하, 도 5에 도시된 발광 소자(100D)의 제조 방법을 첨부된 도 6a 내지 도 6f를 참조하여 다음과 같이 살펴본다. 도 2 내지 도 4에 도시된 발광 소자(100A, 100B, 100C)의 제조 방법도 도 5에 도시된 발광 소자(100D)의 제조 방법과 동일하다.
도 6a 내지 도 6f는 도 5에 도시된 발광 소자(100D)의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a를 참조하면, 제3 언도프된 반도체층(112) 위에 제1 도전형 반도체층(114)을 형성한다. 제3 언도프된 반도체층(112)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 형성될 수 있다. 예를 들어, 제3 언도프된 반도체층(112)은 AlaInbGa(1-a-b)N (0 ≤ a ≤ 1, 0 ≤ b ≤ 1, 0 ≤ a+b ≤ 1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다. 경우에 따라, 제3 언도프된 반도체층(112)은 생략될 수도 있다.
제1 도전형 반도체층(114)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 형성될 수 있다. 제1 도전형 반도체층(114)은 제1 도전형 도펀트가 도핑될 수 있으며, 예를 들어, AlaInbGa(1-a-b)N (0 ≤ a ≤ 1, 0 ≤ b ≤ 1, 0 ≤ a+b ≤ 1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다. 제1 도전형 반도체층(114)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 도전형 반도체층(114)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
이후, 제1 도전형 반도체층(114) 위에 활성층(120)을 형성한다. 활성층(120)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 적어도 어느 하나의 형태로 형성될 수 있다. 활성층(120)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.
이후, 도 6b를 참조하면, 활성층(120) 위에 제2 도전형 제1 반도체층(132)을 형성한다.
이후, 도 6c를 참조하면, 제2 도전형 제1 반도체층(132) 위에 제1 언도프된 반도체층(134)을 형성한다. 제1 언도프된 반도체층(134)은 단일층 형태나 복수의 초격자층 형태로 형성될 수 있다.
또한, 제1 언도프된 반도체층(134)은 AlxGa1 - xN(여기서, 0 ≤ x ≤ 0.3) 또는 AlxInyGa1-x-yN (여기서, 0 ≤ x ≤ 0.3, 0 ≤ y ≤ 0.1)의 조성식을 갖도록 형성될 수 있다. 예를 들어, x 및 y 각각은 0.09일 수 있다. 제1 언도프된 반도체층(134)은 1 ㎚ 내지 20 ㎚ 예를 들어 18 ㎚의 제1 두께(t1)를 갖도록 형성될 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 언도프된 반도체층(134)을 AlGaN이나 AlInGaN을 이용하여 형성할 경우, 성장 온도는 860 ℃ 내지 1060℃일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1 언도프된 반도체층(134)이 복수의 초격자층의 형태로 형성될 경우, 초격자층 각각의 두께는 1 ㎚ 내지 5 ㎚이고, 초격자층의 개수는 2개 내지 20일 수 있으나, 실시 예는 이에 국한되지 않는다.
이후, 도 6d를 참조하면, 제1 언도프된 반도체층(134) 위에 제2 도전형 전자 차단층(138)을 형성할 수 있다. 제2 도전형 전자 차단층(138)은 AlxGa1 - xN(여기서, 0 ≤ x ≤ 0.3) 또는 AlxInyGa1 -x- yN(여기서, 0 ≤ x ≤ 0.3, 0 ≤ y ≤ 0.1)으로 형성될 수 있다. 제2 도전형 전자 차단층(138)이 p형 전자 차단층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 전자 차단층(138)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
이후, 도 6e를 참조하면, 제2 도전형 전자 차단층(138) 위에 제2 언도프된 반도체층(140)을 형성할 수 있다. 제2 언도프된 반도체층(140)의 형성 방법은 제1 언도프된 반도체층(134)과 동일하므로 여기서는 중복되는 설명을 생략한다. 특히,, 제2 언도프된 반도체층(140)은 1 ㎚ 내지 20 ㎚의 제2 두께(t2)를 갖도록 형성될 수 있다.
이후, 도 6f를 참조하면, 제2 언도프된 반도체층(140) 위에 제2 도전형 제2 반도체층(136)을 형성한다. 제2 도전형 제1 및 제2 반도체층(132, 136) 각각은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 형성될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대, 제2 도전형 제1 및 제2 반도체층(132, 136) 각각은 InaAlbGa1 -a- bN (0 ≤ a ≤ 1, 0 ≤ b ≤ 1, 0 ≤ a+b ≤ 1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다. 제2 도전형 제1 및 제2 반도체층(132 ,136) 각각이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 제1 및 제2 반도체층(132, 136) 각각은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
이하, 도 5에 예시된 실시 예에 의한 발광 소자(100D)를 포함하는 발광 소자 패키지에 대해 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 7은 실시 예에 의한 발광 소자 패키지(200)의 단면도를 나타낸다.
도 7에 도시된 발광 소자 패키지(200)는 패키지 몸체(210), 절연부(220), 발광 소자(100D), 제1 및 제2 범프(252, 254), 제1 및 제2 전극 패드(262, 264), 보호층(passivation layer)(270), 서브 마운트(submount)(280), 제1 및 제2 와이어(292, 294) 및 몰딩 부재(296)를 포함할 수 있다.
패키지 몸체(210)는 절연부(220)에 의해 서로 전기적으로 분리된 제1 몸체부(212) 및 제2 몸체부(214)를 포함할 수 있다. 패키지 몸체(210)는 금속을 포함하여 형성될 수 있다. 만일, 발광 소자(100D)가 심자외선(DUV:Deep UltraViolet) 대역의 광을 방출할 경우 반사율을 높이기 위해 패키지 몸체(210)의 재질은 알루미늄(Al)을 포함할 수 있다.
또한, 패키지 몸체(210)의 제1 및 제2 몸체부(212, 214)는 캐비티(cavity)(C)를 형성한다. 여기서, 캐비티(C)는 컵 모양의 단면 형상을 가질 수 있다.
발광 소자(100D)는 패키지 몸체(110)에 실장될 수 있다. 도 7에서 발광 소자(100D)와 서브 마운트(280)는 패키지 몸체(210)의 제1 몸체부(212) 위에 배치된 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 도 7에 도시된 바와 달리, 발광 소자(100D)와 서브 마운트(280)는 패키지 몸체(210)의 제2 몸체부(214) 위에 배치될 수도 있다.
또한, 발광 소자(100D)는 기판(230), 제3 언도프된 반도체층(112), 제1 도전형 반도체층(114), 활성층(120), 제2 도전형 제1 반도체층(132), 제1 언도프된 반도체층(134), 제2 도전형 전자 장벽층(138), 제2 언도프된 반도체층(140), 제2 도전형 제2 반도체층(136), 제1 및 제2 전극(242, 244)을 포함할 수 있다. 도 7과 도 5에 도시된 제3 언도프된 반도체층(112), 제1 도전형 반도체층(114), 활성층(120), 제2 도전형 제1 반도체층(132), 제1 언도프된 반도체층(134), 제2 도전형 제2 반도체층(136), 제2 도전형 전자 장벽층(138) 및 제2 언도프된 반도체층(140)은 서로 동일하므로 동일한 참조부호를 사용하였으며 중복되는 설명을 생략한다.
도 7에 도시된 발광 소자 패키지(200)는 도 5에 도시된 발광 소자(100D)를 포함하는 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 도 2 내지 도 4에 도시된 발광 소자(100A, 100B, 100C)가 도 5에 도시된 발광 소자(100D) 대신에 발광 소자 패키지(200)에 포함될 수도 있다.
또한, 도 7에 도시된 발광 소자 패키지(200)의 경우, 발광 소자(100D)가 서브 마운트(280)를 통해 패키지 몸체(210)와 플립 본딩형 구조로 연결된 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 발광 소자(100D)는 수평형 또는 수직형으로 패키지 몸체(210)와 연결될 수 있으며, 이 경우, 서브 마운트(280)는 생략되며 발광 소자(100D)는 캐비티(C) 내의 패키지 몸체(210) 위에 직접 실장될 수도 있다.
발광 소자(100D)는 서브 마운트(280) 위에 배치되고, 서브 마운트(280)는 캐비티(C) 내의 저면에서 패키지 몸체(210) 위에 실장된다. 즉, 서브 마운트(280)는 발광 소자(100D)와 제1 몸체부(210) 사이에 배치될 수 있다.
발광 소자(100)는 LED를 포함하며, LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED, 자외선(UV:UltraViolet) LED, 심자외선(DUV) LED 또는 무분극 LED일 수 있다. LED의 방출 광은 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.
활성층(120)에서 방출된 광이 기판(230)을 통해 출사될 수 있도록, 기판(230)은 투광성을 가질 수 있다. 예를 들어, 기판(230)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 또한, 기판(230)은 전체 질화물 반도체에 휨을 가져오지 않으면서, 스크라이빙(scribing) 공정 및 브레이킹(breaking) 공정을 통하여 별개의 칩으로 잘 분리시키기 위한 정도의 기계적 강도를 가질 수 있다.
기판(230)과 제3 언도프된 반도체층(112) 사이에 버퍼층(미도시)이 더 배치되어 기판(230)과 발광 구조물(112 내지 140) 사이의 격자 정합을 개선시키는 역할을 수행할 수 있다. 예를 들어, 버퍼층은 AlN을 포함하거나 언도프드 질화물을 포함할 수 있으나, 이에 한정되지는 않는다. 버퍼층은 기판(230)의 종류와 발광 구조물(112 내지 140)의 종류에 따라 생략될 수도 있다.
다음으로, 제1 전극(242)은 제1 도전형 반도체층(114) 하부에 배치된다. 제1 전극(242)은 예를 들어 AlN 및 BN 중 적어도 하나를 포함할 수 있지만 이에 국한되지 않는다. 즉, 활성층(120)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 도전형 반도체층(114) 상에 양질로 성장될 수 있는 어느 물질이든지 제1 전극(242)을 형성할 수 있다.
또한, 제1 전극(242)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행하여 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(242)의 상부에 배치될 수도 있다.
또한, 제2 전극(244)은 제2 도전형 제2 반도체층(136)에 접해 있으며, 금속으로 형성될 수 있다. 예를 들어, 제2 전극(244)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다.
제2 전극(244)은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 제2 전극(244)은 전술한 금속 물질과 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다. 제2 전극(244)은 제2 도전형 제2 반도체층(136)과 오믹 접촉하는 물질을 포함할 수 있다.
또한, 제2 전극(244)은 오믹 특성을 갖는 반사 전극 재료로 단층 또는 다층으로 형성될 수 있다. 만일, 제2 전극(244)이 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.
도 7에 예시된 플립 본딩 구조를 갖는 발광 소자(100D)의 제1 및 제2 전극(242, 244)은 플립 본딩 방식으로 서브 마운트(280) 상에 위치한다.
서브 마운트(280)는 예를 들어 AlN, BN, 탄화규소(SiC), GaN, GaAs, Si 등의 반도체 기판으로 이루어질 수 있으며, 이에 국한되지 않고 열전도도가 우수한 반도체 물질로 이루어질 수도 있다. 또한, 서브 마운트(280) 내에 제너 다이오드 형태의 정전기(ESD:Electro Static Discharge) 방지를 위한 소자가 포함될 수도 있다.
제1 전극(242)은 제1 범프(252)를 통해 서브 마운트(280)의 제1 전극 패드(262)에 전기적으로 연결되며, 제2 전극(244)은 제2 범프(254)를 통해 서브 마운트(280)의 제2 전극 패드(264)에 전기적으로 연결될 수 있다. 제1 및 제2 와이어(292, 294)는 패키지 몸체(210)와 발광 소자(100D)를 전기적으로 연결하는 역할을 한다. 즉, 제1 전극 패드(262)는 제1 와이어(292)를 통해 제1 몸체부(212)와 연결되고, 제2 전극 패드(264)는 제2 와이어(294)를 통해 제2 몸체부(214)와 연결될 수 있다.
비록 도시되지는 않았지만, 제1 전극(242)과 제1 범프(252) 사이에 제1 상부 범프 금속층(미도시)이 더 배치되고, 제1 전극 패드(262)와 제1 범프(252) 사이에 제1 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제1 상부 범프 금속층과 제1 하부 범프 금속층은 제1 범프(252)가 위치할 자리를 표시하는 역할을 수행한다. 이와 비슷하게 제2 전극(244)과 제2 범프(254) 사이에 제2 상부 범프 금속층(미도시)이 더 배치되고, 제2 전극 패드(264)와 제2 범프(254) 사이에 제2 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제2 상부 범프 금속층과 제2 하부 범프 금속층은 제2 범프(254)가 위치할 자리를 표시하는 역할을 수행한다.
만일, 서브 마운트(280)가 Si으로 이루어지는 경우, 도 7에 예시된 바와 같이 제1 및 제2 전극 패드(262, 264)와 서브 마운트(280) 사이에 보호층(270)이 더 배치될 수도 있다. 여기서, 보호층(270)은 절연 물질로 이루어질 수 있다.
한편, 몰딩 부재(296)는 패키지 몸체(210)의 캐비티(C)에 채워져 발광 소자(100D)와 제1 및 제2 와이어(292, 294)를 에워싸며 보호한다. 또한, 몰딩 부재(296)는 형광체를 포함하여 발광 소자(100D)에서 방출된 광의 파장을 변화시킬 수 있다.
이하, 도 1에 도시된 기존의 발광 소자와 도 4에 도시된 실시 예에 의한 발광 소자(100C)의 특성을 다음과 같이 첨부된 도면을 참조하여 설명한다.
도 8a 및 도 8b는 기존의 발광 소자와 실시 예에 의한 발광 소자(100C)의 에너지 밴드 다이어그램을 각각 나타낸다. 설명의 편의상, 도 8b의 경우, 도 4에 도시된 제2 도전형 제1 반도체층(132)의 에너지 밴드는 생략되었다.
도 8a를 참조하면, p-GaN층(40)과 전자 장벽층(30) 사이의 격자 부정합에 의해 야기된 강한 전계로 인해, 밴드 왜곡이 발생하고 MQW층(20)으로의 홀 주입 효율이 감소할 수 있다.
반면에, 도 8b를 참조하면, 예를 들어, 18 ㎚의 제1 두께(t1)를 갖는 제1 언도프된 반도체층(134)이 제2 도전형 전자 장벽층(138)과 활성층(120)의 마지막 장벽층(LB:Last Barrier) 사이에 배치된다. 이로 인해, 제2 도전형 전자 차단층(138)에 도핑된 제2 도전형 도펀트가 확산 장벽층(diffusion barrier)의 역할을 수행하는 제1 언도프트된 반도체층(134)에 수용될 수 있어, 제2 도전형 전자 차단층(138)의 경계에 제2 도전형 도펀트 예를 들어 Mg가 몰리는 현상이 개선될 수 있다.
도 9는 도 1 및 도 4에 도시된 각 층의 위치별 제2 도전형 도펀트인 Mg의 농도와 원자 퍼센트를 각각 나타낸다. 여기서, 깊이(depth)가 '0'인 지점은 도 1에 도시된 발광 소자에서 p-GaN층(40)의 상부 표면 또는 도 4에 도시된 발광 소자(100C)에서 제2 도전형 제2 반도체층(136)의 상부 표면의 위치(d=0)일 수 있다. 여기서, 참조부호 322는 도 1에 도시된 기존의 발광 소자에서 Mg의 농도를 나타내고 324는 도 4에 도시된 발광 소자(100C)에서 Mg의 농도를 나타내고, 332는 도 1에 도시된 기존의 발광 소자에서 원자의 퍼센트 농도를 나타내고 334는 도 4에 도시된 발광 소자(100C)에서 원자의 퍼센트 농도를 나타낸다.
또한, 도 8b 및 도 9를 참조하면, 제1 언도프된 반도체층(134)에 포함된 알루미늄이나 인듐의 조성을 조절함으로써, 강한 전계에 의해 제2 도전형 전자 장벽층(138)과 인접한 활성층(120) 간의 밴드 프로파일(또는, 험프(hump))이 개선되어 홀 주입 효율이 개선되고, 제2 도전형 전자 차단층(138)의 인터페이스 품질이 개선될 수 있다. 예를 들어, 도 8b를 참조하면, 제1 언도프된 반도체층(134)이 AlGaN으로 구현될 경우, 알루미늄의 조성이 9%일 경우의 제1 언도프트된 반도체층(134)의 에너지 레벨은 제1 레벨(L1)이다. 이때, 알루미늄의 조성을 증가시키면 제1 화살표 방향(A1)으로 제1 언도프된 반도체층(134)의 에너지 레벨은 제1 레벨(L1)로부터 제2 레벨(L2)로 증가하게 된다. 또는, 이와 반대로 알루미늄의 조성을 감소시키면 제2 화살표 방향(A2)으로 제1 언도프된 반도체층(34)의 에너지 레벨은 제1 레벨(L1)로부터 제3 레벨(L3)로 감소하게 된다.
도 10은 전류 밀도(current density)에 대한 외부 양자 효율(EQE:External Quantum Efficiency)의 변화를 나타내는 그래프로서, 횡축은 전류 밀도를 나타내고 종축은 외부 양자 효율을 각각 나타낸다.
도 10을 참조하면, 기존의 외부 양자 효율(310)보다 도 4에 도시된 발광 소자(100C)의 외부 양자 효율(312)이 더 높음을 알 수 있다. 실시 예에 의한 발광 소자(100C)의 순방향 동작 전압(Vf)은 0.01볼트만큼 감소되고, 전체 출력 광량은 1% 만큼 증가할 수 있다.
결국, 전술한 바와 같이 실시 예에 의한 도 3 내지 도 5에 예시된 발광 소자(100B, 100C, 100D)에서와 같이 제2 도전형 전자 차단층(138)의 위 또는 아래에 제1 또는 제2 언도프된 반도체층(134, 140)이 배치된다. 그러므로, 제2 도전형 전자 차단층(138)의 품질이 개선되거나 제2 도전형 전자 차단층(138)과 인접하는 층의 품질이 개선될 수 있다.
또한, 도 2에 예시된 발광 소자(100A)에서와 같이 제2 도전형 전자 차단층(138) 대신에 제1 언도프된 반도체층(134)을 배치할 경우, 제2 도전형 제1 및 제2 반도체층(132, 136)의 품질이 개선될 수 있다.
또한, 도 3에 도시된 실시 예에 의한 발광 소자(100B)에서 제2 도전형 제1 반도체층(132) 위에 제2 도전형 전자 차단층(138)이 직접 배치될 경우, 제2 도전형 제1 반도체층(132)과 제2 도전형 전자 차단층(138) 사이의 격자 부정합(lattice mismatch)에 의해 강한 전계가 야기되어 밴드가 왜곡(banding)되고, 이로 인해 활성층(120)으로의 홀 주입이 감소할 수 있다. 따라서, 실시 예에 의한 도 3에 도시된 발광 소자(100B)에서 제1 언도프된 반도체층(134)에 포함된 알루미늄이나 인듐의 조성을 조절하여, 전계에 의해 야기된 밴드 왜곡 현상을 개선하고 홀의 주입 효율을 개선할 수 있다.
또한, 도 2에 도시된 실시 예에 의한 발광 소자(100A)에서와 같이 제2 도전형 전자 차단층(138) 대신에 제1 언도프된 반도체층(134)을 직접 배치할 경우, 홀 주입 감소의 문제가 해소될 수 있다.
또한, 도 4 및 도 5에 도시된 실시 예에 의한 발광 소자(100C, 100D)에서와 같이 제2 도전형 제1 반도체층(132)과 제2 도전형 전자 차단층(138) 사이에 제1 언도프된 반도체층(134)이 배치될 경우 홀 주입 감소의 문제가 해소될 수 있다.
또한, 광학적인 특성과 전기적인 특성은 도 2 내지 도 4에 도시된 발광 소자(100A, 100B, 100C)보다 도 5에 도시된 발광 소자(100D)가 가장 우수할 수 있다. 또한, 도 2 내지 도 4에 도시된 발광 소자(100A, 100B, 100C) 중 도 4에 도시된 발광 소자(100C)가 광학적인 특성이 상대적으로 우수하고, 도 3에 도시된 발광 소자(100B)가 전기적인 특성이 상대적으로 우수할 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A, 100B, 100C, 100D: 발광 소자 112: 제3 언도프된 반도체층
114: 제1 도전형 반도체층 120: 활성층
132: 제2 도전형 제1 반도체층 134: 제1 언도프된 반도체층
136: 제2 도전형 제2 반도체층 138: 제2 도전형 전자 차단층
140: 제2 언도프된 반도체층 200: 발광 소자 패키지
210: 패키지 몸체 212: 제1 몸체부
214: 제2 몸체부 220: 절연부
230: 기판 242: 제1 전극
244: 제2 전극 252: 제1 범프
254: 제2 범프 262: 제1 전극 패드
264: 제2 전극 패드 270: 보호층
280: 서브 마운트 292: 제1 와이어
294: 제2 와이어 296: 몰딩 부재

Claims (12)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 위에 배치된 활성층;
    상기 활성층 위에 배치된 제2 도전형 제1 반도체층;
    상기 제2 도전형 제1 반도체층 위에 배치된 제1 언도프된 반도체층; 및
    상기 제1 언도프된 반도체층 위에 배치된 제2 도전형 제2 반도체층을 포함하는 발광 소자.
  2. 제1 항에 있어서, 상기 제1 언도프된 반도체층과 상기 제2 도전형 제2 반도체층 사이에 배치된 제2 도전형 전자 자단층을 더 포함하는 발광 소자.
  3. 제2 항에 있어서, 상기 제2 도전형 전자 차단층과 상기 제2 도전형 제2 반도체층 사이에 배치된 제2 언도프된 반도체층을 더 포함하는 발광 소자.
  4. 제1 항에 있어서, 상기 제2 도전형 제1 반도체층과 상기 제1 언도프된 반도체층 사이에 배치된 제2 도전형 전자 차단층을 더 포함하는 발광 소자.
  5. 제1 항에 있어서, 상기 제1 언도프된 반도체층은 상기 제2 도전형 제1 반도체층 및 상기 제2 도전형 제2 반도체층 각각과 직접 접하는 발광 소자.
  6. 제1 항에 있어서, 상기 제1 도전형 반도체층 아래에 배치된 제3 언도프된 반도체층을 더 포함하는 발광 소자.
  7. 제1 항 내지 제6 항 중 어느 한 항에 있어서, 상기 제1 언도프된 반도체층은 단일층 구조를 갖는 발광 소자.
  8. 제1 항 내지 제6 항 중 어느 한 항에 있어서, 상기 제1 언도프된 반도체층은 복수의 초격자층을 포함하는 발광 소자.
  9. 제8 항에 있어서, 상기 초격자층 각각의 두께는 1 ㎚ 내지 5 ㎚인 발광 소자.
  10. 제1 항 내지 제6 항 중 어느 한 항에 있어서, 상기 제1 언도프된 반도체층은 AlxGa1-xN(여기서, 0 ≤ x ≤ 0.3) 또는 AlxInyGa1 -x- yN (0 ≤ x ≤ 0.3, 0 ≤ y ≤ 0.1)을 포함하는 발광 소자.
  11. 제1 항 내지 제6 항 중 어느 한 항에 있어서, 상기 제1 언도프된 반도체층의 두께는 1 ㎚ 내지 20 ㎚인 발광 소자.
  12. 제1 항 내지 제6 항 중 어느 한 항에 기재된 상기 발광 소자;
    상기 발광 소자가 실장되는 패키지 몸체; 및
    상기 패키지 몸체 위에서 상기 발광 소자를 에워싸는 몰딩 부재를 포함하는 발광 소자 패키지.
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KR20140115655A (ko) * 2013-03-21 2014-10-01 엘지이노텍 주식회사 발광 소자

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090056319A (ko) * 2007-11-30 2009-06-03 한국광기술원 초격자 구조를 가지는 질화물계 반도체 발광소자
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