KR20160096121A - 다음번 비트 테이블을 가진 메모리 셀들에 대한 리프레시 방식 - Google Patents

다음번 비트 테이블을 가진 메모리 셀들에 대한 리프레시 방식 Download PDF

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Abstract

메모리 리프레시 제어 기법은, 외부 1X 리프레시 레이트에 기초하여 유연한 내부 리프레시 레이트들을 허용하고, 외부 1X 리프레시 레이트에 기초하여 강한 메모리 행들에 대한 리프레시 사이클을 스킵하는 것을 허용한다. 메모리 제어기는, 리프레시 어드레스 카운터로부터 리프레시 어드레스를 판독하고, 약한 어드레스 테이블로부터 약한 어드레스를 판독하고, 그리고 약한 어드레스와 결합된 다음번 비트 시퀀스에 적어도 부분적으로 기초하여 다음번 약한 어드레스 값을 생성함으로써 메모리 리프레시를 수행한다. 메모리 제어기는 리프레시 어드레스를 약한 어드레스 및 다음번 약한 어드레스 값과 비교한다. 그 비교에 기초하여, 메모리 제어기는 리프레시 사이클을 스킵하는 것, 리프레시 어드레스를 리프레시하는 것, 약한 어드레스를 리프레시하는 것, 및 리프레시 어드레스 및 약한 어드레스 양쪽 모두를 리프레시하는 것 사이를 선택한다.

Description

다음번 비트 테이블을 가진 메모리 셀들에 대한 리프레시 방식{REFRESH SCHEME FOR MEMORY CELLS WITH NEXT BIT TABLE}
관련 출원들에 대한 상호-참조
[0001] 본 출원은, 2013년 12월 9일 출원되고, 발명의 명칭이 "REFRESH SCHEME FOR MEMORY CELLS WITH NEXT BIT TABLE"인 미국 가특허 출원 번호 제61/913,788호를 우선권으로 주장하며, 이 미국 가특허 출원은 인용에 의해 그 전체가 본원에 포함된다.
기술 분야
[0002] 본 개시내용은 전자 메모리 동작에 관한 것으로, 더 구체적으로는 약한 보유 시간(weak retention time)을 갖는 메모리 셀들에 대한 리프레시 방식(refresh scheme)에 관한 것이다.
[0003] 반도체 메모리 디바이스들은 예컨대, 정적 랜덤 액세스 메모리(SRAM) 및 동적 랜덤 액세스 메모리(DRAM)를 포함한다. DRAM 메모리 셀은 일반적으로 하나의 트랜지스터 및 하나의 커패시터를 포함하며, 이에 의해 높은 수준의 집적화를 제공한다. 커패시터는 대응하는 비트 값(예컨대, 0 또는 1)으로서 정보를 저장하도록 충전 또는 방전될 수 있다. 커패시터들이 전하를 누설하기 때문에, 커패시터 전하가 주기적으로 리프레시되지 않으면, 저장된 정보는 결국 희미해진다. 리프레시 요건으로 인해, DRAM은 SRAM 및 다른 정적 메모리와 대조적으로 동적 메모리로서 지칭된다. DRAM의 연속적인 리프레시는 일반적으로 컴퓨터 메인 메모리에 대한 그의 사용을 제한한다.
[0004] DRAM 스케일링은 각각의 DRAM 칩에 대한 비트들의 총 수를 계속 증가시키며, 이는 셀의 값이 판독가능한 상태로 유지되는 프로세스인 DRAM 리프레시의 사양에 직접적으로 영향을 준다. DRAM 리프레시의 사양은 리프레시 커맨드들이 각각의 DRAM에 전송되는 인터벌(tREFI) 및 리프레시 커맨드가 DRAM 인터페이스를 점유하는 시간량(tRFC)을 포함한다. 불행히도, DRAM 스케일링은 약한 보유 셀들(예컨대, 감소된 보유 시간을 갖는 셀들)의 수를 증가시킨다. 이러한 셀들은 저장된 정보를 유지하기 위해 추가적인 리프레시 사이클들을 수반한다. 시스템 온 칩 또는 다른 유사한 컴퓨터 아키텍처에서의 증가된 리프레시 사이클들에 의해, 상당한 성능 및 전력 소비 영향이 야기된다. 그렇지 않으면, 증가된 리프레시 사이클들 없이, 잠재적인 DRAM 칩 수율 손실이 초래된다.
[0005] 메모리 제어기 내에서의 메모리 리프레시 방법은, 리프레시 어드레스 카운터로부터 리프레시 어드레스를 판독하는 단계, 및 약한 어드레스 테이블(weak address table)로부터 약한 어드레스(weak address)를 판독하는 단계를 포함할 수 있다. 방법은 또한, 약한 어드레스와 결합된 다음번 비트 시퀀스에 적어도 부분적으로 기초하여 다음번 약한 어드레스 값을 생성하는 단계, 및 리프레시 어드레스를 약한 어드레스 및 다음번 약한 어드레스 값과 비교하는 단계를 포함한다. 방법은, 리프레시 사이클을 스킵하는 것, 리프레시 어드레스를 리프레시하는 것, 약한 어드레스를 리프레시하는 것, 및 리프레시 어드레스 및 약한 어드레스 양쪽 모두를 리프레시하는 것 사이를 선택하는 단계를 더 포함한다. 선택하는 단계는, 약한 어드레스 및 다음번 약한 어드레스 값과의 리프레시 어드레스의 비교에 적어도 부분적으로 기초한다.
[0006] 메모리 리프레시 장치는 리프레시 어드레스를 저장하도록 동작가능한 리프레시 카운터, 및 약한 어드레스를 저장하도록 동작가능한 약한 어드레스 테이블을 포함할 수 있다. 장치는 약한 어드레스와 결합된 다음번 비트 테이블의 다음번 비트 값들에 적어도 부분적으로 기초하여 다음번 약한 어드레스를 생성하도록 동작가능한 다음번 비트 테이블을 더 포함한다. 장치는 또한, 리프레시 사이클을 스킵하는 것, 리프레시 어드레스를 리프레시하는 것, 약한 어드레스를 리프레시하는 것, 및 리프레시 어드레스 및 약한 어드레스 양쪽 모두를 리프레시하는 것 사이를 선택하도록 동작가능한 리프레시 제어기를 포함한다. 리프레시 제어기는, 리프레시 어드레스를 약한 어드레스 및 다음번 약한 어드레스와 비교하는 것에 적어도 부분적으로 기초하여, 이러한 선택을 한다.
[0007] 메모리 제어기 장치는 리프레시 어드레스를 저장하기 위한 리프레시 카운터, 및 약한 어드레스를 저장하기 위한 약한 어드레스 테이블을 포함할 수 있다. 장치는 약한 어드레스와 결합된 다음번 비트 테이블의 다음번 비트 값들에 적어도 부분적으로 기초하여 다음번 약한 어드레스를 생성하기 위한 다음번 비트 테이블을 더 포함한다. 장치는 또한, 리프레시 어드레스를 약한 어드레스 및 다음번 약한 어드레스와 비교하는 것에 적어도 부분적으로 기초하여, 리프레시 사이클을 스킵하는 것, 리프레시 어드레스를 리프레시하는 것, 약한 어드레스를 리프레시하는 것, 및 리프레시 어드레스 및 약한 어드레스 양쪽 모두를 리프레시하는 것 사이를 선택하기 위한 수단을 포함한다.
[0008] 본 개시내용의 다른 양상은, 메모리 리프레시를 위한 컴퓨터 프로그램 물건을 포함하고, 컴퓨터 프로그램 물건에서, 비-일시적 컴퓨터-판독가능 매체 상에는 프로그램 코드가 기록된다. 프로그램 코드는, 리프레시 어드레스를 리프레시 카운터에 저장하기 위한 프로그램 코드, 약한 어드레스를 약한 어드레스 테이블에 저장하기 위한 프로그램 코드, 및 약한 어드레스와 결합된 다음번 비트 테이블의 다음번 비트 값들에 적어도 부분적으로 기초하여 다음번 약한 어드레스를 생성하기 위한 프로그램 코드를 포함한다. 프로그램 코드는 또한, 리프레시 어드레스를 약한 어드레스 및 다음번 약한 어드레스와 비교하는 것에 적어도 부분적으로 기초하여, 리프레시 사이클을 스킵하는 것, 리프레시 어드레스를 리프레시하는 것, 약한 어드레스를 리프레시하는 것, 및 리프레시 어드레스 및 약한 어드레스 양쪽 모두를 리프레시하는 것 사이를 선택하기 위한 프로그램 코드를 포함한다.
[0009] 이는, 뒤따르는 상세한 설명이 더 잘 이해될 수 있도록 하기 위해, 본 개시내용의 특징들 및 기술적 이점들을 다소 광범위하게 약술하였다. 본 개시내용의 추가의 특징들 및 이점들은 아래에서 설명될 것이다. 본 개시내용의 동일한 목적들을 수행하기 위한 다른 구조들을 수정 또는 설계하기 위한 기초로서 본 개시내용이 용이하게 활용될 수 있음이 당업자들에 의해 인식되어야 한다. 또한, 이러한 등가의 구성들이, 첨부된 청구항들에서 기술된 바와 같은 본 개시내용의 교시들을 벗어나지 않는다는 것이 당업자들에 의해 인지되어야 한다. 추가의 목적들 및 이점들과 함께, 본 개시내용의 구성 및 동작 방법 둘 모두에 대해 본 개시내용의 특징이라 여겨지는 신규한 특징들은, 첨부 도면들과 관련하여 고려될 때 다음의 설명으로부터 더 잘 이해될 것이다. 그러나, 도면들 각각이 단지 예시 및 설명의 목적을 위해 제공되며, 본 개시내용의 제한들의 정의로서 의도되지 않음이 명백히 이해될 것이다.
[00010] 본 개시내용의 더 완전한 이해를 위해, 첨부 도면들과 함께 취해진 다음의 설명들에 대한 참조가 이제 이루어진다.
[00011] 도 1a 및 도 1b는 본 개시내용의 양상들에 따라, 다른 메모리 셀들에 대한 리프레시 주파수(refresh frequency)를 유지하면서, 약한 보유 상태를 갖는 메모리 셀들의 리프레시 주파수를 증가시키기 위한 기법들을 도시하는 회로 타이밍도들을 예시한다.
[00012] 도 2a는 본 개시내용의 양상에 따라, 리프레시 제어 블록을 포함하는 메모리 제어기를 예시하는 블록도이다.
[00013] 도 2b는 본 개시내용의 양상에 따라, 약한 보유 상태를 갖는 메모리 어드레스를 제공하는 리프레시 테이블을 예시한다.
[00014] 도 3a는 대응하는 리프레시 레이트에 대한 다음번 약한 어드레스를 생성하기 위해, 대응하는 리프레시 레이트 및 대응하는 다음번 비트들(NEXT BITS)을 표시하기 위한 보유 비트들의 사용을 예시하는 테이블이다.
[00015] 도 3b 및 도 3c는 대응하는 리프레시 레이트에 대한 다음번 약한 어드레스를 생성하기 위해 약한 어드레스와의 다음번 비트들의 결합을 도시하는 개념도들이다.
[00016] 도 4는 본 개시내용의 다른 양상에 따라, 약한 보유 상태를 갖는 메모리 셀들에 대한 리프레시 방식을 예시하는 흐름도이다.
[00017] 도 5는 본 개시내용의 양상에 따라 2X 레이트 리프레시 사이클의 예를 예시하는 테이블이다.
[00018] 도 6은 본 개시내용의 양상에 따라 1.5X 레이트 리프레시 사이클의 예를 예시하는 테이블이다.
[00019] 도 7a는 본 개시내용의 양상에 따라, 강한 메모리 셀들에 대해 0.5X 리프레시 레이트를 구현하기 위해, 대응하는 리프레시 레이트 및 대응하는 다음번 비트들을 표시하기 위한 보유 비트들의 사용을 예시하는 테이블이다.
[00020] 도 7b 및 도 7c는 본 개시내용의 양상에 따라, 강한 메모리 셀들에 대해 0.5X 리프레시 레이트를 구현하기 위해, 강한 어드레스를 갖는 다음번 비트들의 사용을 도시하는 개념도들이다.
[00021] 도 8은 본 개시내용의 양상들이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
[00022] 첨부된 도면들과 관련하여 아래에서 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본원에서 설명되는 개념들이 실시될 수 있는 유일한 구성들만을 나타내도록 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공하는 목적을 위해 특정 세부사항들을 포함한다. 그러나, 이러한 개념들이 이러한 특정 세부사항들 없이도 실시될 수 있다는 것은 당업자들에게 명백해질 것이다. 일부 예들에서, 잘-알려진 구조들 및 컴포넌트들은 이러한 개념들을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다. 본원에 설명된 바와 같이, "및/또는"이란 용어의 이용은 "포괄적 OR"를 나타내도록 의도되며, "또는"이란 용어의 이용은 "배타적 OR"를 나타내도록 의도된다.
[00023] 동적 랜덤 액세스 메모리(DRAM) 스케일링은 DRAM 칩 당 비트들의 총 수를 계속 증가시킨다. 이러한 증가된 용량은, 비트 셀의 값이 판독가능한 상태로 유지되는 프로세스인 DRAM 리프레시의 사양에 직접적으로 영향을 준다. DRAM 리프레시의 사양은 리프레시 커맨드들이 각각의 DRAM에 전송되는 인터벌(tREFI) 및 리프레시 커맨드가 DRAM 인터페이스를 점유하는 시간량(tRFC)을 포함한다. 불행히도, DRAM 스케일링은 또한 약한 보유 셀들(예컨대, 감소된 보유 시간을 갖는 셀들)의 수를 증가시킨다. 이러한 셀들은 저장된 정보를 유지하기 위해 증가된 리프레시 사이클들을 수반한다. 성능 및 전력 소비는 시스템 온 칩(SOC)의 DRAM 또는 다른 유사한 컴퓨터 아키텍처 상에서 증가된 리프레시 사이클들에 의해 상당히 영향을 받는다. 증가된 리프레시 사이클 없이는, 증가된 수의 약한 보유 셀들로부터의 잠재적인 DRAM 칩 수율 손실이 초래된다.
[00024] 본 개시내용의 일 양상은 약한 보유 상태를 갖는 셀들에 대해 리프레시 사이클을 삽입하며, 리프레시 기간(예컨대, 리프레시 인터벌(tREFI))에 대한 공칭 증가가 있다. 일 구성에서, 리프레시 제어기는 약한 셀에 대해 리프레시 동작을 삽입하는 것 및/또는 강한 셀들에 대해 리프레시 사이클을 스킵하는 것 사이를 선택할 수 있다. 이러한 구성에서, 리프레시 제어기는, 리프레시 어드레스를 약한 어드레스 및 다음번 약한 어드레스와 비교하는 것에 적어도 부분적으로 기초하여, 리프레시 사이클을 스킵하는 것, 리프레시 어드레스를 리프레시하는 것, 약한 어드레스를 리프레시하는 것, 및 리프레시 어드레스 및 약한 어드레스 양쪽 모두를 리프레시하는 것 사이를 선택한다.
[00025] 도 1a 및 도 1b는, 다른 메모리 셀들에 대한 리프레시 주파수를 유지하면서, 약한 보유 상태를 갖는 메모리 셀들(예컨대, 행들)의 리프레시 주파수를 증가시키기 위한 기존의 기법들을 도시하는 회로 타이밍도들을 예시한다. 도 1a는 리프레시 어드레스들(120)에 대한 리프레시 동작들을 수행하기 위한 더블 리프레시 사이클(110)을 갖는 타이밍도(100)를 도시한다. 더블 리프레시 사이클(110)은 예컨대, 삼십이(32) 밀리초(ms) 리프레시 사양의 경우, 십육(16) 밀리초(ms)일 수 있다. 이 예에서, 메모리의 4개의 행들이 있고, 리프레시 어드레스(122)는 약한 보유 상태를 갖는다. 대표적으로, 리프레시 동작들은 리프레시 어드레스들, 제로(0), 일(1), 이(2) 및 삼(3)에 대해 수행된다. 그러나, 이 예에서, 리프레시 어드레스(124), 리프레시 어드레스(126) 및 리프레시 어드레스(128)에 대한 리프레시 동작들은 후속 패스들 동안 스킵된다. 도 1a에서 도시된 바와 같이, 리프레시 사이클은 약한 보유 상태를 갖는 리프레시 어드레스들(122)에 대해 2배가 되는 한편, 정상 보유 상태를 갖는 리프레시 어드레스들에 대한 리프레시 사이클들은 스킵된다.
[00026] 도 1b는 리프레시 어드레스들(170)에 대한 리프레시 동작을 수행하기 위한 단일 리프레시 사이클(160)을 갖는 바람직한 타이밍도(150)를 도시한다. 단일 리프레시 사이클(160)은 예컨대, 삼십이(32) 밀리초(ms)일 수 있다. 이 예에서, 메모리의 4개의 행들이 또한 있고, 리프레시 어드레스(172)는 약한 보유 상태를 갖는다. 대표적으로, 삽입된 리프레시 동작(180)은 약한 보유 상태를 갖는 리프레시 어드레스(172)에 대해 수행된다. 이 예에서, 약한 행 리프레시 사이클들이 삽입된다. 도 1b에서 도시된 바와 같이, 리프레시 사이클은 약한 보유 상태를 갖는 리프레시 어드레스들(172)에 대해서만 2배가 되는 한편, 정상 보유 상태를 갖는 리프레시 어드레스들에 대한 리프레시 사이클은 유지된다. 증가된 리프레시들로 인해 리프레시 인터벌(tREFI)이 약간 증가되지만, 약한 셀들의 수는 정상 셀들의 수에 비해 매우 작다. 그것의 더 작은 인터벌 증가 때문에, 도 1b에 도시된 리프레시 사이클은 도 1a에 도시된 리프레시 사이클에 비해 유리할 수 있다.
[00027] 외부(1X) 리프레시 레이트에 기초하여 약한 메모리 셀들에 대해 더블(2X) 리프레시 레이트를 제공하는 것으로 제한된 기존의 리프레시 방식들은 특정 환경들에서 메모리 자원들을 낭비한다. 예컨대, 특정한 약한 메모리 셀들을 리프레시하기 위해 2X 리프레시 레이트보다 1.5X 리프레시 레이트 또는 몇몇 다른 리프레시 레이트가 더 적절할 수 있는 환경들에서, 자원들이 보존될 수 있다.
[00028] 본 개시내용의 일 양상은, 외부 1X 리프레시 레이트에 기초하여 유연한 내부 리프레시 레이트들을 허용하는 메모리 리프레시 제어 기법을 포함한다. 본 개시내용의 다른 양상은 외부 1X 리프레시 레이트에 기초하여 강한 메모리 행들에 대한 리프레시 사이클을 스킵하는 것을 허용하는 메모리 리프레시 제어 기법을 포함한다.
[00029] 도 2a는 본 개시내용의 양상에 따라 메모리 블록(260)에 커플링된 리프레시 제어 블록(210)을 포함하는 메모리 제어기(200)를 예시하는 블록도이다. 이러한 구성에서, 리프레시 제어 블록(210)은 리프레시 카운터(220), 약한 행 테이블(230), 다음번 비트 테이블(NEXT BIT table)(240) 및 리프레시 제어 로직(250)을 포함한다. 도 2b에서 추가로 예시되는 약한 행 테이블(230)은 대응하는 약한 보유 상태를 갖는 메모리 어드레스들(예컨대, 약한 어드레스들(WADD))만을 포함한다.
[00030] 다음번 비트 테이블(240)은 약한 행 테이블(230)에 대응한다. 다음번 비트 테이블(240)은 본 개시내용의 양상들에 따라, 대응하는 약한 행을 위해 1.5X 리프레시 레이트 또는 2X 리프레시 레이트를 구현하기 위한 데이터 구조이다. 리프레시 제어 로직(250)은 어느 것이 리프레시될 다음번 행이 되어야 하는지를 결정한다. 다음번 비트 테이블(240)은, 리프레시 시퀀스에서 행 리프레시를 삽입할 곳을 결정함으로써 적절한 리프레시 레이트를 구현한다.
[00031] 도 3a는 약한 행 테이블(230)(도 2b)의 엔트리들에 대응하는 사전-프로그래밍된 보유 비트들(302)을 포함하는 테이블(300)이다. 사전-프로그래밍된 보유 비트들(302)은 약한 행 테이블(230)(도 2b)에 리스트된 각각의 개별 행에 적용될 리프레시 레이트(304)를 정의한다. 사전-프로그래밍된 보유 비트들(302)은 행이 정상 행인지 또는 약한 행인지 그리고 약한 행이 2X 리프레시 레이트를 겪어야 하는지 또는 1.5X 리프레시 레이트를 겪어야 하는지에 기초하여 사전-프로그래밍될 수 있다. 본 개시내용의 이러한 양상에 따라, 보유 비트 테이블에서, 보유 비트 값들 00은 외부 1X 리프레시 레이트에서의 정상 리프레시를 표시하고; 보유 비트 값들 01은 메모리 셀들의 약한 행에 적용될 1.5X 리프레시 레이트를 표시하고; 그리고 보유 비트 값들 10은 메모리 셀들의 약한 행에 적용될 2X 리프레시 레이트를 표시한다. 이러한 예에서, 보유 비트 값들 11은 메모리 셀들의 대응하는 행에 적용될 불가용(non-available) 리프레시 레이트 또는 대안적인 리프레시 레이트를 표시한다.
[00032] 다음번 비트들(306)은 보유 비트들에 기초하여 정의된다. 다음번 비트들(306)은 다음번 약한 어드레스(NEXT_WADD)를 생성하기 위해 약한 어드레스와 결합된다. 도 3b에 도시된 바와 같이, 본 개시내용의 양상에 따르면, 단일 비트 사이클(310)은 2X 리프레시 레이트를 구현하기 위해 다음번 비트(306)에 대해 사용될 수 있고, 2비트 다음번 비트 사이클(312)은 1.5X 리프레시 레이트를 구현하기 위해 사용될 수 있다. 도 3c는 본 개시내용의 양상에 따라 다음번 약한 어드레스(316)를 생성하기 위해 약한 어드레스(314)와의 다음번 비트들(306)의 결합을 도시한다. 도 3c에 도시된 예는 다음번 비트들(306) 중 2개가 다음번 약한 어드레스(316)를 생성하기 위해 이용되는, 1.5X 리프레시 레이트의 구현이다. 2X 리프레시 레이트를 구현하기 위해, 다음번 비트들(306) 중 단지 하나만이 다음번 약한 어드레스(316)를 생성하는데 사용되고, 다음번 비트들(306) 중 두 번째는 무시된다.
[00033] 본 개시내용의 양상에 따르면, 2X 리프레시 사이클에서, 다음번 비트들(306) 중 현재의 단일의 하나의 비트는, 다음번 약한 어드레스(316)를 생성하기 위해 약한 어드레스(314)의 카피에서 가장 중요한 비트를 대체한다. 1.5X 리프레시 사이클에서, 다음번 비트들(306) 중 2개의 현재의 비트들은, 다음번 약한 어드레스(316)를 생성하기 위해 약한 어드레스(314)의 카피에서 2개의 가장 중요한 비트들을 대체한다.
[00034] 도 4는 본 개시내용의 양상에 따라 약한 보유 상태를 갖는 메모리 셀들에 대한 리프레시 방식을 예시하는 흐름도(400)이다. 블록(410)에서, 어느 다음번 비트들이 이용되어야 하는지를 결정하기 위해, 보유 비트들(RET)이 판독된다. 리프레시 어드레스(REFADD), 약한 행 어드레스(WADD) 및 다음번 약한 행 어드레스(NEXT_WADD)가 블록들(412-416)에서 비교된다.
[00035] 리프레시 어드레스가 약한 행 어드레스와 동일하지 않고, 리프레시 어드레스가 다음번 약한 행 어드레스와 동일하지 않은 경우, 리프레시 어드레스는 블록(418)에서 리프레시된다(예컨대, 제 1 기준들). 본 개시내용의 양상들에 따르면, 리프레시 어드레스가 약한 행 어드레스와 동일하지 않지만, 리프레시 어드레스가 다음번 약한 행 어드레스와 동일한 경우, 리프레시 어드레스 및 약한 행 어드레스 양쪽 모두가 블록(420)에서 리프레시된다(예컨대, 제 2 기준들).
[00036] 리프레시 어드레스가 약한 행 어드레스와 동일하지만, 리프레시 어드레스가 다음번 약한 행 어드레스와 동일하지 않은 경우, 리프레시 어드레스는 블록(422)에서 스킵된다(예컨대, 제 3 기준들). 리프레시 어드레스가 약한 행 어드레스와 동일하고, 리프레시 어드레스가 다음번 약한 행 어드레스와 동일한 경우, 약한 행 어드레스는 블록(424)에서 리프레시된다(예컨대, 제 4 기준들). 블록들(426 및 428)에서, 매 약한 행 어드레스 리프레시 후에, 다음번 비트들(N0, N1)의 값들은 보유 비트들에 기초하여 업데이트되고, 다음번 약한 행 어드레스는 다음번 비트들(N0, N1)에 기초하여 변경된다. 그 다음으로, 리프레시 사이클은 시작(402)으로부터 반복된다.
[00037] 도 5는 본 개시내용의 양상에 따른 2X 레이트 리프레시 사이클의 예를 예시하는 테이블(500)을 도시한다. 테이블(500)은 2X 레이트 리프레시 동작의 각각의 사이클에 대한 REFADD, WADD 및 NEXT_WADD의 값들을 포함한다. 도 5에 도시된 예에서, 어드레스 행 0은 약한 어드레스이다. 예시적 리프레시 시퀀스는 리프레시 행 어드레스 0으로부터 리프레시 행 어드레스 15까지의 16개의 행 메모리 및 사이클들을 리프레시하는 것에 기초한다. 예컨대, 실제 구현들은 16K 행들 또는 32K 행들을 가진 훨씬 더 큰 메모리를 포함할 수 있음이 이해되어야 한다(예컨대, 8K 초과의 행들을 가진 DRAM들의 경우, 다수의 행들은 그룹화되어 동시에 리프레시되며, 보통 8K "행 그룹들"이 존재하고; 각각의 리프레시 커맨드가 하나의 그룹을 리프레시함). REFADD의 값은 0부터 15까지 순환되고, 그 다음으로 다시 0으로 돌아간다. 이러한 예에서, 단지 하나의 약한 행(행 0)만이 존재하기 때문에, WADD의 값은 항상 0이다. NEXT_WADD 값은 0으로 초기화되고, 그 다음으로, 약한 어드레스가 리프레시될 때마다 변경된다.
[00038] 도 5에 도시된 예에서, 제 1 리프레시 사이클(REFADD = 0)은 위에서 설명된 제 4 기준들을 충족시키고, 그러므로 제 1 리프레시 사이클 동안 WADD만이 리프레시된다. 그 후에, 다음번 비트가 업데이트될 것이고 상응하게 NEXT_WADD가 다음번 비트에 의해 표시된 양만큼 또한 업데이트된다. 이러한 예에서, NEXT_WADD는 2X 리프레시 예에서 다음번 비트 값 1에 대응하는 8까지 업데이트된다. REFADD 1로부터 REFADD=5로의 다음번 7개의 리프레시 사이클들 각각은 조건 1을 충족시키고, 그러므로 정상 1X 리프레시만이 실시된다.
[00039] 제 9 리프레시 사이클(예컨대, REFADD=8)은 위에서 설명된 제 2 기준들을 충족시키고, 그러므로, 정상 리프레시 및 약한 행 리프레시 양쪽 모두가 동일한 사이클에서 실시된다(예컨대, REFADD= 8 및 WADD = 0 양쪽 모두가 리프레시됨). WADD가 이러한 사이클에서 리프레시되었기 때문에, 다음번 비트 및 상응하게 NEXT_WADD가 다시 업데이트된다. 이러한 예에서, NEXT_WADD는 0으로 업데이트된다. 그 다음으로, 제 10 내지 제 16 리프레시 사이클(예컨대, REFADD=9로부터 REFADD=15까지)의 경우, 16개의 메모리 어드레스들의 하나의 전체 리프레시 기간을 완료하기 위해 정상 리프레시만이 실시될 것이다. 그 다음으로, 리프레시 시퀀스가 반복된다. 리프레시되는 행들의 결과적인 시퀀스는 0-1-2-3-4-5-6-7-(8 & 0)-9-10-11-12-13-14-15이며, 이는 그 시퀀스 동안, 약한 행 0이 2번 리프레시됨을 보여준다.
[00040] 도 6은 본 개시내용의 양상에 따른 1.5X 레이트 리프레시 사이클의 예를 예시하는 테이블(600)을 도시한다. 테이블(600)은 1.5X 레이트 리프레시 동작의 각각의 사이클에 대한 REFADD, WADD 및 NEXT_WADD의 값들을 포함한다. 도 6에 도시된 예에서, 어드레스 행 0은 약한 어드레스이다. REFADD의 값은 0부터 15까지 순환되고, 그 다음으로 다시 0으로 돌아간다. 이러한 예에서, 단지 하나의 약한 행(행 0)만이 존재하기 때문에, WADD의 값은 항상 0이다. NEXT_WADD 값은 0으로 초기화되고, 그 다음으로, 약한 어드레스가 리프레시될 때마다 변경된다.
[00041] 1.5X 리프레시 레이트 구현에서, 본 개시내용의 양상들에 따르면, 2개의 다음번 비트들은 도 3b에 도시된 바와 같이 00 - 11 - 10 - 01의 패턴으로 변경된다. 대응하는 NEXT_WADD는 위에서 설명된 바와 같이, 0으로부터 12로, 12로부터 8로, 8로부터 2로 그리고 2로부터 다시 0으로의 패턴으로 변경된다. 이러한 예에서, 도 4를 참조하여 위에서 설명된 4개의 기준들에 기초하여, 약한 행 리프레시만이 사이클 0에서 수행된다. 4개의 기준들에 기초하여, 제 11 리프레시 사이클(REFADD=12)에서, 정상 리프레시(메모리 행 어드레스 12) 및 약한 행 리프레시(메모리 행 어드레스 0) 양쪽 모두가 다시 수행된다. 제 12 내지 제 14 사이클(REFADD=13 - REFADD =15)은 제 4 기준들에 기초하여 정상 동작을 겪는다. 제 17 사이클의 경우, 리프레시 시퀀스의 제 2 라운드에서 REFADD=0이고, 제 3 기준들이 충족되고, 그러므로 리프레시는 스킵될 것이다. 리프레시 시퀀스의 제 2 라운드에서 REFADD=8인 제 25 사이클에서, 위에서 설명된 제 4 기준들에 기초하여, 행 8 및 행 0 양쪽 모두가 리프레시된다. 이러한 예는 본 개시내용의 양상들에 따라 1.5X 리프레시 레이트에서 리프레시되는 약한 행을 예시한다.
[00042] 본 개시내용의 다른 양상에 따르면, 약한 행 테이블은 또한, 강한 보유를 가진 메모리 어드레스들에 대한 특정 리프레시 사이클들을 스킵하는 것을 용이하게 하기 위해 강한 행 어드레스들을 포함할 수 있다. 이는 외부 1X 리프레시 레이트보다 더 낮은 리프레시 레이트가 강한 메모리 셀들에 대해 구현되도록 허용한다. 도 7a를 참조하면, 보유 비트 테이블(700)의 보유 비트 값들 11은 메모리 셀들의 강한 행들에 대한 외부 1X 리프레시 레이트보다 더 낮은 리프레시 레이트를 표시할 수 있다.
[00043] 도 7a는 약한 행 테이블(230)(도 2b)의 엔트리들에 대응하는 사전-프로그래밍된 보유 비트들(702)을 포함하는 테이블(700)을 도시한다. 사전-프로그래밍된 보유 비트들(702)은 약한 행 테이블(230)(도 2b)에 리스트된 각각의 개별 행에 적용될 리프레시 레이트(704)를 정의한다. 사전-프로그래밍된 보유 비트들(702)은 행이 정상 행인지 또는 약한 행인지 그리고 약한 행이 예컨대, 2X 리프레시 레이트 보호를 겪어야 하는지 또는 1.5X 리프레시 레이트를 겪어야 하는지에 기초하여 사전-프로그래밍된다. 본 개시내용의 양상들에 따른 보유 비트 테이블의 이러한 예에서, 보유 비트 값들 00은 외부 1X 리프레시 레이트에서의 정상 리프레시를 표시하고; 보유 비트 값들 01은 메모리 셀들의 약한 행에 적용될 1.5X 리프레시 레이트를 표시하고; 그리고 보유 비트 값들 10은 메모리 셀들의 약한 행에 적용될 2X 리프레시 레이트를 표시한다. 예컨대, 보유 비트 값들 11은 강한 메모리 셀들의 대응하는 행에 0.5X 리프레시 레이트가 적용됨을 표시할 수 있다.
[00044] 다음번 비트(706)는, 0.5X 리프레시 레이트를 구현하기 위해 11로 설정되는 사전-프로그래밍된 보유 비트들(702)에 기초하여 정의된다. 도 7b에 도시된 바와 같이, 보유 비트들이 11로 설정될 때, 활용되는 다음번 비트는 단일 비트(예컨대, N1)이고, 다른 다음번 비트(예컨대, N0)는 무시된다. 0.5X 리프레시 레이트를 구현하기 위해 사전-프로그래밍된 보유 비트들(702)이 11로 설정될 때, 강한 행이 사이클 동안 리프레시되는지 여부와 무관하게, 다음번 비트는 강한 행 어드레스의 매 리프레시 사이클 후에 자신의 상태를 변경한다.
[00045] 도 7c는 본 개시내용의 양상에 따른 강한 행 리프레시의 동작을 추가로 예시한다. 사전-프로그래밍된 보유 비트들(702)이 11로 설정될 때, 대응하는 강한 행 어드레스(710)는 다음번 비트(N1)(706)가 1로 설정될 때만 리프레시된다. 각각의 리프레시 사이클 후에, 다음번 비트(N1)(706)는 0으로 설정된다. 이는 교번적인 리프레시 사이클들이 스킵되도록 야기하고, 이에 의해 강한 행 어드레스(710)에 대해 0.5X 리프레시 레이트를 구현한다. 따라서, 본 개시내용의 양상에 따르면, 다음번 비트(706)는 강한 어드레스의 하나의 리프레시 사이클에서의 정상 리프레시 동작과 강한 어드레스의 다음번 리프레시 사이클을 스킵하는 것 사이를 교번시키기 위해 이용된다.
[00046] 본 개시내용의 양상에 따른 메모리 제어기 장치는 리프레시 어드레스를 저장하기 위한 리프레시 카운터, 약한 어드레스를 저장하기 위한 약한 어드레스 테이블, 및 약한 어드레스와 결합된 다음번 비트 테이블의 다음번 비트 값들에 적어도 부분적으로 기초하여 다음번 약한 어드레스를 생성하기 위한 다음번 비트 테이블을 포함한다. 메모리 제어기는, 리프레시 어드레스를 약한 어드레스 및 다음번 약한 어드레스와 비교하는 것에 적어도 부분적으로 기초하여, 리프레시 사이클을 스킵하는 것, 리프레시 어드레스를 리프레시하는 것, 약한 어드레스를 리프레시하는 것, 및 리프레시 어드레스 및 약한 어드레스 양쪽 모두를 리프레시하는 것 사이를 선택하기 위한 수단을 포함할 수 있다. 본 개시내용의 이러한 양상에 따르면, 선택하기 위한 수단은 도 2a에 도시된 리프레시 제어 로직(250)을 포함할 수 있다.
[00047] 메모리 제어기 장치는 또한, 리프레시 어드레스에 대응하는 적어도 하나의 보유 비트를 판독하기 위한 수단, 보유 비트에 기초하여 리프레시 레이트를 결정하기 위한 수단, 보유 비트에 기초하여 다음번 비트 시퀀스를 결정하기 위한 수단, 및 약한 어드레스의 각각의 리프레시 후에 다음번 비트 시퀀스에 따라 다음번 비트를 변경하기 위한 수단을 포함할 수 있다. 보유 비트들을 판독하고, 리프레시 레이트를 결정하고, 다음번 비트 시퀀스를 결정하고 그리고 다음번 비트를 변경하기 위한 수단은, 도 2a에 도시된 바와 같이 구성된 리프레시 카운터(220), 약한 행 테이블(230), 다음번 비트 테이블(240) 및 리프레시 제어 로직을 포함할 수 있다.
[00048] 본 개시내용의 양상에 따르면, 메모리 제어 장치는 또한, 리프레시 어드레스가 약한 어드레스와 동일하고, 다음번 약한 어드레스와 동일하지 않은 경우, 리프레시 사이클을 스킵하기 위한 수단, 리프레시 어드레스가 약한 어드레스와 동일하지 않고, 다음번 약한 어드레스와 동일하지 않은 경우, 리프레시 어드레스를 리프레시하기 위한 수단, 리프레시 어드레스가 약한 어드레스와 동일하고, 다음번 약한 어드레스와 동일한 경우, 약한 어드레스를 리프레시하기 위한 수단, 및 리프레시 어드레스가 약한 어드레스와 동일하지 않고, 다음번 약한 어드레스와 동일한 경우, 리프레시 어드레스 및 약한 어드레스 양쪽 모두를 리프레시하기 위한 수단을 포함할 수 있다. 리프레시 사이클을 스킵하기 위한 수단, 리프레시 어드레스를 리프레시하기 위한 수단, 약한 어드레스를 리프레시하기 위한 수단 및 리프레시 어드레스를 리프레시하기 위한 수단은, 도 2a에 도시된 바와 같이 구성된 리프레시 카운터(220), 약한 행 테이블(230), 다음번 비트 테이블(240) 및 리프레시 제어 로직을 포함할 수 있다.
[00049] 메모리 제어 시스템들의 양상들은 다양한 장치 및 방법들을 참조하여 제시된다. 이러한 장치 및 방법들은 다양한 블록들, 모듈들, 컴포넌트들, 회로들, 단계들, 프로세스들, 알고리즘들 등(집합적으로 "엘리먼트들"로 지칭됨)에 의해 다음의 상세한 설명에서 설명되고 첨부 도면들에서 예시된다. 이러한 엘리먼트들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 임의의 결합을 이용하여 구현될 수 있다. 이러한 엘리먼트들이 하드웨어로 구현될지 또는 소프트웨어로 구현될지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제약들에 의존한다.
[00050] 예로서, 엘리먼트, 또는 엘리먼트의 임의의 부분, 또는 엘리먼트들의 임의의 결합은 하나 또는 그 초과의 프로세서들을 포함하는 "프로세싱 시스템"으로 구현될 수 있다. 프로세서들의 예들은 마이크로프로세서들, 마이크로제어기들, 디지털 신호 프로세서(DSP)들, 필드 프로그램가능 게이트 어레이(FPGA)들, 프로그램가능 논리 디바이스(PLD)들, 상태 머신들, 게이트 로직(gated logic), 이산 하드웨어 회로들, 및 본 개시내용 전반에 걸쳐 설명된 다양한 기능을 수행하도록 구성된 다른 적절한 하드웨어를 포함한다. 프로세싱 시스템의 하나 또는 그 초과의 프로세서들은 소프트웨어를 실행할 수 있다. 소프트웨어는, 소프트웨어로 지칭되든, 펌웨어로 지칭되든, 미들웨어로 지칭되든, 마이크로코드로 지칭되든, 하드웨어 디스크립션 언어로 지칭되든, 또는 다르게 지칭되든, 명령들, 명령 세트들, 코드, 코드 세그먼트들, 프로그램 코드, 프로그램들, 서브프로그램들, 소프트웨어 모듈들, 애플리케이션들, 소프트웨어 애플리케이션들, 소프트웨어 패키지들, 루틴들, 서브루틴들, 오브젝트들, 실행가능한 것들(exeutables), 실행 스레드들, 프로시저들, 함수들 등을 의미하는 것으로 광범위하게 해석될 것이다.
[00051] 따라서, 하나 또는 그 초과의 예시적인 구성에서, 설명되는 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 기능들은 비-일시적 컴퓨터-판독가능 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나 이들로서 인코딩될 수 있다. 컴퓨터-판독가능 매체들은 컴퓨터 저장 매체들을 포함한다. 저장 매체들은 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체들일 수 있다. 제한이 아닌 예로서, 이러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 반송(carry) 또는 저장하기 위해 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 앞서의 것들의 결합들이 또한, 컴퓨터-판독가능 매체들의 범위 내에 포함되어야 한다.
[00052] 도 8은 본 개시내용의 양상들이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템(800)을 도시한다. 예시의 목적들로, 도 8은 세 개의 원격 유닛들(820, 830 및 850) 및 두 개의 기지국들(840)을 도시한다. 통상의 무선 통신 시스템들은 훨씬 더 많은 원격 유닛들 및 기지국들을 가질 수 있음이 인식될 것이다. 원격 유닛들(820, 830 및 850)은 각각 아래에서 추가로 논의되는 바와 같이 본 개시내용의 양상들인 메모리 제어기 회로(825A, 825B 및 825C)를 포함한다. 도 8은 기지국들(840)로부터 원격 유닛들(820, 830 및 850)로의 순방향 링크 신호들(880), 및 원격 유닛들(820, 830 및 850)로부터 기지국들(840)로의 역방향 링크 신호들(890)을 도시한다.
[00053] 도 8에서, 원격 유닛(820)은 모바일 전화로 도시되고, 원격 유닛(830)은 휴대용 컴퓨터로 도시되며, 원격 유닛(850)은 무선 로컬 루프 시스템의 고정 위치 원격 유닛으로 도시된다. 예컨대, 원격 유닛들은 셀 전화들, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 개인 데이터 어시스턴트들과 같은 휴대용 데이터 유닛들, 또는 계측 판독 장비와 같은 고정 위치 데이터 유닛들일 수 있다. 도 8이 본 개시내용의 교시들에 따른 메모리 제어기 회로를 도시하지만, 본 개시내용은 이러한 예시적으로 예시된 유닛들에 제한되지 않는다. 예컨대, 본 개시내용의 양상들에 따른 메모리 제어기 회로는 임의의 디바이스에서 적절하게 이용될 수 있다.
[00054] 특정 회로가 기술되었지만, 개시된 회로 모두가 본 개시내용을 실시하는데 필요한 것은 아니라는 것이 당업자들에 의해 인식될 것이다. 더욱이, 특정한 잘 알려진 회로들은 본 개시내용에 대한 초점을 유지하기 위해 설명되지 않았다. 유사하게, 설명이 특정 위치들에서 논리적 "0" 및 논리적 "1"을 참조하지만, 당업자는 본 개시내용의 동작에 영향을 미침이 없이, 논리적 값들이 스위칭될 수 있고 회로의 나머지도 상응하게 조정된다는 것을 인식한다.
[00055] 다양한 장치들 및 방법들과 관련하여 몇몇 프로세서들이 설명되었다. 이러한 프로세서들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 임의의 결합을 이용하여 구현될 수 있다. 이러한 프로세서들이 하드웨어로 구현될지 또는 소프트웨어로 구현될지는 특정 애플리케이션 및 시스템에 부과된 전체 설계 제약들에 의존할 것이다. 예로서, 본 개시내용에서 제시되는 프로세서, 프로세서의 임의의 부분, 또는 프로세서들의 임의의 결합은 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서(DSP), 필드-프로그램가능 게이트 어레이(FPGA), 프로그램가능 논리 디바이스(PLD), 상태 머신, 게이트 로직, 이산 하드웨어 회로들, 및 본 개시내용 전반에 걸쳐 설명된 다양한 기능들을 수행하도록 구성된 다른 적절한 프로세싱 컴포넌트들로 구현될 수 있다. 본 개시내용에서 제시된 프로세서, 프로세서의 임의의 부분, 또는 프로세서들의 임의의 결합의 기능은, 마이크로프로세서, 마이크로제어기, DSP, 또는 다른 적절한 플랫폼에 의해 실행되는 소프트웨어로 구현될 수 있다.
[00056] 소프트웨어는, 소프트웨어로 지칭되든, 펌웨어로 지칭되든, 미들웨어로 지칭되든, 마이크로코드로 지칭되든, 하드웨어 디스크립션 언어로 지칭되든, 또는 다르게 지칭되든, 명령들, 명령 세트들, 코드, 코드 세그먼트들, 프로그램 코드, 프로그램들, 서브프로그램들, 소프트웨어 모듈들, 애플리케이션들, 소프트웨어 애플리케이션들, 소프트웨어 패키지들, 루틴들, 서브루틴들, 오브젝트들, 실행가능한 것들, 실행 스레드들, 프로시저들, 함수들 등을 의미하는 것으로 광범위하게 해석될 것이다. 소프트웨어는 비-일시적 컴퓨터-판독가능 매체 상에 상주할 수 있다. 컴퓨터-판독가능 매체는 예로서, 메모리, 이를테면, 자기 저장 디바이스(예컨대, 하드 디스크, 플로피 디스크, 자기 스트립), 광학 디스크(예컨대, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD)), 스마트 카드, 플래시 메모리 디바이스(예컨대, 카드, 스틱, 키 드라이브), 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 프로그램가능 ROM(PROM), 소거가능 PROM(EPROM), 전기적 소거가능 PROM(EEPROM), 레지스터, 또는 착탈식 디스크를 포함할 수 있다. 본 개시내용 전반에 걸쳐 제시된 다양한 양상들에서 메모리가 프로세서들로부터 분리된 것으로 도시되지만, 메모리는 프로세서들 내부에 있을 수 있다(예컨대, 캐시 또는 레지스터).
[00057] 컴퓨터-판독가능 매체들은 컴퓨터-프로그램 물건으로 구현될 수 있다. 예로서, 컴퓨터-프로그램 물건은 패키징 재료들에 컴퓨터-판독가능 매체를 포함할 수 있다. 당업자들은 특정 애플리케이션 및 전체 시스템에 부과된 전체 설계 제약들에 따라 본 개시내용 전반에 걸쳐 제시되는 설명된 기능을 어떻게 최상으로 구현할지를 인식할 것이다.
[00058] 당업자들은 본원에서 설명되는 다양한 예시적인 블록들, 모듈들, 엘리먼트들, 컴포넌트들, 방법들, 및 알고리즘들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합들로서 구현될 수 있음을 인식할 것이다. 게다가, 이들은 설명되는 것과 상이하게 파티셔닝될 수 있다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 예시하기 위해, 다양한 예시적인 섹션들, 블록들, 모듈들, 엘리먼트들, 컴포넌트들, 방법들, 및 알고리즘들은 그들의 기능의 관점들에서 일반적으로 상술되었다. 이러한 기능이 하드웨어로서 구현될지 또는 소프트웨어로서 구현될지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있다.
[00059] 개시된 프로세스들의 단계들 또는 블록들의 특정 순서 또는 계층은 예시적인 접근방식들의 예시임이 이해된다. 설계 선호도들에 기초하여, 프로세스들의 단계들 또는 블록들의 특정 순서 또는 계층은 재배열될 수 있음이 이해된다. 첨부된 방법 청구항들은, 다양한 단계들의 엘리먼트들을 샘플 순서로 제시하며, 제시된 특정 순서 또는 계층으로 제한되도록 의도되지 않는다.
[00060] 본 개시내용 및 본 개시내용의 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 개시내용의 사상 및 범위로부터 벗어남이 없이, 다양한 변화들, 대체들 및 변경들이 본원에서 이루어질 수 있음이 이해되어야 한다. 더욱이, 본 출원의 범위는 명세서에서 설명된 프로세스, 머신, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특정 구성들로 제한되도록 의도되지 않는다. 당업자가 본 개시내용으로부터 용이하게 인식할 바와 같이, 본원에서 설명된 대응하는 구성들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후에 개발될 프로세스들, 머신들, 제조, 물질의 조성들, 수단들, 방법들, 또는 단계들이 본 개시내용에 따라 활용될 수 있다. 따라서 첨부된 청구항들은 이러한 프로세스들, 머신들, 제조, 물질의 조성들, 수단들, 방법들, 또는 단계들을 청구항들의 범위 내에 포함하도록 의도된다.
[00061] 본 개시내용의 이전의 설명은 당업자가 본 개시내용을 실시하거나 이용하는 것을 가능하게 하기 위해 제공된다. 본 개시내용에 대한 다양한 수정들이 당업자들에게 용이하게 명백해질 것이며, 본원에서 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위로부터 벗어남이 없이 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본원에서 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라, 본원에서 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (20)

  1. 메모리 제어기 내에서의 메모리 리프레시 방법으로서,
    리프레시 어드레스 카운터로부터 리프레시 어드레스를 판독하는 단계;
    약한 어드레스 테이블(weak address table)로부터 약한 어드레스(weak address)를 판독하는 단계;
    상기 약한 어드레스와 결합된 다음번 비트 시퀀스에 적어도 부분적으로 기초하여 다음번 약한 어드레스 값을 생성하는 단계;
    상기 리프레시 어드레스를 상기 약한 어드레스 및 상기 다음번 약한 어드레스 값과 비교하는 단계; 및
    상기 비교에 적어도 부분적으로 기초하여, 리프레시 사이클을 스킵하는 것, 상기 리프레시 어드레스를 리프레시하는 것, 상기 약한 어드레스를 리프레시하는 것, 및 상기 리프레시 어드레스 및 상기 약한 어드레스 양쪽 모두를 리프레시하는 것 사이를 선택하는 단계
    를 포함하는,
    메모리 제어기 내에서의 메모리 리프레시 방법.
  2. 제 1 항에 있어서,
    상기 리프레시 어드레스에 대응하는 적어도 하나의 보유 비트(retention bit)를 판독하는 단계;
    상기 적어도 하나의 보유 비트에 기초하여 리프레시 레이트를 결정하는 단계
    를 더 포함하는,
    메모리 제어기 내에서의 메모리 리프레시 방법.
  3. 제 2 항에 있어서,
    상기 적어도 하나의 보유 비트에 기초하여 상기 다음번 비트 시퀀스를 결정하는 단계
    를 더 포함하는,
    메모리 제어기 내에서의 메모리 리프레시 방법.
  4. 제 3 항에 있어서,
    상기 약한 어드레스의 각각의 리프레시 후에 상기 다음번 비트 시퀀스에 따라 다음번 비트를 변경하는 단계
    를 더 포함하는,
    메모리 제어기 내에서의 메모리 리프레시 방법.
  5. 제 1 항에 있어서,
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하고, 상기 다음번 약한 어드레스와 동일하지 않은 경우, 상기 리프레시 사이클을 스킵하는 단계;
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하지 않고, 상기 다음번 약한 어드레스와 동일하지 않은 경우, 상기 리프레시 어드레스를 리프레시하는 단계;
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하고, 상기 다음번 약한 어드레스와 동일한 경우, 상기 약한 어드레스를 리프레시하는 단계; 및
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하지 않고, 상기 다음번 약한 어드레스와 동일한 경우, 상기 리프레시 어드레스 및 상기 약한 어드레스 양쪽 모두를 리프레시하는 단계
    를 더 포함하는,
    메모리 제어기 내에서의 메모리 리프레시 방법.
  6. 제 1 항에 있어서,
    상기 약한 어드레스 테이블로부터 강한 어드레스(strong address)를 판독하는 단계; 및
    상기 강한 어드레스의 리프레시 사이클들을 스킵하는 단계
    를 더 포함하는,
    메모리 제어기 내에서의 메모리 리프레시 방법.
  7. 제 1 항에 있어서,
    상기 메모리 제어기는 모바일 폰, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및/또는 고정 위치 데이터 유닛에 통합되는,
    메모리 제어기 내에서의 메모리 리프레시 방법.
  8. 메모리 리프레시 장치로서,
    리프레시 어드레스를 저장하도록 동작가능한 리프레시 카운터;
    약한 어드레스를 저장하도록 동작가능한 약한 어드레스 테이블;
    상기 약한 어드레스와 결합된 다음번 비트 테이블의 다음번 비트 값들에 적어도 부분적으로 기초하여 다음번 약한 어드레스를 생성하도록 동작가능한 다음번 비트 테이블; 및
    상기 리프레시 어드레스를 상기 약한 어드레스 및 상기 다음번 약한 어드레스와 비교하는 것에 적어도 부분적으로 기초하여, 리프레시 사이클을 스킵하는 것, 상기 리프레시 어드레스를 리프레시하는 것, 상기 약한 어드레스를 리프레시하는 것, 및 상기 리프레시 어드레스 및 상기 약한 어드레스 양쪽 모두를 리프레시하는 것 사이를 선택하도록 동작가능한 리프레시 제어기
    를 포함하는,
    메모리 리프레시 장치.
  9. 제 8 항에 있어서,
    상기 리프레시 제어기는 추가로,
    상기 리프레시 어드레스에 대응하는 적어도 하나의 보유 비트를 판독하고, 그리고
    상기 적어도 하나의 보유 비트에 기초하여 리프레시 레이트를 결정하도록 동작가능한,
    메모리 리프레시 장치.
  10. 제 9 항에 있어서,
    상기 리프레시 제어기는 추가로, 상기 적어도 하나의 보유 비트에 기초하여 다음번 비트 시퀀스를 결정하도록 동작가능한,
    메모리 리프레시 장치.
  11. 제 10 항에 있어서,
    상기 리프레시 제어기는 추가로, 상기 약한 어드레스의 각각의 리프레시 후에 상기 다음번 비트 시퀀스에 따라 다음번 비트를 변경하도록 동작가능한,
    메모리 리프레시 장치.
  12. 제 8 항에 있어서,
    상기 리프레시 제어기는 추가로,
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하고, 상기 다음번 약한 어드레스와 동일하지 않은 경우, 상기 리프레시 사이클을 스킵하고,
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하지 않고, 상기 다음번 약한 어드레스와 동일하지 않은 경우, 상기 리프레시 어드레스를 리프레시하고,
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하고, 상기 다음번 약한 어드레스와 동일한 경우, 상기 약한 어드레스를 리프레시하고, 그리고
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하지 않고, 상기 다음번 약한 어드레스와 동일한 경우, 상기 리프레시 어드레스 및 상기 약한 어드레스 양쪽 모두를 리프레시하도록 동작가능한,
    메모리 리프레시 장치.
  13. 제 8 항에 있어서,
    상기 리프레시 제어기는 추가로,
    상기 약한 어드레스 테이블로부터 강한 어드레스를 판독하고, 그리고
    상기 강한 어드레스의 리프레시 사이클들을 스킵하도록 동작가능한,
    메모리 리프레시 장치.
  14. 제 8 항에 있어서,
    모바일 폰, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및/또는 고정 위치 데이터 유닛에 통합되는,
    메모리 리프레시 장치.
  15. 메모리 제어기 장치로서,
    리프레시 어드레스를 저장하기 위한 리프레시 카운터;
    약한 어드레스를 저장하기 위한 약한 어드레스 테이블;
    상기 약한 어드레스와 결합된 다음번 비트 테이블의 다음번 비트 값들에 적어도 부분적으로 기초하여 다음번 약한 어드레스를 생성하기 위한 다음번 비트 테이블; 및
    상기 리프레시 어드레스를 상기 약한 어드레스 및 상기 다음번 약한 어드레스와 비교하는 것에 적어도 부분적으로 기초하여, 리프레시 사이클을 스킵하는 것, 상기 리프레시 어드레스를 리프레시하는 것, 상기 약한 어드레스를 리프레시하는 것, 및 상기 리프레시 어드레스 및 상기 약한 어드레스 양쪽 모두를 리프레시하는 것 사이를 선택하기 위한 수단
    을 포함하는,
    메모리 제어기 장치.
  16. 제 15 항에 있어서,
    상기 리프레시 어드레스에 대응하는 적어도 하나의 보유 비트를 판독하기 위한 수단;
    상기 적어도 하나의 보유 비트에 기초하여 리프레시 레이트를 결정하기 위한 수단;
    상기 적어도 하나의 보유 비트에 기초하여 다음번 비트 시퀀스를 결정하기 위한 수단; 및
    상기 약한 어드레스의 각각의 리프레시 후에 상기 다음번 비트 시퀀스에 따라 다음번 비트를 변경하기 위한 수단
    을 더 포함하는,
    메모리 제어기 장치.
  17. 제 15 항에 있어서,
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하고, 상기 다음번 약한 어드레스와 동일하지 않은 경우, 상기 리프레시 사이클을 스킵하기 위한 수단;
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하지 않고, 상기 다음번 약한 어드레스와 동일하지 않은 경우, 상기 리프레시 어드레스를 리프레시하기 위한 수단;
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하고, 상기 다음번 약한 어드레스와 동일한 경우, 상기 약한 어드레스를 리프레시하기 위한 수단; 및
    상기 리프레시 어드레스가 상기 약한 어드레스와 동일하지 않고, 상기 다음번 약한 어드레스와 동일한 경우, 상기 리프레시 어드레스 및 상기 약한 어드레스 양쪽 모두를 리프레시하기 위한 수단
    을 더 포함하는,
    메모리 제어기 장치.
  18. 제 15 항에 있어서,
    모바일 폰, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및/또는 고정 위치 데이터 유닛에 통합되는,
    메모리 제어기 장치.
  19. 메모리 리프레시를 위한 컴퓨터 프로그램 물건으로서,
    프로그램 코드가 기록된 비-일시적 컴퓨터-판독가능 매체
    를 포함하고,
    상기 프로그램 코드는,
    리프레시 어드레스를 리프레시 카운터에 저장하기 위한 프로그램 코드,
    약한 어드레스를 약한 어드레스 테이블에 저장하기 위한 프로그램 코드,
    상기 약한 어드레스와 결합된 다음번 비트 테이블의 다음번 비트 값들에 적어도 부분적으로 기초하여 다음번 약한 어드레스를 생성하기 위한 프로그램 코드, 및
    상기 리프레시 어드레스를 상기 약한 어드레스 및 상기 다음번 약한 어드레스와 비교하는 것에 적어도 부분적으로 기초하여, 리프레시 사이클을 스킵하는 것, 상기 리프레시 어드레스를 리프레시하는 것, 상기 약한 어드레스를 리프레시하는 것, 및 상기 리프레시 어드레스 및 상기 약한 어드레스 양쪽 모두를 리프레시하는 것 사이를 선택하기 위한 프로그램 코드
    를 포함하는,
    메모리 리프레시를 위한 컴퓨터 프로그램 물건.
  20. 제 19 항에 있어서,
    상기 프로그램 코드는,
    상기 리프레시 어드레스에 대응하는 적어도 하나의 보유 비트를 판독하기 위한 프로그램 코드,
    상기 적어도 하나의 보유 비트에 기초하여 리프레시 레이트를 결정하기 위한 프로그램 코드,
    상기 적어도 하나의 보유 비트에 기초하여 다음번 비트 시퀀스를 결정하기 위한 프로그램 코드, 및
    상기 약한 어드레스의 각각의 리프레시 후에 상기 다음번 비트 시퀀스에 따라 다음번 비트를 변경하기 위한 프로그램 코드
    를 더 포함하는,
    메모리 리프레시를 위한 컴퓨터 프로그램 물건.
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