KR20160094457A - Organic light emitting display device - Google Patents

Organic light emitting display device

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KR20160094457A
KR20160094457A KR1020150014648A KR20150014648A KR20160094457A KR 20160094457 A KR20160094457 A KR 20160094457A KR 1020150014648 A KR1020150014648 A KR 1020150014648A KR 20150014648 A KR20150014648 A KR 20150014648A KR 20160094457 A KR20160094457 A KR 20160094457A
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Abstract

One embodiment of the present invention relates to an organic light emitting display device capable of uniformalizing the brightness of pixels by compensating for a threshold voltage of a driving transistor. According to the embodiment of the present invention, the organic light emitting display device includes a display panel having a plurality of pixels which are connected to a plurality of reference voltage lines to which a reference voltage is supplied and a plurality of driving voltage lines to which a driving voltage is supplied. The pixels include: an organic light-emitting diode wherein a low-potential driving voltage lower than the driving voltage is supplied to a cathode electrode; a driving transistor which controls the current flowing from the driving voltage lines to the organic light-emitting diode due to a voltage difference between a gate electrode and a source electrode; a first capacitor having a first electrode connected to the gate electrode of the driving transistor (DT) and a second electrode connected to the source electrode of the driving transistor; and a second capacitor having a first electrode connected to the reference voltage line and a second electrode connected to the source electrode of the driving transistor.

Description

유기발광표시장치{ORGANIC LIGHT EMITTING DISPLAY DEVICE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an organic light-

본 발명의 실시예는 유기발광표시장치에 관한 것이다.
An embodiment of the present invention relates to an organic light emitting display.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Display)와 같은 여러가지 표시장치가 활용되고 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. In recent years, various display devices such as a liquid crystal display (LCD), a plasma display panel (PDP), and an organic light emitting display (OLED) have been used.

이들 중에서 유기발광표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다. 유기발광표시장치는 데이터라인들, 스캔라인들, 데이터라인들과 스캔라인들의 교차부에 형성된 다수의 화소들을 구비하는 표시패널, 스캔라인들에 스캔신호들을 공급하는 스캔 구동부, 및 데이터라인들에 데이터 전압들을 공급하는 데이터 구동부를 포함한다. 화소들 각각은 유기발광다이오드(organic light emitting diode), 게이트 전극의 전압에 따라 유기발광다이오드에 공급되는 전류의 양을 조절하는 구동 트랜지스터(transistor), 스캔라인의 스캔신호에 응답하여 데이터라인의 데이터 전압을 구동 트랜지스터의 게이트 전극에 공급하는 공급하는 스캔 트랜지스터를 포함한다.Of these, the organic light emitting display device can be driven at a low voltage, is thin, has excellent viewing angle, and has a high response speed. The organic light emitting display includes a display panel having data lines, scan lines, a plurality of pixels formed at intersections of the data lines and the scan lines, a scan driver for supplying scan signals to the scan lines, And a data driver for supplying data voltages. Each of the pixels includes an organic light emitting diode, a driving transistor for controlling the amount of current supplied to the organic light emitting diode according to the voltage of the gate electrode, And supplies a voltage to the gate electrode of the driving transistor.

하지만, 제조 공정의 불균일성으로 인해, 구동 트랜지스터의 문턱전압(threshold voltage)이 화소마다 달라지는 문제가 있다. 이 경우, 화소들 각각에 동일한 데이터 전압을 인가하더라도, 화소들 사이의 구동 트랜지스터의 문턱전압 차이로 인하여, 유기발광다이오드가 발광하는 휘도가 화소마다 달라진다. 이를 해결하기 위해, 구동 트랜지스터의 문턱전압을 보상하는 보상 방법이 제안되었다.
However, there is a problem that the threshold voltage of the driving transistor varies from pixel to pixel due to the non-uniformity of the manufacturing process. In this case, even if the same data voltage is applied to each of the pixels, the luminance at which the organic light emitting diode emits light is different for each pixel due to the threshold voltage difference of the driving transistor between the pixels. To solve this problem, a compensation method for compensating the threshold voltage of the driving transistor has been proposed.

본 발명의 실시예는 구동 트랜지스터의 문턱전압을 보상함으로써 화소들의 휘도를 균일하게 할 수 있는 유기발광표시장치를 제공한다.
An embodiment of the present invention provides an organic light emitting display in which luminance of pixels can be made uniform by compensating a threshold voltage of a driving transistor.

본 발명의 실시예에 따른 유기발광표시장치는 기준전압이 공급되는 기준전압라인들, 및 구동전압이 공급되는 구동전압라인들에 접속된 화소들을 갖는 표시패널을 구비한다. 상기 화소는 캐소드 전극에 상기 구동전압보다 낮은 저전위 구동전압이 공급되는 유기발광다이오드, 게이트 전극과 소스 전극간 전압 차에 따라 상기 구동전압라인으로부터 상기 유기발광다이오드로 흐르는 전류를 제어하는 구동 트랜지스터, 상기 구동 트랜지스터의 게이트 전극에 접속된 제1 전극과 구동 트랜지스터(DT)의 소스 전극에 접속된 제2 전극을 포함하는 제1 커패시터, 및 상기 기준전압라인에 접속된 제1 전극과 상기 구동 트랜지스터의 소스 전극에 접속된 제2 전극을 포함하는 제2 커패시터를 포함한다.
The OLED display according to the exemplary embodiment of the present invention includes a display panel having reference voltage lines to which reference voltages are supplied and pixels connected to driving voltage lines to which driving voltages are supplied. And a driving transistor for controlling a current flowing from the driving voltage line to the organic light emitting diode in accordance with a voltage difference between the gate electrode and the source electrode, the organic light emitting diode being supplied with a low potential driving voltage lower than the driving voltage, A first capacitor including a first electrode connected to the gate electrode of the driving transistor and a second electrode connected to a source electrode of the driving transistor DT and a first electrode connected to the reference voltage line, And a second electrode connected to the source electrode.

본 발명의 실시예는 소정의 기간 동안 구동 트랜지스터의 소스 전극에 구동 트랜지스터의 문턱전압을 센싱한다. 그 결과, 본 발명의 실시예는 문턱전압이 보상된 구동 트랜지스터의 전류에 따라 유기발광다이오드를 발광할 수 있다.The embodiment of the present invention senses the threshold voltage of the driving transistor to the source electrode of the driving transistor for a predetermined period. As a result, the embodiment of the present invention can emit the organic light emitting diode according to the current of the driving transistor whose threshold voltage is compensated.

또한, 본 발명의 실시예는 표시패널을 복수의 블록들로 분할하고, 블록들을 순차적으로 구동함과 동시에 블록별로 구동한다. 그 결과, 본 발명의 실시예는 블록별로 구동 트랜지스터의 문턱전압 센싱을 동시에 실시하고, 화소들에 데이터전압들을 순차적으로 공급할 수 있다. 그러므로, 본 발명의 실시예는 120Hz 이상의 고속 구동을 하는 경우에도, 데이터전압 공급기간을 충분히 확보할 수 있는 장점이 있다.In addition, the embodiment of the present invention divides the display panel into a plurality of blocks, sequentially drives the blocks, and drives the blocks sequentially. As a result, the embodiment of the present invention can simultaneously perform threshold voltage sensing of the driving transistor for each block, and sequentially supply the data voltages to the pixels. Therefore, the embodiment of the present invention has an advantage that a data voltage supply period can be sufficiently secured even when high-speed driving is performed at 120 Hz or more.

또한, 본 발명의 실시예는 구동 트랜지스터의 게이트 전극에 데이터전압을 공급하고, 소스 전극의 전압(Vs)을 "α"만큼 상승시킨다. 이때, 소스 전극의 전압의 상승량인 "α"는 구동 트랜지스터의 전자이동도에 따라 달라진다. 그 결과, 본 발명의 실시예는 구동 트랜지스터의 전자이동도에 따라 게이트 전극과 소스 전극 간의 전압 차를 조정할 수 있으므로, 구동 트랜지스터의 전자이동도를 보상할 수 있다.Further, the embodiment of the present invention supplies the data voltage to the gate electrode of the driving transistor and raises the voltage (Vs) of the source electrode by "? &Quot;. At this time, "? &Quot;, which is an increase amount of the voltage of the source electrode, varies depending on the electron mobility of the driving transistor. As a result, in the embodiment of the present invention, the voltage difference between the gate electrode and the source electrode can be adjusted according to the electron mobility of the driving transistor, so that the electron mobility of the driving transistor can be compensated.

나아가, 본 발명의 실시예는 구동 트랜지스터의 소스 전극에 접속된 제1 전극과 기준전압라인에 접속된 제2 전극을 갖는 제2 커패시터를 포함한다. 그 결과, 본 발명의 실시예는 제2 커패시터에 의해 구동 트랜지스터의 소스 전극의 전압 변동을 줄일 수 있으므로, 구동 트랜지스터가 턴-오프되는 기간 동안 미세 누설 전류로 인한 화소들 간의 구동 트랜지스터의 소스 전압 차이를 최소화할 수 있다.Further, an embodiment of the present invention includes a second capacitor having a first electrode connected to the source electrode of the driving transistor and a second electrode connected to the reference voltage line. As a result, the embodiment of the present invention can reduce the voltage fluctuation of the source electrode of the driving transistor by the second capacitor, so that the source voltage difference of the driving transistor between the pixels due to the minute leakage current during the period when the driving transistor is turned off Can be minimized.

더욱이, 본 발명의 실시예는 제2 커패시터에 의해 구동 트랜지스터의 소스 전극의 전압 변동을 줄일 수 있으므로, 구동 트랜지스터의 게이트-소스간 전압 차를 크게 할 수 있으며, 이로 인해 구동 트랜지스터를 통해 흐르는 전류를 증가시킬 수 있다. 그 결과, 본 발명의 실시예는 유기발광다이오드의 발광 휘도를 높일 수 있다. 또한, 본 발명의 실시예는 구동 트랜지스터의 소스 전압 상승을 억제하므로, 구동 트랜지스터의 소스 전압이 유기발광다이오드의 턴-온 전압에 도달하지 않도록 설정할 수 있다. 따라서, 본 발명의 실시예는 유기발광다이오드의 턴-온 전압에 의한 전자이동도 보상 능력 저하를 방지할 수 있다.
Furthermore, since the voltage variation of the source electrode of the driving transistor can be reduced by the second capacitor according to the embodiment of the present invention, the gate-source voltage difference of the driving transistor can be increased and the current flowing through the driving transistor can be reduced . As a result, the embodiment of the present invention can increase the emission luminance of the organic light emitting diode. Further, since the embodiment of the present invention suppresses the source voltage rise of the driving transistor, it can be set so that the source voltage of the driving transistor does not reach the turn-on voltage of the organic light emitting diode. Therefore, the embodiment of the present invention can prevent degradation of the electron mobility compensation ability by the turn-on voltage of the organic light emitting diode.

도 1은 본 발명의 일 실시예에 따른 유기발광표시장치를 보여주는 블록도.
도 2는 도 1의 표시패널의 블록들을 보여주는 일 예시도면.
도 3은 도 2의 화소의 일 예를 보여주는 회로도.
도 4는 도 2의 표시패널에 공급되는 스캔신호들과 초기화신호들의 일 예를 보여주는 파형도.
도 5는 제k 스캔신호, 제k 초기화신호, 제j 데이터신호, 및 구동 트랜지스터의 게이트 전압과 소스 전압을 보여주는 파형도.
도 6은 제1 내지 제6 기간들 동안 화소의 구동방법을 보여주는 흐름도.
도 7a 내지 도 7f는 제1 내지 제6 기간들 동안 도 3의 화소의 동작을 보여주는 회로도들.
도 8은 제2 커패시터의 유무에 따른 제4 내지 제6 기간들 동안 구동 트랜지스터의 게이트 전압과 소스 전압을 보여주는 파형도.
도 9는 도 3의 화소의 일 예를 보여주는 평면도.
도 10은 도 9의 I-I'의 단면도.
도 11은 도 3의 화소의 또 다른 예를 보여주는 평면도.
도 12는 도 11의 Ⅱ-Ⅱ'의 단면도.1 is a block diagram showing an organic light emitting display according to an embodiment of the present invention;
FIG. 2 is an exemplary view showing the blocks of the display panel of FIG. 1; FIG.
FIG. 3 is a circuit diagram showing an example of the pixel of FIG. 2. FIG.
FIG. 4 is a waveform diagram showing an example of scan signals and initialization signals supplied to the display panel of FIG. 2. FIG.
5 is a waveform diagram showing a k-th scan signal, a k-th initialization signal, a j-th data signal, and a gate voltage and a source voltage of the driving transistor.
6 is a flow chart showing a method of driving a pixel during the first to sixth periods.
7A to 7F are circuit diagrams showing the operation of the pixel of FIG. 3 during the first to sixth periods.
8 is a waveform diagram showing a gate voltage and a source voltage of the driving transistor during the fourth to sixth periods depending on the presence or absence of the second capacitor.
FIG. 9 is a plan view showing an example of the pixel of FIG. 3. FIG.
10 is a sectional view taken along line I-I 'of Fig.
FIG. 11 is a plan view showing another example of the pixel of FIG. 3; FIG.
12 is a sectional view of II-II 'of FIG.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In addition, the component names used in the following description may be selected in consideration of easiness of specification, and may be different from the parts names of actual products.

도 1은 본 발명의 일 실시예에 따른 유기발광표시장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시예에 따른 유기발광표시장치는 표시패널(10), 데이터 구동부(20), 스캔 구동부(30), 초기화 구동부(40), 및 타이밍 제어부(50)를 포함한다.1 is a block diagram illustrating an organic light emitting display according to an embodiment of the present invention. Referring to FIG. 1, an OLED display includes a display panel 10, a data driver 20, a scan driver 30, an initialization driver 40, and a timing controller 50. do.

표시패널(10)은 표시영역(AA)과 표시영역(AA)의 주변에 마련된 비표시영역(NDA)을 포함한다. 표시영역(AA)은 화소(P)들이 마련되어 화상을 표시하는 영역이다. 표시패널(10)에는 데이터라인들(D1~Dm, m은 2 이상의 양의 정수), 스캔라인들(S1~Sn, n은 2 이상의 양의 정수), 및 초기화라인들(IL1~ILn)이 형성된다. 데이터라인들(D1~Dm)은 스캔라인들(S1~Sn) 및 초기화라인들(IL1~ILn)과 교차되도록 형성될 수 있다. 스캔라인들(S1~Sn)과 초기화라인들(IL1~ILn)은 서로 나란하게 형성될 수 있다. 또한, 표시패널(10)에는 도 3과 같이 구동전압라인(EVDL)들과 기준전압라인(VRL)들이 형성될 수 있다.The display panel 10 includes a display area AA and a non-display area NDA provided around the display area AA. The display area AA is an area where pixels P are provided to display an image. In the display panel 10, data lines (D1 to Dm, m is a positive integer of 2 or more), scan lines (S1 to Sn, n are positive integers of 2 or more), and initialization lines (IL1 to ILn) . The data lines D1 to Dm may be formed to intersect the scan lines S1 to Sn and the initialization lines IL1 to ILn. The scan lines S1 to Sn and the initialization lines IL1 to ILn may be formed in parallel with each other. Also, driving voltage lines (EVDL) and reference voltage lines (VRL) may be formed on the display panel 10 as shown in FIG.

표시패널(10)의 화소(P)들 각각은 도 1과 같이 데이터라인들(D1~Dm) 중 어느 하나, 스캔라인들(S1~Sn) 중 어느 하나, 초기화라인들(IL1~ILn) 중 어느 하나에 접속될 수 있다. 또한, 표시패널(10)의 화소(P)들 각각은 도 3과 같이 구동전압라인(VDL)들 중 어느 하나, 기준전압라인(VRL)들 중 어느 하나에 접속될 수 있다. 표시패널(10)의 화소(P)들 각각은 구동 트랜지스터(transistor), 스캔라인의 스캔신호에 의해 제어되는 제1 트랜지스터, 초기화라인의 초기화신호에 의해 제어되는 제2 트랜지스터, 유기발광다이오드(organic light emitting diode), 및 커패시터(capacitor)를 포함할 수 있다. 화소(P)에 대한 자세한 설명은 도 3을 결부하여 후술한다.Each of the pixels P of the display panel 10 is connected to one of the data lines D1 to Dm and one of the scan lines S1 to Sn as shown in FIG. 1, among the initialization lines IL1 to ILn Can be connected to any one of them. Each of the pixels P of the display panel 10 may be connected to any one of the driving voltage lines VDL and the reference voltage lines VRL as shown in FIG. Each of the pixels P of the display panel 10 includes a driving transistor, a first transistor controlled by the scan signal of the scan line, a second transistor controlled by the initialization signal of the initialization line, an organic light emitting diode a light emitting diode, and a capacitor. The pixel P will be described later in detail with reference to FIG.

표시패널(10)은 도 2와 같이 복수의 블록들로 분할될 수 있다. 도 2에서는 설명의 편의를 위해 표시패널(10)의 스캔라인들(S1~S3p), 초기화라인들(IL1~IL3p), 화소(P)들, 스캔 구동부(30), 및 초기화 구동부(40)만을 예시하였다. 또한, 도 2에서는 설명의 편의를 위해 표시패널(10)이 3 개의 블록들(BL1, BL2, BL3)로 분할된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다.The display panel 10 may be divided into a plurality of blocks as shown in FIG. 2, the scan lines S1 to S3p of the display panel 10, the initialization lines IL1 to IL3p, the pixels P, the scan driver 30, and the initialization driver 40, . In FIG. 2, the display panel 10 is divided into three blocks BL1, BL2, and BL3 for convenience of explanation. However, the present invention is not limited thereto.

도 2를 참조하면, 블록들(BL1, BL2, BL3) 각각은 동일한 개수의 화소(P)들을 포함할 수 있다. 구체적으로, 표시패널(10)이 q(q는 2 이상의 양의 정수) 개의 블록들로 분할되는 경우, q 개의 블록들 각각은 p(p는 2 이상의 양의 정수) 개의 스캔라인들에 접속된 화소(P)들을 포함할 수 있다. 이때, "p"는 "n"(스캔라인들의 총 개수)을 "q"(블록들의 개수)로 나눈 값일 수 있다.Referring to FIG. 2, each of the blocks BL1, BL2, and BL3 may include the same number of pixels. Specifically, when the display panel 10 is divided into q (q is a positive integer of 2 or more) blocks, each of q blocks is connected to p (p is a positive integer of 2 or more) scan lines And may include pixels (P). Here, "p" may be a value obtained by dividing "n" (the total number of scan lines) by "q" (the number of blocks).

예를 들어, 표시패널(10)이 도 2와 같이 3 개의 블록들(BL1, BL2, BL3)로 분할되는 경우, 블록들(BL1, BL2, BL3) 각각은 p 개의 스캔라인들(초기화라인들 또는 구동전압 라인들)에 접속된 화소(P)들을 포함할 수 있다. 도 2와 같이 제1 블록(BL1)은 제1 내지 제p 스캔라인들(S1~Sp)에 접속된 화소(P)들을 포함하고, 제2 블록(BL2)은 제p+1 내지 제2p 스캔라인들(Sp+1~S2p)에 접속된 화소(P)들을 포함하며, 제3 블록(BL3)은 제2p+1 내지 제3p 스캔라인들(S2p+1~S3p)에 접속된 화소(P)들을 포함할 수 있다. 한편, 스캔라인들(S1~Sn)과 초기화라인들(IL1~ILn)은 서로 나란하므로, p 개의 스캔라인들에 접속된 화소(P)들은 p 개의 초기화라인들에 접속된 화소(P)들과 실질적으로 동일한 화소(P)들을 지시한다.For example, when the display panel 10 is divided into three blocks BL1, BL2, and BL3 as shown in FIG. 2, each of the blocks BL1, BL2, and BL3 includes p scan lines Or driving voltage lines). As shown in FIG. 2, the first block BL1 includes pixels P connected to the first through pth scan lines S1 through Sp, and the second block BL2 includes p + And the pixels P connected to the lines Sp + 1 to S2p and the third block BL3 includes pixels P connected to the second p + 1 th to the third p scan lines S2p + 1 to S3p ). Since the scan lines S1 to Sn and the initialization lines IL1 to ILn are parallel to each other, the pixels P connected to the p scan lines are connected to the pixels P connected to the p initialization lines And the pixels P that are substantially the same as the pixels P.

데이터 구동부(20)는 적어도 하나의 소스 드라이브 집적회로(integrated circuit 이하 "IC"라 칭함)를 포함한다. 소스 드라이브 IC는 데이터라인들(D1~Dm)에 접속되어 데이터 전압들을 공급한다. 소스 드라이브 IC는 타이밍 제어부(50)로부터 디지털 비디오 데이터(DATA)와 소스 타이밍 제어신호(DCS)를 입력 받는다. 소스 드라이브 IC는 소스 타이밍 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 데이터전압들로 변환하여 데이터라인들(D1~Dm)에 공급한다. 또한, 소스 드라이브 IC는 데이터전압들 이외에 보상전압 및 턴-오프전압을 데이터라인들(D1~Dm)에 공급할 수 있다. 소스 드라이브 IC의 보상전압, 턴-오프전압 및 데이터전압 공급에 대한 자세한 설명은 도 5를 결부하여 후술한다.The data driver 20 includes at least one source driver IC (hereinafter referred to as "IC"). The source drive IC is connected to the data lines D1 to Dm to supply the data voltages. The source driver IC receives the digital video data (DATA) and the source timing control signal (DCS) from the timing controller 50. The source driver IC converts the digital video data (DATA) into data voltages according to the source timing control signal (DCS) and supplies the data voltages to the data lines (D1 to Dm). In addition, the source drive IC may supply a compensation voltage and a turn-off voltage to the data lines D1 to Dm in addition to the data voltages. A detailed description of the compensation voltage, the turn-off voltage, and the data voltage supply of the source drive IC will be given later with reference to FIG.

스캔 구동부(30)는 스캔라인들(S1~Sn)에 접속되어 스캔신호들을 공급한다. 스캔 구동부(30)는 타이밍 제어부(50)로부터 입력되는 스캔 타이밍 제어신호(SCS)에 따라 스캔라인들(S1~Sn)에 스캔신호들을 공급한다. 스캔 구동부(30)의 스캔신호 공급에 대한 자세한 설명은 도 4 및 도 5를 결부하여 후술한다.The scan driver 30 is connected to the scan lines S1 to Sn to supply scan signals. The scan driver 30 supplies scan signals to the scan lines S1 to Sn in accordance with a scan timing control signal SCS input from the timing controller 50. [ A detailed description of the supply of the scan signal to the scan driver 30 will be given later with reference to FIGS. 4 and 5. FIG.

초기화 구동부(40)는 초기화라인들(IL1~ILn)에 접속되어 초기화신호들을 공급한다. 구체적으로, 초기화 구동부(40)는 타이밍 제어부(50)로부터 입력되는 초기화 타이밍 제어신호(ICS)에 따라 초기화라인들(IL1~ILn)에 초기화신호들을 공급한다. 초기화 구동부(40)의 초기화신호 공급에 대한 자세한 설명은 도 4 및 도 5를 결부하여 후술한다.The initialization driver 40 is connected to the initialization lines IL1 to ILn to supply initialization signals. Specifically, the initialization driver 40 supplies initialization signals to the initialization lines IL1 to ILn according to an initialization timing control signal ICS input from the timing controller 50. [ The initialization signal supply of the initialization driver 40 will be described later in detail with reference to FIGS. 4 and 5. FIG.

타이밍 제어부(50)는 외부로부터 디지털 비디오 데이터(DATA)를 입력받는다. 타이밍 제어부(50)는 데이터 구동부(20), 스캔 구동부(30), 및 초기화 구동부(40)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 데이터 구동부(20)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DCS, 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호(SCS), 및 초기화 구동부(40)의 동작 타이밍을 제어하기 위한 초기화 타이밍 제어신호(ICS)를 포함한다.The timing controller 50 receives digital video data DATA from the outside. The timing controller 50 generates timing control signals for controlling the operation timings of the data driver 20, the scan driver 30, and the initialization driver 40. The timing control signals include a data timing control signal DCS for controlling the operation timing of the data driver 20, a scan timing control signal SCS for controlling the operation timing of the scan driver 30, And an initialization timing control signal ICS for controlling the operation timing.

타이밍 제어부(50)는 디지털 비디오 데이터(DATA)와 데이터 타이밍 제어신호(DCS)를 데이터 구동부(20)로 출력한다. 타이밍 제어부(50)는 스캔 타이밍 제어신호(SCS)를 스캔 구동부(30)로 출력한다. 타이밍 제어부(50)는 초기화 타이밍 제어신호(ICS)를 초기화 구동부(40)로 출력한다.
The timing controller 50 outputs the digital video data DATA and the data timing control signal DCS to the data driver 20. The timing controller 50 outputs the scan timing control signal SCS to the scan driver 30. The timing controller 50 outputs an initialization timing control signal ICS to the initialization driver 40. [

도 3은 도 1의 화소의 일 예를 보여주는 회로도이다. 도 3에서는 설명의 편의를 위해 제k(k는 1≤k≤n을 만족하는 양의 정수) 스캔라인(Sk), 제k 초기화라인(SENk), 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터라인(Dj), 구동전압라인(VDL), 및 기준전압라인(VRL)에 접속된 화소(P)를 예시하였다. 도 3을 참조하면, 화소(P)는 유기발광다이오드(OLED)와 유기발광다이오드(OLED)에 구동전류를 공급하기 위한 화소 구동부(PD)를 포함한다. 화소 구동부(PD)는 구동 트랜지스터(DT), 제1 및 제2 트랜지스터들(ST1, ST2), 제1 및 제2 커패시터들(C1, C2)을 포함할 수 있다.3 is a circuit diagram showing an example of the pixel of FIG. In FIG. 3, for convenience of explanation, the scan line Sk, kth initialization line SENk, j (j is 1? J? M) k (k is a positive integer satisfying 1? The pixel P connected to the data line Dj, the driving voltage line VDL, and the reference voltage line VRL is exemplified. Referring to FIG. 3, the pixel P includes an organic light emitting diode OLED and a pixel driver PD for supplying a driving current to the organic light emitting diode OLED. The pixel driving part PD may include a driving transistor DT, first and second transistors ST1 and ST2, and first and second capacitors C1 and C2.

유기발광다이오드(OLED)는 구동 트랜지스터(DT)를 통해 흐르는 전류에 따라 발광한다. 유기발광다이오드(OLED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 구동전압보다 낮은 저전위 구동전압이 공급되는 저전위 구동전압라인(EVSL)에 접속될 수 있다.The organic light emitting diode OLED emits light according to the current flowing through the driving transistor DT. The anode electrode of the organic light emitting diode OLED is connected to the source electrode of the driving transistor DT and the cathode electrode can be connected to the low potential driving voltage line EVSL to which the low potential driving voltage lower than the driving voltage is supplied.

유기발광다이오드(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기발광다이오드(OLED)는 애노드전극과 캐소드전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기발광층으로 이동되며, 유기발광층에서 서로 결합하여 발광하게 된다.The organic light emitting diode OLED may include an anode electrode, a hole transporting layer, an organic light emitting layer, an electron transporting layer, and a cathode electrode. have. In the organic light emitting diode (OLED), when a voltage is applied to the anode electrode and the cathode electrode, holes and electrons move to the organic light emitting layer through the hole transporting layer and the electron transporting layer, respectively.

구동 트랜지스터(DT)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속되며, 드레인 전극은 구동전압이 공급되는 구동전압라인(VDL)에 접속된다. 구동 트랜지스터(DT)는 게이트 전극과 소스 전극 간의 전압 차에 따라 제k 구동전압라인(VDLk)으로부터 유기발광다이오드(OLED)로 흐르는 전류를 제어한다.The gate electrode of the driving transistor DT is connected to the first electrode of the first transistor ST1. The source electrode of the driving transistor DT is connected to the anode electrode of the organic light emitting diode OLED. The drain electrode of the driving transistor DT is connected to the driving voltage line (VDL). The driving transistor DT controls the current flowing from the k th driving voltage line VDLk to the organic light emitting diode OLED in accordance with the voltage difference between the gate electrode and the source electrode.

제1 트랜지스터(T1)의 게이트 전극은 제k 스캔라인(Sk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 제j 데이터라인(Dj)에 접속된다. 제1 트랜지스터(ST1)는 제k 스캔라인(Sk)에 게이트 온 전압의 제k 스캔신호가 공급되는 경우 턴-온되어 제j 데이터라인(Dj)의 전압을 구동 트랜지스터(DT)의 게이트 전극에 공급한다.The gate electrode of the first transistor T1 is connected to the kth scan line Sk and the first electrode thereof is connected to the gate electrode of the driving transistor DT and the second electrode thereof is connected to the jth data line Dj do. The first transistor ST1 is turned on when the kth scan signal of the gate-on voltage is supplied to the kth scan line Sk so that the voltage of the jth data line Dj is applied to the gate electrode of the driving transistor DT Supply.

제2 트랜지스터(ST2)의 게이트 전극은 제k 초기화라인(SENk)에 접속되고, 제1 전극은 기준전압라인(VRL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속된다. 제2 트랜지스터(ST2)는 제k 초기화라인(SENk)에 게이트 온 전압의 제k 초기화신호가 공급되는 경우 턴-온되어 기준전압라인(VRL)의 기준전압을 구동 트랜지스터(DT)의 소스 전극에 공급한다.The gate electrode of the second transistor ST2 is connected to the kth initializing line SENk and the first electrode thereof is connected to the reference voltage line VRL and the second electrode thereof is connected to the source electrode of the driving transistor DT . The second transistor ST2 is turned on when the k-th initialization signal of the gate-on voltage is supplied to the k-th initialization line SENk, so that the reference voltage of the reference voltage line VRL is applied to the source electrode of the driving transistor DT Supply.

도 3에서 제1 및 제2 트랜지스터들(ST1, ST2)의 제1 전극은 소스 전극 또는 드레인 전극, 제2 전극은 제1 전극과 다른 전극일 수 있다. 예를 들어, 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다.In FIG. 3, the first electrode of the first and second transistors ST1 and ST2 may be a source electrode or a drain electrode, and the second electrode may be a different electrode from the first electrode. For example, when the first electrode is a source electrode, the second electrode may be a drain electrode.

제1 커패시터(C1)는 구동 트랜지스터(DT)의 게이트 전극에 접속된 제1 전극과 구동 트랜지스터(DT)의 소스 전극에 접속된 제2 전극을 포함한다. 제1 커패시터(C1)에는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 간의 전압 차가 저장된다.The first capacitor C1 includes a first electrode connected to the gate electrode of the driving transistor DT and a second electrode connected to the source electrode of the driving transistor DT. A voltage difference between the gate electrode and the source electrode of the driving transistor DT is stored in the first capacitor C1.

제2 커패시터(C2)는 기준전압라인(VRL)에 접속된 제1 전극과 구동 트랜지스터(DT)의 소스 전극에 접속된 제2 전극을 포함한다. 제2 커패시터(C2)에는 구동 트랜지스터(DT)의 소스 전극과 기준전압라인(VRL)의 전압 차가 저장되므로, 제2 커패시터(C2)에 의해 구동 트랜지스터(DT)의 소스 전극의 전압 변동은 줄어들 수 있다.The second capacitor C2 includes a first electrode connected to the reference voltage line VRL and a second electrode connected to the source electrode of the driving transistor DT. The voltage difference between the source electrode of the driving transistor DT and the reference voltage line VRL is stored in the second capacitor C2 so that the voltage variation of the source electrode of the driving transistor DT can be reduced by the second capacitor C2 have.

도 3에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있으며, 이 경우 도 4 및 도 5의 파형도는 P 타입 MOSFET의 특성에 맞게 적절하게 수정될 수 있다.3, the driving transistor DT and the first and second transistors ST1 and ST2 are formed of an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor). However, it should be noted that the driving transistor DT and the first and second transistors ST1 and ST2 are not limited thereto. The driving transistor DT and the first and second transistors ST1 and ST2 may be formed of a P-type MOSFET. In this case, the waveform diagrams of FIGS. 4 and 5 may be modified as appropriate to the characteristics of the P- .

이상에서 살펴본 바와 같이, 본 발명의 일 실시예에 따른 화소(P)는 제j 데이터라인(Dj)과 구동 트랜지스터(DT)의 게이트 전극에 접속된 제1 트랜지스터(ST1)와, 기준전압라인(VRL)과 구동 트랜지스터(DT)의 소스 전극에 접속된 제2 트랜지스터(ST2)를 포함한다. 그 결과, 본 발명의 실시예는 제1 및 제2 트랜지스터들(ST1, ST2)의 턴-온과 제j 데이터라인(Dj)에 공급되는 전압을 조정함으로써, 구동 트랜지스터(DT)의 문턱전압을 센싱할 수 있다. 도 3에 도시된 화소(P)의 구동 트랜지스터(DT)의 문턱전압 보상에 대한 자세한 설명은 도 5, 도 6 및 도 7a 내지 도 7f를 결부하여 후술한다.As described above, the pixel P according to the embodiment of the present invention includes the first transistor ST1 connected to the gate electrode of the jth data line Dj and the driving transistor DT, And a second transistor ST2 connected to the source electrode of the driving transistor DT. As a result, in the embodiment of the present invention, by adjusting the turn-on of the first and second transistors ST1 and ST2 and the voltage supplied to the jth data line Dj, the threshold voltage of the driving transistor DT Sensing can be performed. A detailed description of the threshold voltage compensation of the driving transistor DT of the pixel P shown in Fig. 3 will be described later in conjunction with Figs. 5, 6 and 7A to 7F.

또한, 본 발명의 일 실시예에 따른 화소(P)는 기준전압라인(VRL)에 접속된 제1 전극과 구동 트랜지스터(DT)의 소스 전극에 접속된 제2 전극을 갖는 제2 커패시터(C2)를 포함한다. 그 결과, 본 발명의 실시예는 제2 커패시터(C2)에 의해 구동 트랜지스터(DT)의 소스 전극의 전압 변동을 줄일 수 있으며, 이로 인해 구동 트랜지스터(DT)의 전류를 증가시킬 수 있으므로, 유기발광다이오드(OLED)의 발광 휘도를 높일 수 있다. 이에 대한 자세한 설명은 도 8을 결부하여 후술한다.
The pixel P according to an embodiment of the present invention further includes a second capacitor C2 having a first electrode connected to the reference voltage line VRL and a second electrode connected to the source electrode of the driving transistor DT, . As a result, in the embodiment of the present invention, the voltage of the source electrode of the driving transistor DT can be reduced by the second capacitor C2, and the current of the driving transistor DT can be increased thereby, The light emission luminance of the diode OLED can be increased. A detailed description thereof will be given later with reference to FIG.

도 4는 도 2의 표시패널에 공급되는 스캔신호들과 초기화신호들의 일 예를 보여주는 파형도이다. 도 4에는 도 2의 제1 내지 제3p 스캔라인들(S1~S3p)에 공급되는 제1 내지 제3p 스캔신호들(SCAN1~SCAN3p), 및 제1 내지 제3p 초기화라인들(S1~S3p)에 공급되는 제1 내지 제3p 초기화신호들(SENS1~SENS3p)이 나타나 있다.FIG. 4 is a waveform diagram showing an example of scan signals and initialization signals supplied to the display panel of FIG. 2. Referring to FIG. 4, the first to third p scan signals SCAN1 to SCAN3p and the first to third p initialization lines S1 to S3p supplied to the first to third p scan lines S1 to S3p of FIG. And the first to third p initialization signals SENS1 to SENS3p, which are supplied to the first to third p initialization signals.

도 4를 참조하면, 1 프레임 기간은 q 개의 서브 프레임 기간들을 포함한다. 예를 들어, 도 2와 같이 표시패널(10)이 3 개의 블록들(BL1, BL2, BL3)로 분할되는 경우, 1 프레임 기간은 3 개의 서브 프레임 기간들(SF1, SF2, SF3)을 포함할 수 있다.Referring to FIG. 4, one frame period includes q sub frame periods. For example, when the display panel 10 is divided into three blocks BL1, BL2, and BL3 as shown in FIG. 2, one frame period includes three subframe periods SF1, SF2, and SF3 .

q 개의 서브 프레임 기간들 각각은 도 4와 같이 문턱전압 센싱기간(ST)과 데이터전압 공급기간(DP)을 포함한다. 문턱전압 센싱기간(ST)은 블록 내 화소(P)들 각각의 구동 트랜지스터(DT)의 문턱전압을 센싱하는 기간이다. 데이터전압 공급기간(DP)은 블록의 화소(P)들에 데이터전압들을 공급하는 기간이다. 문턱전압 센싱기간(ST)은 도 5의 제1 내지 제3 기간들(t1~t3)을 포함하고, 데이터전압 공급기간(DP)은 도 5의 제4 내지 제6 기간들(t4~t6)을 포함할 수 있다. 제1 내지 제6 기간들(t1~t6)에 대한 자세한 설명은 도 5를 결부하여 후술한다.Each of the q subframe periods includes a threshold voltage sensing period ST and a data voltage supply period DP as shown in FIG. The threshold voltage sensing period ST is a period for sensing the threshold voltage of the driving transistor DT of each of the pixels P in the block. The data voltage supply period DP is a period of supplying data voltages to the pixels P of the block. The threshold voltage sensing period ST includes the first to third periods t1 to t3 of FIG. 5 and the data voltage supply period DP includes the fourth to sixth periods t4 to t6 of FIG. . ≪ / RTI > A detailed description of the first to sixth periods t1 to t6 will be given later with reference to FIG.

스캔 구동부(30)와 초기화 구동부(40)는 제1 블록(BL1)의 화소(P)들에 접속된 스캔라인들(S1~Sp)과 초기화라인들(SEN1~SENp)에 제1 서브 프레임 기간(SF1)의 문턱전압 센싱기간(SP) 동안 게이트 온 전압(Von)의 스캔신호들(SCAN1~SCANp)와 게이트 온 전압(Von)의 초기화신호들(SENS1~SENSp)을 동시에 공급하고, 데이터전압 공급기간(DP) 동안 게이트 온 전압(Von)의 스캔신호들(SCAN1~SCANp)을 순차적으로 공급한다. 이로 인해, 제1 서브 프레임 기간(SF1)의 문턱전압 센싱기간(ST) 동안 제1 블록(BL1)의 화소(P)들 각각의 구동 트랜지스터(DT)의 문턱전압이 센싱되고, 데이터전압 공급기간(DP) 동안 제1 블록(BL1)의 화소(P)들 각각에 데이터전압이 공급되므로 제1 블록(BL1)의 화소(P)들은 발광한다.The scan driver 30 and the initialization driver 40 apply the scan signals to the scan lines S1 to Sp connected to the pixels P of the first block BL1 and the initialization lines SEN1 to SENp, The initialization signals SENS1 to SENSp of the scan-on signals SCAN1 to SCANp and the gate-on voltage Von of the gate-on voltage Von are supplied at the same time during the threshold voltage sensing period SP of the sub- And sequentially supplies the scan signals SCAN1 to SCANp of the gate-on voltage Von during the supply period DP. As a result, the threshold voltages of the driving transistors DT of the pixels P of the first block BL1 are sensed during the threshold voltage sensing period ST of the first sub frame period SF1, The pixels P of the first block BL1 emit light because the data voltages are supplied to the pixels P of the first block BL1 during the period DP.

스캔 구동부(30)와 초기화 구동부(40)는 제2 블록(BL2)의 화소(P)들에 접속된 스캔라인들(Sp+1~S2p)과 초기화라인들(SENp+1~SEN2p)에 제2 서브 프레임 기간(SF2)의 문턱전압 센싱기간(SP) 동안 게이트 온 전압(Von)의 스캔신호들(SCANp+1~SCAN2p)과 게이트 온 전압(Von)의 초기화신호들(SENSp+1~SENS2p)을 동시에 공급하고, 데이터전압 공급기간(DP) 동안 게이트 온 전압(Von)의 스캔신호들(SCANp+1~SCAN2p)을 순차적으로 공급한다. 이로 인해, 제2 서브 프레임 기간(SF2)의 문턱전압 센싱기간(ST) 동안 제2 블록(BL2)의 화소(P)들 각각의 구동 트랜지스터(DT)의 문턱전압이 센싱되고, 데이터전압 공급기간(DP) 동안 제2 블록(BL2)의 화소(P)들 각각에 데이터전압이 공급되므로 제2 블록(BL2)의 화소(P)들은 발광한다.The scan driver 30 and the initialization driver 40 are connected to the scan lines Sp + 1 to S2p and the initialization lines SENp + 1 to SEN2p connected to the pixels P of the second block BL2. The initialization signals SENSp + 1 to SENS2p (SCANp + 1 to SCAN2p) of the gate-on voltage Von and the gate-on voltage Von during the threshold voltage sensing period SP of the sub- And sequentially supplies the scan signals SCANp + 1 to SCAN2p of the gate-on voltage Von during the data voltage supply period DP. As a result, the threshold voltages of the driving transistors DT of the pixels P of the second block BL2 are sensed during the threshold voltage sensing period ST of the second sub frame period SF2, The pixels P of the second block BL2 emit light because the data voltages are supplied to the pixels P of the second block BL2 during the period DP.

스캔 구동부(30)와 초기화 구동부(40)는 제3 블록(BL3)의 화소(P)들에 접속된 스캔라인들(S2p+1~S3p)과 초기화라인들(SEN2p+1~SEN3p)에 제3 서브 프레임 기간(SF3)의 문턱전압 센싱기간(SP) 동안 게이트 온 전압(Von)의 스캔신호들(SCAN2p+1~SCAN3p)과 게이트 온 전압(Von)의 초기화신호들(SENS2p+1~SENS3p)을 동시에 공급하고, 데이터전압 공급기간(DP) 동안 게이트 온 전압(Von)의 스캔신호들(SCAN2p+1~SCAN3p)을 순차적으로 공급한다. 이로 인해, 제3 서브 프레임 기간(SF3)의 문턱전압 센싱기간(ST) 동안 제3 블록(BL3)의 화소(P)들 각각의 구동 트랜지스터(DT)의 문턱전압이 센싱되고, 데이터전압 공급기간(DP) 동안 제3 블록(BL3)의 화소(P)들 각각에 데이터전압이 공급되므로 제3 블록(BL3)의 화소(P)들은 발광한다.The scan driver 30 and the initialization driver 40 are connected to the scan lines S2p + 1 to S3p and the initialization lines SEN2p + 1 to SEN3p connected to the pixels P of the third block BL3. The scan signals SCAN2p + 1 to SCAN3p of the gate-on voltage Von and the initialization signals SENS2p + 1 to SENS3p of the gate-on voltage Von during the threshold voltage sensing period SP of the sub- And simultaneously supplies the scan signals SCAN2p + 1 to SCAN3p of the gate-on voltage Von during the data voltage supply period DP. As a result, the threshold voltages of the driving transistors DT of the pixels P of the third block BL3 are sensed during the threshold voltage sensing period ST of the third sub-frame period SF3, The pixels P of the third block BL3 emit light because the data voltages are supplied to the pixels P of the third block BL3 during the period DP.

이상에서 살펴본 바와 같이, 본 발명의 실시예는 표시패널(10)을 복수의 블록들(BL1, BL2, BL3)로 분할하고, 블록들(BL1, BL2, BL3)을 순차적으로 구동함과 동시에 블록별로 구동한다. 그 결과, 본 발명의 실시예는 블록별로 구동 트랜지스터(DT)의 문턱전압 센싱을 동시에 실시하고, 화소(P)들에 데이터전압들을 순차적으로 공급할 수 있다. 그러므로, 본 발명의 실시예는 120Hz 이상의 고속 구동을 하는 경우에도, 데이터전압 공급기간(DP)을 충분히 확보할 수 있는 장점이 있다.
As described above, according to the embodiment of the present invention, the display panel 10 is divided into the plurality of blocks BL1, BL2, and BL3, the blocks BL1, BL2, and BL3 are sequentially driven, It works by itself. As a result, the embodiment of the present invention can simultaneously perform threshold voltage sensing of the driving transistor DT for each block, and sequentially supply the data voltages to the pixels P. Therefore, the embodiment of the present invention has an advantage that the data voltage supply period DP can be sufficiently secured even when high-speed driving is performed at 120 Hz or more.

도 5는 제k 스캔신호, 제k 초기화신호, 제j 데이터신호, 및 구동 트랜지스터의 게이트 전압과 소스 전압을 보여주는 파형도이다. 도 5에는 도 3의 화소(P)에 접속된 제k 스캔라인(Sk)에 공급되는 제k 스캔신호(SCANk), 제k 초기화라인(SENk)에 공급되는 제k 초기화신호(SENSk), 제j 데이터라인(Dj)에 공급되는 전압(DVj), 구동 트랜지스터(DT)의 게이트 전압(Vg)과 소스 전압(Vs)이 나타나 있다.5 is a waveform diagram showing a k-th scan signal, a k-th initialization signal, a j-th data signal, and a gate voltage and a source voltage of the driving transistor. 5, a k-th scan signal SCANk supplied to the k-th scan line Sk connected to the pixel P of Fig. 3, a k-th initialization signal SENSk supplied to the k-th initialization line SENk, the voltage DVj supplied to the data line Dj and the gate voltage Vg and the source voltage Vs of the driving transistor DT are shown.

도 5를 참조하면, 1 서브 프레임 기간은 제1 내지 제6 기간들(t1~t6)로 구분될 수 있다. 제1 기간(t1)은 구동 트랜지스터(DT)의 소스 전극을 기준전압(Vref)으로 초기화하고, 게이트 전극을 보상전압(Vcomp)으로 초기화하는 기간이다. 제2 기간(t2)은 구동 트랜지스터(DT)의 문턱전압을 센싱하는 기간이다. 제3 기간(t3)은 구동 트랜지스터(DT)의 게이트 전극에 턴-오프 전압(Vt)을 공급하는 기간이다. 제4 기간(t4)은 구동 트랜지스터(DT)의 게이트-소스간 전압(Vgs)을 유지하는 기간이다. 제5 기간(t5)은 구동 트랜지스터(DT)의 게이트 전극에 데이터전압(Vdata)을 공급하는 기간이다. 제6 기간(t6)은 구동 트랜지스터(DT)의 전류에 따라 유기발광다이오드(OLED)가 발광하는 기간이다.Referring to FIG. 5, one subframe period may be divided into first through sixth periods t1 through t6. The first period t1 is a period in which the source electrode of the driving transistor DT is initialized to the reference voltage Vref and the gate electrode is initialized to the compensation voltage Vcomp. The second period t2 is a period for sensing the threshold voltage of the driving transistor DT. The third period t3 is a period for supplying the turn-off voltage Vt to the gate electrode of the driving transistor DT. The fourth period t4 is a period for maintaining the gate-source voltage Vgs of the driving transistor DT. The fifth period t5 is a period for supplying the data voltage Vdata to the gate electrode of the driving transistor DT. The sixth period t6 is a period during which the organic light emitting diode OLED emits light according to the current of the driving transistor DT.

제2 기간(t2)은 제1, 제3 및 제5 기간들(t1, t3, t5) 각각보다 길게 구현되는 것이 바람직하다. 도 4와 같이 서브 프레임 기간들(SF1, SF2, SF3) 각각의 데이터전압 공급기간(DP) 동안 게이트 온 전압(Von)의 스캔신호들은 스캔라인들에 순차적으로 공급되기 때문에, 제4 기간(t4)의 길이는 제1 스캔라인(S1)으로부터 제p 스캔라인(Sp)으로 갈수록, 제p+1 스캔라인(Sp+1)으로부터 제2p 스캔라인(S2p)으로 갈수록, 제2p+1 스캔라인(S2p+1)으로부터 제3p 스캔라인(S3p)으로 갈수록 길어진다.The second period t2 is preferably longer than the first, third and fifth periods t1, t3 and t5, respectively. Since the scan signals of the gate-on voltage Von are sequentially supplied to the scan lines during the data voltage supply period DP of each of the sub-frame periods SF1, SF2 and SF3 as shown in FIG. 4, The length of the second p + 1 scan line Sp from the first scan line S1 to the pth scan line Sp, and from the p + 1 scan line Sp + 1 to the second p scan line S2p, (S2p + 1) to the third p scan line (S3p).

데이터 구동부(20)는 제1 및 제2 기간들(t1, t2) 동안 제j 데이터라인(Dj)에 보상전압(Vcomp)을 공급한다. 보상전압(Vcomp)은 구동 트랜지스터(DT)의 문턱전압을 보상하기 위한 전압이다. 구동 트랜지스터(DT)가 N 타입 MOSFET으로 형성되는 경우, 보상전압(Vcomp)은 도 5와 같이 기준전압(Vref)보다 높은 전압일 수 있다.The data driver 20 supplies the compensation voltage Vcomp to the j data line Dj during the first and second periods t1 and t2. The compensation voltage Vcomp is a voltage for compensating the threshold voltage of the driving transistor DT. When the driving transistor DT is formed of an N-type MOSFET, the compensation voltage Vcomp may be a voltage higher than the reference voltage Vref as shown in FIG.

데이터 구동부(20)는 제3 및 제4 기간들(t3, t4) 동안 제j 데이터라인(Dj)에 턴-오프전압(Vt)을 공급한다. 턴-오프전압(Vt)은 구동 트랜지스터(DT)를 턴-오프시킬 수 있는 전압이다. 구동 트랜지스터(DT)가 N 타입 MOSFET으로 형성되는 경우, 턴-오프전압(Vt)은 도 5와 같이 보상전압(Vcomp)보다 낮은 전압일 수 있으며, 턴-오프 전압(Vt)은 기준전압(Vref)과 동일한 전압으로 설정될 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 구체적으로, 구동 트랜지스터(DT)를 턴-오프시키기 위해서, 턴-오프전압(Vt)과 제3 기간(t3) 동안 구동 트랜지스터(DT)의 소스 전압(Vcomp-Vth-β) 간의 전압 차는 구동 트랜지스터(DT)의 문턱전압보다 낮게 설정되는 것이 바람직하다. The data driver 20 supplies the turn-off voltage Vt to the j-th data line Dj during the third and fourth periods t3 and t4. The turn-off voltage Vt is a voltage capable of turning off the driving transistor DT. The turn-off voltage Vt may be lower than the compensation voltage Vcomp when the driving transistor DT is formed of the N-type MOSFET and the turn-off voltage Vt may be lower than the reference voltage Vref ), But it is not limited thereto. Specifically, in order to turn off the driving transistor DT, the voltage difference between the turn-off voltage Vt and the source voltage Vcomp-Vth-beta of the driving transistor DT during the third period t3, Is preferably set to be lower than the threshold voltage of the signal line DT.

데이터 구동부(20)는 제5 기간(t5) 동안 제j 데이터라인(Dj)에 데이터전압(Vdata)을 공급한다. 데이터전압(Vdata)은 유기발광다이오드(OLED)를 소정의 휘도로 발광하기 위해 구동 트랜지스터(DT)의 게이트 전극에 공급되는 전압이다. 예를 들어, 데이터 구동부(20)에 공급되는 디지털 비디오 데이터(DATA)가 8 비트인 경우, 데이터전압(Vdata)은 256 개의 전압들 중 어느 하나로 공급될 수 있다. 구동 트랜지스터(DT)가 N 타입 MOSFET으로 형성되는 경우, 데이터전압(Vdata)은 도 5와 같이 보상전압(Vcomp)보다 높은 전압일 수 있다.The data driver 20 supplies the data voltage Vdata to the j-th data line Dj during the fifth period t5. The data voltage Vdata is a voltage supplied to the gate electrode of the driving transistor DT to emit the organic light emitting diode OLED at a predetermined luminance. For example, when the digital video data DATA supplied to the data driver 20 is 8 bits, the data voltage Vdata may be supplied in any one of 256 voltages. When the driving transistor DT is formed of an N-type MOSFET, the data voltage Vdata may be higher than the compensation voltage Vcomp as shown in FIG.

스캔 구동부(30)는 도 5와 같이 제1 내지 제3 및 제5 기간들(t1~t3, t5) 동안 제k 스캔라인(Sk)에 게이트 온 전압(Von)의 제k 스캔신호(SCANk)를 공급한다. 스캔 구동부(30)는 제4 및 제6 기간들(t4, t6) 동안 제k 스캔라인(Sk)에 게이트 오프 전압(Voff)의 제k 스캔신호(SCANk)를 공급한다.5, the scan driver 30 applies the k-th scan signal SCANk of the gate-on voltage Von to the k-th scan line Sk during the first to third and fifth periods t1 to t3 and t5, . The scan driver 30 supplies the kth scan signal SCANk of the gate off voltage Voff to the kth scan line Sk during the fourth and sixth periods t4 and t6.

초기화 구동부(40)는 도 5와 같이 제1 기간(t1) 동안 제k 초기화라인(SENk)에 게이트 온 전압(Von)의 제k 초기화신호(SENSk)를 공급한다. 초기화 구동부(40)는 제2 내지 제6 기간들(t2~t6) 동안 제k 초기화라인(SENk)에 게이트 오프 전압(Voff)의 제k 초기화신호(SENSk)를 공급한다.
The initialization driver 40 supplies the k-th initialization signal SENSk of the gate-on voltage Von to the k-th initialization line SENk during the first period t1 as shown in Fig. The initialization driver 40 supplies the k-th initialization signal SENSk of the gate-off voltage Voff to the k-th initialization line SENk during the second to sixth periods t2 to t6.

도 6은 제1 내지 제6 기간들 동안 화소의 구동방법을 보여주는 흐름도이다. 도 7a 내지 도 7f는 제1 내지 제6 기간들 동안 도 3의 화소의 동작을 보여주는 회로도들이다.6 is a flowchart showing a method of driving pixels during the first to sixth periods. 7A to 7F are circuit diagrams showing the operation of the pixel of FIG. 3 during the first to sixth periods.

화소(P)의 구동 트랜지스터(DT)의 문턱전압을 보상하는 보상방법은 크게 내부 보상방법과 외부 보상방법으로 구분된다. 내부 보상방법은 화소(P)의 내부에서 구동 트랜지스터(DT)의 문턱전압을 센싱하여 보상하는 방법이다. 외부 보상방법은 화소(P)에 미리 설정된 전압을 공급하고, 상기 미리 설정된 전압에 따라 상기 화소(P)의 구동 트랜지스터(DT)의 소스 전극의 전압을 소정의 센싱라인을 통해 센싱하며, 센싱된 전압을 이용하여 상기 화소(P)에 공급될 디지털 비디오 데이터를 보상하는 방법이다. 본 발명의 실시예는 내부 보상방법에 의해 구동 트랜지스터(DT)의 문턱전압을 보상한다.The compensation method for compensating the threshold voltage of the driving transistor DT of the pixel P is classified into an internal compensation method and an external compensation method. The internal compensation method is a method of sensing and compensating the threshold voltage of the driving transistor DT in the pixel P. The external compensation method supplies a preset voltage to the pixel P and senses the voltage of the source electrode of the driving transistor DT of the pixel P through a predetermined sensing line according to the preset voltage, And compensates digital video data to be supplied to the pixel P using a voltage. The embodiment of the present invention compensates the threshold voltage of the driving transistor DT by an internal compensation method.

이하에서는 도 5, 도 6 및 도 7a 내지 도 7f를 결부하여 본 발명의 일 실시예에 따른 화소(P)의 구동방법을 상세히 살펴본다. 도 7a 내지 도 7f에서 설명의 편의를 위해 턴-오프되는 트랜지스터는 점선으로 도시하였다.Hereinafter, a driving method of the pixel P according to an embodiment of the present invention will be described in detail with reference to FIGS. 5, 6, and 7A to 7F. The transistors that are turned off for convenience of explanation in FIGS. 7A to 7F are shown by dotted lines.

첫 번째로, 제1 기간(t1) 동안 구동 트랜지스터(DT)의 소스 전극을 기준전압(Vref)으로 초기화하고, 게이트 전극을 보상전압(Vcomp)으로 초기화한다.First, during the first period t1, the source electrode of the driving transistor DT is initialized to the reference voltage Vref, and the gate electrode is initialized to the compensation voltage Vcomp.

제1 기간(t1) 동안 제k 스캔라인(Sk)에는 게이트 온 전압(Von)을 갖는 제k 스캔신호(SCANk)가 공급된다. 제1 기간(t1) 동안 제k 초기화라인(SENk)에는 게이트 온 전압(Von)을 갖는 제k 초기화신호(SENSk)가 공급된다. 제1 기간(t1) 동안 제j 데이터라인(Dj)에는 보상전압(Vcomp)이 공급된다.During the first period t1, the kth scan signal SCANk having the gate-on voltage Von is supplied to the kth scan line Sk. During the first period t1, the k-th initialization signal SENk is supplied with the k-th initialization signal SENSk having the gate-on voltage Von. During the first period t1, the compensation voltage Vcomp is supplied to the j-th data line Dj.

제1 기간(t1) 동안 제1 트랜지스터(ST1)는 게이트 온 전압(Von)을 갖는 제k 스캔신호(SCANk)에 의해 턴-온된다. 제1 트랜지스터(ST1)의 턴-온으로 인해, 도 5 및 도 7a와 같이 구동 트랜지스터(DT)의 게이트 전극에는 제j 데이터라인(Dj)의 보상전압(Vcomp)이 공급된다. 제1 기간(t1) 동안 제2 트랜지스터(ST2)는 게이트 온 전압(Von)을 갖는 제k 초기화신호(SENk)에 의해 턴-온된다. 제2 트랜지스터(ST2)의 턴-온으로 인해, 도 5 및 도 7a와 같이 구동 트랜지스터(DT)의 소스 전극에는 기준전압 라인(VRL)의 기준전압(Vref)이 공급된다. (도 6의 S101)During the first period t1, the first transistor ST1 is turned on by the k-th scan signal SCANk having the gate-on voltage Von. Due to the turn-on of the first transistor ST1, the compensation voltage Vcomp of the jth data line Dj is supplied to the gate electrode of the driving transistor DT as shown in Figs. 5 and 7A. During the first period t1, the second transistor ST2 is turned on by the k-th initialization signal SENk having the gate-on voltage Von. Due to the turn-on of the second transistor ST2, the reference voltage Vref of the reference voltage line VRL is supplied to the source electrode of the driving transistor DT as shown in Figs. 5 and 7A. (S101 in Fig. 6)

두 번째로, 제2 기간(t2) 동안 구동 트랜지스터(DT)의 문턱전압을 센싱한다.Secondly, the threshold voltage of the driving transistor DT is sensed during the second period t2.

제2 기간(t2) 동안 제k 스캔라인(Sk)에는 게이트 온 전압(Von)을 갖는 제k 스캔신호(SCANk)가 공급된다. 제2 기간(t2) 동안 제k 초기화라인(SENk)에는 게이트 오프 전압(Voff)을 갖는 제k 초기화신호(SENSk)가 공급된다. 제2 기간(t2) 동안 제j 데이터라인(Dj)에는 보상전압(Vcomp)이 공급된다.During the second period t2, the kth scan signal SCANk having the gate-on voltage Von is supplied to the kth scan line Sk. During the second period t2, the k-th initialization signal SENk is supplied with the k-th initialization signal SENSk having the gate-off voltage Voff. And the compensation voltage Vcomp is supplied to the j-th data line Dj during the second period t2.

제2 기간(t2) 동안 제1 트랜지스터(ST1)는 게이트 온 전압(Von)을 갖는 제k 스캔신호(SCANk)에 의해 턴-온된다. 제1 트랜지스터(ST1)의 턴-온으로 인해, 도 5 및 도 7b와 같이 구동 트랜지스터(DT)의 게이트 전극에는 제j 데이터라인(Dj)의 보상전압(Vcomp)이 공급된다. 제2 기간(t2) 동안 제2 트랜지스터(ST2)는 게이트 오프 전압(Voff)을 갖는 제k 초기화신호(SENk)에 의해 턴-오프된다.During the second period t2, the first transistor ST1 is turned on by the k-th scan signal SCANk having the gate-on voltage Von. Due to the turn-on of the first transistor ST1, the compensation voltage Vcomp of the jth data line Dj is supplied to the gate electrode of the driving transistor DT as shown in Figs. 5 and 7B. During the second period t2, the second transistor ST2 is turned off by the k-th initialization signal SENk having the gate-off voltage Voff.

제2 기간(t2) 동안 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 간의 전압 차(Vgs=Vcomp-Vref)가 구동 트랜지스터(DT)의 문턱전압(threshold voltage, Vth)보다 크기 때문에, 구동 트랜지스터(DT)는 게이트 전극과 소스 전극 간의 전압 차(Vgs)가 문턱전압(Vth)에 도달할 때까지 전류를 흘리게 된다. 이로 인해, 구동 트랜지스터(DT)의 소스 전압(Vs)은 도 5 및 도 7b와 같이 "Vcomp-Vth"까지 상승한다. 따라서, 제2 기간(t2) 동안 구동 트랜지스터(DT)의 소스 전극에 구동 트랜지스터(DT)의 문턱전압이 센싱된다. (도 6의 S102)Since the voltage difference (Vgs = Vcomp-Vref) between the gate electrode and the source electrode of the driving transistor DT is larger than the threshold voltage Vth of the driving transistor DT during the second period t2, DT flows a current until the voltage difference Vgs between the gate electrode and the source electrode reaches the threshold voltage Vth. As a result, the source voltage Vs of the driving transistor DT rises to "Vcomp-Vth" as shown in Figs. 5 and 7B. Therefore, the threshold voltage of the driving transistor DT is sensed to the source electrode of the driving transistor DT during the second period t2. (S102 in Fig. 6)

세 번째로, 제3 기간(t3) 동안 구동 트랜지스터(DT)의 게이트 전극에 턴-오프전압(Vt)을 공급한다.Thirdly, the turn-off voltage Vt is supplied to the gate electrode of the driving transistor DT during the third period t3.

제3 기간(t3) 동안 제k 스캔라인(Sk)에는 게이트 온 전압(Von)을 갖는 제k 스캔신호(SCANk)가 공급된다. 제3 기간(t3) 동안 제k 초기화라인(SENk)에는 게이트 오프 전압(Voff)을 갖는 제k 초기화신호(SENSk)가 공급된다. 제3 기간(t3) 동안 제j 데이터라인(Dj)에는 턴-오프전압(Vt)이 공급된다. During the third period t3, the kth scan line SC is supplied with the kth scan signal SCANk having the gate-on voltage Von. During the third period t3, the k-th initialization signal SENk is supplied with the k-th initialization signal SENSk having the gate-off voltage Voff. During the third period t3, the turn-off voltage Vt is supplied to the j-th data line Dj.

제3 기간(t3) 동안 제1 트랜지스터(ST1)는 게이트 온 전압(Von)을 갖는 제k 스캔신호(SCANk)에 의해 턴-온된다. 제1 트랜지스터(ST1)의 턴-온으로 인해, 도 5 및 도 7c와 같이 구동 트랜지스터(DT)의 게이트 전극에는 턴-오프전압(Vt)이 공급된다. 제3 기간(t3) 동안 제2 트랜지스터(ST2)는 게이트 오프 전압(Voff)을 갖는 제k 초기화신호(SENk)에 의해 턴-오프된다.During the third period t3, the first transistor ST1 is turned on by the kth scan signal SCANk having the gate-on voltage Von. Due to the turn-on of the first transistor ST1, the turn-off voltage Vt is supplied to the gate electrode of the driving transistor DT as shown in Figs. 5 and 7C. During the third period t3, the second transistor ST2 is turned off by the k-th initialization signal SENk having the gate-off voltage Voff.

한편, 제3 기간(t3) 동안 도 5 및 도 7c와 같이 구동 트랜지스터(DT)의 게이트 전압(Vg)은 턴-오프전압(Vt)이고, 커패서터(C)에 의해 구동 트랜지스터(DT)의 게이트 전극의 전압 변화량이 반영되므로 소스 전압(Vs)은 "Vcomp-Vth-β"로 하강한다. 이때, β는 수학식 1과 같이 정의될 수 있다.5 and 7C, the gate voltage Vg of the driving transistor DT is the turn-off voltage Vt during the third period t3, and the driving transistor DT is driven by the capacitor C, The source voltage Vs is lowered to "Vcomp-Vth-beta ". At this time,? Can be defined as shown in Equation (1).

Figure pat00001
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수학식 1에서, "Vcomp"는 보상전압, "Vt"는 턴-오프전압, "CC1"는 제1 커패시터(C1)의 용량, "CC2"는 제2 커패시터(C2)의 용량을 의미한다. (도 6의 S103)In Equation 1, "Vcomp" denotes a compensation voltage, "Vt" denotes a turn-off voltage, "CC1" denotes a capacitance of the first capacitor C1, and "CC2" denotes a capacitance of the second capacitor C2. (S103 in Fig. 6)

네 번째로, 제4 기간(t4) 동안 구동 트랜지스터(DT)의 소스 전극의 전압(Vs)을 유지한다.Fourth, the voltage Vs of the source electrode of the driving transistor DT is maintained during the fourth period t4.

제4 기간(t4) 동안 제k 스캔라인(Sk)에는 게이트 오프 전압(Voff)을 갖는 제k 스캔신호(SCANk)가 공급된다. 제4 기간(t4) 동안 제k 초기화라인(SENk)에는 게이트 오프 전압(Voff)을 갖는 제k 초기화신호(SENSk)가 공급된다. 제4 기간(t4) 동안 제j 데이터라인(Dj)에는 턴-오프전압(Vt)이 공급된다.During the fourth period t4, the kth scan signal SCANk having the gate off voltage Voff is supplied to the kth scan line Sk. During the fourth period t4, the k-th initialization signal SENk is supplied with the k-th initialization signal SENSk having the gate-off voltage Voff. The turn-off voltage Vt is supplied to the j-th data line Dj during the fourth period t4.

제4 기간(t4) 동안 제1 트랜지스터(ST1)는 게이트 오프 전압(Voff)을 갖는 제k 스캔신호(SCANk)에 의해 턴-오프된다. 제4 기간(t4) 동안 제2 트랜지스터(ST2)는 게이트 오프 전압(Voff)을 갖는 제k 초기화신호(SENk)에 의해 턴-오프된다.During the fourth period t4, the first transistor ST1 is turned off by the kth scan signal SCANk having the gate-off voltage Voff. During the fourth period t4, the second transistor ST2 is turned off by the k-th initialization signal SENk having the gate-off voltage Voff.

제4 기간(t4) 동안 구동 트랜지스터(DT)의 게이트 전극의 전압(Vg)은 도 5 및 도 7d와 같이 제3 기간(t3) 동안 공급된 턴-오프 전압(Vt)을 유지한다. 따라서, 제4 기간(t4) 동안 구동 트랜지스터(DT)는 제3 기간(t3)에 이어서 턴-오프된 상태를 유지한다.The voltage Vg of the gate electrode of the driving transistor DT during the fourth period t4 maintains the turn-off voltage Vt supplied during the third period t3 as shown in Figs. 5 and 7D. Therefore, during the fourth period t4, the driving transistor DT remains in the turned-off state following the third period t3.

결국, 제3 및 제4 기간들(t3, t4) 동안 도 5와 같이 구동 트랜지스터(DT)의 게이트-소스간 전압(Vgs)이 구동 트랜지스터(DT)의 문턱전압보다 작기 때문에, 구동 트랜지스터(DT)는 턴-오프된다. 하지만, 구동 트랜지스터(DT)가 턴-오프되더라도 미세하게 누설 전류가 흐를 수 있다. 이로 인해, 구동 트랜지스터(DT)의 소스 전압(Vs)이 미세하게 상승할 수 있다. 특히, 도 4와 같이 화소(P)가 어느 스캔라인에 접속되는지에 따라 제4 기간(t4)의 길이가 달라질 수 있으므로, 구동 트랜지스터(DT)의 소스 전압(Vs)은 구동 트랜지스터(DT)의 미세 누설 전류로 인해 화소(P)가 어느 스캔라인에 접속되는지에 따라 달라질 수 있다.5, since the gate-source voltage Vgs of the driving transistor DT is smaller than the threshold voltage of the driving transistor DT during the third and fourth periods t3 and t4, Is turned off. However, even if the driving transistor DT is turned off, a leakage current can flow finely. As a result, the source voltage Vs of the driving transistor DT can be slightly increased. In particular, since the length of the fourth period t4 may vary depending on which scan line the pixel P is connected to, as shown in FIG. 4, the source voltage Vs of the driving transistor DT is set to It may be different depending on which scan line the pixel P is connected to due to the minute leakage current.

하지만, 본 발명의 실시예는 기준전압라인(VRL)에 접속된 제1 전극과 구동 트랜지스터(DT)의 소스 전극에 접속된 제2 전극을 갖는 제2 커패시터(C2)를 포함한다. 그 결과, 본 발명의 실시예는 제2 커패시터(C2)에 의해 제3 및 제4 기간들(t3, t4) 동안 구동 트랜지스터(DT)의 소스 전극의 전압 변동을 줄일 수 있으므로, 구동 트랜지스터(DT)의 미세 누설 전류로 인한 화소(P)들 간의 구동 트랜지스터(DT)의 소스 전압(Vs) 차이를 최소화할 수 있다. (도 6의 S104)However, the embodiment of the present invention includes a second capacitor C2 having a first electrode connected to the reference voltage line VRL and a second electrode connected to the source electrode of the driving transistor DT. As a result, in the embodiment of the present invention, the voltage variation of the source electrode of the driving transistor DT during the third and fourth periods t3 and t4 can be reduced by the second capacitor C2, The difference of the source voltage Vs of the driving transistor DT between the pixels P due to the minute leakage current of the driving transistor DT can be minimized. (S104 in Fig. 6)

다섯 번째로, 제5 기간(t5) 동안 구동 트랜지스터(DT)의 게이트 전극에 데이터전압이 공급된다.Fifth, the data voltage is supplied to the gate electrode of the driving transistor DT during the fifth period t5.

제5 기간(t5) 동안 제k 스캔라인(Sk)에는 게이트 온 전압(Von)을 갖는 제k 스캔신호(SCANk)가 공급된다. 제5 기간(t5) 동안 제k 초기화라인(SENk)에는 게이트 오프 전압(Voff)을 갖는 제k 초기화신호(SENSk)가 공급된다. 제5 기간(t5) 동안 제j 데이터라인(Dj)에는 데이터전압(Vdata)이 공급된다.During the fifth period t5, the kth scan signal SCANk having the gate-on voltage Von is supplied to the kth scan line Sk. During the fifth period t5, the k-th initialization line SENk is supplied with the k-th initialization signal SENSk having the gate-off voltage Voff. During the fifth period (t5), the data voltage (Vdata) is supplied to the j-th data line (Dj).

제5 기간(t5) 동안 제1 트랜지스터(ST1)는 게이트 온 전압(Von)을 갖는 제k 스캔신호(SCANk)에 의해 턴-온된다. 제1 트랜지스터(ST1)의 턴-온으로 인해, 구동 트랜지스터(DT)의 게이트 전극에는 데이터전압(Vdata)이 공급된다. 제5 기간(t5) 동안 제2 트랜지스터(ST2)는 게이트 오프 전압(Voff)을 갖는 제k 초기화신호(SENk)에 의해 턴-오프된다.During the fifth period t5, the first transistor ST1 is turned on by the k-th scan signal SCANk having the gate-on voltage Von. Due to the turn-on of the first transistor ST1, the data voltage Vdata is supplied to the gate electrode of the driving transistor DT. During the fifth period t5, the second transistor ST2 is turned off by the k-th initialization signal SENk having the gate-off voltage Voff.

한편, 본 발명의 실시예는 제5 기간(t5) 동안 구동 트랜지스터(DT)의 전자 이동도(mobility, μ)를 보상할 수 있다. 제5 기간(t5) 동안 구동 트랜지스터(DT)는 게이트 전극과 소스 전극간의 전압 차(Vgs=Vdata-(Vcomp-Vth-β))가 문턱전압(Vth)보다 크기 때문에, 구동 트랜지스터(DT)는 게이트 전극과 소스 전극 간의 전압 차가 문턱전압에 도달할 때까지 전류를 흘리게 된다. 하지만, 제5 기간(t5)은 제2 기간(t2)보다 짧으며, 이로 인해 구동 트랜지스터(DT)의 소스 전압(Vs)이 "Vdata-Vth"에 도달하기 전에 제5 기간(t5)이 끝나게 된다.Meanwhile, the embodiment of the present invention can compensate for the electron mobility () of the driving transistor DT during the fifth period (t5). During the fifth period t5, the driving transistor DT has a voltage difference (Vgs = Vdata- (Vcomp-Vth-beta)) between the gate electrode and the source electrode is larger than the threshold voltage Vth, The current is allowed to flow until the voltage difference between the gate electrode and the source electrode reaches the threshold voltage. However, the fifth period t5 is shorter than the second period t2, so that the fifth period t5 ends before the source voltage Vs of the driving transistor DT reaches "Vdata-Vth" do.

구동 트랜지스터(DT)의 전류는 수학식 2와 같이 구동 트랜지스터(DT)의 전자이동도(K)에 비례하므로, 제5 기간(t5) 동안 구동 트랜지스터(DT)의 소스 전압(Vs)의 상승량은 구동 트랜지스터(DT)의 전자이동도(K)에 비례한다. 즉, 구동 트랜지스터(DT)의 전자이동도가 클수록 제5 기간(t5) 동안 구동 트랜지스터(DT)의 소스 전압(Vs)의 상승량은 더욱 커진다.The rising amount of the source voltage Vs of the driving transistor DT during the fifth period t5 is proportional to the electron mobility K of the driving transistor DT, And is proportional to the electron mobility K of the driving transistor DT. That is, the greater the electron mobility of the driving transistor DT, the greater the amount of rise of the source voltage Vs of the driving transistor DT during the fifth period t5.

결국, 제5 기간(t5) 동안 구동 트랜지스터(DT)의 전자이동도(K)에 따라 소스 전압(Vs)의 상승량이 달라지며, 이로 인해 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 간의 전압 차(Vgs)가 달라진다. 즉, 본 발명의 실시 예는 제5 기간(t5) 동안 구동 트랜지스터(DT)의 전자이동도(K)에 따라 게이트 전극과 소스 전극 간의 전압 차(Vgs)를 조정할 수 있으므로, 구동 트랜지스터(DT)의 전자이동도(K)를 보상할 수 있다. 예를 들어, 제5 기간(t5) 동안 도 5 및 도 7e와 같이 구동 트랜지스터의 게이트 전압(Vg)은 "Vdata"이고, 소스 전압(Vs)은 "Vcomp-Vth-β+α"까지 상승한다. 이때, "α"는 제5 기간(t5) 동안 소스 전압(Vs)의 상승량으로 정의될 수 있다. 그러므로, 제5 기간(t5) 동안 커패시터(C)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 간의 전압 차(Vgs)인 "Vdata-(Vcomp-Vth-β+α)"를 저장한다.As a result, the amount of rise of the source voltage Vs varies depending on the electron mobility K of the driving transistor DT during the fifth period t5. As a result, the voltage difference between the gate electrode and the source electrode of the driving transistor DT (Vgs). That is, in the embodiment of the present invention, the voltage difference Vgs between the gate electrode and the source electrode can be adjusted according to the electron mobility K of the driving transistor DT during the fifth period t5, Can be compensated for. For example, during the fifth period (t5), the gate voltage Vg of the driving transistor is "Vdata" and the source voltage Vs rises to "Vcomp-Vth-β + α" . At this time, "alpha" may be defined as the amount of increase of the source voltage Vs during the fifth period t5. Therefore, during the fifth period t5, the capacitor C stores "Vdata- (Vcomp-Vth-beta + alpha) ", which is the voltage difference Vgs between the gate electrode and the source electrode of the driving transistor DT.

한편, 화소(P)가 제2 커패시터(C2)를 포함하지 않는다면, 특히 구동 트랜지스터(DT)의 게이트 전극에 고계조의 데이터전압(Vdata)이 공급되는 경우, 제5 기간(t5) 동안 구동 트랜지스터(DT)의 소스 전압(Vs)은 가파르게 상승할 수 있다. 이 경우, 구동 트랜지스터(DT)의 게이트-소스간 전압 차(Vgs)가 작아지므로, 구동 트랜지스터(DT)를 통해 흐르는 전류가 작아질 수 있다. 따라서, 유기발광다이오드(OLED)의 발광 휘도가 낮은 문제가 발생할 수 있다.On the other hand, if the pixel P does not include the second capacitor C2, especially when the data voltage Vdata of high gradation is supplied to the gate electrode of the driving transistor DT, during the fifth period t5, The source voltage Vs of the transistor DT can rise steeply. In this case, since the gate-source voltage difference Vgs of the driving transistor DT is reduced, the current flowing through the driving transistor DT can be reduced. Therefore, a low emission luminance of the organic light emitting diode (OLED) may occur.

하지만, 본 발명의 일 실시예에 따른 화소(P)는 기준전압라인(VRL)에 접속된 제1 전극과 구동 트랜지스터(DT)의 소스 전극에 접속된 제2 전극을 갖는 제2 커패시터(C2)를 포함한다. 그 결과, 본 발명의 실시예는 제5 기간(t5) 동안 구동 트랜지스터(DT)의 소스 전압(Vs) 변동을 줄일 수 있으므로, 도 8과 같이 화소(P)가 제2 커패시터(C2)를 포함하는 경우 구동 트랜지스터(DT)의 게이트-소스간 전압 차(Vgs)를 화소(P)가 제2 커패시터(C2)를 포함하지 않는 경우 구동 트랜지스터(DT)의 게이트-소스간 전압 차(Vgs)보다 크게 할 수 있다. 따라서, 본 발명의 실시예는 화소(P)가 제2 커패시터(C2)를 포함하지 않는 경우보다 구동 트랜지스터(DT)를 통해 흐르는 전류를 증가시킬 수 있으므로, 유기발광다이오드(OLED)의 발광 휘도를 높일 수 있다. 또한, 본 발명의 실시예는 제5 기간(t5) 동안 구동 트랜지스터(DT)의 소스 전압(Vs) 상승을 억제하므로, 제5 기간(t5) 동안 구동 트랜지스터(DT)의 소스 전압(Vs)이 유기발광다이오드(OLED)의 턴-온 전압에 도달하지 않도록 설정할 수 있다. 따라서, 본 발명의 실시예는 제5 기간(t5) 동안 유기발광다이오드(OLED)의 턴-온 전압에 의한 전자이동도 보상 능력 저하를 방지할 수 있다.However, the pixel P according to an embodiment of the present invention includes a second capacitor C2 having a first electrode connected to the reference voltage line VRL and a second electrode connected to the source electrode of the driving transistor DT, . As a result, the embodiment of the present invention can reduce the fluctuation of the source voltage Vs of the driving transistor DT during the fifth period t5, so that the pixel P includes the second capacitor C2 Source voltage difference Vgs of the driving transistor DT is smaller than the gate-source voltage difference Vgs of the driving transistor DT when the pixel P does not include the second capacitor C2 Can be greatly increased. Therefore, since the current flowing through the driving transistor DT can be increased more than when the pixel P does not include the second capacitor C2, the embodiment of the present invention can reduce the luminance of the organic light emitting diode OLED . Since the embodiment of the present invention suppresses the source voltage Vs of the driving transistor DT from rising during the fifth period t5, the source voltage Vs of the driving transistor DT during the fifth period t5 becomes It can be set not to reach the turn-on voltage of the organic light emitting diode (OLED). Therefore, the embodiment of the present invention can prevent degradation of the electron mobility compensation capability by the turn-on voltage of the organic light emitting diode OLED during the fifth period t5.

한편, 제2 커패시터(C2)의 크기가 클수록 유기발광다이오드(OLED)의 발광 휘도를 높일 수 있으나, 구동 트랜지스터(DT)의 전자 이동도(K) 보상 능력이 낮아질 수 있으므로, 제2 커패시터(C2)의 크기는 이를 고려하여 적절하게 설정되는 것이 바람직하다. (도 6의 S105)On the other hand, as the size of the second capacitor C2 increases, the emission luminance of the organic light emitting diode OLED can be increased. However, since the electron mobility K compensation capability of the driving transistor DT may be lowered, Is preferably set appropriately in consideration of this. (S105 in Fig. 6)

여섯 번째로, 제6 기간(t6) 동안 구동 트랜지스터(DT)의 전류에 따라 유기발광다이오드(OLED)가 발광한다.Sixth, during the sixth period t6, the organic light emitting diode OLED emits light according to the current of the driving transistor DT.

제6 기간(t6) 동안 제k 스캔라인(Sk)에는 게이트 오프 전압(Voff)을 갖는 제k 스캔신호(SCANk)가 공급된다. 제6 기간(t6) 동안 제k 초기화라인(SENk)에는 게이트 오프 전압(Voff)을 갖는 제k 초기화신호(SENSk)가 공급된다.During the sixth period t6, the k-th scan line SC is supplied with the k-th scan signal SCANk having the gate-off voltage Voff. During the sixth period t6, the k-th initialization signal SENk is supplied with the k-th initialization signal SENSk having the gate-off voltage Voff.

제6 기간(t6) 동안 제1 트랜지스터(ST1)는 게이트 오프 전압(Voff)을 갖는 제k 스캔신호(SCANk)에 의해 턴-오프된다. 제6 기간(t6) 동안 제2 트랜지스터(ST2)는 게이트 오프 전압(Voff)을 갖는 제k 초기화신호(SENk)에 의해 턴-오프된다.During the sixth period t6, the first transistor ST1 is turned off by the kth scan signal SCANk having the gate-off voltage Voff. During the sixth period t6, the second transistor ST2 is turned off by the k-th initialization signal SENk having the gate-off voltage Voff.

제6 기간(t6) 동안 커패시터(C)에 의해 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 간의 전압 차(Vgs=Vdata-(Vcomp-Vth-β+α))는 일정하게 유지될 수 있다. 그 결과, 유기발광다이오드(OLED)로 흐르는 구동 트랜지스터(DT)의 전류(Ids)는 수학식 2와 같이 정의될 수 있다.The voltage difference (Vgs = Vdata- (Vcomp-Vth-beta + alpha)) between the gate electrode and the source electrode of the driving transistor DT can be kept constant by the capacitor C during the sixth period t6. As a result, the current Ids of the driving transistor DT flowing into the organic light emitting diode OLED can be defined as shown in Equation (2).

Figure pat00002
Figure pat00002

수학식 2를 정리하면, 수학식 3이 도출된다.Summarizing the expression (2), the expression (3) is derived.

Figure pat00003
Figure pat00003

결국, 수학식 3과 같이 구동 트랜지스터(DT)의 전류(Ids)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(DT)의 문턱전압(Vth)은 보상된다. 결국, 유기발광다이오드(OLED)는 도 7f와 같이 구동 트랜지스터(DT)의 문턱전압(Vth)이 보상된 구동 트랜지스터(DT)의 전류(Ids)에 따라 발광한다. (도 6의 S106)As a result, the current Ids of the driving transistor DT does not depend on the threshold voltage Vth of the driving transistor DT as shown in Equation (3). That is, the threshold voltage Vth of the driving transistor DT is compensated. As a result, the organic light emitting diode OLED emits light according to the current Ids of the driving transistor DT whose threshold voltage Vth of the driving transistor DT is compensated, as shown in FIG. 7F. (S106 in Fig. 6)

이상에서 살펴본 바와 같이, 본 발명의 실시예는 제1 기간(t1) 동안 구동 트랜지스터(DT)의 소스 전극을 기준전압(Vref)으로 초기화하고, 제2 기간(t2) 동안 구동 트랜지스터(DT)의 소스 전극에 구동 트랜지스터(DT)의 문턱전압을 센싱한다. 그 결과, 본 발명의 실시예는 수학식 3과 같이 문턱전압이 보상된 구동 트랜지스터의 전류(Ids)에 따라 유기발광다이오드(OLED)를 발광할 수 있다.As described above, in the embodiment of the present invention, the source electrode of the driving transistor DT is initialized to the reference voltage Vref during the first period t1, and the source electrode of the driving transistor DT during the second period t2. And the threshold voltage of the driving transistor DT is sensed to the source electrode. As a result, the embodiment of the present invention can emit the organic light emitting diode OLED according to the current Ids of the driving transistor whose threshold voltage is compensated as shown in Equation (3).

또한, 본 발명의 실시예는 제5 기간(t5) 동안 구동 트랜지스터(DT)의 게이트 전극에 데이터전압을 공급하고, 소스 전극의 전압(Vs)을 "α"만큼 상승시킨다. 이때, 소스 전극의 전압(Vs)의 상승량인 "α"는 구동 트랜지스터(DT)의 전자이동도에 따라 달라진다. 그 결과, 본 발명의 실시예는 제5 기간(t5) 동안 구동 트랜지스터(DT)의 전자이동도(K)에 따라 게이트 전극과 소스 전극 간의 전압 차(Vgs)를 조정할 수 있으므로, 구동 트랜지스터(DT)의 전자이동도(K)를 보상할 수 있다.Further, the embodiment of the present invention supplies the data voltage to the gate electrode of the driving transistor DT during the fifth period t5, and raises the voltage Vs of the source electrode by "?". At this time, "? &Quot;, which is an amount of rise of the voltage Vs of the source electrode, varies depending on the electron mobility of the driving transistor DT. As a result, the embodiment of the present invention can adjust the voltage difference Vgs between the gate electrode and the source electrode in accordance with the electron mobility K of the driving transistor DT during the fifth period t5, The electron mobility K of the electron beam can be compensated.

나아가, 본 발명의 실시예는 기준전압라인(VRL)에 접속된 제1 전극과 구동 트랜지스터(DT)의 소스 전극에 접속된 제2 전극을 갖는 제2 커패시터(C2)를 포함한다. 그 결과, 본 발명의 실시예는 제2 커패시터(C2)에 의해 제3 및 제4 기간들(t3, t4) 동안 구동 트랜지스터(DT)의 소스 전극의 전압 변동을 줄일 수 있으므로, 구동 트랜지스터(DT)의 미세 누설 전류로 인한 화소(P)들 간의 구동 트랜지스터(DT)의 소스 전압(Vs) 차이를 최소화할 수 있다.Further, the embodiment of the present invention includes a second capacitor C2 having a first electrode connected to the reference voltage line VRL and a second electrode connected to the source electrode of the driving transistor DT. As a result, in the embodiment of the present invention, the voltage variation of the source electrode of the driving transistor DT during the third and fourth periods t3 and t4 can be reduced by the second capacitor C2, The difference of the source voltage Vs of the driving transistor DT between the pixels P due to the minute leakage current of the driving transistor DT can be minimized.

더욱이, 본 발명의 실시예는 제5 기간(t5) 동안 구동 트랜지스터(DT)의 소스 전압(Vs) 변동을 줄일 수 있다. 그러므로, 본 발명의 실시예는 구동 트랜지스터(DT)의 게이트-소스간 전압 차(Vgs)를 크게 할 수 있으며, 이로 인해 구동 트랜지스터(DT)를 통해 흐르는 전류를 증가시킬 수 있다. 그 결과, 본 발명의 실시예는 유기발광다이오드(OLED)의 발광 휘도를 높일 수 있다. 또한, 본 발명의 실시예는 제5 기간(t5) 동안 구동 트랜지스터(DT)의 소스 전압(Vs) 상승을 억제하므로, 제5 기간(t5) 동안 구동 트랜지스터(DT)의 소스 전압(Vs)이 유기발광다이오드(OLED)의 턴-온 전압에 도달하지 않도록 설정할 수 있다. 따라서, 본 발명의 실시예는 제5 기간(t5) 동안 유기발광다이오드(OLED)의 턴-온 전압에 의한 전자이동도 보상 능력 저하를 방지할 수 있다.
Furthermore, the embodiment of the present invention can reduce the fluctuation of the source voltage Vs of the driving transistor DT during the fifth period t5. Therefore, the embodiment of the present invention can increase the gate-source voltage difference (Vgs) of the driving transistor DT, thereby increasing the current flowing through the driving transistor DT. As a result, embodiments of the present invention can increase the light emission luminance of the organic light emitting diode (OLED). Since the embodiment of the present invention suppresses the source voltage Vs of the driving transistor DT from rising during the fifth period t5, the source voltage Vs of the driving transistor DT during the fifth period t5 becomes It can be set not to reach the turn-on voltage of the organic light emitting diode (OLED). Therefore, the embodiment of the present invention can prevent degradation of the electron mobility compensation capability by the turn-on voltage of the organic light emitting diode OLED during the fifth period t5.

도 9는 도 3의 화소의 일 예를 보여주는 평면도이다. 도 10은 도 9의 I-I'의 단면도이다. 도 9 및 도 10에서는 설명의 편의를 의해 도 3의 구동 트랜지스터(DT), 제1 및 제2 커패시터들(C1, C2), 및 기준전압라인(VRL)만을 도시하였다. 이하에서는 도 9 및 도 10을 결부하여 본 발명의 일 실시예에 따른 제2 커패시터(C2)의 접속 구조에 대해 상세히 설명한다.FIG. 9 is a plan view showing an example of the pixel of FIG. 3. FIG. 10 is a sectional view taken along the line I-I 'in FIG. In FIGS. 9 and 10, only the driving transistor DT, the first and second capacitors C1 and C2, and the reference voltage line VRL of FIG. 3 are shown for convenience of explanation. Hereinafter, the connection structure of the second capacitor C2 according to an embodiment of the present invention will be described in detail with reference to FIGS. 9 and 10. FIG.

도 9 및 도 10을 참조하면, 하부 기판(100)상에 제1 및 제2 차광층들(light shiled layers, 111, 112)을 포함하는 제1 금속 패턴이 마련된다. 제1 금속 패턴은 구동 트랜지스터(DT)의 액티브층(130)에 빛이 입사되는 것을 방지하기 위한 차광 금속 패턴이다. 이를 위해, 제1 및 제2 차광층들(111, 112)은 구동 트랜지스터(DT)의 반도체층(131), 소스 전극(132), 및 드레인 전극(133)에 중첩되게 형성되며, 빛이 투과되지 않는 불투명한 금속 물질로 형성될 수 있다. 제1 차광층(111) 중에서 구동 트랜지스터(DT)의 소스 전극(132)과 중첩되는 부분은 제2 커패시터(C2)의 제1 전극(111a)으로 기능한다. 즉, 제1 차광층(111)의 일부는 제2 커패시터(C2)의 제1 전극(111a)으로 기능한다.Referring to FIGS. 9 and 10, a first metal pattern including first and second light shade layers 111 and 112 is provided on a lower substrate 100. The first metal pattern is a light shielding metal pattern for preventing light from being incident on the active layer 130 of the driving transistor DT. The first and second light shielding layers 111 and 112 are formed so as to overlap the semiconductor layer 131, the source electrode 132 and the drain electrode 133 of the driving transistor DT, Or may be formed of an opaque metal material that does not become conductive. A portion of the first light-shielding layer 111 overlapping the source electrode 132 of the driving transistor DT functions as the first electrode 111a of the second capacitor C2. That is, a part of the first light-shielding layer 111 functions as the first electrode 111a of the second capacitor C2.

제1 금속 패턴 상에는 버퍼층(120)이 마련된다. 버퍼층(120) 상에는 구동 트랜지스터(DT)의 채널층(131), 소스 전극(132), 및 드레인 전극(133)을 포함하는 액티브층(130)이 마련된다. 액티브층(130)에는 불순물이 선택적으로 도핑된다. 채널층(131)의 일측이 소스 전극(132)에 접속되는 경우, 타측은 드레인 전극(133)에 접속될 수 있다. 구동 트랜지스터(DT)의 채널층(131), 소스 전극(132), 및 드레인 전극(133)은 제1 및 제2 차광층들(111, 112)에 중첩되도록 배치되며, 이로 인해 빛으로부터 보호될 수 있다. 액티브층(130)은 제1 및 제2 트랜지스터들(ST1, ST2)의 채널층들, 소스 전극들, 드레인 전극들과 동일한 금속으로 형성되는 반도체 금속 패턴이다.A buffer layer 120 is formed on the first metal pattern. An active layer 130 including a channel layer 131, a source electrode 132 and a drain electrode 133 of the driving transistor DT is provided on the buffer layer 120. [ The active layer 130 is selectively doped with impurities. When one side of the channel layer 131 is connected to the source electrode 132, the other side may be connected to the drain electrode 133. The channel layer 131, the source electrode 132 and the drain electrode 133 of the driving transistor DT are arranged to overlap the first and second light shielding layers 111 and 112, . The active layer 130 is a semiconductor metal pattern formed of the same metal as the channel layers, source electrodes, and drain electrodes of the first and second transistors ST1 and ST2.

액티브층(130) 상에는 게이트 절연막(140)이 마련된다. 게이트 절연막(140)은 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx)의 단일막으로 형성되거나 산화 실리콘(SiO2)과 질화 실리콘(SiNx)의 복합막으로 형성될 수 있다.A gate insulating layer 140 is formed on the active layer 130. A gate insulating layer 140 may be formed of a composite film of a silicon oxide (SiO 2) or silicon nitride (SiNx) is formed as a single film or a silicon oxide (SiO 2) and silicon nitride (SiNx) of.

게이트 절연막(140) 상에는 구동 트랜지스터(DT)의 게이트 전극(151)과 구동전압라인(152)을 포함하는 제2 금속 패턴이 마련된다. 구동 트랜지스터(DT)의 게이트 전극(151)은 구동 트랜지스터(DT)의 채널층(131)에 중첩된다. 구동 트랜지스터(DT)의 게이트 전극(151)은 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al) 또는 구리(Cu)를 재료로 이용하여 단일층(single layer) 또는 몰리브덴(Mo), 티타늄(Ti), 알루미늄(Al) 또는 구리(Cu)의 재료 중 적어도 2개의 금속을 포함한 복층(multi layer) 구조로 형성될 수도 있다. 제2 금속 패턴은 스캔라인들 및 초기화라인들과 동일한 금속으로 형성되는 게이트 금속 패턴이다.A second metal pattern including the gate electrode 151 and the driving voltage line 152 of the driving transistor DT is provided on the gate insulating layer 140. [ The gate electrode 151 of the driving transistor DT is overlapped with the channel layer 131 of the driving transistor DT. The gate electrode 151 of the driving transistor DT may be formed of a single layer or a single layer made of molybdenum (Mo), titanium (Ti), aluminum (Al), or copper (Ti), aluminum (Al), or copper (Cu). The second metal pattern is a gate metal pattern formed of the same metal as the scan lines and initialization lines.

액티브층(130)과 제2 금속 패턴 상에는 층간 절연막(160)이 마련된다. 버퍼층(120)과 층간 절연막(160)을 관통하여 제1 차광층(111)을 노출시키는 제1 콘택홀(CNT1)과 제2 차광층(112)을 노출시키는 제2 콘택홀(CNT2)이 형성될 수 있다. 또한, 층간 절연막(160)을 관통하여 구동 트랜지스터(DT)의 소스 전극(132)을 노출시키는 제3 콘택홀(CNT3)과 드레인 전극(133)을 노출시키는 제4 콘택홀(CNT4)이 형성될 수 있다. 나아가, 층간 절연막(160)을 관통하여 구동 트랜지스터(DT)의 게이트 전극을 노출시키는 제5 콘택홀(CNT5)과 구동전압라인(152)을 노출시키는 제6 콘택홀(CNT6)이 형성될 수 있다.An active layer 130 and an interlayer insulating layer 160 are formed on the second metal pattern. The first contact hole CNT1 that exposes the first light shielding layer 111 through the buffer layer 120 and the interlayer insulating layer 160 and the second contact hole CNT2 that exposes the second light shielding layer 112 are formed . A third contact hole CNT3 that exposes the source electrode 132 of the driving transistor DT through the interlayer insulating film 160 and a fourth contact hole CNT4 that exposes the drain electrode 133 are formed . A fifth contact hole CNT5 exposing the gate electrode of the driving transistor DT through the interlayer insulating layer 160 and a sixth contact hole CNT6 exposing the driving voltage line 152 may be formed .

층간 절연막(160) 상에는 제1 연결전극(171), 제2 연결전극(172), 제1 커패시터(C1)의 제1 전극(173) 및 기준전압라인(174)을 포함하는 제3 금속 패턴이 마련된다. 은 데이터라인들과 동일한 금속으로 형성되는 데이터 금속 패턴이다.A third metal pattern including a first connecting electrode 171, a second connecting electrode 172, a first electrode 173 of the first capacitor C1, and a reference voltage line 174 is formed on the interlayer insulating layer 160 . Is a data metal pattern formed of the same metal as the data lines.

제1 연결전극(171)은 제4 콘택홀(CNT4)을 통해 구동 트랜지스터(DT)의 드레인 전극(133)에 접속되고, 제6 콘택홀(CNT6)을 통해 구동전압라인(152)에 접속된다. 따라서, 구동 트랜지스터(DT)의 드레인 전극에는 구동전압라인(152)의 구동전압이 공급된다.The first connection electrode 171 is connected to the drain electrode 133 of the driving transistor DT through the fourth contact hole CNT4 and is connected to the driving voltage line 152 through the sixth contact hole CNT6 . Therefore, the driving voltage of the driving voltage line 152 is supplied to the drain electrode of the driving transistor DT.

제2 연결전극(172)은 제2 콘택홀(CNT2)을 통해 제2 차광층(112)과 접속되고, 제3 콘택홀(CNT3)을 통해 구동 트랜지스터(DT)의 소스 전극에 접속된다. 따라서, 제2 차광층(112)에는 구동 트랜지스터(DT)의 소스 전압이 공급된다.The second connection electrode 172 is connected to the second light shielding layer 112 through the second contact hole CNT2 and is connected to the source electrode of the driving transistor DT through the third contact hole CNT3. Therefore, the source voltage of the driving transistor DT is supplied to the second light-shielding layer 112. [

제1 커패시터(C1)의 제1 전극(173)은 제5 콘택홀(CNT5)을 통해 구동 트랜지스터(DT)의 게이트 전극(151)에 접속된다. 구동 트랜지스터(DT)의 소스 전극(132) 중에서 제1 커패시터(C1)의 제1 전극(173)과 중첩되는 부분은 제1 커패시터(C1)의 제2 전극(132a)으로 기능한다. 즉, 구동 트랜지스터(DT)의 소스 전극(132)의 일부는 제1 커패시터(C1)의 제2 전극(132a)으로 기능한다. 결국, 제1 커패시터(C1)의 제1 전극(173)은 구동 트랜지스터(DT)의 게이트 전극에 접속되고 제2 전극은 구동 트랜지스터(DT)의 소스 전극(132)에 접속되므로, 제1 커패시터(C1)에는 구동 트랜지스터(DT)의 게이트 전극(151)과 소스 전극(132) 간의 전압 차가 저장된다.The first electrode 173 of the first capacitor C1 is connected to the gate electrode 151 of the driving transistor DT through the fifth contact hole CNT5. A portion of the source electrode 132 of the driving transistor DT which overlaps with the first electrode 173 of the first capacitor C1 functions as the second electrode 132a of the first capacitor C1. That is, a part of the source electrode 132 of the driving transistor DT functions as the second electrode 132a of the first capacitor C1. Since the first electrode 173 of the first capacitor C1 is connected to the gate electrode of the driving transistor DT and the second electrode of the first capacitor C1 is connected to the source electrode 132 of the driving transistor DT, C1 stores the voltage difference between the gate electrode 151 and the source electrode 132 of the driving transistor DT.

기준전압라인(174)은 제1 콘택홀(CNT1)을 통해 제1 차광층(111)에 접속된다. 제1 차광층(111)은 제2 커패시터(C2)의 제1 전극(111a)에 접속되므로, 제2 커패시터(C2)의 제1 전극(111a)에는 기준전압라인(174)의 기준전압이 공급된다. 구동 트랜지스터(DT)의 소스 전극(132) 중에서 제1 차광층(111)과 중첩되는 부분은 제2 커패시터(C2)의 제2 전극(132a, 132b)으로 기능한다. 즉, 구동 트랜지스터(DT)의 소스 전극(132)의 일부는 제2 커패시터(C1)의 제2 전극(132a, 132b)으로 기능한다. 결국, 제2 커패시터(C2)의 제1 전극은 제1 차광층(111)을 통해 기준전압라인(174)에 접속되고, 제2 전극은 구동 트랜지스터(DT)의 소스 전극(132)에 접속되므로, 제2 커패시터(C2)에는 구동 트랜지스터(DT)의 소스 전극(132)과 기준전압라인(174) 간의 전압 차가 저장된다.The reference voltage line 174 is connected to the first light-shielding layer 111 through the first contact hole CNT1. The reference voltage of the reference voltage line 174 is supplied to the first electrode 111a of the second capacitor C2 because the first light blocking layer 111 is connected to the first electrode 111a of the second capacitor C2. do. The portion of the source electrode 132 of the driving transistor DT which overlaps with the first light shielding layer 111 functions as the second electrodes 132a and 132b of the second capacitor C2. That is, a part of the source electrode 132 of the driving transistor DT functions as the second electrodes 132a and 132b of the second capacitor C1. The first electrode of the second capacitor C2 is connected to the reference voltage line 174 through the first light shielding layer 111 and the second electrode is connected to the source electrode 132 of the driving transistor DT And the voltage difference between the source electrode 132 of the driving transistor DT and the reference voltage line 174 is stored in the second capacitor C2.

이상에서 살펴본 바와 같이, 본 발명의 실시예는 제2 커패시터(C2)의 제1 전극으로 기능하는 제1 차광층(111)을 노출시키는 제1 콘택홀(CNT1)을 통해 기준전압라인(174)과 제1 차광층(111)을 접속한다. 그 결과, 본 발명의 실시예는 구동 트랜지스터(DT)의 소스 전극(132) 중에서 제1 차광층(111)과 중첩되는 부분이 제2 커패시터(C2)의 제2 전극(132b)으로 기능하므로, 제2 커패시터(C2)에는 구동 트랜지스터(DT)의 소스 전극과 기준전압라인(174) 간의 전압 차가 저장된다. 따라서, 본 발명의 실시예는 구동 트랜지스터(DT)의 소스 전극의 전압 변동을 줄일 수 있다.As described above, in the embodiment of the present invention, the reference voltage line 174 is formed through the first contact hole CNT1 exposing the first light-shielding layer 111 functioning as the first electrode of the second capacitor C2. And the first light-shielding layer 111 are connected to each other. As a result, in the embodiment of the present invention, the portion of the source electrode 132 of the driving transistor DT which overlaps with the first light shielding layer 111 functions as the second electrode 132b of the second capacitor C2, A voltage difference between the source electrode of the driving transistor DT and the reference voltage line 174 is stored in the second capacitor C2. Therefore, the embodiment of the present invention can reduce the voltage fluctuation of the source electrode of the driving transistor DT.

한편, 도 9 및 도 10에서는 설명의 편의를 위해 제3 금속 패턴 상에 마련되는 보호막, 유기발광다이오드(OLED)의 애노드 전극을 포함하는 제4 금속 패턴, 뱅크층, 유기발광다이오드(OLED)의 캐소드 전극을 포함하는 제5 금속 패턴, 유무기 복합층을 도시하지 않았음에 주의하여야 한다.
9 and 10, a protective film provided on the third metal pattern, a fourth metal pattern including the anode electrode of the organic light emitting diode (OLED), a bank layer, and an organic light emitting diode (OLED) It should be noted that the fifth metal pattern including the cathode electrode and the organic-inorganic hybrid layer are not shown.

도 11은 도 3의 화소의 또 다른 예를 보여주는 평면도이다. 도 12는 도 11의 Ⅱ-Ⅱ'의 단면도이다. 도 11 및 도 12에서는 설명의 편의를 의해 도 3의 구동 트랜지스터(DT), 제1 및 제2 커패시터들(C1, C2), 및 기준전압라인(VRL)만을 도시하였다. 이하에서는 도 11 및 도 12를 결부하여 본 발명의 또 다른 실시예에 따른 제2 커패시터(C2)의 접속 구조에 대해 상세히 설명한다.11 is a plan view showing another example of the pixel of Fig. 12 is a cross-sectional view of II-II 'of FIG. In FIGS. 11 and 12, only the driving transistor DT, the first and second capacitors C1 and C2, and the reference voltage line VRL of FIG. 3 are shown for convenience of explanation. Hereinafter, the connection structure of the second capacitor C2 according to another embodiment of the present invention will be described in detail with reference to FIGS. 11 and 12. FIG.

도 11 및 도 12를 참조하면, 하부 기판(100)상에 제1 차광층(light shiled layer, 111)을 포함하는 제1 금속 패턴이 마련된다. 제1 금속 패턴은 구동 트랜지스터(DT)의 액티브층(130)에 빛이 입사되는 것을 방지하기 위한 차광 금속 패턴이다. 이를 위해, 제1 차광층(111)은 구동 트랜지스터(DT)의 반도체층(131), 소스 전극(132), 및 드레인 전극(133)에 중첩되게 형성되며, 구동 트랜지스터(DT)의 반도체층(131), 소스 전극(132), 및 드레인 전극(133)보다 넓은 면적으로 형성될 수 있다. 제1 차광층(111)은 빛이 투과되지 않는 불투명한 금속 물질로 형성될 수 있다. 제1 차광층(111) 중에서 구동 트랜지스터(DT)의 소스 전극(132)과 중첩되는 부분은 제2 커패시터(C2)의 제1 전극(111a)으로 기능한다. 즉, 제1 차광층(111)의 일부는 제2 커패시터(C2)의 제1 전극(111a)으로 기능한다.Referring to FIGS. 11 and 12, a first metal pattern including a light shied layer 111 is provided on a lower substrate 100. The first metal pattern is a light shielding metal pattern for preventing light from being incident on the active layer 130 of the driving transistor DT. The first light shielding layer 111 is formed so as to overlap the semiconductor layer 131, the source electrode 132 and the drain electrode 133 of the driving transistor DT, 131, the source electrode 132, and the drain electrode 133. In addition, The first light-shielding layer 111 may be formed of an opaque metal material through which light is not transmitted. The portion of the first light-shielding layer 111 overlapping the source electrode 132 of the driving transistor DT functions as the first electrode 111a of the second capacitor C2. That is, a part of the first light-shielding layer 111 functions as the first electrode 111a of the second capacitor C2.

제1 금속 패턴 상에는 버퍼층(120)이 마련된다. 버퍼층(120) 상에는 구동 트랜지스터(DT)의 채널층(131), 소스 전극(132), 및 드레인 전극(133)을 포함하는 액티브층(130)이 마련된다. 액티브층(130)은 도 9 및 도 10을 결부하여 설명한 바와 실질적으로 동일하므로, 액티브층(130)에 대한 자세한 설명은 생략한다.A buffer layer 120 is formed on the first metal pattern. An active layer 130 including a channel layer 131, a source electrode 132 and a drain electrode 133 of the driving transistor DT is provided on the buffer layer 120. [ Since the active layer 130 is substantially the same as that described with reference to FIGS. 9 and 10, detailed description of the active layer 130 will be omitted.

액티브층(130) 상에는 게이트 절연막(140)이 마련된다. 게이트 절연막(140)은 도 9 및 도 10을 결부하여 설명한 바와 실질적으로 동일하므로, 게이트 절연막(140)에 대한 자세한 설명은 생략한다.A gate insulating layer 140 is formed on the active layer 130. Since the gate insulating film 140 is substantially the same as that described with reference to FIGS. 9 and 10, a detailed description of the gate insulating film 140 will be omitted.

게이트 절연막(140) 상에는 구동 트랜지스터(DT)의 게이트 전극(151)과 구동전압라인(152)을 포함하는 제2 금속 패턴이 마련된다. 제2 금속 패턴은 도 9 및 도 10을 결부하여 설명한 바와 실질적으로 동일하므로, 제2 금속 패턴에 대한 자세한 설명은 생략한다.A second metal pattern including the gate electrode 151 and the driving voltage line 152 of the driving transistor DT is provided on the gate insulating layer 140. [ Since the second metal pattern is substantially the same as that described with reference to FIGS. 9 and 10, detailed description of the second metal pattern is omitted.

액티브층(130)과 제2 금속 패턴 상에는 층간 절연막(160)이 마련된다. 버퍼층(120)과 층간 절연막(160)을 관통하여 제1 차광층(111)을 노출시키는 제1 콘택홀(CNT1')들이 형성될 수 있다. 또한, 층간 절연막(160)을 관통하여 구동 트랜지스터(DT)의 드레인 전극(133)을 노출시키는 제2 콘택홀(CNT2')이 형성될 수 있다. 나아가, 층간 절연막(160)을 관통하여 구동 트랜지스터(DT)의 게이트 전극을 노출시키는 제3 콘택홀(CNT3')과 구동전압라인(152)을 노출시키는 제4 콘택홀(CNT4')이 형성될 수 있다.An active layer 130 and an interlayer insulating layer 160 are formed on the second metal pattern. The first contact holes CNT1 'through the buffer layer 120 and the interlayer insulating layer 160 to expose the first light shielding layer 111 may be formed. A second contact hole CNT2 'for exposing the drain electrode 133 of the driving transistor DT through the interlayer insulating film 160 may be formed. Further, a third contact hole CNT3 'for exposing the gate electrode of the driving transistor DT through the interlayer insulating film 160 and a fourth contact hole CNT4' for exposing the driving voltage line 152 are formed .

층간 절연막(160) 상에는 제1 연결전극(171), 제1 커패시터(C1)의 제1 전극(173) 및 기준전압라인(174)을 포함하는 제3 금속 패턴이 마련된다. 제3 금속 패턴은 데이터라인들과 동일한 금속으로 형성되는 데이터 금속 패턴이다.A third metal pattern including a first connecting electrode 171, a first electrode 173 of the first capacitor C1, and a reference voltage line 174 is provided on the interlayer insulating layer 160. [ The third metal pattern is a data metal pattern formed of the same metal as the data lines.

제1 연결전극(171)은 제2 콘택홀(CNT2')을 통해 구동 트랜지스터(DT)의 드레인 전극(133)에 접속되고, 제4 콘택홀(CNT4')을 통해 구동전압라인(152)에 접속된다. 따라서, 구동 트랜지스터(DT)의 드레인 전극에는 구동전압라인(152)의 구동전압이 공급된다.The first connection electrode 171 is connected to the drain electrode 133 of the driving transistor DT through the second contact hole CNT2 'and is connected to the driving voltage line 152 through the fourth contact hole CNT4' Respectively. Therefore, the driving voltage of the driving voltage line 152 is supplied to the drain electrode of the driving transistor DT.

제1 커패시터(C1)의 제1 전극(173)은 제3 콘택홀(CNT3')을 통해 구동 트랜지스터(DT)의 게이트 전극(151)에 접속된다. 구동 트랜지스터(DT)의 소스 전극(132) 중에서 제1 커패시터(C1)의 제1 전극(173)과 중첩되는 부분은 제1 커패시터(C1)의 제2 전극(132a)으로 기능한다. 즉, 구동 트랜지스터(DT)의 소스 전극(132)의 일부는 제1 커패시터(C1)의 제2 전극(132a)으로 기능한다. 결국, 제1 커패시터(C1)의 제1 전극(173)은 구동 트랜지스터(DT)의 게이트 전극에 접속되고 제2 전극은 구동 트랜지스터(DT)의 소스 전극(132)에 접속되므로, 제1 커패시터(C1)에는 구동 트랜지스터(DT)의 게이트 전극(151)과 소스 전극(152) 간의 전압 차가 저장된다.The first electrode 173 of the first capacitor C1 is connected to the gate electrode 151 of the driving transistor DT through the third contact hole CNT3 '. A portion of the source electrode 132 of the driving transistor DT which overlaps with the first electrode 173 of the first capacitor C1 functions as the second electrode 132a of the first capacitor C1. That is, a part of the source electrode 132 of the driving transistor DT functions as the second electrode 132a of the first capacitor C1. Since the first electrode 173 of the first capacitor C1 is connected to the gate electrode of the driving transistor DT and the second electrode of the first capacitor C1 is connected to the source electrode 132 of the driving transistor DT, C1 stores the voltage difference between the gate electrode 151 and the source electrode 152 of the driving transistor DT.

기준전압라인(174)은 제1 콘택홀(CNT1')들을 통해 제1 차광층(111)에 접속된다. 제1 차광층(111)은 제2 커패시터(C2)의 제1 전극(111a)에 접속되므로, 제2 커패시터(C2)의 제1 전극(111a)에는 기준전압라인(174)의 기준전압이 공급된다. 구동 트랜지스터(DT)의 소스 전극(132) 중에서 제1 차광층(111)과 중첩되는 부분은 제2 커패시터(C2)의 제2 전극(132a, 132b)으로 기능한다. 즉, 구동 트랜지스터(DT)의 소스 전극(132)의 일부는 제2 커패시터(C2)의 제2 전극(132a, 132b)으로 기능한다. 결국, 제2 커패시터(C2)의 제1 전극은 제1 차광층(111)을 통해 기준전압라인(174)에 접속되고, 제2 전극은 구동 트랜지스터(DT)의 소스 전극(132)에 접속되므로, 제2 커패시터(C2)에는 구동 트랜지스터(DT)의 소스 전극과 기준전압라인(174) 간의 전압 차가 저장된다.The reference voltage line 174 is connected to the first light-shielding layer 111 through the first contact holes CNT1 '. The reference voltage of the reference voltage line 174 is supplied to the first electrode 111a of the second capacitor C2 because the first light blocking layer 111 is connected to the first electrode 111a of the second capacitor C2. do. The portion of the source electrode 132 of the driving transistor DT which overlaps with the first light shielding layer 111 functions as the second electrodes 132a and 132b of the second capacitor C2. That is, a part of the source electrode 132 of the driving transistor DT functions as the second electrodes 132a and 132b of the second capacitor C2. The first electrode of the second capacitor C2 is connected to the reference voltage line 174 through the first light shielding layer 111 and the second electrode is connected to the source electrode 132 of the driving transistor DT And the voltage difference between the source electrode of the driving transistor DT and the reference voltage line 174 is stored in the second capacitor C2.

이상에서 살펴본 바와 같이, 본 발명의 실시예는 제2 커패시터(C2)의 제1 전극으로 기능하는 제1 차광층(111)을 노출시키는 제1 콘택홀(CNT1)을 통해 기준전압라인(174)과 제1 차광층(111)을 접속한다. 그 결과, 본 발명의 실시예는 구동 트랜지스터(DT)의 소스 전극(132) 중에서 제1 차광층(111)과 중첩되는 부분이 제2 커패시터(C2)의 제2 전극(132b)으로 기능하므로, 제2 커패시터(C2)에는 구동 트랜지스터(DT)의 소스 전극과 기준전압라인(174) 간의 전압 차가 저장된다. 따라서, 본 발명의 실시예는 구동 트랜지스터(DT)의 소스 전극의 전압 변동을 줄일 수 있다.As described above, in the embodiment of the present invention, the reference voltage line 174 is formed through the first contact hole CNT1 exposing the first light-shielding layer 111 functioning as the first electrode of the second capacitor C2. And the first light-shielding layer 111 are connected to each other. As a result, in the embodiment of the present invention, the portion of the source electrode 132 of the driving transistor DT which overlaps with the first light shielding layer 111 functions as the second electrode 132b of the second capacitor C2, A voltage difference between the source electrode of the driving transistor DT and the reference voltage line 174 is stored in the second capacitor C2. Therefore, the embodiment of the present invention can reduce the voltage fluctuation of the source electrode of the driving transistor DT.

한편, 도 11 및 도 12에서는 설명의 편의를 위해 제3 금속 패턴 상에 마련되는 보호막, 유기발광다이오드(OLED)의 애노드 전극을 포함하는 제4 금속 패턴, 뱅크층, 유기발광다이오드(OLED)의 캐소드 전극을 포함하는 제5 금속 패턴, 유무기 복합층을 도시하지 않았음에 주의하여야 한다.11 and 12, a protective film provided on the third metal pattern, a fourth metal pattern including the anode electrode of the organic light emitting diode (OLED), a bank layer, an organic light emitting diode OLED It should be noted that the fifth metal pattern including the cathode electrode and the organic-inorganic hybrid layer are not shown.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10: 표시패널 20: 데이터 구동부
30: 스캔 구동부 40: 초기화 구동부
50: 타이밍 제어부 P: 화소
DT: 구동 트랜지스터 ST1: 제1 트랜지스터
ST2: 제2 트랜지스터 ST3: 제3 트랜지스터
OLED: 유기발광다이오드 C1: 제1 커패시터
C2: 제2 커패시터 EVSL: 저전위 구동전압라인
VRL, 174: 기준전압 라인 EVDL: 구동전압라인
Sk: 제k 스캔라인 SENk: 제k 초기화라인
Dj: 제j 데이터라인 SCANk: 제k 스캔신호
SENSk: 제k 초기화신호 Vg: 게이트전압
Vs: 소스전압 Vref: 기준전압
Vcomp: 보상전압 Vt: 턴-오프전압
Vdata: 데이터전압 Von: 게이트 온 전압
Voff: 게이트 오프 전압 100: 하부기판
111: 제1 차광층 111a: 제2 커패시터의 제1 전극
112: 제2 차광층 120: 버퍼층
131: 채널층 132: 소스 전극
132a: 제1 커패시터의 제2 전극 132b: 제2 커패시터의 제2 전극
133: 드레인 전극 140: 게이트 절연막
151: 게이트 전극 152: 구동전압라인
160: 층간 절연막 171: 제1 연결전극
172: 제2 연결전극 173: 제1 커패시터의 제1 전극10: display panel 20: data driver
30: scan driver 40: initialization driver
50: timing control section P: pixel
DT: driving transistor ST1: first transistor
ST2: second transistor ST3: third transistor
OLED: organic light emitting diode C1: first capacitor
C2: Second capacitor EVSL: Low potential driving voltage line
VRL, 174: reference voltage line EVDL: driving voltage line
Sk: kth scan line SENk: kth initialization line
Dj: the jth data line SCANk: the kth scan signal
SENSk: kth initialization signal Vg: gate voltage
Vs: source voltage Vref: reference voltage
Vcomp: compensation voltage Vt: turn-off voltage
Vdata: data voltage Von: gate-on voltage
Voff: gate-off voltage 100: lower substrate
111: first light-shielding layer 111a: first electrode of the second capacitor
112: second light-shielding layer 120: buffer layer
131: channel layer 132: source electrode
132a: second electrode of the first capacitor 132b: second electrode of the second capacitor
133: drain electrode 140: gate insulating film
151: gate electrode 152: driving voltage line
160: interlayer insulating film 171: first connecting electrode
172: second connection electrode 173: first electrode of the first capacitor

Claims (7)

기준전압이 공급되는 기준전압라인들, 및 구동전압이 공급되는 구동전압라인들에 접속된 화소들을 갖는 표시패널을 구비하고,
상기 화소는,
캐소드 전극에 상기 구동전압보다 낮은 저전위 구동전압이 공급되는 유기발광다이오드;
게이트 전극과 소스 전극간 전압 차에 따라 상기 구동전압라인으로부터 상기 유기발광다이오드로 흐르는 전류를 제어하는 구동 트랜지스터;
상기 구동 트랜지스터의 게이트 전극에 접속된 제1 전극과 상기 구동 트랜지스터의 소스 전극에 접속된 제2 전극을 포함하는 제1 커패시터; 및
상기 기준전압라인에 접속된 제1 전극과 상기 구동 트랜지스터의 소스 전극에 접속된 제2 전극을 포함하는 제2 커패시터를 포함하는 유기발광표시장치.And a display panel having pixels connected to the reference voltage lines to which the reference voltage is supplied and the driving voltage lines to which the driving voltage is supplied,
The pixel includes:
An organic light emitting diode to which a low potential driving voltage lower than the driving voltage is supplied to the cathode electrode;
A driving transistor for controlling a current flowing from the driving voltage line to the organic light emitting diode according to a voltage difference between the gate electrode and the source electrode;
A first capacitor including a first electrode connected to a gate electrode of the driving transistor and a second electrode connected to a source electrode of the driving transistor; And
And a second capacitor including a first electrode connected to the reference voltage line and a second electrode connected to a source electrode of the driving transistor. 제 1 항에 있어서,
상기 화소들은 데이터전압들이 공급되는 데이터라인들, 스캔신호들이 공급되는 스캔라인들, 및 초기화신호들이 공급되는 초기화라인들에 접속되며,
상기 화소는,
상기 스캔라인의 상기 스캔신호에 의해 턴-온되어 상기 데이터라인의 전압을 상기 구동 트랜지스터의 게이트 전극에 공급하는 제1 트랜지스터; 및
상기 초기화라인의 상기 초기화신호에 의해 턴-온되어 상기 기준전압라인의 기준전압을 상기 구동 트랜지스터의 소스 전극에 공급하는 제2 트랜지스터를 더 포함하는 유기발광표시장치.The method according to claim 1,
The pixels are connected to data lines to which data voltages are supplied, scan lines to which scan signals are supplied, and initialization lines to which initialization signals are supplied,
The pixel includes:
A first transistor which is turned on by the scan signal of the scan line and supplies a voltage of the data line to a gate electrode of the drive transistor; And
And a second transistor which is turned on by the initialization signal of the initialization line and supplies a reference voltage of the reference voltage line to a source electrode of the driving transistor. 제 2 항에 있어서,
상기 데이터라인에 제1 및 제2 기간들 동안 보상전압을 공급하고, 제3 및 제4 기간들 동안 턴-오프전압을 공급하며, 제5 기간 동안 상기 데이터전압을 공급하는 데이터 구동부;
상기 스캔라인에 상기 제1 내지 제3 기간들 및 상기 제5 기간 동안 게이트 온 전압을 갖는 스캔신호를 공급하고, 상기 제4 및 제6 기간들 동안 게이트 오프 전압을 갖는 스캔신호를 공급하는 스캔 구동부; 및
상기 초기화라인에 상기 제1 기간 동안 게이트 온 전압을 갖는 초기화신호를 공급하고, 상기 제2 내지 제6 기간들 동안 게이트 오프 전압을 갖는 초기화신호를 공급하는 초기화 구동부를 더 포함하는 유기발광표시장치.3. The method of claim 2,
A data driver for supplying a compensation voltage for the first and second periods to the data line, supplying a turn-off voltage for the third and fourth periods, and supplying the data voltage for the fifth period;
A scan driver for supplying a scan signal having a gate-on voltage to the scan line during the first to third periods and the fifth period, and a scan driver for supplying a scan signal having a gate-off voltage during the fourth and sixth periods, ; And
And an initialization driver for supplying an initialization signal having a gate-on voltage to the initialization line during the first period and supplying an initialization signal having a gate-off voltage during the second to the sixth periods. 제 1 항에 있어서,
하부기판 상에는 제1 차광층을 포함하는 제1 금속 패턴이 마련되고, 상기 제1 금속 패턴 상에는 버퍼층이 마련되며, 상기 버퍼층 상에는 상기 구동 트랜지스터의 채널층, 소스 전극, 및 드레인 전극을 포함하는 액티브층이 마련되고, 상기 액티브층 상에는 게이트 절연막이 마련되며, 상기 게이트 절연막 상에는 상기 구동 트랜지스터의 게이트 전극을 포함하는 제2 금속 패턴이 마련되고, 상기 제2 금속 패턴 상에는 층간 절연막이 마련되며, 상기 층간 절연막 상에는 상기 기준전압라인을 포함하는 제3 금속 패턴이 마련되는 유기발광표시장치.The method according to claim 1,
A first metal pattern including a first light shielding layer is formed on a lower substrate, a buffer layer is provided on the first metal pattern, and an active layer including a channel layer, a source electrode, and a drain electrode of the driving transistor, Wherein a gate insulating film is formed on the active layer, a second metal pattern including a gate electrode of the driving transistor is formed on the gate insulating film, an interlayer insulating film is provided on the second metal pattern, Wherein the third metal pattern includes the reference voltage line. 제 4 항에 있어서,
상기 제2 커패시터의 제1 전극은 상기 구동 트랜지스터의 소스 전극과 중첩되는 제1 차광층의 일부이고, 상기 제2 전극은 상기 제1 차광층과 중첩되는 구동 트랜지스터의 소스 전극의 일부인 유기발광표시장치.5. The method of claim 4,
Wherein the first electrode of the second capacitor is a part of the first light shielding layer overlapping the source electrode of the driving transistor and the second electrode is a part of the source electrode of the driving transistor overlapping the first light shielding layer, . 제 5 항에 있어서,
상기 기준전압라인은 상기 버퍼층과 상기 층간 절연막을 관통하는 제1 콘택홀을 통해 상기 제1 차광층에 전기적으로 접속되는 유기발광표시장치.6. The method of claim 5,
Wherein the reference voltage line is electrically connected to the first light-shielding layer through a first contact hole passing through the buffer layer and the interlayer insulating layer. 제 6 항에 있어서,
상기 제1 금속 패턴은 상기 버퍼층, 상기 게이트 절연막, 및 상기 층간 절연막을 관통하는 제2 콘택홀을 통해 상기 구동 트랜지스터의 소스 전극에 전기적으로 접속되는 제2 차광층을 더 포함하는 유기발광표시장치.The method according to claim 6,
Wherein the first metal pattern further includes a second light shielding layer electrically connected to a source electrode of the driving transistor through a second contact hole passing through the buffer layer, the gate insulating film, and the interlayer insulating film.
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