KR20160083587A - 게이트 구동부와 이를 포함한 표시장치 - Google Patents

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Abstract

본 발명의 실시예는 표시장치의 해상도가 높아지고 표시장치의 면적이 커질수록 클럭신호의 라이징이 딜레이(delay)되는 것을 방지할 뿐만 아니라, 멀티 파형을 쉽게 구현할 수 있는 게이트 구동부와 이를 포함한 표시장치에 관한 것이다. 본 발명의 실시예에 따른 게이트 구동부는 복수의 스테이지들을 구비하고, 상기 스테이지는 제1 및 제2 풀-업 트랜지스터들과, 제1 및 제2 풀-다운 트랜지스터들을 포함한다. 제1 풀-업 트랜지스터는 제1 풀-업 노드의 전압에 따라 제1 클럭 단자로 입력되는 클럭신호를 제2 풀-업 노드에 공급한다. 제1 풀-다운 트랜지스터는 제1 풀-다운 노드의 전압에 따라 제1 전원전압 단자로 입력되는 제1 전원전압을 상기 제2 풀-업 노드에 공급한다. 제2 풀-업 트랜지스터는 제2 풀-업 노드의 전압에 따라 제2 전원전압 단자로 입력되는 제2 전원전압을 출력단자로 공급한다. 제2 풀-다운 트랜지스터는 제2 풀-다운 노드의 전압에 따라 상기 제1 전원전압을 상기 출력단자로 공급한다.

Description

게이트 구동부와 이를 포함한 표시장치{GATE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 게이트 구동부와 이를 포함한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 예를 들어, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러 가지 평판표시장치가 활용되고 있다.
이러한 평판 표시장치는 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들에 접속된 다수의 화소들을 포함하는 표시패널, 게이트라인들에 게이트신호들을 공급하는 게이트 구동부, 및 데이터라인들에 데이터 전압들을 공급하는 데이터 구동부를 구비한다. 게이트 구동부는 표시패널의 비표시영역에 형성될 수 있으며, 다수의 트랜지스터(transistor)들을 갖는 스테이지들을 포함하여 게이트라인들에 게이트하이전압과 게이트로우전압을 스윙하는 게이트신호들을 공급한다.
도 1a는 제1 타입의 스테이지를 간략히 보여주는 일 예시도면이다. 도 1b는 제2 타입의 스테이지를 간략히 보여주는 일 예시도면이다. 도 1a 및 도 1b를 참조하면, 스테이지는 풀-업 노드(NQ), 풀-다운 노드(NQB), 풀-업 노드(NQ)가 게이트하이전압으로 충전되는 경우 턴-온되는 풀-업 트랜지스터(TU), 풀-다운 노드(NQB)가 게이트하이전압으로 충전되는 경우 턴-온되는 제1 풀-다운 트랜지스터(TD1), 및 풀-업 노드(TU)와 풀-다운 노드(TD)의 충방전을 제어하기 위한 노드 제어부(NC)를 포함한다. 노드 제어부(NC)는 스테이지의 출력을 안정적으로 제어하기 위해 풀-업 노드(NQ)가 게이트하이전압으로 충전되는 경우 풀-다운 노드(NQB)를 게이트로우전압으로 방전시키며, 풀-다운 노드(NQB)가 게이트하이전압으로 충전되는 경우 풀-업 노드(NQ)를 게이트로우전압으로 방전시킨다.
도 1a와 같이 제1 타입의 스테이지(STT1)의 풀-업 트랜지스터(TU)는 풀-업 노드(NQ)가 게이트하이전압으로 충전되는 경우 클럭 단자(CT)로 입력되는 클럭신호를 게이트신호로 출력한다. 제1 타입의 스테이지(STT1)는 표시장치의 해상도가 높아지고 표시장치의 면적이 커질수록, 클럭 단자(CT)로 입력되는 클럭신호의 로드(load)가 증가되므로, 클럭신호의 라이징이 딜레이(delay)되는 단점이 있다. 이 경우, 제1 타입의 스테이지(STT1)의 출력 단자로 출력되는 게이트신호의 라이징이 딜레이되는 문제가 발생할 수 있다.
도 1b와 같이 제2 타입의 스테이지(STT2)의 풀-업 트랜지스터(TU)는 풀-업 노드(NQ)가 게이트하이전압으로 충전되는 경우 게이트하이전압 단자(VGHT)로 입력되는 게이트하이전압을 게이트신호로 출력한다. 제2 타입의 스테이지(STT2)는 도 2와 같이 복수의 게이트하이전압(VGH)들의 펄스들(P1, P2)을 갖는 멀티 파형의 게이트신호(GS)를 출력하기 어려운 단점이 있다.
그러므로, 최근에는 제1 타입의 스테이지(STT1)의 단점과 제2 타입의 스테이지(STT2)의 단점을 모두 개선할 수 있는 새로운 스테이지가 요구되고 있다.
본 발명의 실시예는 표시장치의 해상도가 높아지고 표시장치의 면적이 커질수록 클럭신호의 라이징 딜레이(delay)로 인해 게이트신호의 라이징이 딜레이되는 것을 방지할 뿐만 아니라, 멀티 파형을 쉽게 구현할 수 있는 게이트 구동부와 이를 포함한 표시장치를 제공한다.
본 발명의 실시예에 따른 게이트 구동부는 복수의 스테이지들을 구비하고, 상기 스테이지는 제1 및 제2 풀-업 트랜지스터들과, 제1 및 제2 풀-다운 트랜지스터들을 포함한다. 제1 풀-업 트랜지스터는 제1 풀-업 노드의 전압에 따라 제1 클럭 단자로 입력되는 클럭신호를 제2 풀-업 노드에 공급한다. 제1 풀-다운 트랜지스터는 제1 풀-다운 노드의 전압에 따라 제1 전원전압 단자로 입력되는 제1 전원전압을 상기 제2 풀-업 노드에 공급한다. 제2 풀-업 트랜지스터는 제2 풀-업 노드의 전압에 따라 제2 전원전압 단자로 입력되는 제2 전원전압을 출력단자로 공급한다. 제2 풀-다운 트랜지스터는 제2 풀-다운 노드의 전압에 따라 상기 제1 전원전압을 상기 출력단자로 공급한다.
본 발명의 실시예에 따른 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 상기 데이터라인들과 상기 게이트라인들에 접속되는 화소들, 및 상기 게이트라인들에 게이트신호들을 출력하는 스테이지들을 포함하는 게이트 구동부를 포함하는 표시패널을 구비하고, 상기 스테이지는 제1 및 제2 풀-업 트랜지스터들과, 제1 및 제2 풀-다운 트랜지스터들을 포함한다. 제1 풀-업 트랜지스터는 제1 풀-업 노드의 전압에 따라 제1 클럭 단자로 입력되는 클럭신호를 제2 풀-업 노드에 공급한다. 제1 풀-다운 트랜지스터는 제1 풀-다운 노드의 전압에 따라 제1 전원전압 단자로 입력되는 제1 전원전압을 상기 제2 풀-업 노드에 공급한다. 제2 풀-업 트랜지스터는 제2 풀-업 노드의 전압에 따라 제2 전원전압 단자로 입력되는 제2 전원전압을 출력단자로 공급한다. 제2 풀-다운 트랜지스터는 제2 풀-다운 노드의 전압에 따라 상기 제1 전원전압을 상기 출력단자로 공급한다.
본 발명의 실시예는 제1 클럭 단자로 입력되는 클럭신호를 이용하여 제2 풀-업 노드를 제어한다. 그 결과, 본 발명의 실시예는 표시장치의 해상도가 높아지고 표시장치의 면적이 커지더라도 제1 클럭 단자로 입력되는 클럭신호의 로드 증가를 최소화할 수 있으며, 또한 클럭신호가 게이트신호로 출력되는 것이 아니므로, 게이트신호의 라이징 딜레이를 방지할 수 있다.
또한, 본 발명의 실시예는 제1 클럭 단자로 입력되는 클럭신호에 의해 제2 풀-업 노드를 제어하므로, 제1 클럭 단자로 입력되는 클럭신호의 파형에 따라 게이트신호를 공급할 수 있다. 즉, 본 발명의 실시예는 제1 클럭 단자로 입력되는 클럭신호를 멀티 파형으로 구현하는 경우, 멀티 파형의 게이트신호를 출력할 수 있다.
도 1a는 제1 타입의 스테이지를 간략히 보여주는 일 예시도면.
도 1b는 제2 타입의 스테이지를 간략히 보여주는 일 예시도면.
도 2는 멀티 파형의 일 예를 보여주는 파형도.
도 3은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도.
도 4는 도 3의 화소를 보여주는 일 예시도면.
도 5는 도 3의 화소를 보여주는 또 다른 예시도면.
도 6은 도 3의 게이트 구동부를 상세히 보여주는 블록도.
도 7은 제q 스테이지의 일 예를 상세히 보여주는 회로도.
도 8은 클럭신호들, 제q-2, 제q 및 제q+2 게이트신호들, 도 7의 제q 스테이지의 제1 풀-업 노드의 전압, 제1 풀-다운 노드의 전압, 제2 풀-업 노드의 전압, 제2 풀-다운 노드의 전압, 및 제1 노드의 전압을 보여주는 파형도.
도 9a 내지 도 9e는 제1 내지 제5 기간들 동안 도 7의 제q 스테이지의 동작을 보여주는 회로도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 3은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 데이터 구동부(20), 및 타이밍 제어부(30)를 구비한다.
본 발명의 실시예에 따른 표시장치는 게이트신호들을 게이트라인들(G1~Gn)에 순차적으로 공급하는 라인 순차 스캐닝으로 픽셀들에 데이터전압들을 공급하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.
표시패널(10)은 데이터라인들(D1~Dm, m은 2 이상의 양의 정수), 게이트라인들(G1~Gn, n은 2 이상의 양의 정수), 및 데이터라인들(D1~Dm)과 게이트라인들(G1~Gn)에 접속된 화소(P)들, 제1 및 제2 게이트 구동부들(11, 12)을 포함한다.
화소(P)는 데이터라인들(D1~Dm) 중 어느 하나와 게이트라인들(G1~Gn) 중 어느 하나에 접속될 수 있다. 이로 인해, 화소(P)는 게이트라인에 게이트신호가 공급될때 데이터라인의 데이터전압을 공급받으며, 공급된 데이터전압에 따라 소정의 밝기로 발광한다.
표시장치가 액정표시장치로 구현되는 경우, 화소(P)들 각각은 도 4와 같이 트랜지스터(T), 화소전극(11), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 제k(k는 1≤k≤n을 만족하는 양의 정수) 게이트라인(Gk)의 게이트신호에 응답하여 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터라인(Dj)의 데이터전압을 화소전극(11)에 공급한다. 이로 인해, 화소(P)들 각각은 화소전극(11)에 공급된 데이터전압과 공통전극(12)에 공급된 공통전압의 전위차에 의해 발생되는 전계에 의해 액정층(13)의 액정을 구동하여 백라이트 유닛으로부터 입사되는 빛의 투과량을 조정할 수 있다. 공통전극(12)은 공통전압라인(VcomL)으로부터 공통전압을 공급받으며, 백라이트 유닛은 표시패널(10)의 아래에 배치되어 표시패널(10)에 균일한 빛을 조사한다. 또한, 스토리지 커패시터(Cst)는 화소전극(11)과 공통전극(12) 사이에 마련되어 화소전극(11)과 공통전극(12) 간의 전압차를 일정하게 유지한다.
표시장치가 유기발광표시장치로 구현되는 경우, 화소(P)들 각각은 도 5와 같이 유기발광다이오드(OLED), 스캔 트랜지스터(ST), 구동 트랜지스터(DT), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스캔 트랜지스터(ST)는 제k 게이트라인(Gk)의 게이트신호에 응답하여 제j 데이터라인(Dj)의 데이터전압을 구동 트랜지스터(DT)의 게이트전극에 공급한다. 구동 트랜지스터(DT)는 게이트 전극에 공급되는 데이터전압에 따라 고전위전압라인(VDDL)으로부터 유기발광다이오드(OLED)로 흐르는 구동전류를 제어한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DT)와 저전위전압라인(VSSL) 사이에 마련되어, 구동전류에 따라 소정의 밝기로 발광한다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극의 전압을 일정하게 유지하기 위해, 구동 트랜지스터(DT)의 게이트 전극과 고전위전압라인(VDDL) 사이에 마련될 수 있다.
게이트 구동부(11)는 게이트라인들(G1, G2, G3, …, Gn-1, Gn)에 접속되어 게이트신호들을 공급한다. 구체적으로, 게이트 구동부(11)는 타이밍 제어부(30)로부터 게이트 제어신호(GCS)를 입력받고, 게이트 제어신호(GCS)에 따라 게이트신호들을 생성하여 게이트라인들(G1, G2, G3, …, Gn-1, Gn)에 공급한다. 게이트 구동부(11)에 대한 자세한 설명은 도 6을 결부하여 후술한다.
표시패널(10)은 표시영역(DA)과 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)은 화소(P)들이 마련되어 화상이 표시되는 영역이다. 비표시영역(NDA)은 표시영역(DA)의 주변에 마련되는 영역으로, 화상이 표시되지 않는 영역이다. 게이트 구동부(11)는 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 비표시영역(NDA)에 마련될 수 있다. 도 3에서는 게이트 구동부(11)가 표시패널(10)의 일측 비표시영역에 마련된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 복수의 게이트 구동부들이 표시패널(10)의 비표시영역(NDA)에 마련될 수 있다. 예를 들어, 어느 한 게이트 구동부가 표시패널(10)의 일측 비표시영역에 마련되고, 다른 게이트 구동부가 표시패널(10)의 타측 비표시영역에 마련될 수 있다.
데이터 구동부(20)는 데이터라인들(D1~Dm)에 접속된다. 데이터 구동부(20)는 타이밍 제어부(30)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받고, 데이터 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터전압들로 변환한다. 데이터 구동부(20)는 아날로그 데이터전압들을 데이터라인들(D1~Dm)에 공급한다. 데이터 구동부(20)는 하나의 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함) 또는 복수의 소스 드라이브 IC들을 포함할 수 있다.
타이밍 제어부(30)는 외부의 시스템 보드(미도시)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 타이밍 신호들(TS)은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 타이밍 제어부(30)는 타이밍 신호들(TS)에 기초하여 게이트 구동부(11)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 데이터 구동부(20)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성한다. 게이트 제어신호(GCS)는 도 8과 같이 스타트 신호와 클럭신호들(CLK1, CLK2, CLK3, CLK4) 등을 포함할 수 있다.
타이밍 제어부(30)는 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 데이터 구동부(20)에 공급한다. 타이밍 제어부(30)는 게이트 제어신호(GCS)를 게이트 구동부(11)에 공급한다.
도 6은 도 3의 게이트 구동부를 상세히 보여주는 블록도이다. 도 6을 참조하면, 게이트 구동부(11)에는 스타트 신호가 공급되는 스타트 신호라인(STL), 제1 내지 제4 클럭신호들이 공급되는 제1 내지 제4 클럭라인들(CL1, CL2, CL3, CL4), 제1 전원전압이 공급되는 제1 전원전압라인(VINT1), 제2 전원전압이 공급되는 제2 전원전압라인(VINT2)이 마련된다. 스타트 신호와 제1 내지 제4 클럭신호들은 도 3의 타이밍 제어부(30)로부터 공급되며, 제1 및 제2 전원전압들은 전원 공급원(미도시)으로부터 공급될 수 있다.
게이트 구동부(11)는 게이트라인들(G1, G2, G3, …, Gn-1, Gn)에 접속된 스테이지들(STA1~STAn)을 포함한다. 게이트 구동부(11)의 제q(q는 1≤q≤n를 만족하는 양의 정수) 스테이지(STAq)는 제q 게이트라인(Gq)에 접속되어 게이트신호를 출력한다. 도 6에서는 설명의 편의를 위해 제1 내지 제4 게이트라인들(G1~G4)에 접속된 제1 내지 제4 스테이지들(STA1~STA4)만을 도시하였다.
이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 앞에 위치한 스테이지를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 뒤에 위치한 스테이지를 지시한다. 예를 들어, 제3 스테이지(STA3)의 전단 스테이지들은 제1 및 제2 스테이지들(STA1, STA2)을 지시하고, 제3 스테이지(STA3)의 후단 스테이지들은 제4 내지 제n 스테이지들(STA4~STAn)을 지시한다.
스테이지들(STA1~STAn) 각각은 스타트 단자(ST), 리셋 단자(RT), 제1 및 제2클럭 단자들(CT1, CT2), 제1 전원전압 단자(VINT1), 제2 전원전압 단자(VINT2), 및 출력단자(OT)를 포함한다.
스테이지들(STA1~STAn) 각각의 스타트 단자(ST)는 스타트 신호라인(STL) 또는 두 번째 전단 스테이지의 출력 단자(OT)에 접속될 수 있다. 제q 스테이지(STAq)의 두 번째 전단 스테이지는 제q-2 스테이지(STAq-2)를 지시한다. 즉, 제q 스테이지(STAq)의 스타트 단자(ST)는 스타트 신호라인(STL) 또는 제q-2 스테이지(STAq-2)의 출력단자(OT)에 접속될 수 있다. 이 경우, 제q 스테이지(STAq)의 스타트 단자(ST)에는 스타트 신호라인(STL)의 스타트 신호 또는 제q-2 스테이지(STAq-2)의 출력신호가 입력될 수 있다. 예를 들어, 도 6과 같이 제1 및 제2 스테이지들(STA1, STA2)은 두 번째 전단 스테이지가 없기 때문에, 제1 및 제2 스테이지들(STA1, STA2) 각각의 스타트 단자(ST)는 스타트 신호라인(STL)에 접속되어 스타트 신호를 입력받을 수 있다. 또한, 도 6과 같이 제3 내지 제n 스테이지들(STA3~STAn) 각각의 스타트 단자(ST)는 두 번째 전단 스테이지의 출력단자(OT)에 접속되어 두 번째 전단 스테이지의 출력신호를 입력받을 수 있다.
스테이지들(STA1~STAn) 각각의 리셋 단자(RT)는 두 번째 후단 스테이지의 출력 단자(OT)에 접속될 수 있다. 제q 스테이지(STAq)의 두 번째 후단 스테이지는 제q+2 스테이지(STAq+2)를 지시한다. 즉, 제q 스테이지(STAq)의 리셋 단자(RT)는 제q+2 스테이지(STAq+2)의 출력단자(OT)에 접속되어 제q+2 스테이지(STAq+2)의 출력신호를 입력받을 수 있다.
스테이지들(STA1~STAn) 각각의 제1 및 제2 클럭 단자들(CT1, CT2) 각각은 제1 내지 제4 클럭 라인들(CL1~CL4) 중 어느 하나에 접속된다. 클럭신호들은 고속 구동시 충분한 충전시간 확보를 위해 순차적으로 위상이 지연되는 i(i는 4 이상의 양의 정수)상 클럭신호들인 것이 바람직하다. 본 발명의 실시 예에서는 도 8과 같이 클럭신호들(CLK1~CLK4)이 1 수평기간마다 순차적으로 위상이 지연되는 4 상 클럭신호들인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 클럭 신호들 각각은 도 8과 같이 소정의 주기를 갖고 게이트 온 전압(Von)과 게이트 오프 전압(Voff) 사이에서 스윙한다.
스테이지들(STA1~STAn) 각각의 제1 및 제2 클럭 단자들(CT1, CT2)은 서로 다른 클럭 라인들에 접속된다. 따라서, 스테이지들(STA1~STAn) 각각의 제1 및 제2 클럭 단자들(CT1, CT2)에는 서로 다른 클럭 신호들이 입력된다. 예를 들어, 도 6과 같이 제1 스테이지(STA1)의 제1 클럭 단자(CT1)는 제1 클럭 라인(CL1)에 접속되고, 제2 클럭 단자(CT2)는 제2 클럭 라인(CL2)에 접속될 수 있으며, 제2 스테이지(STA2)의 제1 클럭 단자(CT1)는 제2 클럭 라인(CL2)에 접속되고, 제2 클럭 단자(CT2)는 제3 클럭 라인(CL3)에 접속될 수 있다.
스테이지들(STA1~STAn)의 제1 및 제2 클럭 단자들(CT1, CT2) 각각에는 클럭 신호들이 순차적으로 공급된다. 예를 들어, 도 6과 같이 제1 스테이지(STA1)의 제1 클럭 단자(CT1)는 제1 클럭 라인(CL1)에 접속되어 제1 클럭신호를 입력받고, 제2 스테이지(STA2)의 제1 클럭 단자(CT1)는 제2 클럭 라인(CL2)에 접속되어 제2 클럭신호를 입력받으며, 제3 스테이지(STA3)의 제1 클럭 단자(CT1)는 제3 클럭 라인(CL3)에 접속되어 제3 클럭신호를 입력받고, 제4 스테이지(STA4)의 제1 클럭 단자(CT1)는 제4 클럭 라인(CL4)에 접속되어 제4 클럭신호를 입력받을 수 있다. 또한, 도 6과 같이 제1 스테이지(STA1)의 제2 클럭 단자(CT2)는 제2 클럭 라인(CL2)에 접속되어 제2 클럭신호를 입력받고, 제2 스테이지(STA2)의 제2 클럭 단자(CT2)는 제3 클럭 라인(CL3)에 접속되어 제3 클럭신호를 입력받으며, 제3 스테이지(STA3)의 제2 클럭 단자(CT2)는 제4 클럭 라인(CL4)에 접속되어 제4 클럭신호를 입력받고, 제4 스테이지(STA4)의 제2 클럭 단자(CT2)는 제1 클럭 라인(CL1)에 접속되어 제1 클럭신호를 입력받을 수 있다.
스테이지들(STA1~STAn) 각각의 제1 전원전압 단자(VINT1)는 제1 전원전압라인(VINL1)에 접속된다. 따라서, 스테이지들(STA1~STAn) 각각의 제1 전원전압 단자(VINT1)에는 제1 전원전압이 공급된다.
스테이지들(STA1~STAn) 각각의 제2 전원전압 단자(VINT2)는 제2 전원전압라인(VINL2)에 접속된다. 따라서, 스테이지들(STA1~STAn) 각각의 제2 전원전압 단자(VINT2)에는 제2 전원전압이 공급된다.
스테이지들(STA1~STAn) 각각의 출력단자(OT)는 게이트라인에 접속되어 게이트신호를 출력한다. 또한, 스테이지들(STA1~STAn) 각각의 출력단자(OT)는 두 번째 후단 스테이지의 스타트 단자(ST), 두 번째 전단 스테이지의 리셋 단자(RT)에 접속된다. 제q 스테이지(STAq)의 두 번째 전단 스테이지는 제q-2 스테이지(STAq-2)를 지시하고, 두 번째 후단 스테이지는 제q+2 스테이지(STAq+2)를 지시한다. 즉, 제q 스테이지(STAq)의 출력단자(OT)는 제q-2 스테이지(STAq-2)의 리셋 단자(RT)와 제q+2 스테이지(STAq+2)의 스타트 단자(ST)에 접속된다.
도 7은 제q 스테이지의 일 예를 상세히 보여주는 회로도이다. 도 7에서는 설명의 편의를 위해 제1 풀-업 노드는 제1 Q 노드(NQ1)이고, 제1 풀-다운 노드는 제1 QB 노드(NQB1)이며, 제2 풀-업 노드는 제2 Q 노드(NQ2)이고, 제2 풀-다운 노드는 제2 QB 노드(NQB2)인 것을 중심으로 설명하였다.
도 7을 참조하면, 제q 스테이지(STAq)는 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 노드 제어부(100), 제2 노드 제어부(200), 및 커패시터(C)를 포함한다.
제1 풀-업 트랜지스터(TU1)는 제1 Q 노드(NQ1)의 게이트 온 전압에 의해 턴-온되어 제1 클럭 단자(CT1)로 입력되는 클럭신호를 제2 Q 노드(NQ2)로 공급한다. 제1 풀-업 트랜지스터(TU1)가 제1 Q 노드(NQ1)의 게이트 온 전압에 의해 턴-온되고 게이트 온 전압의 클럭신호가 제1 클럭 단자(CT1)로 입력되는 경우, 제2 Q 노드(NQ2)에는 게이트 온 전압이 공급되므로, 제2 풀-업 트랜지스터(TU2)는 턴-온될 수 있다. 제1 풀-업 트랜지스터(TU1)의 게이트 전극은 제1 Q 노드(NQ1)에 접속되고, 제1 전극은 제2 Q 노드(NQ2)에 접속되며, 제2 전극은 제1 클럭 단자(CT1)에 접속될 수 있다.
제1 풀-다운 트랜지스터(TD1)는 제1 QB 노드(NQB1)의 게이트 온 전압에 의해 턴-온되어 제1 전원전압 단자(VINT1)로 입력되는 제1 전원전압을 제2 Q 노드(NQ2)로 공급한다. 제1 풀-다운 트랜지스터(TD1)가 제1 QB 노드(NQB1)의 게이트 온 전압에 의해 턴-온되는 경우, 제2 Q 노드(NQ2)에는 게이트 오프 전압이 공급되므로, 제2 풀-업 트랜지스터(TU2)는 턴-오프될 수 있다. 제1 풀-다운 트랜지스터(TD1)의 게이트 전극은 제1 QB 노드(NQB1)에 접속되고, 제1 전극은 제1 전원전압 단자(VINT1)에 접속되며, 제2 전극은 제2 Q 노드(NQ2)에 접속될 수 있다.
제2 풀-업 트랜지스터(TU2)는 제2 Q 노드(NQ2)의 게이트 온 전압에 의해 턴-온되어 제2 전원전압 단자(VIN2)로 입력되는 제2 전원전압을 출력단자(OT)로 공급한다. 제2 풀-업 트랜지스터(TU2)가 제2 Q 노드(NQ2)의 게이트 온 전압에 의해 턴-온되는 경우 출력단자(OT)에는 게이트 온 전압이 공급되므로, 게이트 온 전압의 게이트신호가 게이트라인으로 출력될 수 있다. 제2 풀-업 트랜지스터(TU2)의 게이트 전극은 제2 Q 노드(NQ2)에 접속되고, 제1 전극은 출력단자(OT)에 접속되며, 제2 전극은 제2 전원전압 단자(VINT2)에 접속될 수 있다.
제2 풀-다운 트랜지스터(TD2)는 제2 QB 노드(NQB2)의 게이트 온 전압에 의해 턴-온되어 제1 전원전압 단자(VINT1)로 입력되는 제1 전원전압을 출력단자(OT)로 공급한다. 제2 풀-다운 트랜지스터(TD2)가 제2 QB 노드(NQB2)의 게이트 온 전압에 의해 턴-온되는 경우 출력단자(OT)에는 게이트 오프 전압이 공급되므로, 게이트 오프 전압의 게이트신호가 게이트라인으로 출력될 수 있다. 제2 풀-다운 트랜지스터(TD2)의 게이트 전극은 제2 QB 노드(NQB2)에 접속되고, 제1 전극은 제1 전원전압 단자(VINT1)에 접속되며, 제2 전극은 출력단자(OT)에 접속될 수 있다.
본 발명의 실시예에서 게이트 오프 전압은 표시패널(10)에 마련된 트랜지스터들을 턴-오프시킬 수 있는 전압이고, 게이트 온 전압은 상기 트랜지스터들을 턴-온시킬 수 있는 전압이다. 상기 트랜지스터들이 도 4, 도 5, 및 도 7과 같이 N 타입 MOSFET으로 형성되는 경우, 게이트 온 전압은 대략 20V 이상의 게이트하이전압, 게이트 오프 전압은 대략 -3V 이하의 게이트로우전압으로 설정될 수 있다. 또한, 본 발명의 실시예에서 제1 전원전압 단자(VINT1)로 입력되는 제1 전원전압은 게이트 오프 전압이고, 제2 전원전압 단자(VINT2)로 입력되는 제2 전원전압은 게이트 온 전압이다.
제1 노드 제어부(100)는 제2 QB 노드(NQB2)의 충방전을 제어한다. 제1 노드 제어부(100)는 제2 Q 노드(NQ2)가 게이트 온 전압(Von)으로 충전되는 경우 제2 QB 노드(NQB2)를 게이트 오프 전압(Voff)으로 방전하고, 제2 Q 노드(NQ2)가 게이트 오프 전압(Voff)으로 방전되는 경우 제2 QB 노드(NQB2)를 게이트 온 전압(Von)으로 충전하는 역할을 한다. 제1 노드 제어부(100)는 제2 QB 노드 방전부(110)와 제2 QB 노드 충전부(120)를 포함할 수 있다.
제2 QB 노드 방전부(110)는 제2 Q 노드(NQ2)의 전압에 따라 제2 QB 노드(NQB2)를 게이트 오프 전압으로 방전한다. 제2 QB 노드 방전부(110)는 제1 트랜지스터(T1)를 포함할 수 있다.
제1 트랜지스터(T1)는 제2 Q 노드(NQ2)의 게이트 온 전압에 의해 턴-온되어 제1 전원전압 단자(VINT1)로 입력되는 제1 전원전압을 제2 QB 노드(NQB2)에 공급한다. 제1 트랜지스터(T1)가 턴-온되는 경우 제2 QB 노드(NQB2)에 게이트 오프 전압이 공급되므로, 제2 풀-다운 트랜지스터(TD2)는 턴-오프될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 Q 노드(NQ2)에 접속되고, 제1 전극은 제1 전원전압 단자(VINT1)에 접속되며, 제2 전극은 제2 QB 노드(NQB2)에 접속될 수 있다.
제2 QB 노드 충전부(120)는 제2 클럭 단자(CT2)로 입력되는 클럭신호와 제1 QB 노드(NQB1)의 전압에 따라 제2 QB 노드(NQB2)를 게이트 오프 전압으로 충전하는 제2 QB 노드 충전부(120)를 포함한다. 제2 QB 노드 충전부(120)는 제2 및 제3 트랜지스터들(T2, T3)을 포함할 수 있다.
제2 트랜지스터(T2)는 제1 QB 노드(NQB1)의 게이트 온 전압에 의해 턴-온되어 제2 전원전압 단자(VINT2)로 입력되는 제2 전원전압을 제2 QB 노드(NQB2)에 공급한다. 제2 트랜지스터(T2)가 턴-온되는 경우 제2 QB 노드(NQB2)에 게이트 온 전압이 공급되므로, 제2 풀-다운 트랜지스터(TD2)는 턴-온될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제1 QB 노드(NQB1)에 접속되고, 제1 전극은 제2 QB 노드(NQB2)에 접속되며, 제2 전극은 제2 전원전압 단자(VINT2)에 접속될 수 있다.
제3 트랜지스터(T3)는 제2 클럭 단자(CT2)의 게이트 온 전압의 클럭신호에 의해 턴-온되어 제2 QB 노드(NQB2)에 게이트 온 전압을 공급한다. 제3 트랜지스터(T3)가 턴-온되는 경우, 제2 QB 노드(NQB2)에는 게이트 온 전압이 공급되므로, 제2 풀-다운 트랜지스터(TD2)는 턴-온될 수 있다. 제3 트랜지스터(T3)의 게이트 전극과 제2 전극은 제2 클럭 단자(CT2)에 접속되고, 제1 전극은 제2 QB 노드(NQB2)에 접속될 수 있다. 즉, 제3 트랜지스터(T3)는 다이오드 접속될 수 있다.
제2 노드 제어부(200)는 제1 Q 노드(NQ1)와 제1 QB 노드(NQB1)의 충방전을 제어한다. 제2 노드 제어부(200)는 제1 Q 노드 충방전부(210)와 제1 QB 노드 충방전부(220)를 포함할 수 있다.
제1 Q 노드 충방전부(210)는 스타트 단자(ST)로 입력되는 스타트 신호 또는 제q-2 스테이지(STAq-2)의 출력신호에 따라 제1 Q 노드(NQ1)를 게이트 온 전압으로 충전하고, 리셋 단자(RT)로 입력되는 제q+2 스테이지(STAq+2)의 출력신호에 따라 제1 Q 노드(NQ1)를 게이트 오프 전압으로 방전한다. 제1 Q 노드 충방전부(210)는 제4 내지 제6 트랜지스터들(T4~T6)을 포함할 수 있다.
제4 트랜지스터(T4)는 스타트 단자(ST)로 입력되는 스타트 신호 또는 제q-2 스테이지(STAq-2)의 출력신호의 게이트 온 전압에 의해 턴-온되어 제2 전원전압 단자(VINT2)로 입력되는 제2 전원전압을 제1 Q 노드(NQ1)에 공급한다. 제4 트랜지스터(T4)가 턴-온되는 경우 제1 Q 노드(NQ1)에 게이트 온 전압이 공급되므로, 제1 풀-업 트랜지스터(TU1)는 턴-온될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 스타트 단자(ST)에 접속되고, 제1 전극은 제1 Q 노드(NQ1)에 접속되며, 제2 전극은 제2 전원전압 단자(VINT2)에 접속될 수 있다.
제5 트랜지스터(T5)는 리셋 단자(RT)로 입력되는 제q+2 스테이지(STAq+2)의 출력신호의 게이트 온 전압에 의해 턴-온되어 제1 전원전압 단자(VINT1)로 입력되는 제1 전원전압을 제1 Q 노드(NQ1)에 공급한다. 제5 트랜지스터(T5)가 턴-온되는 경우 제1 Q 노드(NQ1)에 게이트 오프 전압이 공급되므로, 제1 풀-업 트랜지스터(TU1)는 턴-오프될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 리셋 단자(RT)에 접속되고, 제1 전극은 제1 전원전압 단자(VINT1)에 접속되며, 제2 전극은 제1 Q 노드(NQ1)에 접속될 수 있다.
제6 트랜지스터(T6)는 제1 QB 노드(NQB1)의 게이트 온 전압에 의해 턴-온되어 제1 전원전압 단자(VINT1)로 입력되는 제1 전원전압을 제1 Q 노드(NQ1)에 공급한다. 제6 트랜지스터(T6)가 턴-온되는 경우 제1 Q 노드(NQ1)에 게이트 오프 전압이 공급되므로, 제1 풀-업 트랜지스터(TU1)는 턴-오프될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 제1 QB 노드(NQB1)에 접속되고, 제1 전극은 제1 전원전압 단자(VINT1)에 접속되며, 제2 전극은 제1 Q 노드(NQ1)에 접속될 수 있다.
제1 QB 노드 충방전부(220)는 스타트 단자(ST)로 입력되는 스타트 신호 또는 제q-2 스테이지(STAq-2)의 출력신호에 따라 제1 QB 노드(NQB1)를 게이트 오프 전압으로 방전하고, 제1 Q 노드(NQ1)가 게이트 오프 전압으로 방전되는 경우 제1 QB 노드(NQB1)를 게이트 온 전압으로 충전한다. 제1 QB 노드 충방전부(220)는 제7 내지 제11 트랜지스터들(T4~T11)을 포함할 수 있다.
제7 트랜지스터(T7)는 제1 노드(N1)의 게이트 온 전압에 의해 턴-온되어 제2 전원전압 단자(VINT2)로 입력되는 제2 전원전압을 제1 QB 노드(NQB1)에 공급한다. 제7 트랜지스터(T7)가 턴-온되는 경우 제1 QB 노드(NQB1)에 게이트 온 전압이 공급되므로, 제1 풀-다운 트랜지스터(TD1)는 턴-온될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제1 노드(N1)에 접속되고, 제1 전극은 제1 QB 노드(NQB1)에 접속되며, 제2 전극은 제2 전원전압 단자(VINT2)에 접속될 수 있다.
제8 트랜지스터(T8)는 제2 전원전압 단자(VINT2)의 게이트 온 전압에 의해 턴-온되어 제1 노드(N1)에 게이트 온 전압을 공급한다. 제8 트랜지스터(T8)의 게이트 전극과 제2 전극은 제2 전원전압 단자(VINT2)에 접속되고, 제1 전극은 제1 노드(N1)에 접속될 수 있다. 즉, 제8 트랜지스터(T8)는 다이오드 접속될 수 있다.
제9 트랜지스터(T9)는 제1 Q 노드(NQ1)의 게이트 온 전압에 의해 턴-온되어 제1 전원전압 단자(VINT1)로 입력되는 제1 전원전압을 제1 노드(N1)에 공급한다. 제9 트랜지스터(T9)의 게이트 전극은 제1 Q 노드(NQ1)에 접속되고, 제1 전극은 제1 전원전압 단자(VINT1)에 접속되며, 제2 전극은 제1 노드(N1)에 접속될 수 있다.
제8 트랜지스터(T8)가 턴-온되고 제9 트랜지스터(T9)가 턴-오프되는 경우, 제1 노드(N1)에는 게이트 온 전압이 공급되므로, 제7 트랜지스터(T7)는 턴-온될 수 있다. 제8 트랜지스터(T8)가 턴-온되더라도 제9 트랜지스터(T9)가 턴-오프되는 경우, 제1 노드(N1)에는 게이트 오프 전압이 공급되므로, 제7 트랜지스터(T7)는 턴-오프될 수 있다.
제10 트랜지스터(T10)는 제1 Q 노드(NQ1)의 게이트 온 전압에 의해 턴-온되어 제1 전원전압 단자(VINT1)로 입력되는 제2 전원전압을 제1 QB 노드(NQB1)에 공급한다. 제10 트랜지스터(T10)가 턴-온되는 경우 제1 QB 노드(NQB1)에 게이트 오프 전압이 공급되므로, 제1 풀-다운 트랜지스터(TD1)는 턴-오프될 수 있다. 제10 트랜지스터(T10)의 게이트 전극은 제1 Q 노드(NQ1)에 접속되고, 제1 전극은 제1 전원전압 단자(VINT1)에 접속되며, 제2 전극은 제1 QB 노드(NQB1)에 접속될 수 있다.
제11 트랜지스터(T11)는 스타트 단자(ST)로 입력되는 스타트 신호 또는 제q-2 스테이지(STAq-2)의 출력신호의 게이트 온 전압에 의해 턴-온되어 제1 전원전압 단자(VINT1)로 입력되는 제1 전원전압을 제1 QB 노드(NQB1)에 공급한다. 제11 트랜지스터(T11)가 턴-온되는 경우 제1 QB 노드(NQB1)에 게이트 오프 전압이 공급되므로, 제1 풀-다운 트랜지스터(TU1)는 턴-오프될 수 있다. 제11 트랜지스터(T11)의 게이트 전극은 스타트 단자(ST)에 접속되고, 제1 전극은 제1 전원전압 단자(VINT1)에 접속되며, 제2 전극은 제1 QB 노드(NQB1)에 접속될 수 있다.
커패시터(C)는 제1 Q 노드(NQ1)와 제2 Q 노드(NQ2) 사이에 접속된다. 커패시터(CB)는 제1 Q 노드(NQ1)와 제2 Q 노드(NQ2)의 차전압을 유지한다.
제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 및 제1 내지 제11 트랜지스터들(T1~T11)의 제1 전극은 소스 전극, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않는다. 즉, 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 및 제1 내지 제11 트랜지스터들(T1~T11)의 제1 전극은 드레인 전극, 제2 전극은 소스 전극일 수 있다.
또한, 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 및 제1 내지 제11 트랜지스터들(T1~T11) 각각의 반도체 층은 산화물(oxide), 아모포스 실리콘(amorphous silicon, a-Si) 또는 폴리 실리콘(poly silicon, Poly-Si)으로 형성될 수 있다.
한편, 도 7에서는 설명의 편의를 위해 제q 스테이지(STAq)만을 예시하였으나, 게이트 구동부(11)의 스테이지들(STA1~STAn) 각각은 도 7에 도시된 제q 스테이지(STAq)와 실질적으로 동일하게 형성될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 제q 스테이지(STAq)는 제1 풀-업 노드(NQ1)의 게이트 온 전압에 의해 턴-온되어 제1 클럭 단자(CLK1)로 입력되는 클럭신호를 제2 풀-업 노드(NQ2)로 공급하여 제2 풀-업 노드(NQ2)를 제어하는 제1 풀-업 트랜지스터(TU1)를 포함한다. 또한, 본 발명의 실시예에 따른 제q 스테이지(STAq)는 제2 풀-업 노드(NQ2)의 게이트 온 전압에 의해 턴-온되어 제2 전원전압 단자(VINT2)로 입력되는 제2 전원전압을 출력단자(OT)로 출력한다. 즉, 본 발명의 실시예에서 제1 클럭 단자(CLK1)로 입력되는 클럭신호는 게이트신호로 출력되는 것이 아니라, 제2 풀-업 트랜지스터(TU2)의 턴-온을 제어하는 역할을 한다. 그 결과, 본 발명의 실시예는 표시장치의 해상도가 높아지고 표시장치의 면적이 커지더라도 제1 클럭 단자(CT1)로 입력되는 클럭신호의 로드 증가를 최소화할 수 있으며, 또한 클럭신호가 게이트신호로 출력되는 것이 아니므로, 게이트신호의 라이징 딜레이를 방지할 수 있다.
또한, 본 발명의 실시예에 따른 제q 스테이지(STAq)는 제1 클럭 단자(CLK1)로 입력되는 클럭신호에 의해 제2 풀-업 노드(NQ2)를 제어하므로, 제1 클럭 단자(CLK1)로 입력되는 클럭신호의 파형에 따라 게이트신호를 공급할 수 있다. 즉, 본 발명의 실시예에 따른 제q 스테이지(STAq)는 제1 클럭 단자(CLK1)로 입력되는 클럭신호가 도 2와 같이 멀티 파형을 갖는 경우, 멀티 파형의 게이트신호를 출력할 수 있다.
결국, 본 발명의 실시예는 표시장치의 해상도가 높아지고 표시장치의 면적이 커질수록 클럭신호의 라이징 딜레이(delay)로 인해 게이트신호의 라이징이 딜레이되는 것을 방지할 뿐만 아니라, 멀티 파형을 쉽게 구현할 수 있다. 본 발명의 실시예에 따른 제q 스테이지(STAq)의 동작에 대한 자세한 설명은 도 8 및 도 9a 내지 도 9e를 결부하여 후술한다.
도 8은 클럭신호들, 제q-2, 제q 및 제q+2 게이트신호들, 도 7의 제q 스테이지의 제1 풀-업 노드의 전압, 제1 풀-다운 노드의 전압, 제2 풀-업 노드의 전압, 제2 풀-다운 노드의 전압, 및 제1 노드의 전압을 보여주는 파형도이다. 도 8에는 제1 내지 제4 클럭신호들(CLK1~CLK4), 제q 스테이지(STAq)의 스타트 단자(ST)에 입력되는 제q-2 게이트신호(GSq-2), 제q 스테이지(STAq)의 출력단자(OT)로 출력되는 제q 게이트신호(GSq), 제q 스테이지(STAq)의 리셋 단자(RT)로 입력되는 제q+2 게이트신호(GSq+2)가 나타나 있다. 또한, 도 8에는 제1 Q 노드(NQ1)의 전압(VQ1), 제1 QB 노드(NQB1)의 전압(VQB1), 제2 Q 노드(NQ2)의 전압(VQ2), 제2 QB 노드(NQB2)의 전압(VQB2), 및 제1 노드(N1)의 전압(VN1)이 나타나 있다. 제q 스테이지(STAq)의 스타트 단자(ST)에는 제q-2 게이트신호(GSq-2) 대신에 스타트 신호가 입력될 수 있다. 도 8에서는 클럭신호들(CLK1~CLK4)이 순차적으로 위상이 지연되는 4상 클럭신호들인 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다.
클럭 신호들(CLK1~CLK4)은 게이트 온 전압(Von)과 게이트 오프 전압(Voff) 사이에서 스윙한다. 클럭 신호들(CLK1~CLK4) 각각은 1 수평 기간 동안 게이트 온 전압(Von)을 갖고, 3 수평 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다. 1 수평기간은 표시패널(10)의 어느 한 게이트 라인에 접속된 화소들에 데이터 전압들이 공급되는 1 수평 라인 스캐닝 기간을 지시한다.
제q 스테이지(STAq)의 동작 기간은 도 8과 같이 제1 내지 제6 기간들(t1~t6)로 구분될 수 있다. 제1 내지 제4 기간들(t1~t4)은 제q 스테이지(STAq)의 제1 풀-업 노드(NQ1)가 게이트 온 전압(Von)으로 충전됨으로써, 제1 풀-업 트랜지스터(TU1)가 턴-온되는 기간인 풀-업 기간이다. 제5 및 제6 기간들(t5, t6)은 제q 스테이지(STAq)의 제1 풀-업 노드(NQ1)가 게이트 오프 전압(Voff)으로 방전되고 제1 풀-다운 노드(NQB1)가 게이트 온 전압(Von)으로 충전됨으로써, 제1 풀-다운 트랜지스터(TD1)가 턴-온되는 기간인 풀-다운 기간이다. 제q 스테이지(STAq)는 풀-업 기간 내에서 게이트 온 전압(Von)의 게이트신호를 출력하고, 풀-다운 기간 동안 게이트 오프 전압(Voff)의 게이트신호를 출력한다.
한편, 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 및 제1 내지 제11 트랜지스터들(T1~T11)이 P 타입 MOS-FET으로 구현되는 경우, P 타입 MOS-FET의 특성에 맞도록 도 8의 신호들은 수정되어야 할 것이다. 이하에서, 도 9a 내지 도 9e를 결부하여 제1 내지 제6 기간들(t1~t6) 동안 제q 스테이지(STAq)의 동작을 상세히 설명한다.
도 9a 내지 도 9e는 제1 내지 제5 기간들 동안 도 7의 제q 스테이지의 동작을 보여주는 회로도이다. 이하에서, 도 8 및 도 9a 내지 도 9e를 결부하여 제1 내지 제6 기간들(t1~t6) 동안 제q 스테이지(STAq)의 동작을 구체적으로 설명한다.
도 9a 내지 도 9e에서는 제q 스테이지(STAq)의 스타트 단자(ST)에는 제q-2 게이트신호(GSq-2)가 입력되고, 리셋 단자(RT)에는 제q+2 게이트신호(GSq+2)가 입력되며, 제1 전원전압 단자(VINT1)에 공급되는 제1 전원전압은 게이트 오프 전압(Voff)이고, 제2 전원전압 단자(VINT2)에 공급되는 제2 전원전압은 게이트 온 전압(Von)인 것을 중심으로 설명하였다. 또한, 제1 클럭 단자(CT1)에는 제3 클럭신호(CLK3)가 입력되고, 제2 클럭 단자(CT2)에는 제4 클럭신호(CLK4)가 입력되는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 클럭 단자(CT1)에 제r(r은 양의 정수) 클럭신호가 입력되는 경우 제2 클럭 단자(CT2)에는 제r 클럭신호보다 위상이 지연된 제r+a(a는 i보다 작은 양의 정수) 클럭신호가 입력될 수 있다.
첫 번째로, 제1 기간(t1) 동안 스타트 단자(ST)에는 게이트 온 전압(Von)의 제q-2 게이트신호(GSq-2)가 입력된다. 이로 인해, 제1 기간(t1) 동안 제4 및 제11 트랜지스터들(T4, T11)이 턴-온된다. 제4 트랜지스터(T4)의 턴-온으로 인해, 도 9a와 같이 제1 Q 노드(NQ1)는 게이트 온 전압(Von)으로 충전된다. 제11 트랜지스터(T11)의 턴-온으로 인해, 도 9a와 같이 제1 QB 노드(NQB1)는 게이트 오프 전압(Voff)으로 방전된다.
제1 기간(t1) 동안 제1 Q 노드(NQ1)의 게이트 온 전압(Von)에 의해 제1 풀-업 트랜지스터(TU1)가 턴-온된다. 제1 풀-업 트랜지스터(TU1)의 턴-온으로 인해 제2 Q 노드(NQ2)는 도 9a와 같이 제1 클럭 단자(CT1)로 입력되는 제3 클럭신호(CLK3)의 게이트 오프 전압(Voff)으로 방전된다. 따라서, 제2 풀-업 트랜지스터(TU2)와 제1 트랜지스터(T1)는 턴-오프된다.
또한, 제1 기간(t1) 동안 제1 Q 노드(NQ1)의 게이트 온 전압(Von)에 의해 제9 및 제10 트랜지스터들(T9, T10)이 턴-온된다. 제9 트랜지스터(T9)의 턴-온으로 인해, 제1 노드(N1)는 도 9a와 같이 게이트 오프 전압(Voff)으로 방전되므로, 제7 트랜지스터(T7)는 턴-오프된다. 제10 트랜지스터(T10)의 턴-온으로 인해 제1 QB 노드(NQB1)는 도 9a와 같이 게이트 오프 전압(Voff)으로 방전되므로, 제1 풀-다운 트랜지스터(TD1)는 턴-오프된다.
나아가, 제1 기간(t1) 동안 제2 QB 노드(NQB2)는 앞선 제6 기간(t6) 동안 공급된 게이트 온 전압(Von)을 유지하므로, 제2 풀-다운 트랜지스터(TD2)는 턴-온된다. 제2 풀-다운 트랜지스터(TD2)의 턴-온으로 인해, 출력단자(OT)는 도 9a와 같이 게이트 오프 전압(Voff)으로 방전된다. 즉, 제1 기간(t1) 동안 제q 스테이지(STAq)는 게이트 오프 전압(Voff)의 제q 게이트신호(GSq)를 출력단자(OT)로 출력한다.
제1 기간(t1) 동안 제1 내지 제3 및 제5 내지 제7 트랜지스터들(T1, T2, T3, T5, T6, T7), 제1 풀-다운 트랜지스터(TD1) 및 제2 풀-업 트랜지스터(TU2)는 턴-오프된다.
두 번째로, 제2 기간(t2) 동안 제1 Q 노드(NQ1)는 커패시터(C)에 의해 게이트 온 전압(Von)을 유지한다.
제2 기간(t2) 동안 제1 Q 노드(NQ1)의 게이트 온 전압(Von)에 의해 제1 풀-업 트랜지스터(TU1)가 턴-온된다. 제1 풀-업 트랜지스터(TU1)의 턴-온으로 인해 제2 Q 노드(NQ2)는 도 9b와 같이 제1 클럭 단자(CT1)로 입력되는 제3 클럭신호(CLK3)의 게이트 오프 전압(Voff)으로 방전된다. 따라서, 제2 풀-업 트랜지스터(TU2)와 제1 트랜지스터(T1)는 턴-오프된다.
또한, 제2 기간(t2) 동안 제1 Q 노드(NQ1)의 게이트 온 전압(Von)에 의해 제9 및 제10 트랜지스터들(T9, T10)이 턴-온된다. 제9 트랜지스터(T9)의 턴-온으로 인해, 제1 노드(N1)는 도 9b와 같이 게이트 오프 전압(Voff)으로 방전되므로, 제7 트랜지스터(T7)는 턴-오프된다. 제10 트랜지스터(T10)의 턴-온으로 인해 제1 QB 노드(NQB1)는 도 9b와 같이 게이트 오프 전압(Voff)으로 방전되므로, 제1 풀-다운 트랜지스터(TD1)는 턴-오프된다.
나아가, 제2 기간(t2) 동안 제2 QB 노드(NQB2)는 앞선 제6 기간(t6) 동안 공급된 게이트 온 전압(Von)을 유지하므로, 제2 풀-다운 트랜지스터(TD2)는 턴-온된다. 제2 풀-다운 트랜지스터(TD2)의 턴-온으로 인해, 출력단자(OT)는 도 9b와 같이 게이트 오프 전압(Voff)으로 방전된다. 즉, 제2 기간(t2) 동안 제q 스테이지(STAq)는 게이트 오프 전압(Voff)의 제q 게이트신호(GSq)를 출력단자(OT)로 출력한다.
제2 기간(t2) 동안 제1 내지 제7 및 제11 트랜지스터들(T1, T2, T3, T4, T5, T6, T7, T11), 제1 풀-다운 트랜지스터(TD1) 및 제2 풀-업 트랜지스터(TU2)는 턴-오프된다.
세 번째로, 제3 기간(t3) 동안 제1 클럭 단자(CT1)에는 게이트 온 전압(Von)의 제3 클럭신호(CLK3)가 입력된다. 특히, 제3 기간(t3) 동안 제1 Q 노드(NQ1)의 게이트 온 전압(Von)에 의해 제1 풀-업 트랜지스터(TU1)가 턴-온된 상태에서 제1 클럭 단자(CT1)에 게이트 온 전압(Von)의 제3 클럭신호(CLK3)가 입력되는 경우, 제1 Q 노드(NQ1)는 커패시터(C)의 부트스트래핑(bootstrapping)에 의해 도 8과 같이 게이트 온 전압(Von)보다 높은 레벨 전압(Von')으로 충전되므로, 제1 풀-업 트랜지스터(TU1)는 완전히 턴-온될 수 있다. 이로 인해, 제3 기간(t3) 동안 제2 Q 노드(NQ2)에 도 9c와 같이 게이트 온 전압(Von)이 공급된다. 따라서, 제3 기간(t3) 동안 제2 풀-업 트랜지스터(TU2)와 제1 트랜지스터(T1)가 턴-온된다.
제3 기간(t3) 동안 제2 풀-업 트랜지스터(TU2)의 턴-온으로 인해 출력단자(OT)는 도 9c와 같이 게이트 온 전압(Von)으로 충전된다. 즉, 제3 기간(t3) 동안 제q 스테이지(STAq)는 게이트 온 전압(Von)의 제q 게이트신호(GSq)를 출력단자(OT)로 출력한다. 또한, 제3 기간(t3) 동안 제1 트랜지스터(T1)의 턴-온으로 인해 제2 QB 노드(NQB2)는 도 9c와 같이 게이트 오프 전압(Voff)으로 방전되므로, 제2 풀-다운 트랜지스터(TD2)는 턴-오프된다.
또한, 제3 기간(t2) 동안 제1 Q 노드(NQ1)의 게이트 온 전압(Von) 보다 높은 레벨 전압(Von')에 의해 제9 및 제10 트랜지스터들(T9, T10)이 턴-온된다. 제9 트랜지스터(T9)의 턴-온으로 인해, 제1 노드(N1)는 도 9c와 같이 게이트 오프 전압(Voff)으로 방전되므로, 제7 트랜지스터(T7)는 턴-오프된다. 제10 트랜지스터(T10)의 턴-온으로 인해 제1 QB 노드(NQB1)는 도 9c와 같이 게이트 오프 전압(Voff)으로 방전되므로, 제1 풀-다운 트랜지스터(TD1)는 턴-오프된다.
제3 기간(t3) 동안 제2 내지 제7 및 제11 트랜지스터들(T2, T3, T4, T5, T6, T7, T11), 제1 풀-다운 트랜지스터(TD1) 및 제2 풀-다운 트랜지스터(TD2)는 턴-오프된다.
네 번째로, 제4 기간(t4) 동안 제2 클럭 단자(CT2)에는 게이트 온 전압(Von)의 제4 클럭신호(CLK4)가 입력된다. 이로 인해, 제4 기간(t4) 동안 제3 트랜지스터(T3)가 턴-온된다. 제3 트랜지스터(T3)의 턴-온으로 인해, 도 9d와 같이 제2 QB 노드(NQB2)는 게이트 온 전압(Von)으로 충전되므로, 제2 풀-다운 트랜지스터(TD2)는 턴-온된다. 제2 풀-다운 트랜지스터(TD2)의 턴-온으로 인해, 출력단자(OT)는 도 9d와 같이 게이트 오프 전압(Voff)으로 방전된다. 그 결과, 제4 기간(t4) 동안 제q 스테이지(STAq)는 게이트 오프 전압(Voff)의 제q 게이트신호(GSq)를 출력단자(OT)로 출력할 수 있다.
제4 기간(t4) 동안 제1 클럭 단자(CT1)에는 게이트 오프 전압(Voff)의 제3 클럭신호(CLK3)가 입력되므로, 커패시터(C)에 의해 제1 Q 노드(NQ1)는 게이트 온 전압(Von)으로 하강하며, 제1 Q 노드(NQ1)의 게이트 온 전압(Von)에 의해 제1 풀-업 트랜지스터(TU1)가 턴-온된다. 제1 풀-업 트랜지스터(TU1)의 턴-온으로 인해 제2 Q 노드(NQ2)는 도 9d와 같이 제1 클럭 단자(CT1)로 입력되는 제3 클럭신호(CLK3)의 게이트 오프 전압(Voff)으로 방전된다. 따라서, 제2 풀-업 트랜지스터(TU2)와 제1 트랜지스터(T1)는 턴-오프된다.
또한, 제4 기간(t4) 동안 제1 Q 노드(NQ1)의 게이트 온 전압(Von)에 의해 제9 및 제10 트랜지스터들(T9, T10)이 턴-온된다. 제9 트랜지스터(T9)의 턴-온으로 인해, 제1 노드(N1)는 도 9d와 같이 게이트 오프 전압(Voff)으로 방전되므로, 제7 트랜지스터(T7)는 턴-오프된다. 제10 트랜지스터(T10)의 턴-온으로 인해 제1 QB 노드(NQB1)는 도 9d와 같이 게이트 오프 전압(Voff)으로 방전되므로, 제1 풀-다운 트랜지스터(TD1)는 턴-오프된다.
제4 기간(t4) 동안 제1, 제2, 제4 내지 제7 및 제11 트랜지스터들(T2, T3, T4, T5, T6, T7, T11), 제1 풀-다운 트랜지스터(TD1) 및 제2 풀-업 트랜지스터(TU2)는 턴-오프된다.
다섯 번째로, 제5 기간(t5) 동안 리셋 단자(RT)에는 게이트 온 전압(Von)의 제q+2 게이트신호(GSq+2)가 입력된다. 이로 인해, 제5 기간(t5) 동안 제5 트랜지스터(T5)가 턴-온된다. 제5 트랜지스터(T5)의 턴-온으로 인해, 도 9e와 같이 제1 Q 노드(NQ1)는 게이트 오프 전압(Voff)으로 방전된다.
제5 기간(t5) 동안 제1 Q 노드(NQ1)의 게이트 오프 전압(Voff)에 의해 제1 풀-업 트랜지스터(TU1)가 턴-오프된다. 또한, 제5 기간(t5) 동안 제1 Q 노드(NQ1)의 게이트 오프 전압(Voff)에 의해 제9 및 제10 트랜지스터들(T9, T10)이 턴-오프된다.
제9 트랜지스터(T9)의 턴-오프로 인해 제1 노드(N1)는 도 9e와 같이 게이트 온 전압(Von)으로 충전되므로, 제7 트랜지스터(T7)는 턴-온된다. 제7 트랜지스터(T7)의 턴-온으로 인해 제1 QB 노드(NQB1)는 도 9e와 같이 게이트 온 전압(Von)으로 충전된다. 그러므로, 제1 풀-다운 트랜지스터(TD1)가 턴-온된다. 제1 풀-다운 트랜지스터(TD1)의 턴-온으로 인해, 제2 Q 노드(NQ2)는 도 9e와 같이 게이트 오프 전압(Voff)으로 방전되므로, 제2 풀-업 트랜지스터(TU2)와 제1 트랜지스터(T1)는 턴-오프된다.
또한, 제1 QB 노드(NQB1)의 게이트 온 전압(Von)에 의해 제2 및 제6 트랜지스터(T2, T6)들이 턴-온된다. 제2 트랜지스터(T2)의 턴-온으로 인해 제2 QB 노드(NQB2)는 도 9e와 같이 게이트 온 전압(Von)으로 충전된다. 그러므로, 제2 풀-다운 트랜지스터(TD2)가 턴-온된다. 제2 풀-다운 트랜지스터(TD2)의 턴-온으로 인해, 출력단자(NO)는 도 9e와 같이 게이트 오프 전압(Voff)으로 방전된다. 즉, 제4 기간(t4) 동안 제q 스테이지(STAq)는 게이트 오프 전압(Voff)의 제q 게이트신호(GSq)를 출력단자(OT)로 출력한다. 제6 트랜지스터(T6)의 턴-온으로 인해 제1 Q 노드(NQ1)는 게이트 오프 전압(Voff)으로 방전된다.
제5 기간(t5) 동안 제1, 제3, 제4, 제9 내지 제11 트랜지스터들(T1, T3, T4, T9, T10, T11), 제1 풀-업 트랜지스터(TU1) 및 제2 풀-업 트랜지스터(TU2)는 턴-오프된다.
여섯 번째로, 제6 기간(t6) 동안 제1 QB 노드(NQB1)는 제7 트랜지스터(T7)의 턴-온으로 인해 게이트 온 전압(Von)을 유지한다.
제6 기간(t6) 동안 제1 QB 노드(NQB1)의 게이트 온 전압(Von)에 의해 제1 풀-다운 트랜지스터(TD1)가 턴-온된다. 제1 풀-다운 트랜지스터(TD1)의 턴-온으로 인해, 제2 Q 노드(NQ2)는 게이트 오프 전압(Voff)으로 방전되므로, 제2 풀-업 트랜지스터(TU2)와 제1 트랜지스터(T1)는 턴-오프된다.
또한, 제6 기간(t6) 동안 제1 QB 노드(NQB1)의 게이트 온 전압(Von)에 의해 제2 및 제6 트랜지스터(T2, T6)들이 턴-온된다. 제2 트랜지스터(T2)의 턴-온으로 인해 제2 QB 노드(NQB2)는 게이트 온 전압(Von)으로 충전된다. 그러므로, 제2 풀-다운 트랜지스터(TD2)가 턴-온된다. 제2 풀-다운 트랜지스터(TD2)의 턴-온으로 인해, 출력단자(NO)는 게이트 오프 전압(Voff)으로 방전된다. 즉, 제6 기간(t6) 동안 제q 스테이지(STAq)는 게이트 오프 전압(Voff)의 제q 게이트신호(GSq)를 출력단자(OT)로 출력한다. 제6 트랜지스터(T6)의 턴-온으로 인해 제1 Q 노드(NQ1)는 게이트 오프 전압(Voff)으로 방전된다.
또한, 제6 기간(t6) 동안 제2 클럭 단자(CT2)로 게이트 온 전압(Von)의 제4 클럭신호(CLK4)가 공급될때마다 제3 트랜지스터(T3)는 턴-온된다. 제3 트랜지스터(T3)가 턴-온되는 경우, 제2 QB 노드(NQB2)는 게이트 온 전압(Von)으로 충전된다.
제6 기간(t6) 동안 제1, 제3, 제4, 제5, 제9 내지 제11 트랜지스터들(T1, T3, T4, T5, T9, T10, T11), 제1 풀-업 트랜지스터(TU1) 및 제2 풀-업 트랜지스터(TU2)는 턴-오프된다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 제1 내지 제4 기간들(t1~t4) 동안 제1 풀-업 노드(NQ1)를 게이트 온 전압(Von)으로 충전함으로써 제1 풀-업 트랜지스터(TU1)를 턴-온시킬 수 있으므로, 제1 클럭 단자(CT1)로 입력되는 클럭신호에 의해 제2 풀-업 노드(NQ2)를 제어할 수 있다. 또한, 본 발명의 실시예는 제3 기간(t3) 동안 제1 클럭 단자(CT1)로 입력되는 클럭신호에 의해 제2 풀-업 노드(NQ2)를 게이트 온 전압(Von)으로 충전함으로써 제2 풀-업 트랜지스터(TU2)를 턴-온시킬 수 있으므로, 제2 전원전압 단자(VIN2)로 입력되는 게이트 온 전압(Von)을 출력단자(OT)로 출력할 수 있다. 즉, 본 발명의 실시예에서 제1 클럭 단자(CLK1)로 입력되는 게이트 온 전압의 클럭신호는 게이트신호로 출력되는 것이 아니라, 제2 풀-업 트랜지스터(TU2)의 턴-온을 제어하는 역할을 한다. 그 결과, 본 발명의 실시예는 표시장치의 해상도가 높아지고 표시장치의 면적이 커지더라도 제1 클럭 단자(CT1)로 입력되는 클럭신호의 로드 증가를 최소화할 수 있으며, 또한 클럭신호가 게이트신호로 출력되는 것이 아니므로, 게이트신호의 라이징 딜레이를 방지할 수 있다.
또한, 본 발명의 실시예에 따른 제q 스테이지(STAq)는 제1 클럭 단자(CLK1)로 입력되는 클럭신호에 의해 제2 풀-업 노드(NQ2)를 제어하므로, 제1 클럭 단자(CLK1)로 입력되는 클럭신호의 파형에 따라 게이트신호를 공급할 수 있다. 즉, 본 발명의 실시예에 따른 제q 스테이지(STAq)는 제1 클럭 단자(CLK1)로 입력되는 클럭신호가 도 2와 같이 멀티 파형을 갖는 경우, 멀티 파형의 게이트신호를 출력할 수 있다.
결국, 본 발명의 실시예는 표시장치의 해상도가 높아지고 표시장치의 면적이 커질수록 클럭신호의 라이징 딜레이(delay)로 인해 게이트신호의 라이징이 딜레이되는 것을 방지할 뿐만 아니라, 멀티 파형을 쉽게 구현할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 11: 게이트 구동부
20: 데이터 구동부 30: 타이밍 제어부
100: 제1 노드 제어부 110: 제2 QB 노드 방전부
120: 제2 QB 노드 충전부 200: 제2 노드 제어부
210: 제1 Q 노드 충방전부 220: 제1 QB 노드 충방전부

Claims (10)

  1. 복수의 스테이지들을 구비하고,
    상기 스테이지는,
    제1 풀-업 노드의 전압에 따라 제1 클럭 단자로 입력되는 클럭신호를 제2 풀-업 노드에 공급하는 제1 풀-업 트랜지스터;
    제1 풀-다운 노드의 전압에 따라 제1 전원전압 단자로 입력되는 제1 전원전압을 상기 제2 풀-업 노드에 공급하는 제1 풀-다운 트랜지스터;
    제2 풀-업 노드의 전압에 따라 제2 전원전압 단자로 입력되는 제2 전원전압을 출력단자로 공급하는 제2 풀-업 트랜지스터; 및
    제2 풀-다운 노드의 전압에 따라 상기 제1 전원전압을 상기 출력단자로 공급하는 제2 풀-다운 트랜지스터를 포함하는 게이트 구동부.
  2. 제 1 항에 있어서,
    상기 제2 풀-다운 노드의 충방전을 제어하는 제1 노드 제어부를 더 포함하고,
    상기 제1 노드 제어부는,
    상기 제1 풀-다운 노드의 전압에 따라 상기 제2 전원전압을 상기 제2 풀-다운 노드에 공급하는 제1 트랜지스터; 및
    상기 제2 풀-업 노드의 전압에 따라 상기 제1 전원전압을 상기 제2 풀-다운 노드에 공급하는 제2 트랜지스터를 포함하는 게이트 구동부.
  3. 제 2 항에 있어서,
    상기 제1 노드 제어부는,
    상기 제2 클럭 단자로 입력되는 클럭신호의 게이트 온 전압에 의해 턴-온되어 상기 제2 클럭 단자로 입력되는 클럭신호의 게이트 온 전압을 상기 제2 풀-다운 노드에 공급하는 제3 트랜지스터를 더 포함하는 게이트 구동부.
  4. 제 1 항에 있어서,
    상기 스테이지는,
    상기 제1 풀-업 노드와 상기 제2 풀-업 노드 사이에 접속된 커패시터를 더 포함하는 게이트 구동부.
  5. 제 1 항에 있어서,
    상기 제1 풀-업 노드와 상기 제1 풀-다운 노드의 충방전을 제어하는 제2 노드 제어부를 더 포함하고,
    상기 제2 노드 제어부는,
    상기 제1 풀-업 노드에 상기 제1 전원전압을 공급하는 경우 상기 제1 풀-다운 노드에 상기 제2 전원전압을 공급하고, 상기 제1 풀-다운 노드에 상기 제1 전원전압을 공급하는 경우 상기 제1 풀-업 노드에 상기 제2 전원전압을 공급하는 게이트 구동부.
  6. 제 1 항에 있어서,
    상기 제1 풀-업 트랜지스터의 게이트 전극은 상기 제1 풀-업 노드에 접속되고, 제1 전극은 상기 제2 풀-업 노드에 접속되며, 제2 전극은 상기 제1 클럭 단자에 접속되고,
    상기 제1 풀-다운 트랜지스터의 게이트 전극은 상기 제1 풀-다운 노드에 접속되고, 제1 전극은 상기 제1 전원전압 단자에 접속되며, 제2 전극은 상기 제2 풀-업 노드에 접속되고,
    상기 제2 풀-업 트랜지스터의 게이트 전극은 상기 제2 풀-업 노드에 접속되고, 제1 전극은 상기 출력 단자에 접속되며, 제2 전극은 상기 제2 전원전압 단자에 접속되고,
    상기 제2 풀-다운 트랜지스터의 게이트 전극은 상기 제2 풀-다운 노드에 접속되고, 제1 전극은 상기 제2 전원전압 단자에 접속되며, 제2 전극은 상기 출력 단자에 접속되는 게이트 구동부.
  7. 제 2 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극은 상기 제1 풀-다운 노드에 접속되고, 제1 전극은 상기 제2 풀-다운 노드에 접속되며, 제2 전극은 상기 제2 전원전압 단자에 접속되고,
    상기 제2 트랜지스터의 게이트 전극은 상기 제2 풀-업 노드에 접속되고, 제1 전극은 상기 제1 전원전압 단자에 접속되며, 제2 전극은 상기 제2 풀-다운 노드에 접속되는 게이트 구동부.
  8. 제 3 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극과 제2 전극은 상기 제2 클럭 단자에 접속되고, 제1 전극은 상기 제2 풀-다운 노드에 접속되는 게이트 구동부.
  9. 제 3 항에 있어서,
    상기 제1 클럭 단자에 제r(r은 양의 정수) 클럭신호가 입력되는 경우, 상기 제2 클럭 단자에는 상기 제r 클럭신호보다 위상이 지연된 제r+a(a는 양의 정수) 클럭신호가 입력되는 게이트 구동부.
  10. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 상기 데이터라인들과 상기 게이트라인들에 접속되는 화소들, 및 상기 게이트라인들에 게이트신호들을 출력하는 스테이지들을 포함하는 게이트 구동부를 포함하는 표시패널을 구비하고,
    상기 스테이지는,
    제1 풀-업 노드의 전압에 따라 제1 클럭 단자로 입력되는 클럭신호를 제2 풀-업 노드에 공급하는 제1 풀-업 트랜지스터;
    제1 풀-다운 노드의 전압에 따라 제1 전원전압 단자로 입력되는 제1 전원전압을 상기 제2 풀-업 노드에 공급하는 제1 풀-다운 트랜지스터;
    제2 풀-업 노드의 전압에 따라 제2 전원전압 단자로 입력되는 제2 전원전압을 출력단자로 공급하는 제2 풀-업 트랜지스터; 및
    제2 풀-다운 노드의 전압에 따라 상기 제1 전원전압을 상기 출력단자로 공급하는 제2 풀-다운 트랜지스터를 포함하는 표시장치.
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