KR20160083256A - 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법 - Google Patents

모놀리식 멀티채널 전력반도체소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20160083256A
KR20160083256A KR1020140193672A KR20140193672A KR20160083256A KR 20160083256 A KR20160083256 A KR 20160083256A KR 1020140193672 A KR1020140193672 A KR 1020140193672A KR 20140193672 A KR20140193672 A KR 20140193672A KR 20160083256 A KR20160083256 A KR 20160083256A
Authority
KR
South Korea
Prior art keywords
layer
inalgan
gan
cap layer
hemt structure
Prior art date
Application number
KR1020140193672A
Other languages
English (en)
Other versions
KR101673965B1 (ko
Inventor
김종민
고유민
송근만
조주영
최재혁
Original Assignee
(재)한국나노기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (재)한국나노기술원 filed Critical (재)한국나노기술원
Priority to KR1020140193672A priority Critical patent/KR101673965B1/ko
Publication of KR20160083256A publication Critical patent/KR20160083256A/ko
Application granted granted Critical
Publication of KR101673965B1 publication Critical patent/KR101673965B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Abstract

본 발명에 따른 모놀리식 멀티채널 전력반도체소자는 기판; 상기 기판 상에 형성된 제 1 HEMT 구조체; 및 상기 기판 상에 형성된 제 2 HEMT 구조체;를 포함하고, 상기 제1 및 제2 HEMT 구조체는 각기 4원계 질화물 반도체층을 포함한다. 상기 제 1 HEMT 구조체와 상기 제 2 HEMT 구조체는 동일한 기판 위에서 수평 방향으로 상이한 위치에, 수직 방향으로 서로 다른 층에 형성되며, 배리어층에 의해 서로 전기적으로 분리된다. 상기 제 1 HEMT 구조체는 상기 배리어층 상에 순차적으로 갈륨면 에피택셜 성장한 제1 GaN버퍼층, 제1 InAlGaN층 및 제1 GaN캡층을 포함하고, 상기 제1 InAlGaN층은 In과 Al은 소정의 조성비를 가짐으로써 상기 제1 InAlGaN층에 압축응력이 작용하여 분극이 상부 방향을 향하도록 역전되고, E-모드(Depletion mode) 동작을 수행한다. 상기 제 2 HEMT 구조체는 상기 기판 상에 순차적으로 갈륨면 에피택셜 성장한 제2 GaN버퍼층과 제2 InAlGaN층을 포함하고, In과 Al은 소정의 조성비를 가짐으로써 인장응력이 작용하여 상기 제2 GaN버퍼층과 상기 제2 InAlGaN층 사이의 계면에 2DEG이 형성되고 D-모드(Depletion mode) 동작을 수행한다.

Description

모놀리식 멀티채널 전력반도체소자 및 그 제조 방법{Monolithic multi channel semiconductor power device and manufacturing method thereof}
본 발명은 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 단일 기판 상에 형성된 2 이상의 고 전자이동도 트랜지스터(High Electron Mobility Transistor: 이하, HEMT라 함)가 각기 상이한 모드의 별개 채널로 동작하는 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법에 관한 것이다.
전력반도체소자는 전력을 시스템에 맞게 배분하는 제어 및 변환 기능을 가진 소자로서, 에너지를 절약하고 제품을 축소하기 위하여 전력공급 장치나 전력변환 장치에 사용된다.
최근에는 특히 소비 전력 절감이 중요해 지고 있고, 이를 위해 전력변환 효율의 향상은 필수적이다. 전력 변환에 있어 파워 스위칭 소자의 효율이 전체 전력 변환 효율을 좌우한다.
종래에 이용되는 전력소자는 실리콘(Silicon)을 이용한 파워 MOSFET 이나 IGBT가 대부분이나, 실리콘의 물성적인 한계로 인하여 소자의 효율 증가에 한계가 있다. 실리콘 기반 전력반도체는 특히 고전압 환경에서 전력전달 효율이 낮고 에너지 낭비가 커서 전력전달 효율성이 높은 질화갈륨 등 신소자를 이용한 연구가 부상하고 있다.
GaN 전력반도체소자는 와이드 밴드 갭 특성과 고온(700) 안정성의 장점이 있고, 고출력 전력증폭기뿐만 아니라 고전력 스위칭 소자로써 차세대 에너지 절감용 핵심소자로 부각되고 있다.
한편 HEMT(High Electron Mobility Transistor)는 에너지 밴드-갭(Energy band gap)이 서로 다른 두 물질의 접합계면(heterojunction)을 채널로서 이용하는 전계 효과형 트랜지스터(Field-Effect Transistor)의 일종이다. HEMT의 이종 접합계면에는 2차원 전자가스(2 Dimensional Electron Gas: 이하, 2DEG이라 함)가 생성되는데, 이 전자는 이온산란을 받기 어렵기 때문에 일반 반도체 중의 캐리어 보다 각별히 높은 이동도를 갖는다. 또한 이종접합계면(Heterojunction)에서 전자가 z 축 방향으로는 구속되지만 2차원 평면(x-y 평면)에서는 자유롭게 이동하여 높은 이동도를 갖는 캐리어로서 기능하게 되므로, 게이트 전극을 설치하여 이 캐리어를 제어하면 여러 가지 우수한 특성을 가진 FET를 만들 수 있다.
도 1, 2는 2DEG을 이용한 HEMT의 기본 구조와 에너지 밴드 에지 다이어그램을 n-AlGaAs/i-GaAs/Si-GaAs HEMT를 예로서 도시한 것이다. 도 1은 n-AlGaAs/i-GaAs/Si-GaAs HEMT의 이종접합구조를 나타낸 것으로, 에피택셜 성장한 AlGaAs와 GaAs의 접합계면에 2DEG층이 생성되고, AlGaAs의 상면에 게이트 전극이 제공된다.
도 2는 도 1의 HEMT의 평형상태에서의 밴드 다이어그램으로서, 여기서 전도대(Conduction band edge, EC)와 EF(Fermi Energy)이 2DEG에서의 전자 밀도(electron density)를 결정한다.
한편 갈륨면(Ga-face)으로 성장한 AlGaN/GaN/SiC 기반 HEMT는 L-band(40~60 GHz)에서 W-band(75~110 GHz)까지 전력증폭기로서의 가능성을 보여주고 있으며, 이종 접합 계면에서의 계면 특성이 우수하다. InAlN/GaN 구조 HEMT의 경우도 상면(上面)이 갈륨면이 되도록 성장하는 방식으로 제조 되어 왔으며 최근에는 질소면으로 성장하여 소자를 제작하는 경우도 있다.
질소면(N-face) AlGaN/GaN/SiC 기반 HEMT는 게이트 누설 전류(Gate Leakage current)가 작고, 게이트 리세스 없이 E-mode(Enhancement mode) 동작이 가능하다. 또한 GaN/AlGaN/GaN 구조에서 reverse bias 하에서 캐리어(carrier) confinement가 개선되며, 소스(Source)/드레인(Drain) 전극의 접촉저항(contact resistance)을 줄일 수 있다는 장점이 있다. 그러나 질소면 구조는 성장 시에 표면이 거칠어 결정 품질이 갈륨면 소자와 비교할 때 저하되고 따라서 electron mobility가 떨어지는 등의 문제가 있다.
또한 질화물계 HEMT는 오프(off) 상태를 유지하기 위해 게이트 전극에 음(-)의 전압을 인가하지만, 이러한 오프 상태에서 전류 및 전력 소모가 발생하고, 소자의 고전압 및 고전류 동작 특성을 저하시킨다.
이를 개선하기 위해, 게이트 전압이 0V일 때 스위치를 오프하게 되는 노말리 오프(normally-off) 구조, 즉 E-mode(Enhancement mode)에 대한 기술이 요구되고 있으나, 종래의 노말리 오프 구조는 노말리 온 구조에 비해 전류 밀도 및 내압이 낮고 그 구조가 복잡하여 공정이 쉽지 않은 단점이 있다.
본 발명은 상기 종래 기술의 문제점을 해결하여, 결정 품질이 우수하면서도 게이트 누설 전류가 작고, 게이트 리세스 없이 E-mode(Enhancement mode) 동작이 가능한 HEMT 구조체를 제공하고자 한다.
본 발명은 전류 밀도 및 내압이 높고, 구조가 간단하면서도 간이한 공정에 의해 제조될 수 있는 E-mode HEMT 구조체를 구비한 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 또 다른 목적은 결정 품질이 우수하면서도 전류밀도가 우수하고, 채널 간의 노이즈가 적으며, 상이한 모드로 동작하는 HEMT들을 단일 기판 상에 구현한 모놀리식 멀티채널 전력반도체소자와 이를 간이한 공정에 의해 제조하는 방법을 제공하고자 한다.
상기와 같은 과제를 해결하기 위해 본 발명의 일 실시예에 의한 모놀리식 멀티채널 전력반도체 소자는 기판; 상기 기판 상에 형성된 제 1 HEMT 구조체; 및 상기 기판 상에 형성된 제 2 HEMT 구조체;를 포함한다. 상기 제1 및 제2 HEMT 구조체는 각기 4원계 질화물 반도체층을 포함하고, 상기 제1 HEMT 구조체는 E-모드(Enhancement mode) 동작을 수행하고, 상기 제 2 HEMT 구조체는 D-모드(Depletion mode) 동작을 수행한다.
상기 제 1 HEMT 구조체와 상기 제 2 HEMT 구조체는 동일한 기판 위에서 수평 방향으로 상이한 위치에, 수직 방향으로 서로 다른 층에 형성되며, 배리어층에 의해 서로 전기적으로 분리된다. 상기 제 1 HEMT 구조체는 상기 배리어층 상에 순차적으로 갈륨면 에피택셜 성장한 제1 GaN버퍼층, 제1 InAlGaN층 및 제1 GaN캡층을 포함하고, 상기 제1 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, In과 Al은 소정의 조성비를 가짐으로써 상기 제1 InAlGaN층에 압축응력이 작용하여 분극이 상부 방향을 향하도록 역전된다.
상기 제 1 HEMT 구조체는 상기 제1 GaN캡층 상에 형성된 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극과 상기 제1 GaN캡층 사이에는 압축 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되고, 상기 제1 HEMT 구조체는 normally off로 동작한다.
상기 제 2 HEMT 구조체는 상기 기판 상에 순차적으로 갈륨면 에피택셜 성장한 제2 GaN버퍼층과 제2 InAlGaN층을 포함하고, 상기 제2 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, In과 Al은 소정의 조성비를 가짐으로써 상기 제2 InAlGaN층에 인장응력이 작용하여 상기 제2 GaN버퍼층과 상기 제2 InAlGaN층 사이의 계면에 2DEG이 형성된다.
상기 제2 HEMT 구조체는 상기 제2 InAlGaN층 상에 형성된 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극을 포함하고, 상기 제1 HEMT 구조체와 상기 제 2 HEMT 구조체를 전기적으로 분리하는 아이솔레이션을 더 포함하는 것이 바람직하다.
본 발명의 또 다른 실시예에 의하면, 상기 제 1 HEMT 구조체와 상기 제 2 HEMT 구조체는 동일한 기판 위에서 수평 방향으로 상이한 위치에, 수직 방향으로 동일한 층에 형성되며, 아이솔레이션에 의해 전기적으로 분리되는 것이 바람직하다.
상기 제 1 HEMT 구조체와 상기 제2 HEMT 구조체는 상기 기판 상에 순차적으로 갈륨면 에피택셜 성장한 GaN버퍼층, InAlGaN층 및 GaN캡층을 각기 포함하고, 상기 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, 상기 InAlGaN층에는 압축응력이 작용하여 분극이 역전된다.
상기 제 1 HEMT 구조체는 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극이 형성되는 부분을 제외하고 상기 GaN캡층 상에는 인장 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되어 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG을 증진 형성한다. 상기 제1 소스 전극과 상기 제1 드레인 전극은 상기 InAlGaN캡층 상에 형성되고, 상기 제1 게이트 전극은 상기 GaN캡층 상에 형성되어, 상기 제1 HEMT 구조체는 normally off로 동작한다.
상기 제 1 HEMT 구조체는 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극이 형성되는 부분을 제외하고, 상기 GaN캡층과 격자 정합이 되는 InAlGaN캡층이 상기 GaN캡층 상에 형성되어 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG을 증진 형성할 수도 있다.
상기 제2 HEMT 구조체는 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극과, 상기 GaN캡층 상에 형성되고 인장 응력(Compressive strained)을 받거나 상기 GaN캡층과 격자 정합이 되는 InAlGaN캡층을 포함한다. 상기 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극은 상기 InAlGaN캡층 상에 형성된다.
본 발명의 E-모드(Enhancement mode) 동작을 수행하는 제1 HEMT 구조체와, D-모드(Depletion mode) 동작을 수행하는 제2 HEMT 구조체를 동일 기판 상에 포함하는 모놀리식 반도체 소자를 제조하는 방법은 기판 상면에 제2 질화물 반도체층을 형성하는 단계; 상기 제2 질화물 반도체층 상에 배리어층을 형성하는 단계; 상기 배리어층 상에 제1 질화물 반도체층을 형성하는 단계;상기 제1 질화물 반도체층 위에 게이트 전극, 드레인 전극 및 소스 전극을 형성하여 제1 HEMT 구조체(H1)를 형성하는 단계; 상기 제1 HEMT 구조체(H1)가 형성된 영역을 제외하고, 식각공정에 의해 적층 형성된 상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계; 및 식각에 의해 제1 질화물 반도체층과 상기 배리어층이 제거된 영역에서 상기 제2 질화물 반도체층 상에 게이트 전극, 드레인 전극 및 소스 전극을 형성하여 제2 HEMT 구조체(H2)를 형성하는 단계;를 포함한다.
상기 제2 질화물 반도체층을 형성하는 단계는 상기 기판 상면에 제2 GaN버퍼층을 갈륨면 에피택셜 성장시켜 형성하는 단계와, 상기 제2 GaN버퍼층 위에 제2 InAlGaN층을 갈륨면 에피택셜 성장시켜 형성하는 단계를 포함한다. 상기 제2 InAlGaN층에는 인장 응력(tensile)이 작용하며, 상기 제2 InAlGaN층과 제2 GaN버퍼층 사이의 계면에 2DEG이 형성된다.
상기 배리어층을 형성하는 단계는 상기 제2 InAlGaN층 상에 산화물이나 질화물로 이루어진 절연층을 형성하는 단계를 포함한다.
상기 제1 질화물 반도체층을 형성하는 단계는 상기 배리어층 위에 순차로 제1 GaN버퍼층, 제1 InAlGaN층 및 제1 GaN캡층을 갈륨면 에피택셜 성장시켜 형성시키는 단계를 포함한다. 상기 제1 InAlGaN층은 In과 Al의 조성비를 소정의 비로 하여 상기 제1 InAlGaN층에는 압축응력이 작용하여 제1 InAlGaN층의 상부계면에 2DEG이 형성된다.
상기 제1 HEMT 구조체(H1)를 형성하는 단계는 상기 제1 GaN캡층 상에 InAlGaN캡층을 갈륨면 에피택셜 성장시키는 단계; 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 남기고 식각하여 제거하는 단계; 및 상기 InAlGaN캡층이 제거된 제1 GaN캡층 상에 소스 전극과 드레인 전극을 각기 형성하고 상기 남겨진 InAlGaN캡층 상에 게이트 전극을 형성시키는 단계;를 포함한다.
상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계는 상기 제1 HEMT 구조체(H1)가 형성된 영역이 아닌 별도의 영역을 선택하여, 식각공정에 의해 적층 형성된 상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계를 포함한다.
상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계와 상기 제2 HEMT 구조체(H2)를 형성하는 단계의 사이에 제1 HEMT 구조체(H1)와 제2 HEMT 구조체(H2)를 전기적으로 분리하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 E-모드(Enhancement mode) 동작을 수행하는 제1 HEMT 구조체와, D-모드(Depletion mode) 동작을 수행하는 제2 HEMT 구조체를 동일 기판 상에 포함하는 모놀리식 반도체 소자를 제조하는 방법은 기판 상에 갈륨면 질화물 반도체층을 형성하는 단계; 상기 질화물 반도체층 상에 InAlGaN캡층을 에피택셜 성장시켜 상기 질화물 반도체층에 2DEG 형성을 증진하는 단계; 소정의 위치에서 InAlGaN캡층을 식각하여 제거하는 단계; 상기 소정의 위치에서 GaN캡층 위에 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극을 사이에 두고 상기 InAlGaN캡층 상에 제1 드레인 전극 및 제1 소스 전극을 형성하는 제1 전극 형성 단계; 및 상기 InAlGaN캡층에 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 형성하는 제2 전극 형성 단계;를 포함한다.
제1 HEMT 구조체는 상기 제1 게이트 전극, 제1 드레인 전극, 제1 소스 전극을 포함하고, 제2 HEMT 구조체는 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다.
상기 갈륨면 질화물 반도체층을 형성하는 단계는 상기 기판 상에 GaN 버퍼층, InAlGaN층 및 GaN캡층을 순차로 갈륨면 에피택셜 성장시키는 단계를 포함하고, 상기 InAlGaN캡층은 상기 GaN캡층과 격자 정합이 되거나 인장 응력을 받도록 형성된다. ]
상기 2DEG 형성을 증진하는 단계는 상기 InAlGaN캡층에 의해 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG 형성이 증진된다.
상기 InAlGaN층은 압축 응력이 작용하여 분극이 역전되도록 형성되는 것이 바람직하다.
상기 제1 HEMT 구조체와 제2 HEMT 구조체를 전기적으로 분리하기 위한 아이솔레이션을 형성하는 단계를 더 포함한다.
상기와 같은 본 발명에 따른 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법에 의하면, 4원계 질화물 반도체의 분극을 제어하여 2DEG의 형성 위치를 조절함으로써 게이트 누설 전류가 작은 갈륨면 HEMT 구조체를 구현할 수 있고, 캐리어 confinement가 개선되는 효과가 있으며, 소스/드레인 전극의 접촉저항이 감소하는 효과가 있다.
본 발명에 의한 모놀리식 멀티채널 전력반도체소자는 소자구조 설계 및 제작의 자유도가 증가하는 효과가 있다.
본 발명에 의한 모놀리식 멀티채널 전력반도체소자는 E-모드와 D-모드로 각기 동작하는 HEMT 구조체를 단일 기판 상에 구현하는 효과가 있다.
또한 본 발명에 의한 모놀리식 멀티채널 전력반도체소자는 상이한 채널을 형성하는 HEMT 구조체들이 층을 달리하여 형성되므로 채널들 간의 간섭이 거의 없다.
본 발명의 모놀리식 멀티채널 전력반도체소자는 전류 밀도가 높은 노말리 오프로 동작하는 HEMT 구조체를 간이한 공정에 의해 제조하는 효과가 있다.
본 발명에 따른 모놀리식 멀티채널 전력반도체소자의 제조 방법은 간이한 공정에 의해 E-모드와 D-모드로 각기 동작하는 HEMT 구조체를 단일 기판 상에 구현하는 효과가 있다.
도 1은 n-AlGaAs/i-GaAs/Si-GaAs HEMT의 이종접합 구조를 개략적으로 나타낸 도면이다.
도 2는 도 1의 HEMT에 상응하는 에너지 밴드 다이어그램이다.
도 3은 종래의 갈륨면(Ga-face) 4원계 질화물 반도체소자의 이종구조(heterostructure)와 이에 대응하는 밴드 갭 다이어그램을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 의한 갈륨면 4원계 질화물 반도체소자의 이종구조(heterostructure)의 개략도와 이에 대응하는 밴드 갭 다이어그램이다.
도 5는 InAlGaN의 In과 Al의 조성과 이에 따른 분극 유도전하 밀도(polarization induced charge density)의 관계를 나타낸 그래프이다.
도 6은 In과 Al의 조성이 다른 4 가지 샘플에서의 실험값을 나타낸 표이다.
도 7은 InxAlyGa1-x-yN/GaN에서 Al(알루미늄)과 In(인듐, Indium)의 조성비에 따른 분극 유도전하밀도의 관계도이다.
도 8는 도 7에 표시된 조성비가 각기 상이한 샘플 1 내지 11에서 strain과 분극 유도전하를 나타낸 표이다.
도 9는 본 발명의 일 실시예에 의한 GaN/InAlGaN/GaN HEMT에서 InAlGaN 캡층의 효과를 나타낸 도면이다.
도 10은 본 발명의 또 다른 실시예에 의한 GaN/InAlGaN/GaN HEMT에서 InAlGaN 캡층의 효과를 나타낸 밴드 갭 다이어그램이다.
도 11은 본 발명의 일 실시예에 의한 E-mode로 동작하는 GaN/InAlGaN/GaN HEMT의 단면도이다.
도 12는 도 11의 HEMT를 형성하기 위한 제조 공정을 나타낸 도면이다.
도 13은 본 발명의 또 다른 실시예에 따른 E-mode로 동작하는 GaN/InAlGaN/GaN HEMT의 단면도이다.
도 14는 도 13의 HEMT를 형성하기 위한 제조 공정을 나타낸 도면이다.
도 15는 본 발명의 실시예 1에 따른 모놀리식 멀티 채널 전력반도체소자의 제조 방법과 구조를 개략적으로 표시한 도면이다.
도 16는 본 발명의 실시예 2에 따른 모놀리식 멀티 채널 전력반도체소자의 제조 방법과 구조를 개략적으로 표시한 도면이다.
이하에서는 본 발명에 대하여 보다 구체적으로 이해할 수 있도록 첨부된 도면을 참조하여 바람직한 실시 예를 들어 설명하기로 한다.
도 3(a), 3(b)는 종래의 갈륨면(Ga-face) GaN/InAlGaN/GaN 기반 HEMT의 이종구조(heterostructure)와 이에 대응하는 밴드 갭 다이어그램을 나타낸 도면이다.
도 3(a)를 참조하면, 종래의 갈륨면 4원계 질화물 반도체소자는 기판 상에 GaN(Gallium Nitride)버퍼층이 형성되고, GaN버퍼층 상에 InAlGaN(Indium Aluminum Gallium Nitride)층이 갈륨면이 상면에 오도록 에피택셜 성장하고, 그 위에 GaN캡층이 형성되고 위에 게이트, 드레인, 소스 전극이 형성되어 소자를 형성하게 된다.
질화물 반도체의 분극(P)은 자발분극(PSP)과 응력에 의한 스트레인분극(strain polarization, PPE)으로 이루어진다. 자발분극은 물질 자체의 특성이지만, 스트레인 분극(PPE)은 질화물 반도체에 작용하는 응력에 의해 결정된다. 스트레인 분극(PPE)의 방향은 응력에 의해 결정되고, 자발분극(PSP)과 스트레인 분극(PPE)의 합성에 의해 전체 분극(P)이 결정된다.
갈륨면 GaN/InAlGaN/GaN 기반 HEMT에서 GaN버퍼층과 InAlGaN층의 격자 상수의 차이로 인해 GaN버퍼층 위에 형성되는 InAlGaN층에 인장응력(tensile)이 작용하고, 이 인장응력에 의한 스트레인 분극이 생긴다. 이 스트레인 분극(PPE)으로 인해 InAlGaN층의 전체 분극(Polarization)이 결정되며, 이 분극에 의해 도펀트 없이도 접착계면에서 분극유도전하(polarization induced charge)가 생성된다. 이러한 분극유도전하는 InAlGaN층 하부인 GaN(Gallium Nitride)버퍼층과의 계면에 2DEG을 형성한다. 도 3(a)에는 이러한 갈륨면 GaN/InAlGaN/GaN 구조에서의 인장력과 분극, 분극유도전하에 의한 2DEG이 개략적으로 도시되어 있다.
GaN버퍼층과 InAlGaN층의 계면에 2DEG 이 형성되고, 이 계면에 유도되는 유도전하밀도 (x, y)는 다음 식(1)과 같다.
식(1)
Figure pat00001
도 3(b)는 도 3(a)의 갈륨면 GaN/InAlGaN/GaN 구조에서의 에너지 밴드 갭 다이어그램을 도시한 것으로, GaN(Gallium Nitride)버퍼층과 InAlGaN층의 계면, 즉 깊이 50 nm에서 양자우물(quantum well)을 확인할 수 있고, 이 위치가 2DEG이 생성되는 위치이다.
이러한 종래의 갈륨면 GaN/InAlGaN/GaN 기반 HEMT의 경우 InAlGaN 층 하단에 2DEG이 형성되어 D-mode(depletion mode)로 동작하는 것이 일반적이고, 이 경우 질소면 AlGaN/GaN/SiC 기반 HEMT와 달리 게이트 리세스 등과 같은 특별한 처리방법 없이는 E-mode(Enhancement mode)로 동작할 수 없다.
도 4(a), 4(b)는 본 발명의 일 실시예에 의한 갈륨면 GaN/InAlGaN/GaN HEMT의 이종구조(heterostructure)의 개략도와 이에 대응하는 밴드 갭 다이어그램이다.
도 4(a)를 참조하면, 사파이어, 실리콘 또는 실리콘 카바이드 기판(미도시) 상에 GaN(Gallium Nitride)버퍼층이 형성되고, GaN버퍼층 위에 InAlGaN(Indium Aluminum Gallium Nitride)층이 에피택셜 성장하고, 그 위에 GaN캡층이 형성된다. 여기에서 갈륨면이 상면에 오도록 각 층은 형성된다. InAlGaN층에 작용하는 응력을 조절하게 되면 분극(total polarization) 방향을 역전시킬 수 있고, 2차 전자가스(2DEG)가 형성되는 위치를 변경하여 종래의 갈륨면 HEMT와 다르게 buried channel 구조가 가능한 소자를 구현할 수 있다.
도 4(a)에 의하면, 갈륨면 GaN/InAlGaN/GaN 구조에서 InAlGaN에 인장응력(tensile strain)이 아닌 압축응력(compressive strain)이 생기는 경우, 이 압축응력에 의해 InAlGaN층 상부인 GaN(Gallium Nitride)캡층을 향하는 스트레인 분극(PPE)이 생기고, 이 스트레인 분극(PPE)의 값이 일정 정도 이상이 되면 InAlGaN층 상부인 GaN(Gallium Nitride)캡층과의 계면에 2DEG이 형성된다. 도 4(a)에는 이러한 갈륨면 GaN/InAlGaN/GaN HEMT에서의 압축응력과 분극, 분극유도전하에 의한 2DEG이 개략적으로 도시되어 있다.
압축응력이 증가하여 InAlGaN의 분극이 역전되면, InAlGaN과 그 상부의 GaN캡층의 계면에 2DEG 이 형성된다. 계면에 유도되는 분극유도전하밀도 (x, y)는 식 (2)와 같이 구해진다.
식(2)
Figure pat00002
이러한 분극 역전은 InAlGaN의 응력이 인장응력이 아닌 압축응력이 되도록 조절함으로써 가능하고, 응력의 조절은 4원계 질화물 반도체 InAlGaN의 In(Indium)과 Al(Aluminum)의 조성비를 조절함으로써 가능하다.
도 4(b)는 도 4(a)의 구조에 상응하는 에너지 밴드 갭 다이어그램을 도시한 것으로, InAlGaN층의 상부인 GaN(Gallium Nitride)캡층과의 계면, 즉, 표면에 가까운 75 nm 위치에서 양자우물(quantum well)을 확인할 수 있고, 이 위치가 2DEG이 생성되는 위치이다.
도 5는 InxAlyGa1-x-yN에서 In과 Al의 조성이 각기 x, y 일 때, 이 조성에 따른 분극 유도전하 밀도(polarization induced charge density)를 z축에 나타낸 그래프이다. 도 5에서 붉은 색 평면은 분극유도전하 밀도가 0인 평면이고, 녹색 평면은 InxAlyGa1-x-yN에서 In과 Al의 조성에 따른 분극 유도전하 밀도를 나타낸 것이다. 녹색 평면이 붉은 색 평면과 만나는 직선상에서 분극유도전하밀도는 0이 되고, 이 직선을 기준으로 분극 유도 전하, 즉 2DEG이 형성되는 위치가 역전된다. 이 그래프에 의하면, In과 Al의 조성비를 조절함으로써, 2DEG이 형성되는 위치를 조절할 수 있음을 알 수 있다.
GaN/InAlGaN/GaN HEMT에서 In과 Al의 조성 비에 따라 InAlGaN의 격자 상수가 변화하고, 이는 곧 InAlGaN 층과 GaN층 사이의 응력의 변화를 유도한다. 이에 따라 InAlGaN 분극이 변화하여 분극방향이 역전될 수 있고, 2DEG이 형성되는 위치가 역전될 수 있다.
한편, 도 6은 In과 Al의 조성이 다른 4가지 GaN/InAlGaN/GaN HEMT(샘플 1 내지 4)에서의 Peak angle separation, 밴드 갭 에너지, electron mobility, sheet concentration의 실험값을 나타낸 표이다. Peak angle separation는 응력과 관련되는 것이고, 접합계면에서의 electron mobility, sheet concentration 값으로부터 예측되는 전류 밀도로 보아 2DEG이 형성되는 것을 확인할 수 있다.
도 7은 InxAlyGa1-x-yN/GaN에서 Al(알루미늄)과 In(인듐, Indium)의 조성비에 따른 분극 유도전하밀도를 나타낸 것이고, 도 8은 도 7에 표시된 조성비가 각기 상이한 샘플 1 내지 11에서 strain과 분극 유도전하를 나타낸 표이다. 이 표에서 분극 유도전하 밀도가 양의 값인 경우 분극 역전이 일어난다.
본 발명의 일 실시예에 의하면, In, Al, Ga 및 N을 포함하는 4원계 질화물층(InAlGaN층)은 InxAlyGa1-x-yN (0<x0.5, 0<y0.5)으로 이루어지고, In의 조성 x는 0.1 이상 0.5 이하이고, Al의 조성 y는 0.05 이상 0.2 이하인 경우 2DEG이 InAlGaN층의 상부 계면에 형성될 수 있다. 상기 수치는 본 발명의 일 실시예에 불과하고, In과 Al의 조성비를 조절함으로써 InAlGaN에서 2DEG이 생기는 위치를 상면으로 조절할 수 있는 다른 조성비를 얻을 수도 있을 것이다. 이와 같이 4원계 질화물 반도체의 조성비를 제어함으로써 분극 제어를 통해 2DEG 형성 위치를 조절할 수 있다.
도 9는 본 발명의 또 다른 일 실시예에 의한 GaN/InAlGaN/GaN HEMT에서 InAlGaN 캡층의 효과를 나타낸 도면이다.
도 9의 1에는 기판(미도시) 상에 형성된 GaN버퍼층, GaN버퍼층 위에 형성된 InxAlyGaN층 및 InxAlyGaN층 위에 형성된 GaN캡층을 포함하는 HEMT의 밴드 갭 다이어그램이 도시되어 있다. 이 때, x=0.2, y=0.05이고, InxAlyGaN층은 20 nm, 제2 GaN층은 15 nm 두께로 형성되고, InxAlyGaN층은 압축응력을 받아 분극 역전된 상태이다.
상기 GaN캡층 위에 추가로 InxAlyGaN 캡층을 형성할 경우, InxAlyGaN 캡층의 격자 상수에 따라 상이한 효과가 있다. InxAlyGaN 캡층이 GaN캡층과 격자 정합이 되는 경우 혹은 격자 상수의 차에 의해 인장 응력(tensile strained)을 받는 InxAlyGaN 캡층이 형성될 경우, InxAlyGaN층과 GaN캡층의 계면에 2DEG 형성을 증진(enhancement)시키는 효과가 있다(도 9의 2 참조). 반면에 압축 응력(Compressive strained)을 받아 분극 역전된(inverted polarization) InxAlyGaN캡층이 GaN캡층 상에 형성된 경우, InxAlyGaN층과 GaN캡층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시키는 효과가 있다(도 9의 3과 도 9의 4 참조).
도 9의 2에는 기판(미도시) 상에 형성된 GaN버퍼층, GaN버퍼층 상에 형성된 InxAlyGaN층(x=0.2, y=0.05), InxAlyGaN층 상에 형성된 GaN캡층 및 GaN캡층 상에 형성된 InxAlyGaN캡층(LM-InxAlyGaN cap: x=0.1, y=0.44)으로 이루어진 HEMT의 밴드 갭 다이어그램이 도시되어 있다. 이 때, InxAlyGaN층은 20 nm, GaN캡층은 15 nm, InxAlyGaN캡층은 2 nm의 두께로 형성된다. 여기서 GaN캡층과 그 위에 형성된 InxAlyGaN캡층은 격자 정합이 되어 InxAlyGaN층과 GaN캡층의 계면에 2DEG 형성을 증진(enhancement)시킨다.
반면에 도 9의 3과 도 9의 4는 압축 응력(Compressive strained)을 받아 분극 역전된(inverted polarization) InxAlyGaN 캡층(CS-InxAlyGaN cap)이 GaN캡층 위에 형성된 경우의 밴드 갭 다이어그램이다. 이 때 InxAlyGaN캡층의 두께는 2 nm 이고, 조성은 각기 (x=0.25, y=0.1), (x=0.2, y=0.1)으로 압축 응력을 받고 있고, GaN캡층과 InxAlyGaN층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시키는 효과가 있다.
도 10은 본 발명의 또 다른 실시예에 의한 GaN/InAlGaN/GaN HEMT에서 InAlGaN 캡층의 효과를 나타낸 도면이다.
도 10의 1에는 기판(미도시) 상에 형성된 GaN버퍼층, GaN버퍼층 위에 형성된 InxAlyGa1-x-yN층 및 InxAlyGa1-x-yN층 위에 형성된 GaN캡층을 포함하는 HEMT의 밴드 갭 다이어그램이 도시되어 있다. 이 때, InxAlyGa1-x-yN은 x=0.2, y=0.05이고, InxAlyGa1-x-yN층은 20 nm, 제2 GaN층은 15 nm 두께로 형성되고, InxAlyGa1-x-yN층과 GaN캡층의 계면에는 2DEG이 형성된다.
도 10의 2는 기판으로부터 순차로 제1 GaN층, InxAlyGa1-x-yN층( x=0.2, y=0.05, 두께 20 nm), 제2 GaN층(두께 15 nm) 및 압축 응력을 받는 InxAlyGaN캡층(CS-InxAlyGaN cap: x=0.25, y=0.1, 두께 8 nm)이 형성된 HEMT의 밴드 갭 다이어그램이다. 여기에서 InxAlyGaN캡층은 압축 응력을 받아 분극 역전되어 InxAlyGa1-x-yN층과 GaN갭층의 계면에 형성된 2DEG에 전하 공핍(charge depletion)이 발생하므로, normally off 동작 즉, E-mode로 동작가능하다.
이하, 위에서 설명한 추가 InxAlyGaN캡층의 효과를 이용한 E-mode로 동작하는 HEMT 및 그 제조방법을 설명하도록 하겠다.
도 11은 본 발명의 일 실시예에 의한 E-mode로 동작하는 GaN/InAlGaN/GaN HEMT의 단면을 도시한 것이고 도 12는 도 11의 HEMT를 형성하기 위한 제조 공정을 나타낸 도면이다.
도 11의 본 발명의 일 실시예에 의한 E-mode로 동작하는 갈륨면 4원계 질화물을 이용한 HEMT는 기판 상에 차례로 형성된 GaN버퍼층, InAlGaN층, GaN캡층, GaN캡층 위에 서로 이격 배치된 소스 전극 및 드레인 전극, 소스 전극과 드레인 전극 사이에 형성된 게이트 전극, GaN캡층과 게이트 전극 사이에 형성된 InAlGaN캡층을 포함한다. 이 때 GaN버퍼층, InAlGaN층, GaN캡층, InAlGaN캡층은 갈륨면이 상부로 오게 형성된다.
상기 InAlGaN층은 In과 Al이 소정의 조성비를 가짐으로써 InAlGaN층에 압축응력이 작용하여 분극이 상부 방향을 향하고 InAlGaN층의 상부 계면에 2DEG이 형성된다. 상기 InAlGaN층은 예를 들어 InxAlyGa1-x-yN층(x=0.2, y=0.05, 두께 20 nm)일 수 있으나, 이에 한정되지 않고 In과 Al의 조성비를 조절하여 압축응력이 작용하여 분극이 상부 방향을 향하도록 역전된 In, Al, Ga 및 N을 포함하는 4원계 질화물층이면 족하다.
상기 InAlGaN캡층은 게이트 전극의 하부에만 형성되고, 압축 응력(Compressive strained)을 받아 분극 역전된 상태로 GaN캡층 상에 형성되어 게이트 전극의 하부에서 GaN캡층과 InAlGaN층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시킨다. 상기 InAlGaN캡층은 예를 들어 InxAlyGaN캡층(CS-InxAlyGaN cap: x=0.25, y=0.1, 두께 8 nm)인 것이 바람직하나, 반드시 이에 한정되지는 않고, In과 Al의 조성비를 조절하여 압축 응력을 받아 분극 역전되는 In, Al, Ga 및 N을 포함하는 4원계 질화물층이면 족하다.
상기와 같은 구조의 본 발명의 일 실시예에 의한 갈륨면 4원계 질화물을 이용한 HEMT는 게이트 전극의 하부에만 압축 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되어 게이트 전극의 하부에서 GaN캡층과 InAlGaN층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시키고, 게이트 전극 하부를 제외한 다른 부분에서는 InAlGaN층과 GaN캡층의 계면에 2DEG이 형성 유지되므로 normally off 동작이 가능하다.
도 12를 참조하여 E-mode로 동작하는 갈륨면 4원계 질화물을 이용한 HEMT를 제조하는 방법을 설명하면, 기판 상에 차례로 GaN 버퍼층, InAlGaN층, GaN캡층, InAlGaN캡층을 에피택셜 성장시키는 제1 단계, 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 남기고 식각하여 제거하는 제2 단계, 상기 InAlGaN캡층이 제거된 GaN캡층 상에 소스 전극과 드레인 전극을 각기 형성하고 상기 남겨진 InAlGaN캡층 상에 게이트 전극을 형성시키는 제3 단계를 포함한다.
상기 제1 단계를 보다 구체적으로 설명하면, 상기 기판은 사파이어, 실리콘, 실리콘 카바이드 기판인 것이 바람직하고, 질화물층은 모두 갈륨면으로 성장한다. 상기 GaN 버퍼층 위에 InAlGaN층을 에피택셜 성장시킬 때 In과 Al의 조성비를 소정의 비, 예를 들어 In의 조성 x는 0.1 이상 0.5 이하이고, Al의 조성 y는 0.05 이상 0.2 이하로 할 수 있다. 이 때 GaN 버퍼층과 InAlGaN층의 격자 상수의 차이로 인하여 InAlGaN층에는 압축응력이 작용하면서 에피택셜 성장하게 되고 이로 인하여 분극이 역전되고, 이에 의해 2DEG의 형성 위치를 제어하여 InAlGaN층의 상부계면에 위치하게 할 수 있다. InAlGaN층은 1 nm 내지 30 nm 정도로 형성되는 것이 바람직하지만 반드시 이에 한정되는 것은 아니다. 한편, GaN캡층도 1 nm 내지 30 nm로 형성하는 것이 바람직하나 이에 한정되는 것은 아니다.
상기 InAlGaN캡층도 In과 Al의 조성비를 조절하여 압축 응력(Compressive strained)을 받아 분극 역전된 상태로 GaN캡층 상에 형성된다. 상기 InAlGaN캡층은 예를 들어 InxAlyGaN캡층(CS-InxAlyGaN cap: x=0.25, y=0.1, 두께 8 nm)인 것이 바람직하고, GaN캡층과 InAlGaN층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시킨다.
상기 제2 단계에서 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 남기고 모두 식각하여 제거하면, InAlGaN캡층이 식각된 부분의 하부에는 InAlGaN캡층에 의한 효과가 제거되므로 GaN캡층과 InAlGaN층의 계면에 2DEG이 다시 형성된다.
상기 제3 단계에서 GaN캡층 위에 식각공정에서 남겨진 InAlGaN캡층을 사이에 두고 서로 이격 배치되도록 소스 전극 및 드레인 전극을 형성하고, 상기 남겨진 InAlGaN캡층 위에 게이트 전극을 형성한다.
상기와 같은 제1 내지 제3 단계를 거쳐 형성된 갈륨면 4원계 질화물을 이용한 HEMT는 게이트 전극을 제외한 부분에서 GaN캡층과 InAlGaN층의 계면에 2DEG이 형성되어 normally off 동작이 가능한 E-mode 채널(channel)을 형성한다. 또한 InAlGaN층 상부 계면에서 channel이 형성되고 기판 방향으로의 전자 움직임을 blocking을 해 줄 수 있어 기판 쪽으로 누설전류가 감소하고, 캐리어 confinement가 개선되고, 소스/드레인 전극의 접촉저항이 감소하는 효과가 있다.
다음으로, 도 13, 14를 참조하여 본 발명의 또 다른 실시예에 따른 E-mode로 동작하는 HEMT 및 그 제조방법을 설명하도록 하겠다.
도 13은 본 발명의 또 다른 실시예에 따른 E-mode로 동작하는 GaN/InAlGaN/GaN HEMT의 단면을 도시한 것이고 도 14는 도 13의 HEMT를 형성하기 위한 제조 공정을 나타낸 도면이다.
도 13의 갈륨면 4원계 질화물을 이용한 HEMT는 기판 상에 차례로 형성된 GaN 버퍼층, InAlGaN층, GaN캡층, GaN캡층 위에 서로 이격 배치된 소스 전극 및 드레인 전극, 소스 전극과 드레인 전극 사이에 형성된 게이트 전극, 상기 게이트 전극을 제외한 부분에서 상기 GaN캡층 위에 형성된 InAlGaN캡층을 포함한다. 이 때 GaN버퍼층, InAlGaN층, GaN캡층, InAlGaN캡층은 갈륨면이 상부로 오게 형성된다.
상기 InAlGaN층은 In과 Al이 소정의 조성비를 가짐으로써 InAlGaN층에 압축응력이 작용하여 분극이 상부 방향을 향하고 InAlGaN층의 상부 계면에 2DEG이 형성된다. 상기 InAlGaN층은 예를 들어 InxAlyGaN층(x=0.2, y=0.05, 두께 20 nm)일 수 있으나, 이에 한정되지 않고 In과 Al의 조성비를 조절하여 압축응력이 작용하여 분극이 상부 방향을 향하도록 역전된 In, Al, Ga 및 N을 포함하는 4원계 질화물층이면 족하다.
상기 InAlGaN캡층은 게이트 전극의 하부를 제외한 부분에서 상기 GaN캡층 상에 접촉 형성된다. 상기 InAlGaN캡층은 인장 응력(tensile strained)을 받도록 GaN캡층 상에 형성되어 게이트 전극의 하부를 제외한 부분에서 InAlGaN층과 GaN캡층의 계면에 2DEG의 형성을 증진한다.
상기 InAlGaN캡층은 인장 응력(tensile strained)을 받는 조성비를 가지는 것이나, GaN캡층과 격자 정합이 되는 것도 가능하다. 즉, InAlGaN 캡층이 GaN캡층과 격자 정합이 되는 경우 혹은 인장 응력(tensile strained)을 받는 InAlGaN 캡층이 형성될 경우, InAlGaN층과 제2 GaN층의 계면에 2DEG 형성을 증진(enhance) 시킨다.
상기 InAlGaN층은 예를 들어 InxAlyGaN층(x=0.2, y=0.05)이고, 상기 InAlGaN캡층은 InxAlyGaN캡층(LM-InxAlyGaN cap: x=0.1, y=0.44)일 수 있다. 이 때, InxAlyGaN층은 20 nm, GaN캡층은 15 nm, InxAlyGaN캡층은 2 nm의 두께로 형성될 수 있다. 여기서 제2 GaN층과 그 위에 형성된 InxAlyGaN캡층은 격자 정합이 되어 InxAlyGaN층과 제2 GaN층의 계면에 2DEG 형성을 증진(enhancement)시킨다.
상기 InAlGaN캡층은 반드시 위의 조성에 한정되지는 않고, In과 Al의 조성비를 조절하여 인장 응력을 받거나 GaN캡층과 격자 정합되는 In, Al, Ga 및 N을 포함하는 4원계 질화물층이면 족하다.
상기와 같은 구조의 본 발명의 일 실시예에 의한 갈륨면 4원계 질화물을 이용한 HEMT는 게이트 전극의 하부에만 InAlGaN캡층이 형성되어 있지 않아 게이트 전극의 하부에서 GaN캡층과 InAlGaN층의 계면에 2DEG이 형성되지 않고, 게이트 전극 하부를 제외한 다른 부분에서는 InAlGaN층과 GaN캡층의 계면에 2DEG이 형성되므로 normally off 동작이 가능하다.
도 14를 참조하여 도 13의 E-mode로 동작하는 갈륨면 4원계 질화물을 이용한 HEMT를 제조하는 방법을 설명하면, 기판 상에 차례로 GaN 버퍼층, InAlGaN층, GaN캡층, InAlGaN캡층을 에피택셜 성장시키는 제1 단계, 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 식각하여 제거하는 제2 단계, 상기 InAlGaN캡층 상에 소스 전극과 드레인 전극을 각기 형성하고 상기 InAlGaN캡층이 제거된 부분에 게이트 전극을 형성시키는 제3 단계를 포함한다.
상기 제1 단계를 보다 구체적으로 설명하면, 상기 기판은 사파이어, 실리콘, 실리콘 카바이드 기판인 것이 바람직하고, 질화물층은 모두 갈륨면으로 성장한다. 상기 GaN 버퍼층 위에 에피택셜 성장되는 상기 InAlGaN층은 예를 들어 20 nm 두께의 InxAlyGaN층(x=0.2, y=0.05)일 수 있다. 이 때 GaN 버퍼층과 InAlGaN층의 격자 상수의 차이로 인하여 InAlGaN층에는 압축응력이 작용하면서 에피택셜 성장하게 되고 이로 인하여 분극이 역전된다. 그러나, 이 때 InAlGaN층 상부 계면에 유도되는 유도전하밀도는 2DEG이 형성되는 정도는 아니고, InAlGaN캡층이 추가로 형성됨으로써 InAlGaN층과 GaN캡층의 계면에 2DEG이 형성이 된다.
상기 InAlGaN층은 1 nm 내지 30 nm 정도로 형성되는 것이 바람직하지만 반드시 이에 한정되는 것은 아니다. 한편, GaN캡층도 1 nm 내지 30 nm로 형성하는 것이 바람직하나 이에 한정되는 것은 아니다.
상기 InAlGaN캡층은 GaN캡층과 격자 정합이 되거나 인장 응력(tensile strained)을 받도록 형성되어, InAlGaN층과 제2 GaN층의 계면에 2DEG 형성을 증진(enhance) 시키고, 이에 의해 2DEG이 형성된다.
상기 InAlGaN캡층은 예를 들어 InxAlyGaN캡층(LM-InxAlyGaN cap: x=0.1, y=0.44)일 수 있다.
상기 제2 단계에서 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 식각하여 제거하면, InAlGaN캡층이 식각된 부분의 하부에는 InAlGaN캡층에 의한 효과가 제거되므로 GaN캡층과 InAlGaN층의 계면에 2DEG의 전자가 공핍되고, InAlGaN캡층이 남아 있는 부분의 하부에는 2DEG이 유지된다.
상기 제3 단계에서 식각공정에서 남겨진 InAlGaN캡층 위에 서로 이격 배치되도록 소스 전극 및 드레인 전극을 형성하고, 상기 InAlGaN캡층이 제거된 부분에서 상기 GaN캡층 위에 게이트 전극을 형성한다.
상기와 같은 제1 내지 제3 단계를 거쳐 형성된 갈륨면 4원계 질화물을 이용한 HEMT는 게이트 전극을 제외한 부분에서 GaN캡층과 InAlGaN층의 계면에 2DEG이 형성되어 normally off 동작이 가능한 E-mode 채널(channel)을 형성한다. 또한 InAlGaN층 상면에서 channel이 형성이 되고 기판 방향으로의 전자 움직임을 blocking을 해 줄 수 있어 기판쪽으로 누설전류 감소하고, 캐리어 confinement가 개선되는 효과가 있다. 또한 E-mode(Enhancement mode) 동작을 용이하게 만들 수 있고, 소스/드레인 전극의 접촉저항이 감소하는 효과가 있다.
이하, 동일 기판 위에 형성된 다수의 HEMT 구조체들이 상이한 모드의 채널을 각기 형성하는 본 발명의 모놀리식 멀티채널 반도체 소자를 설명하도록 하겠다. 본 발명의 모놀리식 반도체 소자는 노말리 오프(Normally Off) 동작을 수행하는 E-모드(Enhancement mode)의 제1 HEMT(High Electron Mobility Transistor) 구조체를 구현한 영역(H1: 이하, 제1 HEMT 구조체라 함)과, 공핍-모드(Depletion mode) 동작을 수행하는 제 2 HEMT 구조체를 구현한 영역(H2: 이하, 제2 HEMT 구조체라 함)을 동일 기판(110) 상에 구비한 모놀리식 전력반도체소자이다. 구체적인 HEMT 구조체들은 다양한 방식으로 구현될 수 있으나, 도 15, 16을 참조하여 본 발명의 실시 예에 따른 모놀리식 멀티채널 반도체 소자 및 그 제조 방법을 설명하도록 하겠다.
도 15는 제1 HEMT 구조체와 제2 HEMT 구조체가 동일 기판 위에 층을 달리하여 형성되는 모놀리식 반도체 소자 및 그 제조 방법을 도시한다.
도 15에 의하면, 본 발명의 실시예 1에 의한 모놀리식 반도체 소자는 제1 HEMT 구조체와 제2 HEMT 구조체가 동일 기판 위에 층을 달리하여 형성된다. 상기 제 1 HEMT 구조체는 배리어층 상에 순차적으로 갈륨면 에피택셜 성장한 제1 GaN버퍼층, 제1 InAlGaN층 및 제1 GaN캡층을 포함하고, 상기 제1 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, In과 Al은 소정의 조성비를 가짐으로써 상기 4원계 질화물 반도체에 압축응력이 작용하여 분극이 상부 방향을 향하도록 역전된다.
상기 제 1 HEMT 구조체는 상기 제1 GaN캡층 상에 형성된 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극과 상기 제1 GaN캡층 사이에는 압축 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되고, 상기 제1 HEMT 구조체는 normally off로 동작한다. 이러한 상기 제 1 HEMT 구조체의 구조 및 제조 방법은 기본적으로 도 11, 12의 E-모드 HEMT의 구조 및 제조 방법과 동일하고, 제2 HEMT와 전기적 분리를 위한 단계 및 구성들이 추가되는 점에서 차이가 있다.
상기 제 2 HEMT 구조체는 상기 기판 상에 순차적으로 갈륨면 에피택셜 성장한 제2 GaN버퍼층과 제2 InAlGaN층을 포함하고, 상기 제2 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, In과 Al은 소정의 조성비를 가짐으로써 상기 4원계 질화물 반도체에 인장응력이 작용하여 상기 제2 GaN버퍼층과 상기 제2 InAlGaN층 사이의 계면에 2DEG이 형성된다.
상기 제2 HEMT 구조체는 상기 제2 InAlGaN층 상에 형성된 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극을 포함하고, 상기 제1 HEMT 구조체와 상기 제 2 HEMT 구조체를 전기적으로 분리하는 아이솔레이션을 더 포함한다.
도 15에 의하면, 본 발명의 실시예 1에 의한 모놀리식 반도체 소자의 제조방법은 기판 상면에 제2 HEMT 구조체를 구현하기 위한 제2 질화물 반도체층을 형성하는 단계; 상기 제2 질화물 반도체층 상에 배리어층을 형성하는 단계; 상기 배리어층 상에 제1 HEMT 구조체를 구현하기 위한 제1 질화물 반도체층을 형성하는 단계; 상기 제1 질화물 반도체층 위에 게이트 전극, 드레인 전극 및 소스 전극을 형성하여 제1 HEMT 구조체(H1)를 형성하는 단계; 상기 제1 HEMT 구조체(H1)가 형성된 영역을 제외하고, 식각공정에 의해 적층 형성된 상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계; 식각에 의해 제1 질화물 반도체층과 상기 배리어층이 제거된 영역에서 상기 제2 질화물 반도체층 상에 게이트 전극, 드레인 전극 및 소스 전극을 형성하여 제2 HEMT 구조체(H2)를 형성하는 단계;를 포함한다.
상기 제2 질화물 반도체층을 형성하는 단계는 기판 상면에 제2 GaN버퍼층을 갈륨면 에피택셜 성장시켜 형성하는 단계와, 상기 제2 GaN버퍼층 위에 제2 InAlGaN층(InAlGaN-2)을 갈륨면 에피택셜 성장시켜 형성시키는 단계를 포함한다. 이 때, 제2 InAlGaN층(InAlGaN-2)에는 인장 응력(tensile)이 작용하고 제2 InAlGaN층(InAlGaN-2)의 분극이 하부를 향하며, 제2 InAlGaN층과 제2 GaN버퍼층 사이의 계면에 2DEG이 형성된다. 이렇게 형성된 제2 질화물 반도체층은 추후 전극 형성 과정을 거친 후 제2 HEMT 구조체(H2)를 형성하여 D-mode(depletion mode)로 동작하게 된다.
상기 배리어층을 형성하는 단계는 상기 제2 질화물 반도체층 중 상부층에 해당하는 제2 InAlGaN층(InAlGaN-2) 상에 산화물이나 질화물로 이루어진 절연층을 형성하는 단계이다.
상기 제1 질화물 반도체층을 형성하는 단계와 상기 제1 HEMT 구조체(H1)를 형성하는 단계는 제1 HEMT 구조체(H1)를 형성하기 위한 것으로, 도 12의 E-mode로 동작하는 갈륨면 4원계 질화물을 이용한 HEMT를 제조하는 방법과 기본적으로는 동일하다. 다만, 기판이 아닌 상기 배리어층 위에 형성하는 점에서 차이가 있다.
상기 제1 질화물 반도체층을 형성하는 단계는 상기 배리어층 위에 순차로 제1 GaN버퍼층, 제1 InAlGaN층(InAlGaN-1) 및 제1 GaN캡층을 갈륨면 에피택셜 성장시켜 형성시키는 단계를 포함한다.
상기 제1 HEMT 구조체(H1)를 형성하는 단계는 상기 제1 GaN캡층 위에 InAlGaN캡층을 갈륨면 에피택셜 성장시키는 단계, 상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 남기고 식각하여 제거하는 단계, 상기 InAlGaN캡층이 제거된 제1 GaN캡층 상에 소스 전극과 드레인 전극을 각기 형성하고 상기 남겨진 InAlGaN캡층 상에 게이트 전극을 형성시키는 단계를 포함한다.
상기 제1 InAlGaN층을 에피택셜 성장시킬 때 In과 Al의 조성비를 소정의 비로 하여 제1 InAlGaN층에는 압축응력이 작용하여 제1 InAlGaN층의 상부계면에 2DEG이 형성된다.
상기 InAlGaN캡층은 In과 Al의 조성비를 조절하여 압축 응력(Compressive strained)을 받아 분극 역전된 상태로 상기 제1 GaN캡층 상에 형성된다. 상기 InAlGaN캡층은 예를 들어 InxAlyGaN캡층(CS-InxAlyGaN cap: x=0.25, y=0.1, 두께 8 nm)인 것이 바람직하고, 상기 제1 GaN캡층과 상기 제1 InAlGaN층의 계면에 형성된 2DEG의 전자들을 공핍(depletion)시킨다.
상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 남기고 모두 식각하여 제거하면, InAlGaN캡층이 식각된 부분의 하부에는 InAlGaN캡층에 의한 응력 효과가 제거되므로 제1 GaN캡층과 제1 InAlGaN층의 계면에 2DEG이 다시 형성된다.
상기 제1 GaN캡층 위에 식각공정에서 남겨진 InAlGaN캡층을 사이에 두고 서로 이격 배치되도록 소스 전극 및 드레인 전극을 형성하고, 상기 남겨진 InAlGaN캡층 위에 게이트 전극을 형성한다. 상기와 같은 단계들을 거쳐 형성된 제1 HEMT 구조체(H1)는 게이트 전극을 제외한 부분에서 제1 GaN캡층과 제1 InAlGaN층의 계면에 2DEG이 형성되어 normally off 동작이 가능한 E-mode의 채널(channel)을 형성한다.
한편, 상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계는 제2 HEMT 구조체(H2)를 형성하기 위한 것으로서, 상기 제1 HEMT 구조체(H1)가 형성된 영역이 아닌 별도의 영역을 선택하여, 식각공정에 의해 적층 형성된 상기 제1 질화물 반도체층과 상기 배리어층을 제거한다.
상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계와 제2 HEMT 구조체(H2)를 형성하는 단계의 사이에 제1 HEMT 구조체(H1)와 제2 HEMT 구조체(H2)를 전기적으로 분리하는 단계가 추가될 수 있다. 상기 전기적으로 분리하는 단계는 상기 제1 HEMT 구조체(H1)와 상기 제2 HEMT 구조체(H2) 사이의 특정 영역에서 상기 제2 GaN 버퍼층, 상기 제2 InAlGaN층(InAlGaN-2)을 식각하여 제거하는 단계와 질화물층이 제거된 특정 영역에 산화물, 질화물 또는 불활성 원소를 충진하여 아이솔레이션을 형성하는 단계를 포함한다.
상기 제2 HEMT 구조체(H2)를 형성하는 단계는 제1 식각에 의해 제1 질화물 반도체층과 상기 배리어층이 제거된 영역에서 상기 제2 질화물 반도체층 상에 게이트 전극, 드레인 전극 및 소스 전극을 형성하는 과정을 포함한다.
상기 제2 HEMT 구조체(H2)는 상기 제2 InAlGaN층과 제2 GaN버퍼층 사이의 계면에 2DEG이 형성되고, 상기 제2 InAlGaN층 위에 전극이 형성되며, D-mode(depletion mode)로 동작하게 된다.
이 멀티모드 다층 질화물 반도체소자는 단일 소자 내에서 다른 모드로 동작하는 채널들을 층을 달리하여 다수 개로 구현할 수 있으므로, 채널들 간의 신호 간섭에 의한 노이즈나 오작동이 없으면서도 소자 설계 자유도가 향상되는 우수한 효과가 있다.
도 16을 참조하여 본 발명의 실시예 2에 따른 모놀리식 반도체 소자 및 그 제조 방법을 설명한다. 실시예 2에 따른 모놀리식 반도체 소자는 제1 HEMT 구조체와 제2 HEMT 구조체가 동일 기판 위에서 같은 층에 형성되는 모놀리식 반도체 소자이다.
본 발명의 실시예 2에 의한 모놀리식 반도체소자는 기판 상에 순차적으로 갈륨면 에피택셜 성장한 GaN버퍼층, InAlGaN층 및 GaN캡층을 각기 포함하고, 상기 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, 상기 InAlGaN층에는 압축응력이 작용하여 분극이 역전된다. 상기 제 1 HEMT 구조체는 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 제1 게이트 전극이 형성되는 부분을 제외하고 상기 GaN캡층 상에는 인장 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되어 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG을 증진 형성하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 상기 InAlGaN캡층 상에 형성되고, 상기 제1 게이트 전극은 상기 GaN캡층 상에 형성되어, 상기 제1 HEMT 구조체는 normally off로 동작한다.
상기 제 1 HEMT 구조체는 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극이 형성되는 부분을 제외하고, 상기 GaN캡층과 격자 정합이 되는 InAlGaN캡층이 상기 GaN캡층 상에 형성되어 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG을 증진 형성할 수도 있다.
상기 제1 소스 전극과 상기 제1 드레인 전극은 상기 InAlGaN캡층 상에 형성되고, 상기 제1 게이트 전극은 상기 GaN캡층 상에 형성되어, 상기 제1 HEMT 구조체는 normally off로 동작한다.
상기 제2 HEMT 구조체는 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극과, 상기 GaN캡층 상에 형성되고 인장 응력(Compressive strained)을 받는 InAlGaN캡층을 포함하고, 상기 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극은 상기 InAlGaN캡층 상에 형성된다.
상기 제2 HEMT 구조체는 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극과, 상기 GaN캡층 상에 형성되고 상기 GaN캡층과 격자 정합이 되거나 인장응력을 받는 InAlGaN캡층을 포함하고, 상기 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극은 상기 InAlGaN캡층 상에 형성된다.
본 발명의 실시예 2에 따른 모놀리식 반도체 소자의 제조 방법은 기판 상에 갈륨면 GaN 버퍼층, InAlGaN층, GaN캡층을 순차로 에피택셜 성장시키는 질화물 반도체층 형성 단계; 상기 GaN캡층 위에 InAlGaN캡층을 에피택셜 성장시켜 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG이 형성되도록 하는 증진하는 단계; 제1 HEMT 구조체의 제1 게이트 전극 형성 위치와 아이솔레이션 형성 위치에서 InAlGaN캡층을 식각하여 제거하는 단계; 상기 게이트 전극 형성 위치에서 GaN캡층 위에 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극을 사이에 두고 상기 InAlGaN캡층 상에 제1 드레인 전극 및 제1 소스 전극을 형성하는 제1 전극 형성 단계; 및 상기 InAlGaN캡층에 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 형성하는 제2 전극 형성 단계;를 포함한다.
상기 제1 HEMT 구조체(H1)와 상기 제2 HEMT 구조체(H2)는 상기 기판 상에서 수평 방향으로 위치가 상이하고, 수직 방향으로 동일한 층에 형성되고, 상기 제1 HEMT 구조체(H1)는 E-mode로 동작하고, 상기 제2 HEMT 구조체(H2)는 D-mode로 동작한다.
상기 질화물 반도체층 형성 단계에 관하여, 상세히 설명하면, 사파이어, 실리콘 또는 실리콘 카바이드 기판 상에 GaN 버퍼층, InAlGaN층, GaN캡층을 순차로 에피택셜 성장시키되 상기 질화물층은 모두 갈륨면으로 성장한다.
상기 GaN 버퍼층 위에 에피택셜 성장되는 상기 InAlGaN층에는 압축응력이 작용하고 이로 인하여 분극이 역전된다. 그러나, 상기 InAlGaN층의 조성비는 InAlGaN층 상부 계면에 유도되는 유도전하밀도가 2DEG이 형성될 정도로 충분한 것은 아니고, 상기 InAlGaN캡층이 추가로 형성됨으로써 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG이 형성이 되는 정도로 조정되어야 한다.
상기 InAlGaN캡층은 GaN캡층과 격자 정합이 되거나 인장 응력(tensile strained)을 받도록 형성되어, 상기 InAlGaN층과 GaN캡층의 계면에 2DEG 형성을 증진(enhancement) 시킨다.
다음으로 상기 InAlGaN캡층을 식각하여 제거하는 단계는 제1 HEMT 구조체의 제1 게이트 전극이 형성될 위치의 InAlGaN캡층을 식각하여 제거하고 제1 HEMT 구조체와 제2 HEMT 구조체를 전기적으로 분리하기 위한 아이솔레이션이 형성될 위치에서 상기 InAlGaN캡층을 식각하여 제거하는 것이다.
상기 InAlGaN캡층을 제1 게이트 전극이 형성될 위치에서 식각하여 제거하면, InAlGaN캡층이 식각된 부분의 하부에는 InAlGaN캡층에 의한 응력 효과가 제거되므로 GaN캡층과 InAlGaN층의 계면에 2DEG의 전자가 공핍되고, InAlGaN캡층이 남아 있는 부분의 하부에는 2DEG이 유지된다.
상기 InAlGaN캡층이 제거된 부분에서 상기 GaN캡층 위에 제1 게이트 전극을 형성하고, 상기 식각공정에서 남겨진 InAlGaN캡층 위에 서로 이격 배치되도록 제1 소스 전극 및 제1 드레인 전극을 형성한다. 상기 과정을 거쳐 형성된 제1 HEMT 구조체는 게이트 전극을 제외한 부분에서 GaN캡층과 InAlGaN층의 계면에 2DEG이 형성되어 normally off 동작이 가능한 E-mode 채널(channel 1)을 형성한다.
이후, 제1 전극 형성 단계는 상기 InAlGaN캡층이 제거된 부분에 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극을 사이에 두고 상기 InAlGaN캡층 상에 제1 드레인 전극 및 제1 소스 전극을 형성하는 단계이다.
상기 제1 HEMT 구조체(H1)와 상기 제2 HEMT 구조체(H2)를 전기적으로 분리하는 단계가 상기 InAlGaN캡층을 식각하여 제거하는 단계와 상기 제1 HEMT 구조체(H1)를 형성하는 단계 사이에 추가된다.
상기 전기적으로 분리하는 단계는 상기 제1 HEMT 구조체(H1)와 상기 제2 HEMT 구조체(H2) 사이의 특정 영역에서 상기 갈륨면 GaN 버퍼층, 상기 InAlGaN층 및 상기 GaN캡층을 식각하여 제거하는 단계와 질화물층들이 제거된 특정 영역에 산화물, 질화물 또는 불활성 원소를 충진하여 아이솔레이션을 형성하는 단계를 포함한다.
이러한 상기 제 1 HEMT 구조체의 구조 및 제조 방법은 기본적으로 도 13, 14의 E-모드 HEMT의 구조 및 제조 방법과 동일하고, 제2 HEMT와 전기적 분리를 위한 단계 및 구성들이 추가되는 점에서 차이가 있다.
상기 제1 HEMT 구조체(H1)에 구현되는 채널 1은 E-mode로 동작하고, 상기 제2 HEMT 구조체(H1)에 구현되는 채널 2는 D-mode로 동작할 수 있으므로, 하나의 소자에 서로 다른 모드로 작동하는 모놀리식(monolithic) HEMT가 구현된다.
이 멀티채널 질화물 반도체소자는 단일 소자 내에서 다른 모드로 동작하는 채널들을 간단한 공정에 의해 다수 개로 구현할 수 있으므로, 소자 설계 자유도가 향상되면서도 생산성이 우수하다.

Claims (23)

  1. 기판;
    상기 기판 상에 형성된 제 1 HEMT 구조체; 및
    상기 기판 상에 형성된 제 2 HEMT 구조체;를 포함하고,
    상기 제1 및 제2 HEMT 구조체는 각기 4원계 질화물 반도체층을 포함하고,
    상기 제1 HEMT 구조체는 E-모드(Enhancement mode) 동작을 수행하고,
    상기 제 2 HEMT 구조체는 D-모드(Depletion mode) 동작을 수행하는
    모놀리식 멀티채널 전력반도체소자.
  2. 청구항 1에 있어서,
    상기 제 1 HEMT 구조체와 상기 제 2 HEMT 구조체는 동일한 기판 위에서 수평 방향으로 상이한 위치에, 수직 방향으로 서로 다른 층에 형성되며, 배리어층에 의해 서로 전기적으로 분리되는 모놀리식 멀티채널 전력반도체소자.
  3. 청구항 2에 있어서,
    상기 제 1 HEMT 구조체는 상기 배리어층 상에 순차적으로 갈륨면 에피택셜 성장한 제1 GaN버퍼층, 제1 InAlGaN층 및 제1 GaN캡층을 포함하고,
    상기 제1 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, In과 Al은 소정의 조성비를 가짐으로써 상기 제1 InAlGaN층에 압축응력이 작용하여 분극이 상부 방향을 향하도록 역전되는 모놀리식 멀티채널 전력반도체소자.
  4. 청구항 2 또는 3에 있어서,
    상기 제 1 HEMT 구조체는 상기 제1 GaN캡층 상에 형성된 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고,
    상기 제1 게이트 전극과 상기 제1 GaN캡층 사이에는 압축 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되고,
    상기 제1 HEMT 구조체는 normally off로 동작하는 모놀리식 멀티채널 전력반도체소자.
  5. 청구항 2 또는 3에 있어서,
    상기 제 2 HEMT 구조체는 상기 기판 상에 순차적으로 갈륨면 에피택셜 성장한 제2 GaN버퍼층과 제2 InAlGaN층을 포함하고,
    상기 제2 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, In과 Al은 소정의 조성비를 가짐으로써 상기 제2 InAlGaN층에 인장응력이 작용하여 상기 제2 GaN버퍼층과 상기 제2 InAlGaN층 사이의 계면에 2DEG이 형성되는 모놀리식 멀티채널 전력반도체소자.
  6. 청구항 5에 있어서,
    상기 제2 HEMT 구조체는 상기 제2 InAlGaN층 상에 형성된 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극을 포함하고,
    상기 제1 HEMT 구조체와 상기 제 2 HEMT 구조체를 전기적으로 분리하는 아이솔레이션을 더 포함하는 모놀리식 멀티채널 전력반도체소자.
  7. 청구항 1에 있어서,
    상기 제 1 HEMT 구조체와 상기 제 2 HEMT 구조체는 동일한 기판 위에서 수평 방향으로 상이한 위치에, 수직 방향으로 동일한 층에 형성되며,
    아이솔레이션에 의해 전기적으로 분리되는 모놀리식 멀티채널 전력반도체소자.
  8. 청구항 7에 있어서,
    상기 제 1 HEMT 구조체와 상기 제2 HEMT 구조체는 상기 기판 상에 순차적으로 갈륨면 에피택셜 성장한 GaN버퍼층, InAlGaN층 및 GaN캡층을 각기 포함하고, 상기 InAlGaN층은 In, Al, Ga 및 N의 4종류의 원소로 구성되는 4원계 질화물반도체로 이루어지고, 상기 InAlGaN층에는 압축응력이 작용하여 분극이 역전되는 모놀리식 멀티채널 전력반도체소자.
  9. 청구항 8에 있어서,
    상기 제 1 HEMT 구조체는 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고,
    상기 제1 게이트 전극이 형성되는 부분을 제외하고 상기 GaN캡층 상에는 인장 응력(Compressive strained)을 받는 InAlGaN캡층이 형성되어 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG을 증진 형성하고,
    상기 제1 소스 전극과 상기 제1 드레인 전극은 상기 InAlGaN캡층 상에 형성되고, 상기 제1 게이트 전극은 상기 GaN캡층 상에 형성되며,
    상기 제1 HEMT 구조체는 normally off로 동작하는 모놀리식 멀티채널 전력반도체소자.
  10. 청구항 8에 있어서,
    상기 제 1 HEMT 구조체는 제1 소스 전극, 제1 드레인 전극 및 제1 게이트 전극을 포함하고,
    상기 제1 게이트 전극이 형성되는 부분을 제외하고, 상기 GaN캡층과 격자 정합이 되는 InAlGaN캡층이 상기 GaN캡층 상에 형성되어 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG을 증진 형성하고,
    상기 제1 소스 전극과 상기 제1 드레인 전극은 상기 InAlGaN캡층 상에 형성되고, 상기 제1 게이트 전극은 상기 GaN캡층 상에 형성되며,
    상기 제1 HEMT 구조체는 normally off로 동작하는 모놀리식 멀티채널 전력반도체소자.
  11. 청구항 8 내지 10에 있어서,
    상기 제2 HEMT 구조체는 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극과, 상기 GaN캡층 상에 형성되고 인장 응력(Compressive strained)을 받는 InAlGaN캡층을 포함하고,
    상기 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극은 상기 InAlGaN캡층 상에 형성되는 모놀리식 멀티채널 전력반도체소자.
  12. 청구항 8 내지 10에 있어서,
    상기 제2 HEMT 구조체는 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극과, 상기 GaN캡층 상에 형성되고 상기 GaN캡층과 격자 정합이 되는 InAlGaN캡층을 포함하고,
    상기 제2 소스 전극, 제2 드레인 전극 및 제2 게이트 전극은 상기 InAlGaN캡층 상에 형성되는 모놀리식 멀티채널 전력반도체소자.
  13. E-모드(Enhancement mode) 동작을 수행하는 제1 HEMT 구조체와, D-모드(Depletion mode) 동작을 수행하는 제2 HEMT 구조체를 동일 기판 상에 포함하는 모놀리식 멀티채널 전력반도체소자를 제조하는 방법에 있어서,
    기판 상면에 제2 질화물 반도체층을 형성하는 단계;
    상기 제2 질화물 반도체층 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 제1 질화물 반도체층을 형성하는 단계;
    상기 제1 질화물 반도체층 위에 게이트 전극, 드레인 전극 및 소스 전극을 형성하여 제1 HEMT 구조체(H1)를 형성하는 단계;
    상기 제1 HEMT 구조체(H1)가 형성된 영역을 제외하고, 식각공정에 의해 적층 형성된 상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계; 및
    식각에 의해 제1 질화물 반도체층과 상기 배리어층이 제거된 영역에서 상기 제2 질화물 반도체층 상에 게이트 전극, 드레인 전극 및 소스 전극을 형성하여 제2 HEMT 구조체(H2)를 형성하는 단계;
    를 포함하는 모놀리식 멀티채널 전력반도체소자 제조 방법.
  14. 청구항 13에 있어서,
    상기 제2 질화물 반도체층을 형성하는 단계는 상기 기판 상면에 제2 GaN버퍼층을 갈륨면 에피택셜 성장시켜 형성하는 단계와, 상기 제2 GaN버퍼층 위에 제2 InAlGaN층을 갈륨면 에피택셜 성장시켜 형성하는 단계를 포함하고,
    상기 제2 InAlGaN층에는 인장 응력(tensile)이 작용하며, 상기 제2 InAlGaN층과 제2 GaN버퍼층 사이의 계면에 2DEG이 형성되는 모놀리식 멀티채널 전력반도체소자 제조 방법.
  15. 청구항 14에 있어서,
    상기 배리어층을 형성하는 단계는 상기 제2 InAlGaN층 상에 산화물이나 질화물로 이루어진 절연층을 형성하는 단계를 포함하는 모놀리식 멀티채널 전력반도체소자 제조 방법.
  16. 청구항 15에 있어서,
    상기 제1 질화물 반도체층을 형성하는 단계는 상기 배리어층 위에 순차로 제1 GaN버퍼층, 제1 InAlGaN층 및 제1 GaN캡층을 갈륨면 에피택셜 성장시켜 형성시키는 단계를 포함하고, 상기 제1 InAlGaN층은 In과 Al의 조성비를 소정의 비로 하여 상기 제1 InAlGaN층에는 압축응력이 작용하여 제1 InAlGaN층의 상부계면에 2DEG이 형성되는 모놀리식 멀티채널 전력반도체소자 제조 방법.
  17. 청구항 16에 있어서,
    상기 제1 HEMT 구조체(H1)를 형성하는 단계는
    상기 제1 GaN캡층 상에 InAlGaN캡층을 갈륨면 에피택셜 성장시키는 단계;
    상기 InAlGaN캡층을 게이트 전극이 형성될 부분만 남기고 식각하여 제거하는 단계; 및
    상기 InAlGaN캡층이 제거된 제1 GaN캡층 상에 소스 전극과 드레인 전극을 각기 형성하고 상기 남겨진 InAlGaN캡층 상에 게이트 전극을 형성시키는 단계;
    를 포함하는 모놀리식 멀티채널 전력반도체소자 제조 방법.
  18. 청구항 17에 있어서,
    상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계는
    상기 제1 HEMT 구조체(H1)가 형성된 영역이 아닌 별도의 영역을 선택하여, 식각공정에 의해 적층 형성된 상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계를 포함하는 모놀리식 멀티채널 전력반도체소자 제조 방법.
  19. 청구항 18에 있어서,
    상기 제1 질화물 반도체층과 상기 배리어층을 제거하는 단계와 상기 제2 HEMT 구조체(H2)를 형성하는 단계의 사이에 제1 HEMT 구조체(H1)와 제2 HEMT 구조체(H2)를 전기적으로 분리하는 단계를 더 포함하는 모놀리식 멀티채널 전력반도체소자 제조 방법.
  20. E-모드(Enhancement mode) 동작을 수행하는 제1 HEMT 구조체와, D-모드(Depletion mode) 동작을 수행하는 제2 HEMT 구조체를 동일 기판 상에 포함하는 모놀리식 멀티채널 전력반도체소자를 제조하는 방법에 있어서,
    기판 상에 갈륨면 질화물 반도체층을 형성하는 단계;
    상기 질화물 반도체층 상에 InAlGaN캡층을 에피택셜 성장시켜 상기 질화물 반도체층에 2DEG 형성을 증진하는 단계;
    소정의 위치에서 InAlGaN캡층을 식각하여 제거하는 단계;
    상기 소정의 위치에서 GaN캡층 위에 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극을 사이에 두고 상기 InAlGaN캡층 상에 제1 드레인 전극 및 제1 소스 전극을 형성하는 제1 전극 형성 단계; 및
    상기 InAlGaN캡층에 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 형성하는 제2 전극 형성 단계;
    를 포함하고,
    제1 HEMT 구조체는 상기 제1 게이트 전극, 제1 드레인 전극, 제1 소스 전극을 포함하고, 제2 HEMT 구조체는 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 모놀리식 멀티채널 전력반도체소자 제조 방법.
  21. 청구항 20에 있어서,
    상기 갈륨면 질화물 반도체층을 형성하는 단계는 상기 기판 상에 GaN 버퍼층, InAlGaN층 및 GaN캡층을 순차로 갈륨면 에피택셜 성장시키는 단계를 포함하고,
    상기 InAlGaN캡층은 상기 GaN캡층과 격자 정합이 되거나 인장 응력을 받도록 형성되며,
    상기 2DEG 형성을 증진하는 단계는 상기 InAlGaN캡층에 의해 상기 InAlGaN층과 상기 GaN캡층의 계면에 2DEG 형성이 증진되는 모놀리식 멀티채널 전력반도체소자 제조 방법.
  22. 청구항 21에 있어서,
    상기 InAlGaN층은 압축 응력이 작용하여 분극이 역전되도록 형성되는 모놀리식 멀티채널 전력반도체소자 제조 방법.
  23. 청구항 20에 있어서,
    상기 제1 HEMT 구조체와 제2 HEMT 구조체를 전기적으로 분리하기 위한 아이솔레이션을 형성하는 단계를 더 포함하는 모놀리식 멀티채널 전력반도체소자 제조 방법.
KR1020140193672A 2014-12-30 2014-12-30 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법 KR101673965B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140193672A KR101673965B1 (ko) 2014-12-30 2014-12-30 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140193672A KR101673965B1 (ko) 2014-12-30 2014-12-30 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160083256A true KR20160083256A (ko) 2016-07-12
KR101673965B1 KR101673965B1 (ko) 2016-11-09

Family

ID=56504826

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140193672A KR101673965B1 (ko) 2014-12-30 2014-12-30 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101673965B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2564482A (en) * 2017-07-14 2019-01-16 Cambridge Entpr Ltd A power semiconductor device with a double gate structure
WO2019066874A1 (en) * 2017-09-28 2019-04-04 Intel Corporation VARIABLE CAPACITY DEVICE WITH MULTILAYER ELECTRODE BIDIMENSIONAL GAS (2DEG)
CN112614835A (zh) * 2020-12-22 2021-04-06 厦门市三安集成电路有限公司 一种增强型与耗尽型hemt集成器件及制备方法
US11257811B2 (en) 2017-07-14 2022-02-22 Cambridge Enterprise Limited Power semiconductor device with an auxiliary gate structure
US11336279B2 (en) 2017-07-14 2022-05-17 Cambridge Enterprise Limited Power semiconductor device with a series connection of two devices
WO2023014351A1 (en) * 2021-08-03 2023-02-09 Analog Devices, Inc. Impurity reduction techniques in gallium nitride regrowth
US11955478B2 (en) 2019-05-07 2024-04-09 Cambridge Gan Devices Limited Power semiconductor device with an auxiliary gate structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070228416A1 (en) * 2005-11-29 2007-10-04 The Hong Kong University Of Science And Technology Monolithic Integration of Enhancement- and Depletion-mode AlGaN/GaN HFETs
KR20130010823A (ko) * 2011-07-19 2013-01-29 한국전자통신연구원 질화물 전자소자 및 그 제조 방법
US8470652B1 (en) * 2011-05-11 2013-06-25 Hrl Laboratories, Llc Monolithic integration of group III nitride enhancement layers
US8748244B1 (en) * 2010-01-13 2014-06-10 Hrl Laboratories, Llc Enhancement and depletion mode GaN HMETs on the same substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070228416A1 (en) * 2005-11-29 2007-10-04 The Hong Kong University Of Science And Technology Monolithic Integration of Enhancement- and Depletion-mode AlGaN/GaN HFETs
US8748244B1 (en) * 2010-01-13 2014-06-10 Hrl Laboratories, Llc Enhancement and depletion mode GaN HMETs on the same substrate
US8470652B1 (en) * 2011-05-11 2013-06-25 Hrl Laboratories, Llc Monolithic integration of group III nitride enhancement layers
KR20130010823A (ko) * 2011-07-19 2013-01-29 한국전자통신연구원 질화물 전자소자 및 그 제조 방법

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2564482A (en) * 2017-07-14 2019-01-16 Cambridge Entpr Ltd A power semiconductor device with a double gate structure
GB2564482B (en) * 2017-07-14 2021-02-10 Cambridge Entpr Ltd A power semiconductor device with a double gate structure
US11217687B2 (en) 2017-07-14 2022-01-04 Cambridge Enterprise Limited Power semiconductor device with an auxiliary gate structure
US11257811B2 (en) 2017-07-14 2022-02-22 Cambridge Enterprise Limited Power semiconductor device with an auxiliary gate structure
US11336279B2 (en) 2017-07-14 2022-05-17 Cambridge Enterprise Limited Power semiconductor device with a series connection of two devices
US11404565B2 (en) 2017-07-14 2022-08-02 Cambridge Enterprise Limited Power semiconductor device with an auxiliary gate structure
WO2019066874A1 (en) * 2017-09-28 2019-04-04 Intel Corporation VARIABLE CAPACITY DEVICE WITH MULTILAYER ELECTRODE BIDIMENSIONAL GAS (2DEG)
US11380806B2 (en) 2017-09-28 2022-07-05 Intel Corporation Variable capacitance device with multiple two-dimensional electron gas (2DEG) layers
US11955478B2 (en) 2019-05-07 2024-04-09 Cambridge Gan Devices Limited Power semiconductor device with an auxiliary gate structure
CN112614835A (zh) * 2020-12-22 2021-04-06 厦门市三安集成电路有限公司 一种增强型与耗尽型hemt集成器件及制备方法
CN112614835B (zh) * 2020-12-22 2022-08-16 厦门市三安集成电路有限公司 一种增强型与耗尽型hemt集成器件及制备方法
WO2023014351A1 (en) * 2021-08-03 2023-02-09 Analog Devices, Inc. Impurity reduction techniques in gallium nitride regrowth

Also Published As

Publication number Publication date
KR101673965B1 (ko) 2016-11-09

Similar Documents

Publication Publication Date Title
KR101673965B1 (ko) 모놀리식 멀티채널 전력반도체소자 및 그 제조 방법
JP5793120B2 (ja) 集積されたダイオードを有するｓｏｉ基板を備える複合半導体装置
US8835986B2 (en) Method for fabrication of III-nitride device and the III-nitride device thereof
KR101884504B1 (ko) Iii족-질화물 노멀리-오프 트랜지스터용 층 구조
JP5203725B2 (ja) Ｉｉｉ族窒化物パワー半導体デバイス
KR101092467B1 (ko) 인헨스먼트 노말리 오프 질화물 반도체 소자 및 그 제조방법
JP2007059595A (ja) 窒化物半導体素子
TW200301016A (en) Strain balanced nitride heterojunction transistors and methods of fabricating strain balanced nitride heterojunction transistors
US20160005845A1 (en) Group III-V Transistor Utilizing a Substrate Having a Dielectrically-Filled Region
JP2013038409A (ja) 集積されたダイオードを備える複合半導体装置
JP2011238931A (ja) エンハンスメントモード電界効果デバイスおよびそれを製造する方法
US20150340483A1 (en) Group III-V Device Including a Shield Plate
KR20190058668A (ko) 반도체 디바이스 및 반도체 디바이스를 설계하는 방법
US20150115327A1 (en) Group III-V Device Including a Buffer Termination Body
US11355626B2 (en) High electron mobility transistor
KR101672396B1 (ko) 4원계 질화물 전력반도체소자 및 이의 제조 방법
US11955519B2 (en) Semiconductor device with strain relaxed layer
KR20140112272A (ko) 고전자 이동도 트랜지스터 및 그 제조방법
CN112490278B (zh) 具有减少的缺陷的半导体外延结构
US11777023B2 (en) Semiconductor device and method for manufacturing the same
WO2022061525A1 (zh) 半导体结构及其制作方法
KR20140016800A (ko) 고전자 이동도 트랜지스터
TW202111949A (zh) 增強型高電子遷移率電晶體

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191008

Year of fee payment: 4