KR20160080827A - 디지털 입력 오버플로우 처리 장치 - Google Patents

디지털 입력 오버플로우 처리 장치 Download PDF

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Abstract

아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기로부터 디지털 파트로 입력된 디지털 신호의 오버플로우(overflow)를 검출하는 과입력 검출부-여기서, 상기 디지털 파트는 이동통신신호의 중계를 위한 중계 장치에 탑재되어 중계 신호에 필요한 디지털 처리를 수행함-; 및 상기 디지털 신호의 신호 전달 경로 상에 배치되며, 상기 과입력 검출부의 검출 결과로서 전달된 과입력 여부 및 과입력 레벨 중 적어도 하나에 근거하여 과입력된 디지털 신호가 사전 지정된 허용 레벨 이하로 변경되도록 이득 제어하는 디지털 이득 제어부를 포함하는 디지털 입력 오버플로우 처리 장치가 제공된다.

Description

디지털 입력 오버플로우 처리 장치{DIGITAL INPUT OVERFLOW PROCESSING DEVICE}
본 발명은 디지털 입력 오버플로우 처리 장치에 관한 것으로서, 보다 구체적으로는 아날로그/디지털 변환기(Analog to Digital Converter)로부터 입력되는 신호의 과입력 여부를 모니터링하여 디지털 입력 오버플로우 및 디지털 불요파 문제를 해결할 수 있는 디지털 입력 오버플로우 처리 장치에 관한 것이다.
일반적으로, 중계기는 이동통신 시스템에서 기지국의 서비스 영역을 확장하거나 음영 지역을 해소하기 위해 설치된다. 특히, 디지털 이동통신 시스템에서는 RF 신호를 수신하여 RF 신호의 파워를 단순 증폭하는 방식보다는 수신한 RF 신호에서 디지털 신호를 추출하고 추출된 디지털 신호에 대해 디지털 신호 처리 과정을 거친 후 다시 RF 신호로 전송하는 디지털 중계기가 적용되고 있다.
이러한 디지털 중계기에는 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기가 반드시 필요하다. 이때, 아날로그/디지털 변환기의 입력으로 과입력이 인가되는 경우 비트 오버플로우(Bit overflow)로 인해 신호의 왜곡 및 디지털 불요파 방사 등으로 시스템 및 서비스에 문제를 발생시킬 수 있다.
따라서 아날로그/디지털 변환기로부터 디지털 파트로 입력되는 과입력 여부를 모니터링함으로써, 과입력에 따른 신호 왜곡 및 디지털 불요파 방사를 방지할 수 있는 방안이 요구된다.
본 발명은 아날로그/디지털 변환기(Analog to Digital Converter)로부터 디지털 파트로 입력되는 신호의 과입력 여부를 모니터링하여 디지털 입력 오버플로우 및 디지털 불요파 문제를 해결할 수 있는 디지털 입력 오버플로우 처리 장치를 제공한다.
본 발명의 일 측면에 따르면, 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기로부터 디지털 파트로 입력된 디지털 신호의 오버플로우(overflow)를 검출하는 과입력 검출부-여기서, 상기 디지털 파트는 이동통신신호의 중계를 위한 중계 장치에 탑재되어 중계 신호에 필요한 디지털 처리를 수행함-; 및 상기 디지털 신호의 신호 전달 경로 상에 배치되며, 상기 과입력 검출부의 검출 결과로서 전달된 과입력 여부 및 과입력 레벨 중 적어도 하나에 근거하여 과입력된 디지털 신호가 사전 지정된 허용 레벨 이하로 변경되도록 이득 제어하는 디지털 이득 제어부를 포함하는 디지털 입력 오버플로우 처리 장치가 제공된다.
일 실시예에서, 상기 디지털 이득 제어부는,
상기 신호 전달 경로 상에서의 상기 디지털 신호의 전송 딜레이를 고려할 때, 상기 과입력 검출부의 신호 검출 지점으로부터 상기 디지털 이득 제어부의 배치 위치까지의 전송 딜레이가 상기 과입력 검출부에서의 과입력 검출에 소요되는 시간 딜레이 보다 큰 값을 갖도록 하는 위치에 배치될 수 있다.
일 실시예에서, 상기 신호 전달 경로 상에서 상기 과입력 검출부의 후단 및 상기 디지털 이득 제어부의 전단에 배치되며, 상기 과입력 검출부의 신호 검출 지점으로부터 상기 디지털 이득 제어부의 배치 위치까지의 전송 딜레이가 상기 과입력 검출부에서의 과입력 검출에 소요되는 시간 딜레이 보다 커지도록 시간 딜레이를 부여하는 딜레이 소자를 더 포함할 수 있다.
일 실시예에서, 상기 과입력 검출부는,
상기 아날로그/디지털 변환기로부터 상기 디지털 파트로 입력되는 디지털 신호가 사전 지정된 최대 비트 오버플로우를 초과하는지 여부 또는 상기 디지털 신호의 출력 레벨이 사전 지정된 피크 값을 초과하는지 여부를 검출하여 상기 디지털 신호의 과입력 여부를 판정할 수 있다.
일 실시예에서, 상기 아날로그/디지털 변환기로부터 출력되는 디지털 신호의 오버플로우에 의해 발생하는 디지털 불요파를 제거하기 위해, 상기 중계 신호가 갖는 주파수 대역 이외의 신호를 제거하는 디지털 필터를 더 포함할 수 있다.
일 실시예에서, 상기 디지털 필터는 상기 신호 전달 경로를 기준으로 상기 디지털 이득 제어부의 후단에 배치될 수 있다.
본 발명의 실시예에 의하면, 아날로그/디지털 변환기(Analog to Digital Converter)로부터 디지털 파트로 입력되는 신호의 과입력 여부를 모니터링하여 디지털 입력 오버플로우 및 디지털 불요파 문제를 해결하여, 과입력으로 인한 디지털 파트의 포화 및 디지털 불요파 방사로 인한 PAU 등의 데미지, 시스템 특성 또는/및 서비스 열화를 방지할 수 있는 효과가 있다.
도 1은 본 발명이 적용 가능한 일 예의 디지털 중계기의 블록도를 간략히 도시한 도면.
도 2는 본 발명의 제1 실시예에 따른 디지털 입력 오버플로우 처리 장치를 설명하기 위한 도면.
도 3은 본 발명의 제2 실시예에 따른 디지털 입력 오버플로우 처리 장치를 설명하기 위한 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.
또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명이 적용 가능한 일 예의 디지털 중계기의 블록도를 간략히 도시한 도면이다.
도 1을 참조하면, 다운링크 신호 전달 경로(즉, 포워드 패스(Forward path)) 상에 그 신호 전달 경로를 따라, 다운 컨버터(10), ADC(Analog to Digital Converter)(12), 디지털 신호 처리부(30), DAC(Digital to Analog Converter)(14), 업 컨버터(16), PAU(Power Amplification Unit)(18)가 배치되고 있다. 또한 업링크 신호 전달 경로(즉, 리버스 패스(Reverse path)) 상에 그 신호 전달 경로를 따라, LNA(Low Noise Amplifier)(28), 다운 컨버터(26), ADC(24), 디지털 신호 처리부(30), DAC(22), 업 컨버터(20)가 배치되고 있다.
다운링크 신호 전달 경로 상의 다운 컨버터(10)는 기지국(Base station)(미도시)으로부터 유선 또는 무선으로 전달된 RF(Radio Frequency) 신호를 입력받고, RF 신호를 IF(Intermediate Frequency) 신호로 주파수 하향 변환을 수행한다. 이와 같이 주파수 하향 변환된 IF 신호는 ADC(12)에 의해 샘플링 처리되어 특정 비트수(예를 들어, 14bit)의 디지털 신호로 변환된다. ADC(12)에 의해 변환된 디지털 신호는 디지털 신호 처리부(30)에 의해 신호 처리되며, 디지털 신호 처리된 신호는 DAC(14)로 입력되어 다시 아날로그 신호로 변환될 수 있다. DAC(14)로부터 출력된 아날로그 신호는 다시 업 컨버터(16)에 의해 RF 신호로 주파수 상향 변환되고, 주파수 상향 변환된 RF 신호는 PAU(18)에 의해 증폭되어 서비스 안테나(미도시)를 통해 서비스 커버리지(Service coverage) 내의 사용자 단말들로 출력될 수 있다.
업링크 신호 전달 경로는 위 설명의 다운링크 신호 전달 경로와 신호 전달 방향을 달리하는 동일 기능으로 구성될 수 있다. 즉, 업링크 신호 전달 경로 상의 LNA(28)는 서비스 안테나(미도시)를 통해 입력된 RF 신호를 저잡음 증폭한 후 다운 컨버터(26)로 전달하며, 다운 컨버터(26)는 RF 신호를 IF 신호로 주파수 하향 변환한다. 주파수 하향 변환된 IF 신호는 ADC(24)에 의해 디지털 신호로 변환되고, 변환된 디지털 신호는 디지털 신호 처리부(30)에 의해 디지털 신호 처리된 후 DAC(22)로 입력된다. DAC(22)는 디지털 신호를 아날로그 신호로 변환하고, 변환된 IF 밴드의 아날로그 신호는 업 컨버터(20)에 의해 RF 신호로 주파수 상향 변환되어 기지국(미도시)으로 전달될 수 있다.
이와 같이, 디지털 중계기에서는 디지털 신호 처리를 위한 디지털 신호 처리부(30)가 존재하며, 디지털 신호 처리부(30)는 도 1에 도시된 바와 같이 FPGA(Field Programmable Gate Array)로 구현될 수 있다. 도 1에서는 디지털 신호 처리부(30)가 다운링크 및 업링크 신호 전달 경로에 공통으로 구현되는 것과 같이 도시되었지만, 디지털 신호 처리부(30)는 다운링크와 업링크에 별개로 구현될 수도 있다.
이러한 디지털 신호 처리부(30)는 디지털 신호에 대해 사전 프로그래밍된 처리 알고리즘을 적용하여, 이미지 리젝션(Image Rejection), DC(Direct Current) 성분의 블락킹(blocking), 디지털 필터링, FA(Frequency Allocation) 또는 섹터(sector) 별 신호 처리, 이득 제어(Gain control), 다중화(Multiplexing) 등의 디지털 신호 처리를 수행한다. 이와 같이 디지털 신호 처리부(30)에 의해 신호 처리된 디지털 신호는 디지털 신호 전달 경로의 종단의 출력 디바이스(도 1의 경우, 다운링크 신호 전달 경로 및 업링크 신호 전달 경로 상에서의 디지털 신호 전달의 종단에 배치된 각각의 DAC(14, 22)를 의미함)를 거쳐 외부(즉, 단말 또는 기지국)로 출력되게 된다.
이하, 본 발명의 각 실시예에 따른 디지털 입력 오버플로우 처리 장치에 관하여 상세히 설명한다. 이하 도 2 및 도 3을 통해 설명할 각 실시예의 디지털 입력 오버플로우 처리 장치는, 상술한 디지털 중계기(즉, 포워드 패스의 다운링크 중계 신호를 외부로 송출하는 서비스 안테나 및 리버스 패스의 업링크 중계 신호를 기기국 방향으로 전송하는 링크 안테나를 모두 포함하는 디지털 중계기)에 적용 가능하다. 또한 이때, 포워드 패스 및 리버스 패스 각각에 아날로그/디지털 변환기는 구비될 것이므로, 이하 설명할 본 발명의 실시예에 따른 디지털 입력 오버플로우 처리 장치는 포워드 패스 및 리버스 패스 모두에 구현될 수 있다. 또한, 본 명세서를 통해서 별도 도시 및 설명을 하지는 않았으나, 메인 유닛(Main Unit)과 분산된 복수의 리모트 유닛(Remote Unit)을 포함하는 분산 안테나 시스템(Distributed Antenna System)에서 각 중계 유닛에도 적용될 수 있다.
도 2는 본 발명의 제1 실시예에 따른 디지털 입력 오버플로우 처리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 디지털 입력 오버플로우 처리 장치는, 과입력 검출부(210), 디지털 이득 제어부(220), 디지털 필터(230)를 포함할 수 있다. 이때, 디지털 입력 오버플로우 처리 장치는, 중계 장치에 탑재되어 중계 신호(즉, 다운링크 또는 업링크의 이동통신신호)에 필요한 디지털 처리를 담당하는 디지털 파트(200) 내에 구현될 수 있다.
과입력 검출부(210)는, 신호 전달 경로를 기준으로 디지털 파트(200)의 전단에 위치하여 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기(110)로부터 디지털 파트(200)로 입력되는 디지털 신호의 오버플로우(overflow)를 검출한다.
아날로그/디지털 변환기(110)로 입력되는 아날로그 신호가 과입력인 경우, 아날로그/디지털 변환기(110)의 처리 능력이 포화되어 아날로그/디지털 변환기(110)로부터 출력되는 변환된 디지털 신호에 오버플로우가 발생할 수 있다. 또한 아날로그/디지털 변환기(110)의 처리 능력이 포화되는 경우 출력되는 디지털 신호에 오버플로우가 발생됨과 함께 디지털 불요파(spurious wave)가 발생될 수 있다. 이에 관한 일 예가 도 2의 (a)를 통해 도시된다.
따라서, 과입력 검출부(210)는 신호 전달 경로를 기준으로 디지털 파트(200)의 전단에 위치하는 아날로그/디지털 변환기(110)로부터 디지털 파트(200)로 입력되는 디지털 신호에 오버플로우가 발생되었는지 여부를 모니터링한다.
이때, 과입력 검출부(210)에 의한 과입력 여부에 관한 검출은, 일 예로, 입력되는 디지털 신호가 사전 지정된(즉, 허용된) 최대 비트 오버플로우를 초과하였는지 여부를 모니터링함으로써 수행될 수 있다. 예를 들어, 아날로그/디지털 변환기(110)로부터 출력되는 디지털 신호가 14 비트의 신호인 경우, 이 중 1 비트의 부호 비트를 제외한 총 13 비트의 데이터에 오버플로우가 발생되었는지 여부를 확인함으로써 과입력 여부를 검출할 수 있다. 다른 예로, 과입력 검출부(210)에 의한 과입력 여부에 관한 검출은, 아날로그/디지털 변환기(110)로부터 출력되는 디지털 출력 레벨이 사전 지정된 피크 값을 초과하는지 여부를 모니터링함으로써 수행될 수도 있을 것이다.
상술한 방식에 의해서, 과입력 검출부(210)는 입력된 디지털 신호의 과입력 여부를 판정할 수 있으며, 과입력이 존재하는 것으로 판정된 경우 디지털 신호의 신호 전달 경로를 기준으로 후단에 배치된 디지털 이득 제어부(220)로 이득 변경 제어 신호를 출력할 수 있다. 또한 구현 방식에 따라서, 과입력 검출부(210)는 입력된 디지털 신호가 얼마만큼 과입력된 상태인지에 관한 과입력 정도(즉, 과입력 레벨)을 검출할 수도 있다. 이 경우, 과입력 검출부(210)는, 판정 결과로서, 허용된 범위를 초과하는 과입력 레벨에 따른 가변적 이득 변경 제어 신호를 디지털 이득 제어부(220)로 출력할 수도 있다.
상술한 과입력 검출부(210)는 해당 기능만을 위한 별도 구성부로서 구현될 수도 있지만, 디지털 파트(200)의 DSP(Digital Signal Processor), FPGA(Field Programmable Gate Array), CPU(Central Processing Unit) 내에 해당 기능이 구현될 수도 있다.
디지털 이득 제어부(220)는 디지털 신호의 신호 전달 경로를 기준으로 앞서 설명한 과입력 검출부(210)의 후단에 배치되어, 과입력 검출부(210)로부터 전달된 이득 변경 제어 신호에 근거하여 과입력 상태인 디지털 신호가 사전 지정된 허용 레벨 이하로 이득 변경되도록 이득 제어를 수행한다.
디지털 이득 제어부(220)를 통한 이득 제어 방식으로는 다음과 같은 방법들이 적용될 수 있다. 일 예로, 디지털 이득 제어부(220)는 고정된 신호 감쇄율(attenuation rate)을 적용하여 디지털 신호의 신호 레벨을 낮출 수 있다. 이때 만일, 고정된 신호 감쇄율을 적용한 단 한번의 이득 변경만으로는 상기 사전 지정된 허용 레벨 이하로 신호 레벨을 낮출 수 없는 경우에는 이득 변경 동작이 반복적으로 수행될 수도 있다. 다른 예로, 디지털 이득 제어부(220)는, 가변 감쇄기로서 구현됨으로써, 과입력 검출부(210)로부터 전달된 가변적 이득 변경 제어 신호에 따라 허용치를 초과하는 과입력 레벨 만큼의 신호 감쇄가 이루어질 수 있도록 할 수도 있다. 이 경우, 디지털 이득 제어부(220)는 가변 감쇄기로서 구현될 수 있다.
상술한 디지털 이득 제어부(220)는, 디지털 신호의 신호 전달 경로 상에서의 신호 전송 딜레이를 고려할 때, 과입력 검출부(210)의 신호 검출 지점으로부터 디지털 이득 제어부(220)의 배치 위치까지의 전송 딜레이(도 2의 Delay A 참조)가 과입력 검출부(210)에서의 과입력 검출에 소요되는 시간 딜레이(도 2의 Delay B 참조) 보다 큰 값을 갖도록 하는 위치에 배치될 수 있다. 이는 과입력된 디지털 신호에 관한 이득 제어의 실효성을 높이기 위함이다.
도 2에서는 과입력 검출부(210)와 디지털 이득 제어부(220) 사이에 다른 디지털 구성부가 부존재하는 것으로 도시하였지만, 그 사이에는 다른 디지털 구성부가 존재할 수도 있다. 후자의 경우에는 과입력 검출부(210)와 디지털 이득 제어부(220) 사이에 개재될 수 있는 다른 디지털 구성부에서의 디지털 연산에 소요되는 딜레이 시간까지를 모두 고려하여, 디지털 이득 제어부(220)까지의 전체 전송 딜레이가 과입력 검출부(210)에 의한 검출 딜레이보다 큰 값을 갖도록 하면 된다. 따라서 디지털 이득 제어부(220)의 배치 위치는, 과입력 검출부(210)에 의한 검출 딜레이와 감안하여 신호 전달 경로 상의 적절한 위치로 선정될 수 있다.
이와 같은 디지털 이득 제어부(220)를 통한 이득 제어 과정을 거치게 되면, 과입력된 디지털 신호의 오버플로우가 제거된 상태의 신호를 획득할 수 있다. 이에 관한 일 예가 도 2의 (b)를 통해 도시된다.
디지털 이득 제어부(220)의 이득 제어 과정을 통해서 과입력 문제가 해결된 상태로 출력된 디지털 신호는, 신호 전달 경로를 기준으로 디지털 이득 제어부(220)의 후단에 배치된 디지털 필터(230)로 입력될 수 있다.
디지털 필터(230)는 앞서 설명한 바와 같이 과입력 인가에 따라 아날로그/디지털 변환기(110)로부터 디지털 신호의 오버플로우가 발생함과 함께 발생된 디지털 불요파를 제거하는 역할을 수행한다. 디지털 필터(230)는 일 예로, 정상적으로 신호 전달이 되어야 하는 중계 신호가 갖는 주파수 대역 이외의 대역에 존재하는 불요파를 제거하도록 구현될 수 있다. 이에 관한 일 예가 도 2의 (c)를 통해 도시된다.
도 2(후술할 도 3도 동일함)에서는 디지털 필터(230)가 디지털 이득 제어부(220)의 후단에 배치되는 경우를 도시하고 있지만, 디지털 필터(230)는 도 2에서와 상이한 위치에 배치될 수도 있다. 예를 들어, 신호 전달 경로를 기준으로, 과입력 검출부(210)에 의한 신호 검출 지점과 디지털 이득 제어부(220) 사이에 배치될 수도 있을 것이다. 다만, 지나친 오버플로우가 발생된 상태에서는 -터 기능도 함께 열화될 수 있는 바, 도 2에서는 이러한 경우를 고려하여 디지털 이득 제어부(220)의 후단에 디지털 필터(230)를 배치하고 있는 것이다.
상술한 바와 같은 구성을 통해서, 본 발명의 제1 실시예에 따른 디지털 입력 오버플로우 처리 장치는 디지털 파트(200)로 입력된 디지털 신호의 과입력 및 디지털 불요파를 적절히 제거함으로써(도 2의 (d) 참조), 후단의 PAU 등의 데미지, 시스템 또는/및 서비스 열화를 방지할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 디지털 입력 오버플로우 처리 장치를 설명하기 위한 도면이다.
본 발명의 제2 실시예를 설명함에 있어서 앞서 제1 실시예에서와 동일한 내용에 대해서는 중복되는 설명은 생략하고, 이하, 제2 실시예를 통해 추가된 구성부에 관한 기능 및 역할을 중심으로 설명한다. 도 3을 참조할 때, 본 발명의 제2 실시예에서는, 도 2에 예시된 제1 실시예의 디지털 입력 오버플로우 처리 장치에 비해 딜레이 소자(215)가 더 추가되고 있다.
딜레이 소자(215)는 신호 전달 경로를 기준으로 과입력 검출부(210)의 신호 검출 지점과 디지털 이득 제어부(220)의 사이에 배치되어, 전송되는 디지털 신호에 소정 시간만큼의 지연을 강제 부여한다. 그 이유는 다음과 같다.
디지털 파트(200)의 구현 방식에 따라서, 과입력 검출부(210)의 신호 검출 지점과 디지털 이득 제어부(220) 사이 경로에 따른 자체 전송 딜레이를 과입력 검출부(210)에서의 검출 딜레이보다 크게(즉, 길게) 구현하기 어려운 경우가 발생할 수 있다. 따라서, 이와 같은 경우 강제적으로 시간 지연을 부여하는 딜레이 소자(215)를 추가 배치함으로써, 과입력 검출부(210)의 신호 검출 지점으로부터 디지털 이득 제어부(220)까지의 전송 딜레이가 과입력 검출부(210)에서의 검출 딜레이보다 커지도록 할 수 있다.
이상에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.
110 : 아날로그/디지털 변환기
200 : 디지털 파트
210 : 과입력 검출부
215 : 딜레이 소자
220 : 디지털 이득 제어부
230 : 디지털 필터

Claims (6)

  1. 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기로부터 디지털 파트로 입력된 디지털 신호의 오버플로우(overflow)를 검출하는 과입력 검출부-여기서, 상기 디지털 파트는 이동통신신호의 중계를 위한 중계 장치에 탑재되어 중계 신호에 필요한 디지털 처리를 수행함-; 및
    상기 디지털 신호의 신호 전달 경로 상에 배치되며, 상기 과입력 검출부의 검출 결과로서 전달된 과입력 여부 및 과입력 레벨 중 적어도 하나에 근거하여 과입력된 디지털 신호가 사전 지정된 허용 레벨 이하로 변경되도록 이득 제어하는 디지털 이득 제어부
    를 포함하는 디지털 입력 오버플로우 처리 장치.
  2. 제1항에 있어서,
    상기 디지털 이득 제어부는,
    상기 신호 전달 경로 상에서의 상기 디지털 신호의 전송 딜레이를 고려할 때, 상기 과입력 검출부의 신호 검출 지점으로부터 상기 디지털 이득 제어부의 배치 위치까지의 전송 딜레이가 상기 과입력 검출부에서의 과입력 검출에 소요되는 시간 딜레이 보다 큰 값을 갖도록 하는 위치에 배치되는, 디지털 입력 오버플로우 처리 장치.
  3. 제1항에 있어서,
    상기 신호 전달 경로 상에서 상기 과입력 검출부의 후단 및 상기 디지털 이득 제어부의 전단에 배치되며, 상기 과입력 검출부의 신호 검출 지점으로부터 상기 디지털 이득 제어부의 배치 위치까지의 전송 딜레이가 상기 과입력 검출부에서의 과입력 검출에 소요되는 시간 딜레이 보다 커지도록 시간 딜레이를 부여하는 딜레이 소자를 더 포함하는, 디지털 입력 오버플로우 처리 장치.
  4. 제1항에 있어서,
    상기 과입력 검출부는,
    상기 아날로그/디지털 변환기로부터 상기 디지털 파트로 입력되는 디지털 신호가 사전 지정된 최대 비트 오버플로우를 초과하는지 여부 또는 상기 디지털 신호의 출력 레벨이 사전 지정된 피크 값을 초과하는지 여부를 검출하여 상기 디지털 신호의 과입력 여부를 판정하는, 디지털 입력 오버플로우 처리 장치.
  5. 제1항에 있어서,
    상기 아날로그/디지털 변환기로부터 출력되는 디지털 신호의 오버플로우에 의해 발생하는 디지털 불요파를 제거하기 위해, 상기 중계 신호가 갖는 주파수 대역 이외의 신호를 제거하는 디지털 필터를 더 포함하는, 디지털 입력 오버플로우 처리 장치.
  6. 제5항에 있어서,
    상기 디지털 필터는 상기 신호 전달 경로를 기준으로 상기 디지털 이득 제어부의 후단에 배치되는, 디지털 입력 오버플로우 처리 장치.
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