KR20160078804A - Display device - Google Patents

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Abstract

The present invention relates to a display device suitable for realizing a large-sized screen. The display device includes a pixel electrode connected to a TFT, and a capacitance formed between the pixel electrode and a compensation line. The TFT includes a gate connected to the gate line, and a drain and a source which are separated by interposing an I-shaped channel. So, the kickback voltage of a liquid crystal cell and a gate line load can be reduced.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 대화면 구현에 적합한 표시장치에 관한 것이다.
The present invention relates to a display suitable for a large screen implementation.

평판 표시장치는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display, 이하 "OLED 표시장치"라 함), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다. The flat panel display device includes a liquid crystal display device (LCD), a plasma display panel (PDP), an organic light emitting diode (OLED) display device, And an electrophoretic display device (EPD).

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. A liquid crystal display device of an active matrix driving type displays a moving picture by using a thin film transistor (hereinafter referred to as "TFT") as a switching element.

액정표시장치는 표시패널, 표시패널에 빛을 조사하는 백라이트 유닛, 표시패널의 데이터 라인들에 데이터 전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 함), 표시패널의 게이트 라인들(또는 스캔라인들)에 게이트 펄스(또는 스캔펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.A liquid crystal display device includes a display panel, a backlight unit for irradiating light to the display panel, a source drive integrated circuit (IC) for supplying a data voltage to the data lines of the display panel, A gate drive IC for supplying gate pulses (or scan pulses) to lines (or scan lines), a control circuit for controlling the ICs, a light source driving circuit for driving a light source of the backlight unit, and the like.

액티브 매트릭스 타입의 액정표시장치에서 액정셀의 전압(Vlc)은 도 1 및 도 2와 같이 킥백 전압(Kickback Voltage 또는 Feed Through Voltage, △Vp) 만큼 변동된다. 도 1에서 Vdata는 데이터 전압, Vgate는 게이트 펄스의 전압이다. Vom은 액정셀의 공통 전극에 공급되는 공통 전압이다. 1H는 1 수평 기간이다.In the liquid crystal display of the active matrix type, the voltage Vlc of the liquid crystal cell is varied by a kickback voltage (Kickback Voltage or Feed Through Voltage,? Vp) as shown in Figs. 1, Vdata is a data voltage and Vgate is a gate pulse voltage. And Vom is a common voltage supplied to the common electrode of the liquid crystal cell. 1H is one horizontal period.

킥백 전압(△Vp)이 클수록 데이터 전압과 액정셀의 전압 사이의 차이가 커져 화질이 나빠진다. 킥백 전압(△Vp)은 수학식 1과 같이 TFT(Thin Film Transistor)의 기생 용량(Parasitic Capacitance)과 게이트 펄스의 전압에 영향을 받는다. The larger the kickback voltage Vp, the larger the difference between the data voltage and the voltage of the liquid crystal cell becomes, thereby deteriorating the image quality. The kickback voltage (Vp) is affected by the parasitic capacitance of a TFT (Thin Film Transistor) and the voltage of the gate pulse as shown in Equation (1).

Figure pat00001
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여기서, 'Cgs'는 TFT의 게이트와 소스 간 간의 기생 용량이다. TFT의 게이트는 표시패널의 게이트 라인과 연결되고, TFT의 소스는 액정셀의 화소 전극에 연결된다. Clc는 액정셀의 용량(Capacitance)이고, Cst는 액정셀의 스토리지 커패시터의 용량이다. VGH는 게이트 펄스의 게이트 하이 전압(Gate High voltage)이고, VGL은 게이트 펄스의 로우 전압(Gate Low voltage)이다. Here, 'Cgs' is the parasitic capacitance between the gate and the source of the TFT. The gate of the TFT is connected to the gate line of the display panel, and the source of the TFT is connected to the pixel electrode of the liquid crystal cell. Clc is the capacitance of the liquid crystal cell, and Cst is the capacitance of the storage capacitor of the liquid crystal cell. VGH is the gate high voltage of the gate pulse, and VGL is the gate low voltage of the gate pulse.

TFT는 도 3과 같은 형태로 설계될 수 있다. 도 3에서, TFT의 드레인(D)은 데이터 라인에 연결되고 'U'자 형태로 패터닝된다. TFT의 소스(S)는 화소 전극과 연결되고 그 일부가 드레인(D)의 오목한 부분 내부에 위치한다. TFT의 게이트(G)는 게이트 라인과 연결된다. 도 3과 같은 TFT는 Cgs가 작기 때문에 킥백 전압(△Vp)을 줄일 수 있으나 게이트(G)와 드레인(D) 간의 기생 용량(Cgd)이 커서 게이트 라인의 부하(load)를 증가시킨다. The TFT can be designed in the form as shown in FIG. In Fig. 3, the drain (D) of the TFT is connected to a data line and is patterned in a " U " shape. The source S of the TFT is connected to the pixel electrode and a part thereof is located inside the concave portion of the drain D. The gate (G) of the TFT is connected to the gate line. The TFT shown in FIG. 3 can reduce the kickback voltage Vp because the Cgs is small, but the parasitic capacitance Cgd between the gate G and the drain D is large, which increases the load on the gate line.

게이트 라인의 부하가 커지면, 게이트 펄스의 폴링 타임(falling time)이 길어진다. 게이트 드라이브 IC의 출력 단자로부터 먼 위치에 존재하는 픽셀의 경우에 게이트 라인의 RC 딜레이로 인하여 게이트 펄스의 폴링 타임이 길어지기 때문에 게이트 라인의 부하가 커지면, 표시패널의 위치에 따라 게이트 펄스의 폴링 타임 편차가 커진다. 게이트 펄스의 폴링 타임을 줄이기 위해서는 게이트 드라이브 IC의 풀업 트랜지스터(Pull-up transitort)의 채널 크기를 크게 하여야 하지만 이 방법은 표시패널의 베젤(Bezel) 증가를 초래한다. 따라서, 도 3과 같은 U자형 채널 구조의 TFT는 킥백 전압(△Vp)을 줄일 수 있는 장점이 있으나 게이트 라인 부하 문제로 인하여 대화면 표시장치에 적용되기가 어렵다.
When the load on the gate line is increased, the falling time of the gate pulse becomes long. In the case of a pixel located at a position far from the output terminal of the gate drive IC, the polling time of the gate pulse becomes long due to the RC delay of the gate line. Therefore, when the load of the gate line becomes large, The deviation becomes large. In order to reduce the polling time of the gate pulse, the channel size of the pull-up transistor of the gate drive IC must be increased. However, this method increases the bezel of the display panel. Therefore, although the TFT having the U-shaped channel structure as shown in FIG. 3 has an advantage that the kickback voltage (Vp) can be reduced, it is difficult to apply it to the large screen display device due to the gate line load problem.

본 발명은 액정셀의 킥백 전압(△Vp)과 게이트 라인 부하를 줄일 수 있는 표시장치를 제공한다.
The present invention provides a display device capable of reducing a kickback voltage (DELTA Vp) and a gate line load of a liquid crystal cell.

본 발명의 데이터 라인과 게이트 라인의 교차부에 형성된 TFT, 상기 TFT에 연결된 화소 전극, 상기 화소 전극과 보상 라인 사이에 형성된 용량, 상기 데이터 라인에 데이터 전압을 공급하는 데이터 구동부, 상기 게이트 라인에 게이트 펄스를 공급하고 상기 게이트 펄스에 동기되는 보상 신호를 상기 보상 라인에 공급하는 게이트 구동부를 포함한다. A TFT formed at the intersection of the data line and the gate line of the present invention, a pixel electrode connected to the TFT, a capacitor formed between the pixel electrode and the compensation line, a data driver for supplying a data voltage to the data line, And a gate driver for supplying a pulse and supplying a compensation signal synchronized with the gate pulse to the compensation line.

상기 TFT는 상기 게이트 라인에 연결된 게이트와, I자 형태의 채널을 사이에 두고 분리된 드레인 및 소스를 포함한다.
The TFT includes a gate connected to the gate line and a drain and a source separated by an I-shaped channel.

본 발명은 TFT를 I자형 채널 구조로 설계하여 신호 배선들(게이트 라인, 데이터 라인)의 부하를 줄이고 화소 전극(1)에 별도의 추가 용량(Ca)을 연결하여 킥백 전압(△Vp)을 보상한다. 그 결과, 본 발명은 표시장치에서 킥백 전압(△Vp)과 게이트 라인 부하를 줄일 수 있어 우수한 화질로 입력 영상을 제현할 수 있는 대화면 표시장치를 구현할 수 있다.
The present invention is designed to reduce the load on signal lines (gate lines, data lines) by connecting TFTs to an I-shaped channel structure and to compensate the kickback voltage (Vp) by connecting a separate additional capacitor (Ca) to the pixel electrode do. As a result, the present invention can reduce a kickback voltage (Vp) and a gate line load in a display device, thereby realizing a large screen display device capable of displaying an input image with excellent image quality.

도 1 및 도 2는 킥백 전압(△Vp)을 보여 주는 파형도이다.
도 3은 U자형 채널을 갖는 TFT를 보여 주는 도면이다.
도 4는 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 5는 도 4에 도시된 표시장치에서 하나의 서브 픽셀을 보여 주는 등가 회로도이다.
도 6은 I자형 채널을 갖는 TFT를 보여 주는 도면이다.
도 7은 본 발명의 실시예에 따른 킥백 전압 보상 방법을 보여 주는 파형도이다.
도 8은 하나의 서브 픽셀을 확대하여 보상 라인과 보상 용량을 상세히 보여 주는 평면도이다.
도 9는 본 발명의 실시에에 따른 게이트 구동부를 보여 주는 평면도이다.
도 10은 도 9에 도시된 게이트 구동부로부터 출력되는 게이트 펄스와 △Vp 보상 신호를 보여 주는 파형도이다.
도 11은 게이트 구동부에서 시프트 레지스터의 한 스테이지를 보여 주는 회로도이다.
도 12는 도 11에 도시된 회로의 동작을 보여 주는 파형도이다. 1 and 2 are waveform diagrams showing a kickback voltage (Vp).
3 is a view showing a TFT having a U-shaped channel.
4 is a block diagram showing a display device according to an embodiment of the present invention.
5 is an equivalent circuit diagram showing one subpixel in the display device shown in FIG.
6 is a view showing a TFT having an I-shaped channel.
7 is a waveform diagram illustrating a kickback voltage compensation method according to an embodiment of the present invention.
8 is a plan view showing in detail the compensation line and the compensation capacitance by enlarging one subpixel.
9 is a plan view showing a gate driver according to an embodiment of the present invention.
10 is a waveform chart showing a gate pulse and an? Vp compensation signal output from the gate driver shown in FIG.
11 is a circuit diagram showing one stage of the shift register in the gate driver.
12 is a waveform diagram showing the operation of the circuit shown in Fig.

이하의 실시예는 액정표시장치(LCD)를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 본 발명에서 제안하는 TFT의 구조나 화소의 추가 용량 구조는 OLED 표시장치에도 적용 가능하다. It should be noted that the following embodiments will be described mainly with reference to a liquid crystal display (LCD), but the present invention is not limited thereto. For example, the structure of a TFT or the structure of an additional capacitor of a pixel suggested in the present invention is also applicable to an OLED display device.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 4를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 타이밍 콘트롤러(101), 데이터 구동부(102), 및 게이트 구동부(103)를 구비한다.Referring to FIG. 4, a display device according to an embodiment of the present invention includes a display panel 100, a timing controller 101, a data driver 102, and a gate driver 103.

표시패널(100)은 두 장의 기판 사이에 형성된 액정층을 포함한다. 표시패널(100)은 데이터 라인들(DL)과 게이트 라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀들은 컬러 구현을 위하여 적색(Red : R), 녹색(Green : G) 및 청색(Blue : B)의 서브 픽셀들로 나뉘어진다. 서브 픽셀들 각각은 도 5와 같은 등가 회로로 표현될 수 있다.The display panel 100 includes a liquid crystal layer formed between two substrates. The display panel 100 includes pixels arranged in a matrix form by an intersection structure of the data lines DL and the gate lines GL. The pixels are divided into red (R), green (G) and blue (B) subpixels for color implementation. Each of the subpixels may be represented by an equivalent circuit as shown in FIG.

표시패널(100)의 하부 기판에는 TFT 어레이가 형성된다. 서브 픽셀들 각각에는 도 5와 같이 데이터 라인들(DL)과 게이트 라인들(GL)의 교차부에 형성된 액정셀(Clc), 액정셀들의 화소 전극(1)에 접속된 TFT(T), 및 스토리지 커패시터(Cst)를 포함한다. TFT 어레이에는 게이트 라인들(GL)과 나란하게 형성되는 보상 라인들(NL)이 더 형성된다. 서브 픽셀들 각각에는 하나의 데이터 라인(DL), 하나의 게이트 라인(GL), 및 하나의 보상 라인(NL)이 연결된다 On the lower substrate of the display panel 100, a TFT array is formed. Each of the subpixels includes a liquid crystal cell Clc formed at the intersection of the data lines DL and the gate lines GL as shown in Fig. 5, a TFT (T) connected to the pixel electrode 1 of the liquid crystal cells, And a storage capacitor Cst. The TFT array further includes compensation lines (NL) formed in parallel with the gate lines (GL). One data line DL, one gate line GL, and one compensation line NL are connected to each of the subpixels

TFT(T)는 도 6과 같은 I자 형태의 채널을 갖는 TFT로 제작될 수 있다. I자 형태의 채널은 소스(S)와 드레인(D) 사이에서 구부러지는 부분이 없는 직선 형태의 채널 공간의 의미한다. 액정셀들(Clc)은 TFT에 접속되어 화소 전극(1)과 공통 전극(2) 사이의 전계에 의해 구동된다. 표시패널(100)의 상부 기판 상에는 블랙매트릭스, 컬러필터 등을 포함한 컬러 필터 어레이가 형성된다. 표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. The TFT (T) may be fabricated from a TFT having an I-shaped channel as shown in Fig. The I-shaped channel means a linear channel space in which there is no bent portion between the source (S) and the drain (D). The liquid crystal cells Clc are connected to the TFT and driven by the electric field between the pixel electrode 1 and the common electrode 2. On the upper substrate of the display panel 100, a color filter array including a black matrix, a color filter, and the like is formed. On the upper substrate and the lower substrate of the display panel 100, a polarizing plate is attached and an alignment film for setting a pre-tilt angle of the liquid crystal is formed.

공통 전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소 전극(1)과 함께 하부 유리기판 상에 형성된다. The common electrode 2 is formed on an upper glass substrate in a vertical electric field driving mode such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. The common electrode 2 is formed of an IPS (In Plane Switching) mode, an FFS (Fringe Field Switching) Is formed on the lower glass substrate together with the pixel electrode 1 in the same horizontal electric field driving system.

본 발명에서 적용 가능한 표시패널(100)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The display panel 100 applicable to the present invention can be implemented in any liquid crystal mode as well as a TN mode, a VA mode, an IPS mode, and an FFS mode. The liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

타이밍 콘트롤러(Timing controller, TCON)(101)는 호스트 시스템(Host system, HOST)(104)로부터 입력된 입력 영상의 디지털 비디오 데이터(RGB)를 데이터 구동부(102)으로 전송한다. 타이밍 콘트롤러(101)는 호스트 시스템(104)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭(CLK) 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(101)는 타이밍 신호를 바탕으로 데이터 구동부(102)와 게이트 구동부(103)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들(SDC, GDC)을 발생한다. A timing controller (TCON) 101 transmits digital video data RGB of an input image input from a host system (HOST) 104 to the data driver 102. The timing controller 101 receives a timing signal such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, and a clock CLK from the host system 104. The timing controller 101 generates timing control signals SDC and GDC for controlling the operation timings of the data driver 102 and the gate driver 103 based on the timing signals.

게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GSC), 게이트 출력 인에이블신호(GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동부(103)의 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 게이트 펄스의 시프트 타이밍을 제어한다. 게이트 출력 인에이블신호(GOE)는 게이트 구동부((103)의 출력 타이밍을 제어한다. The gate timing control signal GDC includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable signal GOE, and the like. The gate start pulse (GSP) controls the start timing of the gate driver (103). The gate shift clock GSC controls the shift timing of the gate pulse. The gate output enable signal GOE controls the output timing of the gate driver (103).

데이터 타이밍 제어신호(SDC)는 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC), 극성제어신호(POL), 및 소스 출력 인에이블신호(SOE), 차지쉐어제어신호(CS) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(102)를 구성하는 소스 드라이브 IC들의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이브 IC들 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(102)의 출력 타이밍을 제어한다. 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. 극성제어신호(POL)는 데이터 전압의 극성을 제어한다. The data timing control signal SDC includes a source start pulse SSP, a source sampling clock SSC, a polarity control signal POL and a source output enable signal SOE, a charge share control signal CS, . The source start pulse SSP controls the data sampling start timing of the source drive ICs constituting the data driver 102. The source sampling clock SSC is a clock signal for controlling the sampling timing of data in each of the source drive ICs. The source output enable signal SOE controls the output timing of the data driver 102. The source start pulse SSP and the source sampling clock SSC may be omitted. The polarity control signal POL controls the polarity of the data voltage.

데이터 구동부(102)는 타이밍 콘트롤러(101)로부터 수신된 입력 영상의 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 데이터전압을 발생한다. 데이터 구동부(102)는 데이터 전압을 데이터 라인들(DL)로 출력한다. The data driver 102 converts the digital video data RGB of the input image received from the timing controller 101 into an analog positive / negative gamma compensation voltage to generate a data voltage. The data driver 102 outputs the data voltage to the data lines DL.

게이트 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 시프트 레지스터(shift register)를 이용하여 게이트 펄스를 순차적으로 시프트시키면서 그 게이트 펄스를 게이트 라인들(GL)로 출력한다. 게이트 구동부(103)는 게이트 펄스와 동기되는 △Vp 보상 신호를 보상 라인들(NL)에 순차적으로 공급하는 보상 신호 발생부를 더 포함한다. 게이트 펄스와 △Vp 보상 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 게이트 펄스의 펄스 폭이 대략 1 수평 기간(1H)일 때 도 10 및 도 11과 같이 △Vp 보상 신호의 필스 폭이 대략 2 수평 기간이다. The gate driver 103 sequentially shifts gate pulses by using a shift register under the control of the timing controller 101 and outputs the gate pulses to the gate lines GL. The gate driver 103 further includes a compensation signal generator for sequentially supplying the? Vp compensation signal synchronized with the gate pulse to the compensation lines NL. The gate pulse and the? Vp compensation signal swing between the gate high voltage (VGH) and the gate low voltage (VGL). When the pulse width of the gate pulse is approximately one horizontal period (1H), the field width of the? Vp compensation signal is approximately two horizontal periods as shown in Figs. 10 and 11. Fig.

게이트 구동부(103)의 시프트 레지스터와 보상 신호 발생부는 GIP(Gate In Panel) 공정으로 표시패널(100)의 기판 상에 직접 형성되어 표시패널(100)에 내장될 수 있다. 이하에서, 표시패널(100)에 내장된 게이트 구동부(103)를 "GIP(Gate In Panel) 회로"로 칭한다. 본 발명의 게이트 구동부(103)는 GIP 회로에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 게이트구동부(103)의 시프트 레지스터와 레벨 쉬프터(level shifter)는 IC 칩 내에 함께 집적되어 표시패널의 기판에 접착될 수도 있다. The shift register and the compensation signal generator of the gate driver 103 may be directly formed on the substrate of the display panel 100 by a GIP (Gate In Panel) process and incorporated in the display panel 100. Hereinafter, the gate driver 103 incorporated in the display panel 100 is referred to as a " GIP (Gate In Panel) circuit ". It should be noted that the gate driver 103 of the present invention is not limited to the GIP circuit. For example, the shift register and the level shifter of the gate driver 103 may be integrated together in the IC chip and bonded to the substrate of the display panel.

호스트 시스템(104)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(104)은 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(100)의 해상도에 맞게 스케일링하나다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터(RGB)와 함께 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 콘트롤러(101)로 전송한다.The host system 104 may be implemented in any one of a television system, a home theater system, a set top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), and a phone system. The host system 104 scales the digital video data RGB of the input image according to the resolution of the display panel 100. The host system 14 transmits the timing signals Vsync, Hsync, DE, and CLK to the timing controller 101 together with the digital video data RGB of the input image.

본 발명은 대화면 액정표시장치에 적합하도록 도 5 및 도 6과 같이 TFT의 구조를 변경하고 화소 전극(1)에 별도의 용량(Capacitance)을 추가 연결한다. The present invention changes the structure of the TFT and further connects a capacitance to the pixel electrode 1 as shown in FIGS. 5 and 6 so as to be suitable for a large-screen liquid crystal display device.

도 5는 도 4에 도시된 액정표시장치에서 하나의 서브 픽셀을 보여 주는 등가 회로도이다. 도 6은 I자형 채널을 갖는 TFT를 보여 주는 도면이다. FIG. 5 is an equivalent circuit diagram showing one sub-pixel in the liquid crystal display shown in FIG. 6 is a view showing a TFT having an I-shaped channel.

도 5 및 도 6을 참조하면, 서브 화소들 각각에서 TFT(T)는 데이터 라인과 연결된 드레인(D), 게이트 라인게 연결된 게이트(G) 및 화소 전극(1)과 연결된 소스(S)를 포함한다. 도 7은 본 발명의 실시예에 따른 킥백 전압 보상 방법을 보여 주는 파형도이다. 5 and 6, in each of the sub-pixels, the TFT T includes a drain D connected to the data line, a gate G connected to the gate line G, and a source S connected to the pixel electrode 1 do. 7 is a waveform diagram illustrating a kickback voltage compensation method according to an embodiment of the present invention.

TFT(T)의 드레인(D)과 소스(S)는 I자 형태의 채널을 사이에 두고 분리된다. I자 형태의 채널은 U자형 채널에 비하여 게이트-드레인간 기생 용량(Cgd)를 줄여 게이트 라인 부하와 데이터 라인 부하를 줄일 수 있다. Cgd가 감소되면, 게이트 펄스의 폴링 타임이 감소하여 게이트 구동부(103)의 출력 채널에 연결된 풀업 트랜지스터의 크기가 감소될 수 있다. 그런데, TFT의 I자 채널 구조는 U자형 채널에 비하여 게이트-소스간 기생 용량(Cgs)을 크게 하여 킥백 전압(△Vp)을 크게 하고 킥백 전압(△Vp)의 면내 편차(In-plane variation)을 크게 한다. 본 발명은 TFT를 I자형 채널 구조로 설계하여 신호 배선들(게이트 라인, 데이터 라인)의 부하를 줄이고 화소 전극(1)에 별도의 추가 용량(Ca)을 연결하여 킥백 전압(△Vp)을 보상한다. 본 발명의 킥백 전압(△Vp)은 수학식 2와 같다. The drain (D) and the source (S) of the TFT (T) are separated by an I-shaped channel. The I-shaped channel can reduce the gate-drain parasitic capacitance (Cgd) compared to the U-shaped channel, reducing the gate line load and the data line load. When the Cgd is decreased, the polling time of the gate pulse decreases, and the size of the pull-up transistor connected to the output channel of the gate driver 103 can be reduced. However, the I-channel structure of the TFT has a larger gate-source parasitic capacitance (Cgs) than the U-shaped channel to increase the kickback voltage (Vp) and an in-plane variation of the kickback voltage (Vp) . The present invention is designed to reduce the load on signal lines (gate lines, data lines) by connecting TFTs to an I-shaped channel structure and to compensate the kickback voltage (Vp) by connecting a separate additional capacitor (Ca) to the pixel electrode do. The kickback voltage (? Vp) of the present invention is expressed by Equation (2).

Figure pat00002
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추가 용량(Ca)은 액정셀의 화소 전극(1)과 보상 라인(NL) 사이에 연결된다. 보상 라인(NL)에 공급되는 △Vp 보상 신호는 도 7과 같이 추가 용량(Ca)을 통해 화소 전극(1)에 인가되어 킥백 전압(△Vp)을 보상한다. The additional capacitance Ca is connected between the pixel electrode 1 of the liquid crystal cell and the compensation line NL. The? Vp compensation signal supplied to the compensation line NL is applied to the pixel electrode 1 through the additional capacitance Ca as shown in FIG. 7 to compensate the kickback voltage? Vp.

도 8은 하나의 서브 픽셀을 확대하여 보상 라인과 보상 용량을 상세히 보여 주는 평면도이다. 도 8에서 COM은 공통 라인이고, CE는 공통 라인과 연결된 공통 전극(2)이다. PE는 화소 전극(1)이다. 8 is a plan view showing in detail the compensation line and the compensation capacitance by enlarging one subpixel. In Fig. 8, COM is a common line and CE is a common electrode 2 connected to a common line. And PE is the pixel electrode 1.

도 9는 게이트 구동부(103)를 보여 주는 평면도이다. 도 10은 게이트 펄스와 △Vp 보상 신호를 보여 주는 파형도이다. 도 9에서 AA는 입력 영상이 재현되는 픽셀 어레이를 나타낸다. 9 is a plan view showing the gate driver 103. FIG. 10 is a waveform chart showing the gate pulse and the? Vp compensation signal. 9, AA represents a pixel array in which an input image is reproduced.

도 9를 참조하면, 본 발명의 GIP 회로는 시프트 레지스터(SR)와, 시프트 레지스터(SR)의 출력 단자에 연결된 보상 신호 발생부(VCP)를 포함한다. 도 10은 도 9에 도시된 게이트 구동부로부터 출력되는 게이트 펄스와 보상 신호를 보여 주는 파형도이다. Referring to FIG. 9, the GIP circuit of the present invention includes a shift register SR and a compensation signal generator (VCP) connected to the output terminal of the shift register SR. 10 is a waveform diagram showing a gate pulse and a compensation signal output from the gate driver shown in FIG.

시프트 레지스터(SR)는 종속적으로 접속된 다수의 스테이지들(ST1~ST13)을 이용하여 게이트 시프트 클럭 타이밍 마다 스타트 펄스 또는 앞단 스테이지로부터의 출력을 시프트함으로써 게이트 펄스를 시프트시킨다. 이러한 시프트 레지스터(SR)의 스테이지(ST1~ST13) 각각은 도 11과 같은 회로로 구현될 수 있으나 이에 한정되지 않는다. 스테이지(ST1~ST13) 각각은 출력 타이밍을 제어하는 Q 노드, 출력의 방전을 제어하는 QB 노드, Q 노드 전압에 따라 출력 단자를 충전시키는 풀업 트랜지스터, 및 QB 노드 전압에 따라 출력 단자를 방전시키는 풀다운 트랜지스터를 포함한다. 게이트 구동부(103)의 시프트 레지스터(SR)는 공지된 어떠한 회로로도 구현될 수 있다.The shift register SR shifts the gate pulse by shifting the start pulse or the output from the previous stage every gate shift clock timing using a plurality of stages (ST1 to ST13) which are connected in dependence. Each of the stages ST1 to ST13 of the shift register SR may be implemented by a circuit as shown in FIG. 11, but is not limited thereto. Each of the stages ST1 to ST13 includes a Q node for controlling the output timing, a QB node for controlling discharge of the output, a pull-up transistor for charging the output terminal in accordance with the Q node voltage, and a pull- Transistor. The shift register SR of the gate driver 103 may be implemented by any known circuit.

보상 신호 발생부(VCP)는 시프트 레지스터(SR)의 스테이지에 1:1로 연결된 추가 용량 구동부(VN1~VN13)를 포함한다. 추가 용량 구동부(VN1~VN13) 각각은 시프트 레지스터(SR)의 Q 노드와 QB 노드 신호에 응답하여 △Vp 보상 신호를 출력한다. 게이트 펄스(Vgout(n-2)~Vgout(n+2))와 △Vp 보상 신호(Vnout(n-2)~Vnout(n+2))은 시프트 레지스터의 시프트 동작으로 인하여 도 10과 같이 순차적으로 시프트된다. The compensation signal generating unit VCP includes additional capacitance driving units VN1 to VN13 connected to the stage of the shift register SR in a 1: 1 manner. Each of the additional capacity driving units VN1 to VN13 outputs the? Vp compensation signal in response to the Q node and the QB node signal of the shift register SR. The gate pulses Vgout (n-2) to Vgout (n + 2) and the Vp compensation signals Vnout (n-2) to Vnout (n + 2) are sequentially / RTI >

도 11은 시프트 레지스터(SR)의 제n(n은 양의 정수) 스테이지와 그 스테이지에 연결된 추가 용량 구동부(VN(n))를 보여 주는 회로도이다. 도 12는 도 11에 도시된 회로의 동작을 보여 주는 파형도이다. 11 is a circuit diagram showing an nth (n is a positive integer) stage of the shift register SR and an additional capacitance driving unit VN (n) connected to the stage. 12 is a waveform diagram showing the operation of the circuit shown in Fig.

도 11 및 도 12를 참조하면, 스테이지(ST1~ST13) 각각은 Q 노드, QB 노드, Q 노드와 QB 노드를 충방전하는 다수의 스위치 소자들(T1a~7b), 풀업 트랜지스터로 동작하는 제8 TFT, 및 풀다운 트랜지스터로 동작하는 제9a 및 제9b TFT(T9a, T9b)를 포함한다. 11 and 12, each of the stages ST1 to ST13 includes a plurality of switch elements T1a to 7b for charging and discharging a Q node, a QB node, a Q node and a QB node, an eighth TFT, and ninth and ninth TFTs T9a and T9b that operate as pull-down transistors.

풀다운 트랜지스터의 게이트에 직류 전압이 장시간 인가되면, 게이트 바이어스 스트레스(gate bias stress)로 인하여 그 트랜지스터의 문턱 전압이 시프트될 수 있다. 이러한 스트레스를 보상하기 위하여, 스테이지는 기수 번째 프레임 기간과 우수 번째 프레임 기간에 교번 구동되는 2 개의 QB 노드들과, 그 QB 노드들에 연결되어 교번 구동되는 두 개의 풀다운 트랜지스터들(T9a, T9b)를 포함한다. 풀다운 트랜지스터들(T9a, T9b)을 교번 구동하기 위하여, 스테이지(ST(n))에는 기수 번째 프레임 기간에 발생되는 제1 게이트 하이 전압(VGH1)과, 우수 번째 프레임 기간에 발생되는 제2 게이트 하이 전압(VGH1)이 공급된다. When a DC voltage is applied to the gate of the pull-down transistor for a long time, the threshold voltage of the transistor can be shifted due to gate bias stress. To compensate for this stress, the stage includes two QB nodes alternately driven in the odd-numbered frame period and the even-numbered frame period, and two pull-down transistors T9a and T9b connected to the QB nodes and alternately driven . In order to alternately drive the pull-down transistors T9a and T9b, a first gate high voltage VGH1 generated in the odd-numbered frame period and a second gate high voltage VGH1 generated in the odd- The voltage VGH1 is supplied.

스위치 소자들(T1a~T7b)은 제1 내지 제7b TFT(T1~T7b)를 포함한다. The switch elements T1a to T7b include the first to seventh TFTs T1 to T7b.

제1a 내지 제1c TFT(T1a, T1b, T1c)는 기수 번째 프레임 기간 동안 제1 게이트 하이 전압(VGH1)을 제1 QB 노드(QB1)에 공급하고 Q 노드 전압에 따라 스위칭한다. The first to eighth TFTs T1a, T1b, and T1c supply the first gate high voltage VGH1 to the first QB node QB1 during the odd-numbered frame period and switch according to the Q node voltage.

제1a TFT(T1a)의 게이트 및 드레인에는 제1 게이트 하이 전압(VGH1)이 공급된다. 제1a TFT(T1a)의 소스는 제1b TFT(T1b)의 드레인과 제1c TFT(T1c)의 게이트에 연결된다. 제1b TFT(T1b)의 드레인은 제1a TFT(T1a)의 소스와 제1c TFT(T1c)의 게이트에 연결된다. 제1b TFT(T1b)의 게이트는 Q 노드(Q)에 연결된다. 제1b TFT(T1b)의 소스는 VGL 라인에 연결된다. VGL 라인에는 게이트 로우 전압(VGL)이 인가된다. 제1c TFT(T1c)의 게이트는 제1a TFT(T1a)의 소스와 제1b TFT(T1b)의 드레인에 연결된다. 제1c TFT(T1c)의 드레인은 제1a TFT(T1a)의 게이트 및 드레인에 연결된다. 제1c TFT(T1c)의 소스는 제1 QB 노드(QB1)에 연결된다. A first gate high voltage (VGH1) is supplied to the gate and the drain of the first TFT (T1a). The source of the 1a-th TFT (T1a) is connected to the drain of the 1b-th TFT (T1b) and the gate of the 1c-TFT (T1c). The drain of the first b TFT (T1b) is connected to the source of the first TFT (T1a) and the gate of the first c TFT (T1c). The gate of the first 1b TFT (T1b) is connected to the Q node (Q). The source of the first 1b TFT (T1b) is connected to the VGL line. A gate-low voltage (VGL) is applied to the VGL line. The gate of the first c TFT (T1c) is connected to the source of the first TFT (T1a) and the drain of the first TFT (T1b). The drain of the first c TFT (T1c) is connected to the gate and the drain of the first TFT (T1a). The source of the first c TFT (T1c) is connected to the first QB node (QB1).

제2a 내지 제2c TFT(T2a, T2b, T2c)는 우수 번째 프레임 기간 동안 제2 게이트 하이 전압(VGH2)을 제2 QB 노드에 공급하고 Q 노드 전압에 따라 스위칭한다. The 2a to 2c TFTs (T2a, T2b, T2c) supply a second gate high voltage (VGH2) to the second QB node during the odd-th frame period and switch according to the Q node voltage.

제2a TFT(T2a)의 게이트 및 드레인에는 제2 게이트 하이 전압(VGH2)이 공급된다. 제2a TFT(T2a)의 소스는 제2b TFT(T2b)의 드레인과 제2c TFT(T2c)의 게이트에 연결된다. 제2b TFT(T2b)의 드레인은 제2a TFT(T2a)의 소스와 제2c TFT(T2c)의 게이트에 연결된다. 제2b TFT(T2b)의 게이트는 Q 노드(Q)에 연결된다. 제2b TFT(T2b)의 소스는 VGL 라인에 연결된다. 제2c TFT(T2c)의 게이트는 제2a TFT(T2a)의 소스와 제2b TFT(T2b)의 드레인에 연결된다. 제2c TFT(T2c)의 드레인은 제2a TFT(T2a)의 게이트 및 드레인에 연결된다. 제2c TFT(T2c)의 소스는 제2 QB 노드(QB2)에 연결된다. The second gate high voltage VGH2 is supplied to the gate and drain of the 2a TFT (T2a). The source of the 2a TFT (T2a) is connected to the drain of the 2b TFT (T2b) and the gate of the 2c TFT (T2c). The drain of the second TFT T2b is connected to the source of the second TFT T2a and the gate of the second TFT T2c. And the gate of the second TFT T2b is connected to the Q node (Q). The source of the second TFT T2b is connected to the VGL line. The gate of the second c TFT (T2c) is connected to the source of the second TFT (T2a) and the drain of the second TFT (T2b). The drain of the second c TFT (T2c) is connected to the gate and the drain of the second TFT (T2a). The source of the second c TFT (T2c) is connected to the second QB node (QB2).

제3 TFT(T3)는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력 신호(Vgout(n-1))에 응답하여 게이트 하이 전압(VGH)을 Q 노드(Q)에 공급한다. 게이트 하이 전압(VGH)은 기수 번째 프레임 기간과 우수 번째 프레임 기간 동안 같은 전위로 유지되는 게이트 하이 전압이다. 제3 TFT(T3)의 게이트에는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력(Vgout(n-1))이 공급된다. 제3 TFT(T3)의 드레인에는 게이트 하이 전압(VGH)이 공급된다. 제3 TFT(T3)의 소스는 VGL 라인에 연결된다. The third TFT T3 supplies the gate high voltage VGH to the Q node Q in response to the start pulse Vst or the output signal Vgout (n-1) of the previous stage. The gate high voltage VGH is a gate high voltage maintained at the same potential during the odd-numbered frame period and the even-numbered frame period. A start pulse Vst or an output Vgout (n-1) of the front stage is supplied to the gate of the third TFT T3. The gate high voltage VGH is supplied to the drain of the third TFT T3. The source of the third TFT (T3) is connected to the VGL line.

제4 TFT(T4)는 다음 단 스테이지의 출력 신호(Vgout(n+1))에 응답하여 Q 노드(Q)를 방전시킨다. 제4 TFT(T4)의 게이트에는 다음 단 스테이지의 출력 신호(Vgout(n+1))가 공급된다. 제4 TFT(T4)의 드레인은 Q 노드(Q)에 연결된다. 제4 TFT(T4)의 소스는 VGL 라인에 연결된다. The fourth TFT T4 discharges the Q node Q in response to the output signal Vgout (n + 1) of the next stage. The next stage output signal Vgout (n + 1) is supplied to the gate of the fourth TFT T4. The drain of the fourth TFT (T4) is connected to the Q node (Q). The source of the fourth TFT (T4) is connected to the VGL line.

제5a TFT(T5a)는 제1 QB 노드(QB1)의 전압에 응답하여 Q 노드(Q)를 방전시킨다. 제5b TFT(T5b)는 제2 QB 노드(QB2)의 전압에 응답하여 Q 노드(Q)를 방전시킨다. 제5a TFT(T5a)의 게이트는 제1 QB 노드(QB1)에 연결된다. 제5a TFT(T5a)의 드레인은 Q 노드(Q)에 연결된다. 제5a TFT(T5a)의 소스는 VGL 라인에 연결된다. 제5b TFT(T5b)의 게이트는 제2 QB 노드(QB2)에 연결된다. 제5a TFT(T5a)의 드레인은 Q 노드(Q)에 연결된다. 제5a TFT(T5a)의 소스는 VGL 라인에 연결된다. The 5th TFT T5a discharges the Q node Q in response to the voltage of the first QB node QB1. The fifth TFT T5b discharges the Q node Q in response to the voltage of the second QB node QB2. The gate of the 5a TFT (T5a) is connected to the first QB node (QB1). The drain of the fifth TFT (T5a) is connected to the Q node (Q). The source of the 5th TFT (T5a) is connected to the VGL line. And the gate of the fifth TFT (T5b) is connected to the second QB node (QB2). The drain of the fifth TFT (T5a) is connected to the Q node (Q). The source of the 5th TFT (T5a) is connected to the VGL line.

제6a TFT(T6a)는 Q 노드(Q)의 전압에 응답하여 제1 QB 노드(QB1)를 방전시킨다. 제6b TFT(T6a)는 Q 노드(Q)의 전압에 응답하여 제2 QB 노드(QB2)를 방전시킨다. 제6a TFT(T6a)의 게이트는 Q 노드(Q)에 연결된다. 제6a TFT(T6a)의 드레인은 제1 QB 노드(QB1)에 연결된다. 제6a TFT(T6a)의 소스는 VGL 라인에 연결된다. 제6b TFT(T6b)의 게이트는 Q 노드(Q)에 연결된다. 제6b TFT(T6b)의 드레인은 제2 QB 노드(QB2)에 연결된다. 제6b TFT(T6b)의 소스는 VGL 라인에 연결된다. The sixth TFT (T6a) discharges the first QB node (QB1) in response to the voltage of the Q node (Q). The sixth TFT (T6a) discharges the second QB node (QB2) in response to the voltage of the Q node (Q). The gate of the 6a TFT (T6a) is connected to the Q node (Q). The drain of the sixth TFT (T6a) is connected to the first QB node (QB1). The source of the sixth TFT (T6a) is connected to the VGL line. And the gate of the sixth TFT (T6b) is connected to the Q node (Q). And the drain of the sixth TFT (T6b) is connected to the second QB node (QB2). The source of the sixth TFT (T6b) is connected to the VGL line.

제7a TFT(T7a)는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력 신호(Vgout(n-1))에 응답하여 제1 QB 노드(QB1)를 방전시킨다. 제7b TFT(T7b)는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력 신호(Vgout(n-1))에 응답하여 제2 QB 노드(QB2)를 방전시킨다. 제7a TFT(T7a)의 게이트에는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력(Vgout(n-1))이 공급된다. 제7a TFT(T7a)의 드레인은 제1 QB 노드(QB1)에 연결된다. 제7a TFT(T7a)의 소스는 VGL 라인에 연결된다. 제7b TFT(T7b)의 게이트에는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력(Vgout(n-1))이 공급된다. 제7b TFT(T7b)의 드레인은 제2 QB 노드(QB1)에 연결된다. 제7b TFT(T7b)의 소스는 VGL 라인에 연결된다. The seventh TFT T7a discharges the first QB node QB1 in response to the start pulse Vst or the output signal Vgout (n-1) of the front stage. The seventh TFT T7b discharges the second QB node QB2 in response to the start pulse Vst or the output signal Vgout (n-1) of the front stage. The start pulse Vst or the output Vgout (n-1) of the front stage stage is supplied to the gate of the seventh TFT T7a. The drain of the seventh TFT (T7a) is connected to the first QB node (QB1). The source of the seventh TFT (T7a) is connected to the VGL line. The start pulse Vst or the output Vgout (n-1) of the front stage stage is supplied to the gate of the seventh TFT T7b. The drain of the seventh TFT (T7b) is connected to the second QB node (QB1). The source of the seventh TFT (T7b) is connected to the VGL line.

제8 TFT(T8)는 풀업 트랜지스터이다. 제8 TFT(T8)는 Q 노드(Q)의 전압이 충전된 상태에서 게이트 시프트 클럭(CLK)의 라이징 에지(rising edge)에서 게이트 펄스(Vgout(n))를 라이징시키고, 그 클럭 신호(CLK)의 폴링 에지(falling edge)에서 게이트 펄스(Vgout(n))를 폴링시킨다. Q 노드(Q)의 전압은 게이트 시프트 클럭(CLK)이 발생될 때 부트스트래핑(bootstrapping)에 의해 2VGH 만큼 상승한다. 제8 TFT(T8)의 게이트는 Q 노드(Q)에 연결된다. 제8 TFT(T8)의 드레인에는 게이트 시프트 클럭(CLK)이 공급된다. 제8 TFT(T8)의 소스는 게이트 펄스의 출력 단자에 연결된다.The eighth TFT T8 is a pull-up transistor. The eighth TFT T8 charges the gate pulse Vgout (n) at the rising edge of the gate shift clock CLK while the voltage of the Q node Q is charged, and supplies the clock signal CLK (N) at the falling edge of the gate pulse Vgout (n). The voltage of the Q node Q rises by 2VGH by bootstrapping when the gate shift clock CLK is generated. The gate of the eighth TFT (T8) is connected to the Q node (Q). A gate shift clock (CLK) is supplied to the drain of the eighth TFT (T8). The source of the eighth TFT (T8) is connected to the output terminal of the gate pulse.

제9a TFT(T9a)는 제1 풀다운 트랜지스터이다. 제9a TFT(T9a)는 제1 QB 노드(QB1)의 전압에 응답하여 게이트 펄스의 출력 단자 전압을 방전시킨다. 제9a TFT(T9a)의 게이트는 제1 QB 노드(QB1)에 연결된다. 제9a TFT(T9a)의 드레인은 게이트 펄스의 출력 단자에 연결된다. 제9a TFT(T9a)의 소스는 VGL 라인에 연결된다. The ninth TFT T9a is a first pull-down transistor. The 9th TFT T9a discharges the output terminal voltage of the gate pulse in response to the voltage of the first QB node QB1. The gate of the 9th TFT (T9a) is connected to the first QB node (QB1). The drain of the 9th TFT T9a is connected to the output terminal of the gate pulse. The source of the 9th TFT (T9a) is connected to the VGL line.

제9b TFT(T9b)는 제2 풀다운 트랜지스터이다. 제9b TFT(T9b)는 제2 QB 노드(QB2)의 전압에 응답하여 게이트 펄스의 출력 단자 전압을 방전시킨다. 제9b TFT(T9b)의 게이트는 제2 QB 노드(QB2)에 연결된다. 제9b TFT(T9b)의 드레인은 게이트 펄스의 출력 단자에 연결된다. 제9b TFT(T9b)의 소스는 VGL 라인에 연결된다. And the 9b TFT (T9b) is a second pull-down transistor. The 9b TFT (T9b) discharges the output terminal voltage of the gate pulse in response to the voltage of the second QB node (QB2). The gate of the 9b TFT (T9b) is connected to the second QB node (QB2). The drain of the 9bth TFT (T9b) is connected to the output terminal of the gate pulse. The source of the 9b TFT (T9b) is connected to the VGL line.

한편, 게이트 시프트 레지스터의 회로 구성은 도 11에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 게이트 시프트 레지스터는 Q 노드와 QB 노드를 갖는 공지된 어떠한 회로로도 구현 가능한다. It should be noted that the circuit configuration of the gate shift register is not limited to Fig. For example, a gate shift register may be implemented with any known circuit having a Q node and a QB node.

추가 용량 구동부(VN(n))는 Q 노드(Q)와 QB 노드(QB1, QB2)의 전압에 응답하여 △Vp 보상 신호(Vnout(n))를 발생한다. 추가 용량 구동부(VN(n))는 제1 TFT(T11)와, 제2 TFT(T10a, T10b)를 포함한다. The additional capacitance driving unit VN (n) generates the? Vp compensation signal Vnout (n) in response to the voltages of the Q node Q and the QB nodes QB1 and QB2. The additional capacitance driver VN (n) includes a first TFT T11 and a second TFT T10a and T10b.

제1 TFT(T11)는 Q 노드(Q)의 전압에 응답하여 △Vp 보상 신호(Vnout(n))를 라이징(rising)시킨다. 제1 TFT(T11)의 게이트는 Q 노드(Q)에 연결된다. 제1 TFT(T11)의 드레인은 △Vp 보상 신호의 출력 단자에 연결된다. 제1 TFT(T11)의 소스는 VGL 라인에 연결된다. The first TFT T11 causes the? Vp compensation signal Vnout (n) to rise in response to the voltage of the Q node (Q). The gate of the first TFT (T11) is connected to the Q node (Q). The drain of the first TFT (T11) is connected to the output terminal of the [Delta] Vp compensation signal. The source of the first TFT (T11) is connected to the VGL line.

제2 TFT(T10a, T10b)는 제1 QB 노드(QB1)의 전압에 응답하여 △Vp 보상 신호(Vnout(n))를 폴링(falling)시키는 제2a TFT(T10a)와, 제2 QB 노드(QB2)의 전압에 응답하여 △Vp 보상 신호(Vnout(n))를 폴링시키는 제2b TFT(T10b)를 포함한다. 제2a TFT(T10a)의 게이트 및 소스는 제1 QB 노드(QB1)에 연결된다. 제2a TFT(T10a)의 소스는 △Vp 보상 신호의 출력 단자에 연결된다. 제2b TFT(T10b)의 게이트 및 소스는 제2 QB 노드(QB2)에 연결된다. 제2b TFT(T10b)의 소스는 △Vp 보상 신호의 출력 단자에 연결된다. 제2 TFT(T10a, T10b)는 반드시 2 개의 TFT로 구성될 필요가 없다. The second TFTs T10a and T10b include a 2a TFT T10a that polls the? Vp compensation signal Vnout (n) in response to the voltage of the first QB node QB1, And a second TFT (T10b) for polling the? Vp compensation signal (Vnout (n)) in response to the voltage of the second TFT (QB2). The gate and source of the 2a TFT (T10a) are connected to the first QB node (QB1). The source of the 2a TFT (T10a) is connected to the output terminal of the? Vp compensation signal. The gate and the source of the second TFT (T10b) are connected to the second QB node (QB2). The source of the second TFT (T10b) is connected to the output terminal of the? Vp compensation signal. The second TFTs T10a and T10b do not necessarily have to be composed of two TFTs.

게이트 시프트 레지스터(SR)의 스테이지에서 QB 노드가 한 개이면, 제2 TFT(T10a, T10b)는 그 QB 노드에 연결된 한 개의 TFT로 감소될 수 있다.If there is only one QB node in the stage of the gate shift register SR, the second TFTs T10a and T10b can be reduced to one TFT connected to that QB node.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100 : 표시패널 101 : 타이밍 콘트롤러
102 : 데이터 구동부 103 : 게이트 구동부
SR : 시프트 레지스터 VCP : 보상 신호 발생부100: display panel 101: timing controller
102: Data driver 103: Gate driver
SR: Shift register VCP: Compensation signal generator

Claims (6)

데이터 라인과 게이트 라인의 교차부에 형성된 TFT(Thin Film Transistor);
상기 TFT에 연결된 화소 전극;
상기 화소 전극과 보상 라인 사이에 형성된 용량;
상기 데이터 라인에 데이터 전압을 공급하는 데이터 구동부; 및
상기 게이트 라인에 게이트 펄스를 공급하고 상기 게이트 펄스에 동기되는 보상 신호를 상기 보상 라인에 공급하는 게이트 구동부를 포함하고,
상기 TFT는 상기 게이트 라인에 연결된 게이트와, I자 형태의 채널을 사이에 두고 분리된 드레인 및 소스를 포함하는 표시장치.A TFT (Thin Film Transistor) formed at the intersection of the data line and the gate line;
A pixel electrode connected to the TFT;
A capacitor formed between the pixel electrode and the compensation line;
A data driver for supplying a data voltage to the data line; And
And a gate driver for supplying a gate pulse to the gate line and supplying a compensation signal synchronized with the gate pulse to the compensation line,
Wherein the TFT comprises a gate connected to the gate line and a drain and a source separated by an I-shaped channel. 제 1 항에 있어서,
상기 게이트 구동부는,
Q 노드와 QB 노드의 전압에 응답하여 출력을 발생하는 다수의 스테이지들이 종속적으로 접속되어 상기 게이트 펄스를 시프트하는 시프트 레지스터;
상기 Q 노드에 응답하여 상기 보상 신호를 라이징시키고 상기 QB 노드에 응답하여 상기 보상 신호를 폴링시키는 용량 구동부를 포함하는 표시장치.The method according to claim 1,
Wherein the gate driver comprises:
A shift register in which a plurality of stages, which generate an output in response to a voltage of a Q node and a QB node, are connected to shift the gate pulse;
And a capacitance driver for raising the compensation signal in response to the Q node and for polling the compensation signal in response to the QB node. 제 2 항에 있어서,
상기 용량 구동부는
상기 Q 노드의 전압에 응답하여 상기 보상 신호를 라이징시키는 제1 TFT;
상기 QB 노드의 전압에 응답하여 상기 보상 신호를 폴링시키는 제2 TFT를 포함하는 표시장치.3. The method of claim 2,
The capacitance driving unit
A first TFT for increasing the compensation signal in response to a voltage of the Q node;
And a second TFT for polling the compensation signal in response to a voltage of the QB node. 제 2 항에 있어서,
상기 QB 노드는 교대로 충전되는 제1 및 제2 QB 노드들을 포함하고,
상기 용량 구동부는,
상기 Q 노드의 전압에 응답하여 상기 보상 신호를 라이징시키는 제1 TFT;
상기 제1 QB 노드의 전압에 응답하여 상기 보상 신호를 폴링시키는 제2a TFT; 및
상기 제2 QB 노드의 전압에 응답하여 상기 보상 신호를 폴링시키는 제2b TFT를 포함하는 표시장치.3. The method of claim 2,
Wherein the QB node comprises first and second QB nodes that are alternately charged,
The capacitance driving unit includes:
A first TFT for increasing the compensation signal in response to a voltage of the Q node;
A 2a TFT for polling the compensation signal in response to a voltage of the first QB node; And
And a second b TFT for polling the compensation signal in response to a voltage of the second QB node. 제 1 항에 있어서,
상기 게이트 펄스는 순차적으로 시프트되면서 상기 게이트 라인들에 공급되고,
상기 보상 신호는 순차적으로 시프트되면서 상기 보상 라인들에 공급되는 표시장치.The method according to claim 1,
The gate pulse is sequentially shifted and supplied to the gate lines,
Wherein the compensation signal is sequentially shifted and supplied to the compensation lines. 제 5 항에 있어서,
상기 게이트 펄스의 펄스 폭은 1 수평기간일 때 상기 보상 신호의 필스 폭이 2 수평 기간인 표시장치.6. The method of claim 5,
Wherein the pulse width of the gate pulse is one horizontal period, and the pulse width of the compensation signal is two horizontal periods.
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