KR20160067250A - 표시패널 및 표시패널의 검사 방법 - Google Patents

Abstract

본 발명의 실시예에 따른 표시패널은, 표시영역 및 비표시영역을 포함하는 표시패널에 있어서, 상기 표시영역 상에 배치되고 상기 표시영역의 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 서브 화소 영역에 배치되고 제1 내지 제4 색을 각각 표시하는 복수개의 서브 화소들 및 상기 비표시영역에 배치되고, 상기 복수의 데이터 라인을 8개씩 그룹화하여 그룹화된 데이터 라인들 각각에 1:1로 연결된 제1 내지 제8 검사용 데이터 라인들을 포함하는 검사용 데이터 라인 실장부를 포함하는 표시패널이다. 검사용 데이터 라인 실장부는 정극성의 제1 내지 제4 색을 표현하기 위한 검사용 데이터 신호 및 부극성의 제1 내지 제4 색을 표현하기 위한 검사용 데이터 신호를 인가하고, 프레임마다 인버전을 수행할 수 있도록 상기 8상 검사용 데이터 라인을 포함할 수 있다.

Description

표시패널 및 표시패널의 검사 방법{DISPLAY PANEL AND METHOD FOR TESTING OF DISPLAY PANEL}

본 발명은 표시패널 및 표시패널의 검사 방법에 관한 것이다.

휴대폰(Mobile Phone), 노트북, 컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다.

액정표시장치의 제조공정은 기판 세정 공정, 기판 패터닝 공정, 배향막형성 및 러빙 공정, 액정적하 및 기판합착 공정, 검사 공정, 리페어 공정, 실장 공정 등으로 나누어진다.

기판 세정 공정에서는 액정표시장치의 기판 표면에 오염된 이물질을 세정액으로 제거하게 된다. 기판 패터닝 공정에서는 상부 기판(컬러필터 어레이 기판)의 패터닝과 하부 기판(TFT 어레이 기판)의 패터닝으로 나뉘어진다. 상부 기판에는 컬러필터, 공통전극, 블랙 매트릭스 등이 형성된다. 하부 기판에는 데이터라인과 게이트라인 등의 신호배선이 형성되고, 데이터라인과 게이트라인의 교차부에 TFT가 형성되며, 데이터라인과 게이트라인 사이의 화소영역에 TFT와 접속되는 화소전극이 형성된다. 배향막형성 및 러빙 공정에서는 상부 기판과 하부 기판 각각에 배향막을 도포하고 그 배향막을 러빙포 등으로 러빙하게 된다. 액정적하 및 기판합착 공정에서는 액정과 스페이서를 적하한 후 실재(Sealant)를 이용하여 상부 기판과 하부 기판을 합착한다. 검사 공정은 하부기판에 각종 신호배선과 화소전극이 형성된 후에 실시되는 전기적 점등검사와 각 화소의 불량검사를 포함한다. 리페어 공정은 검사 공정에 의해 리페어가 가능한 것으로 판정된 기판에 대한 복원을 실시한다. 한편, 검사 공정에서 리페어가 불가능한 불량기판들에 대하여는 폐기처분된다. 실장공정에서는 드라이브IC(Intergrated Circuit)가 실장된 테이프 케리어 패키지(Tape Carrier Package: 이하, "TCP"라 한다)를 기판 상의 패드부에 접속시키게 된다. 이러한 드라이브 IC는 전술한 TCP를 이용한 테이프 오토메이티드 본딩(TapeAutomated Bonding) 방식 이외에 칩 온 글라스(Chip On Glass; COG) 방식 등으로 기판 상에 직접 실장될 수도 있다.

검사 공정에는 오토 프로브(Auto Probe)가 이용된다. 오토 프로브는 완성된 표시패널에 전기적 신호를 인가하여 원하는 화면을 시각적으로 볼 수 있게 한다. 검사자는 오토 프로브를 통한 검사 과정에서 패널 내의 점 불량, 선 불량, 얼룩 등을 검출하여 패널의 양부를 판정한다. 오토 프로브를 이용한 검사 방법에는 트랜지스터의 스위칭을 통해 패널에 신호를 인가하여 검사를 수행하는 Tr(Transistor) 방식과, 프로브 핀을 패널의 입력 패드에 1:1로 접촉시켜 실제 드라이버 IC를 장착한 것과 유사한 상태에서 패널을 검사할 수 있는 니들(needle) 방식 및 표시패널의 신호배선들을 쇼팅 시키고, 최소의 핀 접촉으로 검사는 쇼팅바 방식이 있다.

최근 화이트 서브 픽셀을 추가하여 휘도를 증대시킨 표시패널을 개발하고 있다. 그리고 화이트 서브 픽셀 추가에 따라 다양한 표시패널의 화소 구조가 개발되고 있다. 이 경우 종래의 레드, 그린 및 블루 서브 화소를 포함하는 표시패널에 적용한 오토 프로브 방식만으로는 화이트 서브 픽셀이 추가된 표시패널을 정밀하게 검사하는데 한계가 있었다. 또한 화이트 서브 화소를 포함하는 표시패널에 단색 패턴을 구현하여 검사하는 경우, 표시 패널의 구조상 혼색 패턴이 발생하여 검사의 정합성을 맞추는데 한계가 있었다.

본 발명에 따른 실시예는 투과율 향상을 위한 화이트 서브 화소를 추가한 표시패널을 제공할 수 있다.

또한 본 발명에 따른 다른 실시예는 소비 전력을 저감하기 위한 표시패널을 제공할 수도 있다.

또한 본 발명에 따른 또 다른 실시예는 컬러 별 휘도와 색감에 따라서 서브 화소의 크기를 조절할 수 있는 표시패널을 제공할 수도 있다.

또한 본 발명에 따른 또 다른 실시예는 화이트 서브 픽셀이 포함된 표시패널의 검사의 정밀성을 높일 수 있는 표시패널의 검사 방법을 제공할 수도 있다.

본 발명의 실시예에 따른 표시패널은, 표시영역 및 비표시영역을 포함하는 표시패널에 있어서, 상기 표시영역 상에 배치되고 상기 표시영역의 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 서브 화소 영역에 배치되고 제1 내지 제4 색을 각각 표시하는 복수개의 서브 화소들 및 상기 비표시영역에 배치되고, 상기 복수의 데이터 라인을 8개씩 그룹화하여 그룹화된 데이터 라인들 각각에 1:1로 연결된 제1 내지 제8 검사용 데이터 라인들을 포함하는 검사용 데이터 라인 실장부를 포함하는 표시패널이다. 검사용 데이터 라인 실장부는 정극성의 제1 내지 제4 색을 표현하기 위한 검사용 데이터 신호 및 부극성의 제1 내지 제4 색을 표현하기 위한 검사용 데이터 신호를 인가하고, 프레임마다 인버전을 수행할 수 있도록 상기 8상 검사용 데이터 라인을 포함할 수 있다.

또한 본 발명의 다른 실시예에 따른 표시패널은, 상기 비표시영역에 배치되고, 상기 보수의 게이트 라인을 m(m은 4의 배수)개씩 그룹화하여 그룹화된 게이트 라인들 각각에 1:1로 연결된 제1 내지 제m 검사용 게이트 라인들을 포함하는 검사용 게이트 라인 실장부를 더 포함하는 표시패널이다. 비표시영역 상에 복수개의 데이터 라인 및 복수개의 게이트 라인을 각각 한번에 묶는 검사용 라인을 배치함으로써 라인들 간의 피치가 작은 경우에도 검사용 신호를 인가할 수 있는 이점이 있다.

또한 본 발명의 또 다른 실시예에 따른 표시패널에서, 상기 복수개의 서브 화소들은, 레드(Red), 그린(Green), 블루(Blue) 및 화이트(White) 색을 표시하는 서브 화소들을 포함하는 표시패널이다. 화이트 서브 화소를 포함함으로써 휘도를 상승시킬 수 있고, 휘도 상승에 따른 소비 전력을 저감할 수 있다.

또한 본 발명의 또 다른 실시예에 따른 표시패널에서, 상기 서브 화소 영역은 박막트랜지스터용 서브 화소 영역을 포함하고, 상기 박막트랜지스터용 서브 화소 영역은 인접한 서브 화소에 포함된 화소 전극에 연결된 박막 트랜지스터를 포함하는 표시패널이다. 박막트랜지스터용 서브 화소 영역은 하나의 서브 화소에 인접한 서브 화소와 관련된 트랜지스터를 실장함으로써, 주변 서브 화소의 크기를 조절할 수 있다. 따라서 컬러 별 휘도와 색감에 따라서 서브 화소의 크기를 조절할 수 있는 효과를 갖는다.

또한 본 발명의 또 다른 실시예에 따른 표시패널에서, 상기 박막트랜지스터용 서브 화소 영역은 인접한 세 개의 서브 화소 각각에 연결된 박막 트랜지스터를 포함하고, 상기 박막트랜지스터용 서브 화소 영역에는 화이트(White) 서브 화소가 배치되는 표시패널이다. 화이트 서브 화소가 형성된 서브 화소 영역에 인접한 모든 컬러의 서브 화소를 위한 박막트랜지스터를 배치함으로써 레드, 블루 및 그린 서브 화소가 포함하는 화소 전극의 사이즈를 증가시킬 수 있다. 그에 따라 색 재현율을 높일 수 있다. 이러한 비대칭 화소 전극 구조에서는 휘도 상승에 따른 소비 전력 저감 효과와 색재현율 상승 효과가 있다.

또한 본 발명의 또 다른 실시예에 따른 표시패널에서, 상기 박막트랜지스터용 서브 화소 영역에는 상기 박막트랜지스터용 서브 화소 영역의 좌측 또는 우측의 서브 화소 영역에 포함된 화소 전극과 연결된 제1 박막트랜지스터와 상기 박막트랜지스터용 서브 화소 영역의 하측의 서브 화소 영역에 포함된 화소 전극과 연결된 제2 박막트랜지스터 그리고 상기 박막트랜지스터용 서브 화소 영역의 하측 대각선 방향의 서브 화소 영역에 포함된 화소 전극과 연결된 제3 박막트랜지스터를 포함하는 표시패널이다. 본 발명의 실시예에 따른 표시패널은 화이트 서브 화소를 포함함으로써 휘도를 상승시킬 수 있고, 휘도 상승에 따른 소비 전력을 저감할 수 있다. 또한 화이트 서브 화소가 형성된 서브 화소 영역에 인접한 모든 컬러의 서브 화소를 위한 박막트랜지스터를 배치함으로써 레드, 블루 및 그린 서브 화소가 포함하는 화소 전극의 사이즈를 증가시킬 수 있다. 그에 따라 색 재현율을 높일 수 있다. 이러한 비대칭 화소 전극 구조에서는 휘도 상승에 따른 소비 전력 저감 효과와 색재현율 상승 효과가 있다.

본 발명의 실시예에 따른 표시패널의 검사 방법에 있어서, 상기 제1 내지 제8 검사용 데이터 라인을 1/n 프레임마다 분할 구동하여 상기 제1 내지 제4 색 중 적어도 하나 이상의 색을 표시하는 검사용 패턴 신호를 분할 구동하는 검사용 데이터 라인과 연결된 데이터 라인에 공급하는 표시패널의 검사 방법이다. 프레임 동안 상기 제1 내지 제8 테스트 데이터 라인을 분할 구동하고, 상기 제1 내지 제8 테스트 데이터 라인에 직류 레벨의 검사용 패턴 신호를 인가함으로써 한 프레임 동안 교류 신호를 인가한 것과 같은 효과를 가질 수 있다. 그리하여 신호 저항에 따른 딜레이 문제를 해결하기 위하여 직류 신호인 검사용 패턴을 인가하면서도 한 프레임 동안에는 교류 신호가 인가된 것과 같은 효과를 볼 수 있다.

본 발명의 다른 실시예에 따른 표시패널의 검사 방법에 있어서, 상기 n은 4인 표시패널의 검사 방법이다. 컬러 휘도 저하 및 플리커 문제를 고려하여 n은 4일때가 바람직하다.

본 발명의 또 다른 실시예에 따른 표시패널의 검사 방법에 있어서, 상기 n은 2이고, 상기 제1 내지 제4 색 중에서 1/2 프레임 동안 상기 제1 및 제2 색을 표시하는 검사용 패턴 신호를 상기 분할 구동하는 검사용 데이터 라인과 연결된 데이터 라인에 공급하는 제1 단계 및 상기 제3 및 제4 색을 표시하는 검사용 패턴 신호를 나머지 1/2 프레임 동안 상기 분할 구동하는 검사용 데이터 라인과 연결된 데이터 라인에 공급하는 제2 단계;를 포함하는 표시패널의 검사 방법이다. 두 프레임에 걸쳐 혼색 패턴을 구현하고 이로부터 불량을 검출할 수 있다. 이 경우 제1 및 제2 색을 동시 구동하여 제1 및 제2 색 패턴의 불량을 동시에 검출하고, 제3 및 제4 색을 동시 구동하여 제3 및 제4 색 패턴의 불량을 동시에 검출 가능할 수 있고, 한 프레임 내에서 데이터 라인을 분할 구동함으로써 직류 신호인 검사용 패턴 신호를 인가하면서도 교류 신호가 인가된 효과를 볼 수 있다.

본 발명에 따른 실시예는 투과율 향상을 위한 화이트 서브 화소를 추가한 표시패널을 제공할 수 있고, 소비 전력을 저감하기 위한 표시패널을 제공할 수도 있고, 컬러 별 휘도와 색감에 따라서 서브 화소의 크기를 조절할 수 있는 표시패널을 제공할 수도 있으며 화이트 서브 픽셀이 포함된 표시패널의 검사의 정밀성을 높일 수 있는 표시패널의 검사 방법을 제공할 수 있다.

도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면.
도 2는 본 발명의 실시예에 따른 표시패널의 화소 구조를 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 표시패널의 서브 화소의 구조 및 이들의 컬러를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 표시패널의 비표시영역과 표시영역을 나타낸 도면으로 비표시영역에서 검사용 데이터 라인 실장부를 나타낸 도면.
도 5는 발명의 실시예에 따른 표시패널의 비표시영역과 표시영역을 나타낸 도면으로 비표시영역에서 검사용 게이트 라인 실장부를 나타낸 도면.
도 6은 본 발명의 실시예에 따른 표시패널의 비표시영역과 표시영역을 나타낸 도면.
도 7은 본 발명의 제1 실시예에 따른 표시패널의 검사 방법을 나타낸 도면.
도 8은 본 발명의 제2 실시예에 따른 표시패널의 검사 방법을 나타낸 도면.
도 9 및 10은 본 발명의 제3 실시예에 따른 표시패널의 검사 방법을 나타낸 도면.

이하, 본 발명의 실시예에 의한 표시패널 및 표시패널의 검사 방법의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 따라서 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다 (comprise)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/ 또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

<실시예에 따른 액정표시장치>

도 1은 본 발명의 실시예에 따른 액정표시장치를 나타낸 도면이다.

도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 표시패널(100), 타이밍 콘트롤러(200), 데이터 구동회로(300) 및 게이트 구동회로(400)를 구비한다.

표시패널(100)은 두 장의 유리기판 사이에 배치된 액정분자들을 구비한다. 이 표시패널(100)에는 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차 구조에 의해 매트릭스 형태로 m×n (m, n은 양의 정수)개의 서브 화소 영역이 정의되고 상기 서브 화소 영역 각각에 액정셀들(Clc)이 배치된다.

또한 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 서브 화소 영역는 제1 색을 표시하는 제1 서브 화소, 제2 색을 표시하는 제2 서브 화소, 제3 색을 표시하는 제3 서브 화소 및 제4 색을 표시하는 제4 서브 화소를 포함된다.

표시패널(100)의 하부 유리기판에는 m 개의 데이터라인들(D1 내지 Dm), n개의 게이트라인들(G1 내지 Gn), TFT(Thin Film Transister, 박막 트랜지스터, T), TFT들에 각각 접속된 액정셀(Clc)의 화소 전극(110) 및 스토리지 커패시터(Cst) 등을 포함한 서브 화소가 형성된다.

표시패널(100)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(120)이 형성된다. 공통전극(120)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성할 수 있다.

표시패널(100)의 상부 유리기판과 하부 유리기판 각각에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트 각을 설정하기 위한 배향막이 형성될 수 있다.

데이터 구동회로(300)는 다수의 데이터 드라이버 집적회로들을 구비할 수 있다. 데이터 구동회로(300)는 타이밍 콘트롤러(200)의 제어 하에 디지털 비디오 데이터(RGBW)를 래치하고 그 디지털 비디오 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 발생한다. 상기 다수의 데이터 드라이버 집적회로들 각각은 복수개로 그룹화된 데이터 라인(D1 내지 Dm) 각각에 데이터 신호를 제공할 수 있다. 따라서 액정표시장치의 해상도에 따라서 상기 데이터 드라이버 집적회로들의 그룹화 정도에 따라서도 상기 데이터 드라이버 집적회로들의 개수는 달라질 수 있다.

데이터 구동회로(300)는 소스 출력 인에이블신호(SOE)가 로우 논리로 유지되는 각 수평기간 동안 데이터전압을 데이터라인들(D1 내지 Dm)에 공급한다.

데이터 드라이버 집적회로들은 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 표시패널(100)의 하부 유리기판에 접합될 수 있다.

게이트 구동회로(400)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터, 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼 등을 포함한다. 게이트 구동회로(400)는 타이밍 콘트롤러(200)의 제어 하에 대략 1 수평기간의 펄스폭을 가지는 게이트 신호들을 게이트라인들(G1 내지 Gn)에 순차적으로 공급한다. 게이트 구동회로(400)는 TCP 상에 실장되어 TAB 공정에 의해 표시패널(100)의 하부 유리기판에 접합되거나, 또는 GIP(Gate driver In Panel) 공정에 의해 화소 어레이와 동시에 하부 유리기판 상에 직접 형성될 수 있다.

타이밍 콘트롤러(200)는 시스템보드(미도시)로부터 입력되는 디지털 비디오 데이터(RGB) RGBW 비디오 데이터로 변환하고 이를 표시패널(100)에 맞게 재정렬하여 데이터 구동회로(300)에 공급한다. 타이밍 콘트롤러(200)는 시스템보드로부터 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블(Data Enable), 클럭신호(CLK) 등의 타이밍신호를 입력 받아 데이터 구동회로(300)와 게이트 구동회로(400)의 동작 타이밍을 제어하기 위한 제어신호들(GCS, DCS)을 발생한다.

게이트 구동회로(400)를 제어하기 위한 게이트 타이밍 제어신호(GCS)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 1 프레임기간 동안 그 프레임기간의 시작과 동시에 1회 발생하여 첫 번째 게이트펄스를 발생시킨다. 게이트 쉬프트 클럭(GSC)은 쉬프트 레지스터를 구성하는 다수의 스테이지들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시킨다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(400)의 출력을 제어한다.

데이터 구동회로(300)를 제어하기 위한 데이터 타이밍 제어신호(DCS)로는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 수직 극성제어신호(Polarity, POL) 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(300)의 데이터 샘플링 시작 타이밍을 제어하는 신호이며, 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 대응하여 데이터 구동회로(300)를 구성하는 각 IC에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 또한, 수직 극성제어신호(Polarity, POL)는 데이터 구동회로(300)에서 출력되는 데이터 전압을 게이트라인들(G1 내지 Gn)별로 수직 극성 반전 타이밍을 제어하고, 소스 출력 인에이블신호(SOE)는 데이터 구동회로(300)의 출력 타이밍을 제어하는 역할을 한다.

상기 데이터 구동회로(300)는 타이밍 콘트롤러(200)의 제어에 따라 입력되는 RGBW DATA를 래치한다. 그리고 수직 극성제어신호(Polarity, POL)를 아날로그 정극성 또는 부극성 감마보상전압(GAMMA)으로 변환하여 모든 데이터 라인(D1 내지 Dm)을 통해 동시에 표시패널(100)로 출력한다.

구체적으로 상기 데이터 구동회로(300)는 타이밍 콘트롤러(200)로부터 제공되는 수직 극성제어신호(POL)가 하이 논리일 때 데이터 구동회로(300)에서 출력되는 데이터 전압의 극성을 정극성으로 할 수 있고, 로우 논리일 때 데이터 구동회로(300)에서 출력되는 데이터 전압의 극성을 부극성으로 할 수 있다.

상기 수직 극성제어신호(POL)에 의하여 수직라인 단위로 극성을 반전할 수 있다.

<표시패널의 표시영역 상의 화소 구조>

도 2는 본 발명의 실시예에 따른 표시패널에서 표시영역의 화소 구조를 나타낸 도면이다.

이하 (i, j)에서 i는 i번째 수평 라인을 의미하고 j는 j번째 수직 라인을 의미하며 (i, j)는 i번째 수평 라인 및 j번째 수직 라인에 대응하는 서브 화소 영역 또는 서브 화소를 의미할 수 있다. 또한 상기 수평 라인은 최 인접한 두 개의 게이트 라인의 사이 영역으로 정의되고, 상기 수직 라인은 최 인접한 두 개의 데이터 라인의 사이 영역으로 정의된다. 또한 i 및 j는 자연수이다.

도 2를 참조하면, 본 발명의 실시예에 따른 표시패널(100)의 표시영역(100a)은 복수의 데이터 라인(m~m9)과 상기 복수의 데이터 라인(m-m8)과 교차하는 복수의 게이트 라인(n~n8)를 포함하고, 교차하는 데이터 라인 및 게이트 라인에 의해 정의되는 복수의 서브 화소 영역(110)을 포함할 수 있다.

도 2를 참조하면, 실시예에 따른 표시패널(100)상의 표시영역(100a)에서 화소 구조에서 게이트 라인(n~n+8) 상의 게이트 신호에 의하여 응답하여 데이터 라인(m~m+7) 상의 데이터 신호를 서브 화소의 화소 전극(110)으로 제공하는 박막트랜지스터(T)는 어느 하나의 서브 화소 영역(101, 102, 103, 104)에 함께 형성될 수 있다. 즉 인접한 서브 화소에 연결된 박막트랜지스터를 포함하는 서브 화소 영역을 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)이라고 정의할 수 있다.

상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)은 인접한 세 개의 서브 화소에 연결된 박막트랜지스터(T1, T2, T3)와 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)에 배치된 서브 화소에 연결된 박막트랜지스터(T)를 모두 포함할 수 있다. 즉, 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)에는 상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)의 좌측 또는 우측의 서브 화소 영역에 포함된 화소 전극과 연결된 제1 박막트랜지스터(T1)와 상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)의 하측의 서브 화소 영역에 포함된 화소 전극과 연결된 제2 박막트랜지스터(T2) 그리고 상기 박막트랜지스터용 서브 화소 영역(102)의 하측 대각선 방향의 서브 화소 영역에 포함된 화소 전극과 연결된 제3 박막트랜지스터(T3)를 포함할 수 있다.

상기 박막트랜지스터용 서브 화소 영역은 제1 내지 제4 타입(Type) 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)을 포함할 수 있다.

<실시예에 따른 제1 타입 박막트랜지스터용 서브 화소 영역>

박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제1 타입 박막트랜지스터용 서브 화소 영역(101)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j-1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j-1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.

<실시예에 따른 제2 타입 박막트랜지스터용 서브 화소 영역>

박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제2 타입 박막트랜지스터용 서브 화소 영역(102)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j-1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j+1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.

<실시예에 따른 제3 타입 박막트랜지스터용 서브 화소 영역>

박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제3 타입 박막트랜지스터용 서브 화소 영역(103)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j+1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j-1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j+1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.

<실시예에 따른 제4 타입 박막트랜지스터용 서브 화소 영역>

박막트랜지스터용 서브 화소 영역이 j번째 수직 라인과 i번째 수평 라인에 대응된다고 가정할 때, 상기 제4 타입 박막트랜지스터용 서브 화소 영역(104)에는 j번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j+1번째 수직 라인과 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 j+1번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치될 수 있다.

도면을 참조하여 이를 구체적으로 설명하면, (i+1, j+2) 박막트랜지스터용 서브 화소 영역(102)에는 j+1번째 수직 라인과 상기 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+2번째 수직 라인과 i+2번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+3번째 수직 라인과 상기 i+2번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다. 또한 (i, j+4) 박막트랜지스터용 서브 화소 영역(101)에는 j+3번째 수직 라인과 상기 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+4번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+3번째 수직 라인과 상기 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다. 또한 (i+3, j+2) 박막트랜지스터용 서브 화소 영역(103)에는 j+3번째 수직 라인과 상기 i+3번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+1번째 수직 라인과 i+4번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+2번째 수직 라인과 상기 i+4번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다. 또한 (i+2, j+4) 박막트랜지스터용 서브 화소 영역(104)에는 j+5번째 수직 라인과 상기 i+2번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T1), 상기 j+4번째 수직 라인과 i+3번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T2) 및 상기 j+5번째 수직 라인과 상기 i+3번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터(T3)가 배치될 수 있다.

이와 같이 박막트랜지스터용 서브 화소 영역은 j번째 수직 라인과 i번째 수평 라인에 대응하고, 상기 박막트랜지스터용 서브 화소 영역에는 j-1번째 또는 j+1번째 수직 라인과 상기 i번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터, 상기 j번째 수직 라인과 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터 및 상기 j-1번째 또는 j+1번째 수직 라인과 상기 i+1번째 수평 라인에 대응하는 서브 화소에 연결된 박막트랜지스터가 배치되도록 함으로써, 수직 방향으로 2 개의 서브 화소 단위로 지그재그 구조를 가지도록 하고, 그에 따라 수직 2 도트 인버전 및 컬러별 인버전 효과가 나타나도록 할 수 있다.

또한 박막트랜지스터용 서브 화소 영역은 하나의 서브 화소에 인접한 서브 화소와 관련된 트랜지스터를 실장함으로써, 주변 서브 화소의 크기를 조절할 수 있다. 따라서 컬러 별 휘도와 색감에 따라서 서브 화소의 크기를 조절할 수 있는 효과를 갖는다.

<실시예에 따른 컬러 별 서브 화소의 배치 관계>

도 3은 본 발명의 실시예에 따른 표시패널의 서브 화소의 구조 및 이들의 컬러를 나타낸 도면이다.

도 3을 참조하면, 본 발명의 실시예에 따른 표시패널은 기수 번째 수평 라인에 상기 제1 서브 화소, 제2 서브 화소, 제3 서브 화소 및 제4 서브 화소 순으로 배치되고, 우수 번째 수평 라인에 상기 제3 서브 화소, 제4 서브 화소, 제1 서브 화소 및 제2 서브 화소 순으로 배치될 수 있고, 상기 제1 서브 화소는 제1 색을 표시하고, 상기 제1 색은 레드(Red)가 될 수 있고, 상기 제2 서브 화소는 제2 색을 표시하고, 상기 제2 색은 그린(Green)이 될 수 있고, 상기 제3 서브 화소는 제3 색을 표시하고, 상기 제3 색은 블루(Blue)가 될 수 있으며, 상기 제4 서브 화소는 제4 색을 표시하고, 상기 제4 색은 화이트(white)가 될 수 있다.

즉, 본 발명의 실시예에 따른 표시패널은 j번째 수직 라인 그리고 j+1 내지 j+3번째 수직 라인 및 i번째 수평 라인과 대응하는 영역에 순차적으로 배치된 화이트, 레드, 그린 및 블루 서브 화소를 포함하고, 상기 j 내지 j+3번째 수직 라인 및 i+1번째 수평 라인과 대응하는 영역에 순차적으로 배치된 그린, 블루, 화이트 및 레드 서브 화소를 포함할 수 있다. 이러한 컬러별 서브 화소의 배치관계는 수평 및 수직 방향으로 반복되는 관계가 될 수 있다.

j번째 수직 라인 그리고 j+1 내지 j+3번째 수직 라인 및 i번째 수평 라인과 대응하는 영역에 순차적으로 배치된 레드, 그린, 블루 및 화이트 서브 화소를 포함하고, 상기 j 내지 j+3번째 수직 라인 및 i+1번째 수평 라인과 대응하는 영역에 순차적으로 배치된 블루, 화이트, 레드 및 그린 서브 화소를 포함할 수 있다. 또한 k 내지 k+3 번째 서브 화소는 레드, 그린, 블루 및 화이트 서브 화소일 수 있다.

구체적으로 이를 설명하면, i번째 수평 라인 상에는 순차적으로 레드, 그린, 블루 그리고 화이트 서브 화소가 배치되고, 다시 레드, 그린, 블루 그리고 화이트 서브 화소가 반복하여 배치될 수 있다. 즉, (i, j), (i, j+1), (i, j+2), (i, j+3)의 서브 화소는 순서대로 화이트, 레드, 그린 그리고 블루 서브 화소가 될 수 있고, (i, j+4), (i, j+5), (i, j+6), (i, j+7)의 서브 화소는 순서대로 화이트, 레드, 그린 그리고 블루 서브 화소가 될 수 있다. 또한 i+1번째 수평 라인 상에는 순차적으로 그린, 블루, 화이트 그리고 레드 서브 화소가 배치되고, 다시 그린, 블루, 화이트 그리고 레드 서브 화소가 반복하여 배치될 수 있다. 즉, (i+1, j), (i+1, j+1), (i+1, j+2), (i+1, j+3)의 서브 화소는 순서대로 그린, 블루, 화이트 및 레드 서브 화소가 될 수 있고, (i+1, j+4), (i+1, j+5), (i+1, j+6), (i+1, j+7)의 서브 화소는 순서대로 그린, 블루, 화이트 그리고 레드 서브 화소가 될 수 있다. 또한 i+2번째 수평 라인 상에는 순차적으로 화이트, 레드, 그린 그리고 블루 서브 화소가 배치되고, 다시 화이트, 레드, 그린 그리고 블루 서브 화소가 반복하여 배치될 수 있다. 즉, (i+2, j), (i+2, j+1), (i+2, j+2), (i+2, j+3)의 서브 화소는 순서대로 화이트, 레드, 그린 그리고 블루 서브 화소가 될 수 있고, (i+2, j+4), (i+2, j+5), (i+2, j+6), (i+2, j+7)의 서브 화소는 순서대로 화이트, 레드, 그린 그리고 블루 서브 화소가 될 수 있다. 또한 i+3번째 수평 라인 상에는 순차적으로 그린, 블루, 화이트 및 레드 서브 화소가 배치되고, 다시 블루, 그린, 블루, 화이트 및 레드 서브 화소가 반복하여 배치될 수 있다. 즉, (i+3, j), (i+3, j+1), (i+3, j+2), (i+3, j+3)의 서브 화소는 순서대로 그린, 블루, 화이트 및 레드 서브 화소가 될 수 있고, (i+3, j+4), (i+3, j+5), (i+3, j+6), (i+3, j+7)의 서브 화소는 순서대로 그린, 블루, 화이트 및 레드 서브 화소가 될 수 있다. 또한 나머지 서브 화소도 전술한 서브 화소의 배치 구조처럼 수직 및 수평 방향으로 반복되는 형태가 될 수 있다.

또한 상기 박막트랜지스터용 서브 화소 영역(101, 102, 103, 104)에는 화이트 서브 화소가 배치될 수 있다.

이와 같이 상기 박막트랜지스터용 서브 화소 영역(101, 102,103, 104)에 화이트 서브 화소가 형성됨으로써, 화이트 서브 화소가 포함하는 화소 전극의 사이즈는 다른 컬러의 화소 전극의 사이즈 대비 작은 사이즈를 가질 수 있다. 이러한 구조를 비대칭 화소 전극 구조라고 지칭할 수 있다.

본 발명의 실시예에 따른 표시패널(100)은 화이트 서브 화소를 포함함으로써 휘도를 상승시킬 수 있고, 휘도 상승에 따른 소비 전력을 저감할 수 있다. 또한 화이트 서브 화소가 형성된 서브 화소 영역에 인접한 모든 컬러의 서브 화소를 위한 박막트랜지스터를 배치함으로써 레드, 블루 및 그린 서브 화소가 포함하는 화소 전극의 사이즈를 증가시킬 수 있다. 그에 따라 색 재현율을 높일 수 있다. 이러한 비대칭 화소 전극 구조에서는 휘도 상승에 따른 소비 전력 저감 효과와 색재현율 상승 효과가 있다.

<제1 실시예에 따른 표시패널의 비표시영역과 표시영역>

도 4는 본 발명의 실시예에 따른 표시패널의 비표시영역과 표시영역을 나타낸 도면으로 비표시영역에서 검사용 데이터 라인 실장부를 나타낸 도면이고, 도 5는 발명의 실시예에 따른 표시패널의 비표시영역과 표시영역을 나타낸 도면으로 비표시영역에서 검사용 게이트 라인 실장부를 나타낸 도면이다.

도 4를 참조하면, 본 발명의 실시예에 따른 표시패널(100)의 비표시영역(100b)에는 검사용 데이터 라인 실장부(610)가 배치될 수 있고, 상기 검사용 데이터 라인 실장부(610)는 제1 접속 제어부(510)에 의하여 표시영역(100a) 상의 데이터 라인들과 연결될 수 있다.

상기 검사용 데이터 라인 실장부(610)는 8상 검사용 데이터 라인(DS1~DS8)을 포함할 수 있다. 구체적으로 상기 검사용 데이터 라인 실장부(610)는 정극성의 제1 내지 제4 색을 표현하기 위한 검사용 데이터 신호 및 부극성의 제1 내지 제4 색을 표현하기 위한 검사용 데이터 신호를 인가하고, 프레임마다 인버전(inversion)을 수행할 수 있도록 상기 8상 검사용 데이터 라인(DS1~DS8)을 포함할 수 있다.

상기 8상 검사용 데이터 라인(DS1~DS8)은 복수개의 데이터 라인을 8개씩 그룹화하여 이들 그룹내의 데이터 라인과 1:1로 연결될 수 있다.

상기 8상 검사용 데이터 라인 중에서 제1 검사용 데이터 라인(DS1)은 m번째 데이터 라인에 연결되고, 제2 검사용 데이터 라인(DS2)은 m+1번째 데이터 라인에 연결되고, 제3 검사용 데이터 라인(DS3)은 m+2번째 데이터 라인에 연결되고, 제4 검사용 데이터 라인(DS4)은 m+3번째 데이터 라인에 연결되고, 제5 검사용 데이터 라인(DS5)은 m+4번째 데이터 라인에 연결되고, 제6 검사용 데이터 라인(DS6)은 m+5번째 데이터 라인에 연결되고, 제7 검사용 데이터 라인(DS7)은 m+6번째 데이터 라인에 연결되며, 제8 검사용 데이터 라인(DS8)은 m+7번째 데이터 라인에 연결될 수 있고, 상기 제1 접속 제어부(510)가 적어도 하나 이상의 스위칭 소자를 포함하여 상기 8상 검사용 데이터 라인(DS1~DS8)과 데이터 라인들 각각의 연결을 제어할 수 있다.

상기 제1 접속 제어부(510)에는 외부로부터 입력되는 제1 제어신호(CS1)에 따라서 상기 8상 검사용 데이터 라인(DS1~DS8)과 데이터 라인들 간의 접속 여부를 제어할 수 있다.

상기 제1 접속 제어부(510)는 스위칭 역할을 하는 복수개의 박막트랜지스터를 포함하는 Tr 방식으로 상기 8상 검사용 데이터 라인(DS1~DS8)과 데이터 라인들 간의 접속 여부를 제어할 수 있다.

상기 제1 접속 제어부(510)의 제어 하에 상기 8상 검사용 데이터 라인(DS1~DS8) 중 적어도 하나 이상의 라인에 인가된 검사용 패턴 신호는 상기 검사용 패턴 신호가 인가되는 검사용 데이터 라인과 접속한 데이터 라인들에 공급될 수 있다.

한편 홀수번째 데이터 라인들 중에서 4개의 데이터 라인을 하나의 그룹으로 정의하면, 하나의 그룹 내의 데이터 라인들은 순서대로 제1 내지 제4 검사용 데이터 라인(DS1, DS2, DS3, DS4) 각각에 연결되고, 짝수번째 데이터 라인들 중에서 4개의 데이터 라인을 하나의 그룹으로 정의하면, 하나의 그룹 내의 데이터 라인들은 순서대로 제5 내지 제8 검사용 데이터 라인(DS5, DS6, DS7, DS8) 각각에 연결될 수 있다.

도 5를 참조하면, 본 발명의 실시예에 따른 표시패널(100)의 비표시영역(100b)에는 검사용 게이트 라인 실장부(620)가 배치될 수 있고, 상기 검사용 게이트 라인 실장부(620)는 제2 접속 제어부(520)에 의하여 표시영역(100a) 상의 게이트 라인들과 연결될 수 있다.

상기 검사용 게이트 라인 실장부(620)는 m(m은 4의 배수)채널 검사용 게이트 라인을 포함할 수 있고, 일 예로 도 5에 도시된 바와 같이 상기 m은 4가 될 수 있어 상기 검사용 게이트 라인 실장부(620)는 4채널 검사용 게이트 라인(GS1~GS4)을 포함할 수 있다.

복수개의 게이트 라인을 4개씩 그룹화하여 그룹내의 4개의 게이트 라인을 1:1로 상기 4채널 검사용 게이트 라인과 연결할 수 있다. 이 때 상기 m은 8 또는 12가 될 수 있고, 이 경우 복수개의 게이트 라인을 8개 또는 12개씩 그룹화하여 그룹내의 8개 또는 12개의 게이트 라인과 1:1로 상기 검사용 게이트 라인과 연결될 수 있다.

상기 4채널 검사용 게이트 라인 중에서 제1 검사용 게이트 라인(GS1)은 n번째 게이트 라인에 연결되고, 제2 검사용 게이트 라인(GS2)은 n+1번째 게이트 라인에 연결되고, 제3 검사용 게이트 라인(GS3)은 n+2번째 게이트 라인에 연결되고, 제4 검사용 게이트 라인(GS4)은 n+3번째 게이트 라인에 연결될 수 있고, 상기 제2 접속 제어부(520)가 적어도 하나 이상의 스위칭 소자를 포함하여 상기 4채널 검사용 게이트 라인(GS1~GS4)과 게이트 라인들 각각의 연결을 제어할 수 있다.

상기 제2 접속 제어부(520)에는 외부로부터 입력되는 제2 제어신호(CS2)에 따라서 상기 4채널 검사용 게이트 라인(GS1~GS4)과 게이트 라인들 간의 접속 여부를 제어할 수 있다.

상기 제1 접속 제어부(510)의 제어 하에 상기 4채널 검사용 게이트 라인(GS1~GS4) 중 적어도 하나 이상의 라인에 인가된 검사용 게이트 신호는 상기 검사용 게이트 신호가 인가되는 검사용 게이트 라인과 접속한 게이트 라인들에 공급될 수 있다.

한편 n번째 내지 n+3 번째 게이트 라인들은 순서대로 제1 내지 제4 검사용 게이트 라인(GS1~GS4) 각각에 연결되고, n+4 내지 n+7번재 게이트 라인들은 순서대로 제1 내지 제4 검사용 게이트 라인(GS1~GS4) 각각에 연결될 수 있다. 즉, 순서대로 배치된 게이트 라인들 4개를 하나의 그룹으로 정의하면 하나의 그룹 내의 게이트 라인은 제1 내지 제4 검사용 게이트 라인(GS1~GS4) 각각에 연결될 수 있다.

제1 실시예에 따른 표시패널(100)의 비표시영역(100b)에는 검사용 데이터 라인 실장부(610) 및 검사용 게이트 라인 실장부(620)를 구비하여 상기 검사용 게이트 라인 실장부(620) 상의 검사용 게이트 라인(GS)을 통해 인가된 검사용 게이트 신호에 따라 표시영역(100a)의 박막트랜지스터가 턴 온될 때 상기 검사용 데이터 라인 실장부(610) 상의 검사용 데이터 라인(DS)을 통해 인가된 검사용 패턴 신호가 화소 전극에 인가되면서 테스트를 위한 화상을 표시할 수 있다. 그리고 표시패널(100)이 고해상도로 갈수록 데이터 라인들 사이의 거리 및 게이트 라인들 사이의 거리가 좁아져 이들 라인들 각각을 개별적으로 연결하여 개별적인 검사용 신호를 인가하는데 어려움이 있을 수 있으나, 제1 실시예와 같이 비표시영역(100b) 상에 복수개의 데이터 라인 및 복수개의 게이트 라인을 각각 한번에 묶는 검사용 라인(DS 또는 GS)을 배치함으로써 라인들 간의 피치가 작은 경우에도 검사용 신호를 인가할 수 있는 이점이 있다.

<제2 실시예에 따른 표시패널의 비표시영역과 표시영역>

도 6은 본 발명의 실시예에 따른 표시패널의 비표시영역과 표시영역을 나타낸 도면이다.

도 6을 참조하면, 본 발명의 실시예에 따른 표시패널(100)의 비표시영역(100b)에는 검사용 데이터 라인 실장부(610) 및 게이트 패드부(800)가 배치될 수 있고, 상기 검사용 데이터 라인 실장부(610)는 제1 접속 제어부(510)에 의하여 표시영역(100a) 상의 데이터 라인들과 연결될 수 있다. 그리고 상기 검사용 데이터 라인 실장부(610)는 8상 검사용 데이터 라인(DS1~DS8)을 포함할 수 있다. 그리고 상기 게이트 패드부(800) 상에는 테스트용 게이트 구동부(700)가 연결되어 게이트 라인에 테스트 게이트 신호를 공급할 수 있다. 상기 게이트 패드부(800)와 표시영역(100a) 사이에는 GIP(gate in panel) 방식의 게이트 구동회로가 실장될 수 있다. 상기 테스트용 게이트 구동부(700)의 지그(Zig)는 상기 게이트 패드부(800)의 게이트 라인들 각각에 연결되어 상기 게이트 라인들 각각에 스캔 신호를 공급하여 이들을 개별적으로 컨트롤 할 수 있다.

<제1 실시예에 따른 표시패널의 검사 방법>

도 7은 본 발명의 제1 실시예에 따른 표시패널의 검사 방법을 나타낸 도면이다.

도 7을 참조하면, 제1 실시예에 따른 표시패널의 검사 방법은 검사용 게이트 라인(GS1~GS4)을 분할 구동할 수 있다. 즉, 상기 검사용 게이트 라인(GS1~GS4) 중 어느 하나를 구동하고 그에 대응하는 데이터 라인을 통해 검사용 패턴 신호를 인가하여 서브 화소를 개별 구동함으로써 표시패널(100)을 검사할 수 있다.

예를 들어 제1 단계로 제1 검사용 게이트 라인(GS1)에 대응하는 게이트 라인인 n, n+4, n+8번째 게이트 라인을 구동하고(실선 화살표), 제2 단계로 제2 검사용 게이트 라인(GS2)에 대응하는 게이트 라인인 n+1, n+5번째 게이트 라인을 구동하고(점선 화살표), 제1 단계로 제3 검사용 게이트 라인(GS3)에 대응하는 게이트 라인인 n+2, n+6번째 게이트 라인을 구동하며(일 점 쇄선 화살표), 제4 단계로 제4 검사용 게이트 라인(GS4)에 대응하는 게이트 라인인 n+3, n+7번째 게이트 라인을 구동하며(2 점 쇄선 화살표) 이에 대응하는 서브 화소에 검사용 패턴 신호를 인가할 수 있다.

<제2 실시예에 따른 표시패널의 검사 방법>

도 8은 본 발명의 제2 실시예에 따른 표시패널의 검사 방법을 나타낸 도면이다.

도 8을 참조하면, 제2 실시예에 따른 표시패널의 검사 방법은 테스트용 게이트 구동부(700)로부터 게이트 라인들 각각에 개별적으로 인가되는 테스트 게이트 신호에 의하여 1/n프레임에 걸쳐 데이터 라인을 개별 구동할 수 있다.

예를 들어 도 8은 표시패널(100) 상에 레드(Red) 컬러인 단색 패턴을 표시하여 검사하는 방법에 관한 것으로 1번부터 4번 순서로 각 레드 서브 화소에 대응하는 데이터 라인 상에 테스트 패턴 신호를 인가하여 단색 패턴 검사를 수행할 수 있다. 이 때 1/4 프레임마다 8상 테스트 데이터 라인(DS1~DS8) 중 두 개의 테스트 데이터 라인을 함께 구동하면서 한 프레임 동안 8상 테스트 데이터 라인(DS1~DS8) 모두를 구동하게 된다. 이 때 1/4 프레임마다 구동하는 테스트 데이터 라인에는 레드 컬러 표시를 위한 검사용 패턴 신호를 인가하고 두 개의 테스트 데이터 라인 중 하나는 정극성 신호를 나머지 하는 부극성 신호를 인가할 수 있다.

한편 상기 n을 8로하여 1/8 프레임마다 8상 테스트 데이터 라인(DS1~DS8) 중 한 개의 테스트 데이터 라인을 구동하는 방식도 가능하나, 상기 n값이 너무 큰 경우, 컬러 휘도 저하 및 플리커 문제가 있을 수 있기 때문에 n은 4일때가 바람직하다.

한 프레임 동안 상기 제1 내지 제8 테스트 데이터 라인(DS1~DS8)을 분할 구동하고, 상기 제1 내지 제8 테스트 데이터 라인(DS1~DS8)에 직류 레벨의 검사용 패턴 신호를 인가함으로써 한 프레임 동안 교류 신호를 인가한 것과 같은 효과를 가질 수 있다. 그리하여 신호 저항에 따른 딜레이(dealy) 문제를 해결하기 위하여 직류 신호인 검사용 패턴을 인가하면서도 한 프레임 동안에는 교류 신호가 인가된 것과 같은 효과를 볼 수 있다.

<제3 실시예에 따른 표시패널의 검사 방법>

도 9 및 10은 본 발명의 제3 실시예에 따른 표시패널의 검사 방법을 나타낸 도면이다.

도 9 및 10을 참조하면, 제3 실시예에 따른 표시패널의 검사 방법은 테스트용 게이트 구동부(700)로부터 게이트 라인들 각각에 개별적으로 인가되는 테스트 게이트 신호에 의하여 1/2 프레임에 걸쳐 데이터 라인을 개별 구동할 수 있다. 그리고 1/2 프레임 동안 그린 및 화이트 컬러의 혼색 패턴을 구현하고 1/2 프레임 동안 적색 및 블루 컬러의 혼색 패탄을 구현하여 혼색 패턴 검사를 수행할 수 있다. 이 때 상기 컬러에 한정되는 것은 아니고 1/2 프레임 동안 RGBW 중 어느 두 개의 컬러를 구현하고 나머지 1/2 프레임 동안 나머지 두 개의 컬러를 구현할 수 있다.

이와 같이 두 프레임에 걸쳐 혼색 패턴을 구현하고 이로부터 불량을 검출할 수 있다. 이 경우 제1 및 제2 색을 동시 구동하여 제1 및 제2 색 패턴의 불량을 동시에 검출하고, 제3 및 제4 색을 동시 구동하여 제3 및 제4 색 패턴의 불량을 동시에 검출 가능할 수 있고, 한 프레임 내에서 데이터 라인을 분할 구동함으로써 직류 신호인 검사용 패턴 신호를 인가하면서도 교류 신호가 인가된 효과를 볼 수 있다.

전술한 바와 같이 화이트 서브 픽셀을 추가한 표시패널(100)에 있어서, 제1 내지 제3 실시예에 따른 표시패널의 검사 방법을 적용함으로써 점 불량, 선 불량, 얼룩 등을 검출하여 패널의 양부를 판정할 수 있다.

이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술할 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

100 표시패널
100a 표시영역
100b 비표시영역
101 제1 타입 박막트랜지스터용 서브 화소 영역
102 제2 타입 박막트랜지스터용 서브 화소 영역
103 제3 타입 박막트랜지스터용 서브 화소 영역
104 제4 타입 박막트랜지스터용 서브 화소 영역
110 화소 전극
120 공통 전극
200 타이밍 컨트롤러
300 데이터 구동회로
400 게이트 구동회로
510 제1 접속 제어부
520 제2 접속 제어부
610 검사용 데이터 라인 실장부
620 검사용 게이트 라인 실장부
700 검사용 게이트 구동부
800 게이트 패드부

Claims (10)

1. 표시영역 및 비표시영역을 포함하는 표시패널에 있어서,
   상기 표시영역 상에 배치되고
   상기 표시영역의 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 서브 화소 영역에 배치되고 제1 내지 제4 색을 각각 표시하는 복수개의 서브 화소들; 및
   상기 비표시영역에 배치되고, 상기 복수의 데이터 라인을 8개씩 그룹화하여 그룹화된 데이터 라인들 각각에 1:1로 연결된 제1 내지 제8 검사용 데이터 라인들을 포함하는 검사용 데이터 라인 실장부;를 포함하는 표시패널.
2. 제1 항에 있어서,
   상기 비표시영역에 배치되고, 상기 보수의 게이트 라인을 m(m은 4의 배수)개씩 그룹화하여 그룹화된 게이트 라인들 각각에 1:1로 연결된 제1 내지 제m 검사용 게이트 라인들을 포함하는 검사용 게이트 라인 실장부;를 더 포함하는 표시패널.
3. 제1 항에 있어서,
   상기 복수개의 서브 화소들은,
   레드(Red), 그린(Green), 블루(Blue) 및 화이트(White) 색을 표시하는 서브 화소들을 포함하는 표시패널.
4. 제1 항에 있어서,
   상기 서브 화소 영역은 박막트랜지스터용 서브 화소 영역을 포함하고,
   상기 박막트랜지스터용 서브 화소 영역은 인접한 서브 화소에 포함된 화소 전극에 연결된 박막 트랜지스터를 포함하는 표시패널.
5. 제4 항에 있어서,
   상기 박막트랜지스터용 서브 화소 영역은 인접한 세 개의 서브 화소 각각에 연결된 박막 트랜지스터를 포함하는 표시패널.
6. 제5 항에 있어서,
   상기 박막트랜지스터용 서브 화소 영역에는 화이트(White) 서브 화소가 배치되는 표시패널.
7. 제6 항에 있어서,
   상기 박막트랜지스터용 서브 화소 영역에는 상기 박막트랜지스터용 서브 화소 영역의 좌측 또는 우측의 서브 화소 영역에 포함된 화소 전극과 연결된 제1 박막트랜지스터와 상기 박막트랜지스터용 서브 화소 영역의 하측의 서브 화소 영역에 포함된 화소 전극과 연결된 제2 박막트랜지스터 그리고 상기 박막트랜지스터용 서브 화소 영역의 하측 대각선 방향의 서브 화소 영역에 포함된 화소 전극과 연결된 제3 박막트랜지스터를 포함하는 표시패널.
8. 제1 항에 따른 표시패널의 검사 방법에 있어서,
   상기 제1 내지 제8 검사용 데이터 라인을 1/n 프레임마다 분할 구동하여 상기 제1 내지 제4 색 중 적어도 하나 이상의 색을 표시하는 검사용 패턴 신호를 분할 구동하는 검사용 데이터 라인과 연결된 데이터 라인에 공급하는 표시패널의 검사 방법.
9. 제8 항에 있어서,
   상기 n은 4인 표시패널의 검사 방법.
10. 제8 항에 있어서,
    상기 n은 2이고,
    상기 제1 내지 제4 색 중에서 1/2 프레임 동안 상기 제1 및 제2 색을 표시하는 검사용 패턴 신호를 상기 분할 구동하는 검사용 데이터 라인과 연결된 데이터 라인에 공급하는 제1 단계; 및
    상기 제3 및 제4 색을 표시하는 검사용 패턴 신호를 나머지 1/2 프레임 동안 상기 분할 구동하는 검사용 데이터 라인과 연결된 데이터 라인에 공급하는 제2 단계;를 포함하는 표시패널의 검사 방법.

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