KR20160064147A - 이온 주입기내 ＳｉＣ 코팅 - Google Patents

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로버트 제이. 마손
샤르둘 파텔
로버트 에이치. 베텐코우트
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베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
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Abstract

이온 주입기는 이온들에 노출되는 하나 이상의 전도성 표면들상에 저 저항률 실리콘 카바이드의 코팅을 갖는다. 예를 들어, 이온들이 이온 소스 챔버 내에서 생성되고, 벽들의 내부 표면들은 저 저항률 실리콘 카바이드로 코팅된다. 실리콘 카바이드는 경질이고 스퍼터링에 내성이 있기 때문에, 이것은 이온 소스 챔버로부터 추출되는 이온 빔으로 도입되는 오염 물질 이온들의 양을 줄일 수 있다. 일부 실시예들에서, 추출 전극들이 이들 컴포넌트들에 의해 도입된 오염 물질 이온들을 줄이기 위해 실리콘 카바이드로 또한 코팅된다.

Description

이온 주입기내 ＳｉＣ 코팅 {SiC COATING IN AN ION IMPLANTER}
본 발명은 이온 주입에 관한 것으로서, 보다 구체적으로, 이온 주입기내에 생성되는 오염 물질을 줄이는 것에 관한 것이다.
이온 주입은 전도성-변경 불순물들(conductivity-altering impurities)을 작업물(workpiece) 내로 주입하기 위한 표준 기술이다. 희망하는 불순물 재료(impurity material)는 이온 소스로 이온화되고, 이온들은 미리 규정된 에너지의 이온 빔을 형성하기 위해 가속되고, 이온 빔은 작업물 표면에 지향된다. 이온 빔의 활성 이온(energetic ion)들은 작업물 재료의 벌크(bulk)안으로 침투하고 희망하는 전도성 영역을 형성하기 위해서 작업물 재료의 결정질 격자(crystalline lattice)안에 박힌다.
이온 주입은 솔라 셀들을 도핑하기 위한 실행 가능한 방법으로 입증되었다. 이온 주입의 사용은, 확산 노(diffusion furnace)들과 같은 현존하는 기술에 대해 요구되는 프로세스 단계들을 제거한다. 예를 들어, 이온 주입은 단지 희망되는 표면만을 도핑할 것이기 때문에, 노 확산 대신 이온 주입이 사용된다면, 레이저 에지 분리 단계(laser edge isolation step)가 제거될 수 있다. 프로세스 단계들의 제거 외에, 더 높은 셀 효율이 이온 주입을 사용하여 증명되었다. 이온 주입은 또한 솔라셀의 전체 표면의 블랭킷(blanket) 주입 또는 솔라셀의 단지 일부만의 선택적 주입(또는 패터닝(patterned))을 수행하기 위한 능력을 제공한다. 이온 주입을 사용하여 고 스루풋들에서의 선택적 주입은 노 확산에 대해 사용되는 비용이 많이 들고 시간 소모적인 리소그래피(lithography) 또는 패터닝 단계들을 회피한다. 선택적 주입(selective implantation)은 또한 새로운 솔라 셀 디자인들을 가능하게 한다.
이온 주입과 관련된 한가지 이슈는 바람직하지 않은 오염 물질들(contaminants)의 도입일 수 있다. 이들 오염 물질들은 솔라 셀의 효율 또는 동작을 줄일 수 있다. 따라서, 이들 오염 물질들의 생성을 줄이는 임의의 기술 또는 시스템이 유익할 수 있다. 이것이 대체 에너지원으로서 솔라셀들의 채택을 가속화할 수 있다.
이온 주입기는 이온들에 노출되는 하나 이상의 전도성 표면들 상에 저 저항률 실리콘 카바이드의 코팅을 갖는다. 예를 들어, 이온들이 이온 소스 챔버 내에서 생성되고, 벽들의 내부 표면들은 저 저항률 실리콘 카바이드로 코팅된다. 실리콘 카바이드는 경질(hard)이고 스퍼터링에 내성이 있기 때문에, 이것은 이온 소스 챔버로부터 추출되는 이온 빔으로 도입되는 오염 물질 이온들의 양을 줄일 수 있다. 일부 실시예들에서, 추출 전극들이 이들 컴포넌트들에 의해 도입된 오염 물질 이온들을 줄이기 위해 실리콘 카바이드로 또한 코팅된다.
일 실시예에서, 이온 주입기가 개시된다. 상기 이온 주입기는 제 1 벽, 반대쪽에 전도성 제 2 벽 및 복수개의 전도성 측벽(side wall)들을 갖는 이온 소스 챔버를 포함하는 이온 소스로서, 추출 개구가 상기 제 2 벽에 배치되는, 상기 이온 소스; 및 상기 추출 개구에 근접하여 배치되고 상기 이온 소스 챔버의 바깥쪽에 있는 추출 전극 어셈블리로서, 상기 추출 전극 어셈블리는 하나 이상의 전도성 전극들을 포함하는, 상기 추출 전극 어셈블리;를 포함하되, 적어도 하나의 전도성 컴포넌트가 저 저항률 실리콘 카바이드로 코팅된다.
제 2 실시예에 따른, 이온 주입기가 개시된다. 상기 이온 주입기는 제 1 벽, 반대쪽에 전도성 제 2 벽 및 복수개의 전도성 측벽(side wall)들을 갖는 이온 소스 챔버를 포함하는 이온 소스로서, 추출 개구가 상기 제 2 벽에 배치되는, 상기 이온 소스; 복수개의 전도성 라이너(liner)들로서, 각각이 상기 전도성 측벽들의 개개의 내부 표면과 전기적으로 연통되고(electrically communication), 개개의 내부 표면에 맞닿아 배치되는, 상기 복수개의 전도성 라이너들; 및 상기 추출 개구에 근접하여 배치되고 상기 이온 소스 챔버의 바깥쪽에 있는 추출 전극 어셈블리로서, 상기 추출 전극 어셈블리는 하나 이상의 전도성 전극들을 포함하는, 상기 추출 전극 어셈블리;를 포함하되, 상기 전도성 라이너들, 상기 제 2 벽의 내부 표면 및 상기 추출 전극 어셈블리중 적어도 하나가 저 저항률 실리콘 카바이드로 코팅된다.
제 3 실시예에 따른, 이온 주입기는 제 1 벽, 반대쪽에 전도성 제 2 벽 및 복수개의 전도성 측벽(side wall)들을 갖는 이온 소스 챔버를 포함하는 이온 소스로서, 추출 개구가 상기 제 2 벽에 배치되는, 상기 이온 소스; 복수개의 전도성 흑연 라이너들로서, 각각은 상기 전도성 측벽들의 개개의 내부 표면과 전기적으로 연통되고 개개의 내부 표면에 맞닿아 배치되고, 상기 라이너들의 각각은 상기 이온 소스 챔버의 내부를 마주하는 제 1 표면 및 개개의 측벽을 마주하는 반대쪽에 제 2 표면을 포함하고, 상기 제 1 표면은 저 저항률 실리콘 카바이드로 코팅되는, 상기 복수개의 전도성 흑연 라이너들; 및 상기 추출 개구에 근접하여 배치되고 상기 이온 소스 챔버의 바깥쪽에 있는 추출 전극 어셈블리로서, 상기 추출 전극 어셈블리는 하나 이상의 전도성 전극들을 포함하되, 각각은 개개의 개구를 갖고, 상기 개개의 개구 주변의 각각의 전극의 일부는 저 저항률 실리콘 카바이드로 코팅되는, 상기 추출 전극 어셈블리;를 포함하되, 상기 저 저항률 실리콘 카바이드는 1 ohm-cm보다 작은 저항률을 갖는다.
본 발명의 보다 나은 이해를 위하여, 참조로써 본 명세서에 통합된 첨부된 도면들에 대한 도면번호가 제공된다.
도 1 은 제 1 실시예에 따른 이온 주입기이다.
이들 방법들은 이온 주입기와 연계하여 본 출원에서 설명된다. 그러나, 이들 방법들은 또한 반도체 제조에 수반되는 다른 시스템들 및 프로세스들 또는 플라즈마 또는 이온 빔을 사용하는 다른 시스템들과 함께 사용될 수 있다. 그러므로, 본 발명은 이하 설명된 특정 실시예들에 제한되지 않는다.
도 1은 도펀트 이온들을 작업물 (150), 예컨대 솔라 셀로 도입하기 위해 사용될 수 있는 대표적인 이온 주입기의 단면을 도시한다. 이들 도펀트 이온들은 솔라 셀에 요구되는 p-n 접합 및 에미터 영역을 형성하기 위해 사용된다. 이온 주입기 (100)는 이온 소스 (110)를 포함한다. 이온 소스 (110)는 제 1 벽 (111), 및 반대쪽에 제 2 벽 (112)을 포함할 수 있다. 제 1 벽 (111) 및 제 2 벽 (112)은 복수개의 측벽들 (113, 114)에 의해 함께 연결될 수 있다. 이온 주입기가 단면으로 도시되기 때문에, 단지 두개의 측벽들 (113, 114)이 도시된다. 그러나, 임의 개수의 측벽들, 예컨대 네개 또는 그 이상이 또한 사용될 수 있다. 이들 측벽들 (113, 114)은 제 2 벽 (112)에 기계적으로 및 전기적으로 결합된다. 이들 측벽들 (113, 114)은 또한 제 1 벽 (111)에 기계적으로 결합된다. 이들 측면들(111-114)의 내부 표면들이 이온 소스 챔버 (115)를 정의한다.
추가적으로, 비록 이온 소스 (110)가 사이즈 평면의 벽들을 갖는 박스(box)로 예시되었지만, 다른 구성들이 또한 가능하다.
전형적으로, 이온 소스 (110)는 플라즈마를 생성하고 소스 가스를 이온 소스 (110)내에서 이온화하기 위해 요구되는 에너지를 공급하는 플라즈마 제너레이터(plasma generator) (미도시), 예컨대 RF 안테나 또는 간접적으로 가열되는 캐소드 (ISC : indirectly heated cathode)를 갖는다. 일부 실시예들에서, 플라즈마 제너레이터는 이온 소스 챔버 (115)의 외측상에 제 1 벽 (111)에 근접하여 배치된다. 제 1 벽 (111)은 유전체 재료, 예컨대 실리콘 옥사이드(silicon oxide)로 구성될 수 있다. 제 2 벽 (112) 및 측벽들 (113, 114)은 전도성 재료, 예컨대 금속 또는 흑연으로 구성될 수 있어서, 공통 바이어스 전압(common bias voltage)이 이들 벽들에 인가될 수 있다. 다시 말해서, 이온 소스 챔버 (115)는 제 1 벽 (111), 반대쪽에 전도성 제 2 벽 (112), 및 전도성 측벽들 (113, 114)으로 구성될 수 있다.
소스 가스가 이온 소스 (110)내로 공급된다. 플라즈마 제너레이터는 플라즈마를 생성하고 이 소스 가스의 이온들을 생성한다. 추출 개구(extraction aperture) (117)가 제 2 벽 (112)상에 배치될 수 있어서, 이온 소스 챔버 (115)내에 생성된 이온들이 이 추출 개구 (117)를 통과하여 추출될 수 있다.
하나 이상의 전극들을 포함하는 추출 전극 어셈블리 (130)가 추출 개구 (117)에 근접하여 이온 소스 챔버 (115) 바깥쪽에 배치된다. 예를 들어, 도 1 에 도시된 바와 같이, 두개의 전극들, 추출 전극 (130a) 및 억제 전극(suppression electrode) (130b)이 추출 개구 (117)에 근접하여 배열될 수 있다. 물론, 추출 전극 어셈블리 (130)는 임의 개수의 전극들을 포함할 수 있고, 이 실시예에 제한되지 않는다. 추출 전극 어셈블리 (130)을 구성하는 전극들은 전도성일 수 있고 전형적으로 흑연으로 구성된다.
동작시에, 이온 소스 챔버 (115)로부터의 양의 이온들을 끌어 당기는 추출 전극 (130a)에 음의 바이어스 전압이 인가된다. 상이한 바이어스 전압이 전형적으로 억제 전극 (130b)에 인가된다. 추출 전극 (130a) 및 억제 전극 (130b) 각각은 그 내부에 배치된 개개의 전극 개구 (131a, 131b)를 가진다. 추출 전극 개구 (131a) 및 억제 전극 개구 (131b)는 추출 개구 (117)와 각각 정렬되어, 이온들은 추출 전극 어셈블리 (130)쪽으로 끌어 당겨진다. 그런 다음 이들 끌어 당겨진 이온들은 전극들 (130a,b)내에 배치된 전극 개구들 (131a,b)을 통과한다. 이들 이온들은 작업물 (150)에 충돌하는 이온 빔 (140)을 형성한다.
비용을 줄이기 위해서, 이온 빔 (140)을 형성하고 이온 소스 챔버 (115)를 빠져 나가는 이온들을 질량 분석하지 않는 것이 일반적일 수 있다. 다시 말해서, 희망하는 도펀트 이온들을 포함하지만, 챔버내 표면들로부터 생성된 오염 물질 이온들과 같은 것들을 포함할 수 있는 이온 소스 챔버 (115)내에 생성된 모든 이온들이 작업물 (150)에 충돌한다. 추가하여, 추출 전극 어셈블리 (130)로부터의 오염 물질들이 이온 빔 (140)내에 또한 수용될 수 있다.
이런 이유로, 플라즈마에 대한 이들 내부 표면들의 노출을 줄이거나 또는 배제하기 위해서 이온 소스 챔버 (115)의 하나 이상의 내부 표면들은 라이닝(line)될 수 있다. 이들 라이너(liner)들 (120)은 이들 내부 표면들로부터의 재료 스터퍼링(sputtering)에 의해 생성되는 오염 물질들을 줄일 수 있다. 추가적으로, 상기에서 설명된 것처럼, 라이너 (120)의 사용 없이, 이온 소스 챔버 (115)내 활성 이온(energetic ion)들은 이들 내부 표면들에 충돌할 수 있고 오염 물질들이 이들 표면들로부터 떨어져 나오도록 할 수 있다. 앞에서 언급된 바와 같이, 이온 소스 (110)의 제 2 벽 (112) 및 측벽들 (113, 114)은 전도성 재료로 만들어질 수 있다. 따라서, 이들 벽들의 내부 표면들을 덮기 위해 사용되는 라이너들 (120)도 또한 전도성일 수 있다. 이들 라이너들 (120)은 이들 벽들, 예컨대 측벽들 (113, 114)의 내부 표면들과 전기적 연통되고(electrical communication), 내부 표면들에 맞닿아 배치된다. 일부 실시예들에서, 이들 라이너들 (120)은 약 .001 ohm-cm의 저항률(resistivity)를 갖는 흑연으로 구성된다. 이들 라이너들 (120)은 측벽들 (113, 114)의 내부 표면들 전부에 맞닿게 배치될 수 있다. 추가하여, 라이너 (120)는 제 2 벽 (112)의 내부 표면의 일부상에 배치될 수 있다. 만약 라이너 (120)가 제 2 벽 (112) 상에 배치되면, 라이너 (120)는 추출 개구 (117)를 덮지 않는다.
그러나, 설사 흑연 라이너들 (120)의 추가에도, 오염 물질 이온들이 여전히 작업물 (150)에 충돌할 수 있다는 것이 밝혀졌다. 일부 실시예들에서, 이들 오염 물질 이온들은 탄소(carbon)를 포함할 수 있다. 이들 탄소 이온들은 흑연 라이너들 (120), 또는 전극들 (130a, 130b)에 의해 발생될 수 있다.
전형적으로, 실리콘 카바이드는 약 100 ohm-cm의 저항률을 갖는다. 대조하여, 앞에서 언급된 바와 같이, 흑연의 저항률은 약 .001 ohm-cm이다. 따라서, 전통적인 실리콘 카바이드는 전도성 표면, 예컨대 이온 소스 챔버 (115)내 제 2 벽 (112) 및 측벽들 (113, 114) 및 추출 전극 어셈블리 (130)내 전극들을 필요로하는 애플리케이션들에서 사용될 수 없다.
최근에, 재료 과학에서의 발전들은 실리콘 카바이드 재료가 크게 축소된 저항률을 갖는 것을 가능하게 하였다. 일부 실시예들에서, 이 저항률은 .01 과 1 ohm-cm 사이일 수 있다. 비록 흑연만큼 전도성이 없을지라도, 이 저 저항률 실리콘 카바이드는 본 출원에서 설명된 애플리케이션들의 일부에서 사용될 수 있다.
예를 들어, 일 실시예에서, 흑연 라이너들 (120)은 저 저항률 실리콘 카바이드로 코팅될 수 있다. 일 실시예에서, 저 저항률 실리콘 카바이드는 화학적 기상 증착 (CVD) 프로세스를 이용하여 흑연 라이너들 (120)에 도포된다. 라이너 (120)는 이온 소스 챔버 (115)의 내부를 마주하는 제 1 표면 및 측벽 (113, 114)을 마주하는 반대쪽에 제 2 측면(side)을 갖는다. 일부 실시예들에서, 저 저항률 실리콘 카바이드는 라이너 (120)의 양쪽 표면들에 도포될 수 있다. 다른 실시예에서, 저 저항률 실리콘 카바이드 이온 소스 챔버 (115)의 내부를 마주하는 라이너 (120)의 제 1 표면에만 도포된다. 저 저항률 실리콘 카바이드가 흑연 라이너들 (120) 위에 코팅된 후에, 라이너들 (120)은 이온 소스 챔버 (115)의 측벽들 (113, 114)의 내부 표면에 맞닿아 설치된다. 저 저항률 실리콘 카바이드는 비교적 좋은 전도성을 갖기 때문에, 바이어스 전압이 이들 라이너들 (120)에 계속 인가될 수 있다.
일부 경우들에서, 이온 소스 챔버 (115)의 제 2 벽 (112)의 내부 표면도 또한 저 저항률 실리콘 카바이드로 코팅된다. 예를 들어, 제 2 벽 (112)은 CVD를 이용하여 저 저항률 실리콘 카바이드로 코팅될 수 있다. 일부 실시예들에서, 제 2 벽 (112)의 양쪽 표면들 (즉, 이온 소스 챔버 (115)를 마주하는 내부 표면 및 외부 표면)은 둘 다 저 저항률 실리콘 카바이드로 코팅된다. 일부 실시예들에서, 저 저항률 실리콘 카바이드는 제 2 벽 (112)의 내부 표면의 바깥쪽 가장자리(outer border)에는 도포되지 않는다. 예를 들어, 약 1 인치의 코팅되지 않은 가장자리는 제 2 벽 (112)의 내부 표면 둘레에 배치될 수 있다. 이 방식에서, 측벽들 (113, 114)이 제 2 벽 (112)에 부착될 때, 측벽들 (113, 114)은 실리콘 카바이드의 매개 층(intervening layer)없이 제 2 벽 (112)과 직접 접촉하게 된다. 이것은 제 2 벽 (112)과 측벽들 (113, 114) 사이의 전기적 연결을 향상시키는데 도움이 될 수 있다. 다른 실시예들에서, 측벽들 (113, 114)은 제 2 벽 (112)을 너머 연장될 수 있어서, 측벽들 (113, 114)의 내부 표면의 일부가 제 2 표면 (112)의 단부와 짝지어진다(mate). 이 실시예에서, 측벽들 (113, 114)의 내부 표면의 일부는 코팅되지 않거나 또는 라이닝되지 않을 수 있다. 따라서, 제 2 벽 (112)과 측벽들 (113, 114)이 부착되는 영역들에는 실리콘 카바이드가 배치되지 않는다. 일부 실시예들에서, 제 2 벽 (112)의 외부 표면 (즉, 이온 소스 챔버 (115)의 바깥쪽 측면)은 저 저항률 실리콘 카바이드로 라이닝되지 않을 수 있다.
따라서, 이온 소스 챔버 (115)내에서부터 발원된 오염 물질들은 이온 소스 챔버 (115)를 구성하는 벽들의 하나 이상의 내부 표면들상에 저 저항률 실리콘 카바이드 코팅의 적용에 의해 축소될 수 있다. 일부 실시예들에서, 단지 라이너들 (120)만 저 저항률 실리콘 카바이드로 코팅된다. 다른 실시예들에서, 제 2 벽 (112)의 내부 측면만 코팅된다. 다른 실시예들에서, 제 1 벽을 제외한 모든 내부 표면들이 저 저항률 실리콘 카바이드로 코팅된다.
다른 실시예에서, 라이너들 (120)이 이온 소스 챔버 (115)내에서 사용되지 않는다. 대신에, 저 저항률 실리콘 카바이드가 측벽들 (113, 114)의 내부 표면들에 직접 도포된다. 그러나, 둘 모두의 실시예들에서, 결국 이온 소스 챔버 (115)의 내부를 마주하는 표면들 (라이너들 (120)의 제 1 표면 또는 벽들 (113, 114)의 내부 표면일 수 있는)은 저 저항률 실리콘 카바이드로 코팅된다. 일부 경우들에서, 이들 표면들은 라이너들 (120)일 수 있다. 다른 경우들에서, 이들 표면들은 측벽들 (113, 114)의 내부 표면들일 수 있다.
일부 실시예들에서, 추출 전극 (130a) 및 억제 전극 (130b)은 저 저항률 실리콘 카바이드로 코팅될 수 있다. 일부 실시예들에서, 전극들 (130a, 130b)의 양쪽 표면들은 CVD 프로세스를 이용하여 코팅된다. 다른 실시예에서, 각각의 전극 (130a, 130b)의 이온 빔 (140)을 마주하는 표면만 코팅된다. 또 다른 실시예들에서, 전극들 (130a, 130b)의 양쪽 표면들의 일부가 코팅되지만, 이 코팅은 전극 개구들 (131a, 131b) 주변 영역에 제한된다.
도 1은 이온 빔 (140)을 지향시키기 위해 전극 어셈블리 (130)를 도시하지만, 다른 집속(focusing) 엘리먼트들이 또한 사용될 수 있다. 이들 집속 엘리먼트들은 전극들 또는 다른 구조들을 포함할 수 있다. 비록 미도시되었지만, 이들 집속 엘리먼트들의 하나 이상의 표면들은 작업물 (150)에 부딪치는 오염 물질들의 양을 줄이기 위해 저 저항률 실리콘 카바이드로 코팅될 수 있다.
실리콘 카바이드는 에칭 또는 스퍼터링에 대한 내성 및 그것의 경도(hardness)에 대하여 알고 있는 것으로 설명된다. 그러나, 본 개시는 이 재료에 제한되지 않는다. 예를 들어, 이들 애플리케이션들에서 수행되기 위해 1 ohm-cm 또는 그 미만의 저항률을 갖도록 변형될 수 있는 다른 경질의(hard) 재료들이 사용될 수 있다.
따라서, 저 저항률 실리콘 카바이드를 이용하여 이온 주입내 하나 이상의 전도성 표면들을 코팅함으로써 더 높은 순도의 이온 빔이 생성될 수 있다. 이 저 저항률 실리콘 카바이드는 스퍼터링에 더 나은 내성이 있을 수 있어서 그렇지 않을 때 하지의 표면들이 생성하는 것 보다 더 적은 오염 물질 이온들을 생성한다. 질량 분석을 갖지 않는 시스템에서, 오염 물질 이온들에 이 감소는 매우 유익할 수 있다.
본 발명은 본 명세서에 기술된 특정 실시예에 의해 그 범위가 제한되지 않는다. 오히려, 본 명세서에 기술된 이러한 실시예들에 더하여, 본 발명의 다른 다양한 실시예들 및 이에 대한 변형들이 당업자들에게 전술한 설명 및 첨부된 도면들로부터 명백해질 것이다. 이런 다른 실시예들 및 변형예들은 본 발명의 범위 내에 있는 것으로 의도된다. 또한, 본 발명이 본 명세서에서 특정 목적을 위한 특정 환경에서의 특정 구현의 맥락에서 기술되었으나, 당업자들은 본 발명의 유용성이 그에 한정되지 한고, 본 발명이 임의의 수의 목적들을 위한 임의의 수의 환경들 내에서 유익하게 구현될 수 있다는 것을 인식할 것이다. 따라서, 이하에서 제시되는 청구항들은 본 명세서에 기술된 바와 같은 본 발명의 완전한 효과와 사상의 관점에서 이해되어야 할 것이다.

Claims (15)

  1. 이온 주입기(ion implanter)에 있어서,
    제 1 벽, 반대쪽에 전도성 제 2 벽 및 복수개의 전도성 측벽(side wall)들을 갖는 이온 소스 챔버를 포함하는 이온 소스로서, 추출 개구가 상기 제 2 벽에 배치되는, 상기 이온 소스; 및
    상기 추출 개구에 근접하여 배치되고 상기 이온 소스 챔버의 바깥쪽에 있는 추출 전극 어셈블리로서, 상기 추출 전극 어셈블리는 하나 이상의 전도성 전극들을 포함하는, 상기 추출 전극 어셈블리;를 포함하되,
    적어도 하나의 전도성 컴포넌트가 저 저항률(resistivity) 실리콘 카바이드로 코팅되는, 이온 주입기.
  2. 청구항 1에 있어서, 상기 실리콘 카바이드는 1 ohm-cm 보다 작은 저항률을 갖는, 이온 주입기.
  3. 청구항 1에 있어서, 상기 측벽들 각각은 상기 이온 소스 챔버의 내부를 마주하는 내부 표면을 포함하고, 상기 내부 표면들은 상기 저 저항률 실리콘 카바이드로 코팅되는, 이온 주입기.
  4. 청구항 1에 있어서, 상기 제 2 벽의 내부 표면은 상기 저 저항률 실리콘 카바이드로 코팅되는, 이온 주입기.
  5. 청구항 1에 있어서, 상기 전도성 전극들의 표면은 상기 저 저항률 실리콘 카바이드로 코팅되는, 이온 주입기.
  6. 청구항 5에 있어서, 각각의 상기 전도성 전극들은 개개의 개구를 포함하고, 상기 개개의 개구 주변의 각각의 상기 전도성 전극들의 일부는 상기 저 저항률 실리콘 카바이드로 코팅되는, 이온 주입기.
  7. 이온 주입기에 있어서,
    제 1 벽, 반대쪽에 전도성 제 2 벽 및 복수개의 전도성 측벽들을 갖는 이온 소스 챔버를 포함하는 이온 소스로서, 추출 개구가 상기 제 2 벽에 배치되는, 상기 이온 소스;
    복수개의 전도성 라이너(liner)들로서, 각각이 상기 전도성 측벽들의 개개의 내부 표면과 전기적으로 연통되고(electrically communication), 개개의 내부 표면에 맞닿아 배치되는, 상기 복수개의 전도성 라이너들; 및
    상기 추출 개구에 근접하여 배치되고 상기 이온 소스 챔버의 바깥쪽에 있는 추출 전극 어셈블리로서, 상기 추출 전극 어셈블리는 하나 이상의 전도성 전극들을 포함하는, 상기 추출 전극 어셈블리;를 포함하되,
    상기 전도성 라이너들, 상기 제 2 벽의 내부 표면 및 상기 추출 전극 어셈블리 중 적어도 하나가 저 저항률 실리콘 카바이드로 코팅되는, 이온 주입기.
  8. 청구항 7에 있어서, 상기 실리콘 카바이드는 1 ohm-cm 보다 작은 저항률을 갖는, 이온 주입기.
  9. 청구항 7에 있어서, 상기 라이너들 각각은 상기 이온 소스 챔버의 내부를 마주하는 제 1 표면 및 개개의 측벽을 마주하는 반대쪽에 제 2 표면을 포함하고, 상기 제 1 표면은 저 저항률 실리콘 카바이드로 코팅되는, 이온 주입기.
  10. 청구항 7에 있어서, 상기 제 2 표면의 내부 표면은 상기 저 저항률 실리콘 카바이드로 코팅되는, 이온 주입기.
  11. 청구항 7에 있어서, 상기 전도성 전극들의 표면은 상기 저 저항률 실리콘 카바이드로 코팅되는, 이온 주입기.
  12. 청구항 11에 있어서, 각각의 상기 전도성 전극들은 개개의 개구를 포함하고, 상기 개개의 개구 주변의 각각의 상기 전극들의 일부는 상기 저 저항률 카바이드로 코팅되는, 이온 주입기.
  13. 이온 주입기에 있어서,
    제 1 벽, 반대쪽에 전도성 제 2 벽 및 복수개의 전도성 측벽들을 갖는 이온 소스 챔버를 포함하는 이온 소스로서, 추출 개구가 상기 제 2 벽에 배치되는, 상기 이온 소스;
    복수개의 전도성 흑연 라이너들로서, 각각은 상기 전도성 측벽들의 개개의 내부 표면과 전기적으로 연통되고 개개의 내부 표면에 맞닿아 배치되고, 상기 라이너들의 각각은 상기 이온 소스 챔버의 내부를 마주하는 제 1 표면 및 개개의 측벽을 마주하는 반대쪽에 제 2 표면을 포함하고, 상기 제 1 표면은 저 저항률 실리콘 카바이드로 코팅되는, 상기 복수개의 전도성 흑연 라이너들; 및
    상기 추출 개구에 근접하여 배치되고 상기 이온 소스 챔버의 바깥쪽에 있는 추출 전극 어셈블리로서, 상기 추출 전극 어셈블리는 하나 이상의 전도성 전극들을 포함하되, 각각은 개개의 개구를 갖고, 상기 개개의 개구 주변의 각각의 전극의 일부는 저 저항률 실리콘 카바이드로 코팅되는, 상기 추출 전극 어셈블리;를 포함하되,
    상기 저 저항률 실리콘 카바이드는 1 ohm-cm 보다 작은 저항률을 갖는, 이온 주입기.
  14. 청구항 13에 있어서, 상기 제 2 벽의 내부 표면은 상기 저 저항률 실리콘 카바이드로 코팅되는, 이온 주입기.
  15. 청구항 14에 있어서, 상기 제 2 벽과 상기 측벽들이 부착되는 영역은 상기 저 저항률 실리콘 카바이드로 코팅되지 않는, 이온 주입기.
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