KR20160063264A - 실리콘 기판 관통홀 형성 방법, 실리콘 기판 관통 전기 연결 요소 형성 방법 및 이를 이용하여 제조되는 반도체 소자 - Google Patents

실리콘 기판 관통홀 형성 방법, 실리콘 기판 관통 전기 연결 요소 형성 방법 및 이를 이용하여 제조되는 반도체 소자 Download PDF

Info

Publication number
KR20160063264A
KR20160063264A KR1020150165195A KR20150165195A KR20160063264A KR 20160063264 A KR20160063264 A KR 20160063264A KR 1020150165195 A KR1020150165195 A KR 1020150165195A KR 20150165195 A KR20150165195 A KR 20150165195A KR 20160063264 A KR20160063264 A KR 20160063264A
Authority
KR
South Korea
Prior art keywords
elastic layer
layer
polymer
substrate
hole
Prior art date
Application number
KR1020150165195A
Other languages
English (en)
Inventor
이재갑
정대균
Original Assignee
국민대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 국민대학교산학협력단 filed Critical 국민대학교산학협력단
Priority to US14/952,987 priority Critical patent/US9633930B2/en
Publication of KR20160063264A publication Critical patent/KR20160063264A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08K—Use of inorganic or non-macromolecular organic substances as compounding ingredients
    • C08K3/00—Use of inorganic substances as compounding ingredients
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08L—COMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L101/00—Compositions of unspecified macromolecular compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Medicinal Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Polymers & Plastics (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 실리콘 기판 관통홀 형성 방법, 실리콘 기판 관통 전기 연결 요소 형성 방법 및 이를 이용하여 제조되는 반도체 소자에 관한 것으로서, 보다 상세하게는 측벽에 덴트를 구비하고 있는 관통홀을 양전하 및 음전하 폴리머를 교차 적층하여 다공성 탄성층을 형성함으로써 관통홀의 측벽 거칠기를 감소시키고 저유전율을 나타낼 수 있는 실리콘 기판 관통홀 형성 방법, 실리콘 기판 관통 전기 연결 요소 형성 방법 및 이를 이용하여 제조되는 반도체 소자에 관한 것이다.

Description

실리콘 기판 관통홀 형성 방법, 실리콘 기판 관통 전기 연결 요소 형성 방법 및 이를 이용하여 제조되는 반도체 소자{Preparing method of through silicon via and the preparing method of electrical connection on the TSV and the semiconductor device thereby}
본 발명은 실리콘 기판 관통홀 형성 방법, 실리콘 기판 관통 전기 연결 요소 형성 방법 및 이를 이용하여 제조되는 반도체 소자에 관한 것으로서, 보다 상세하게는 측벽에 덴트를 구비하고 있는 관통홀을 양전하 및 음전하 폴리머를 교차 적층하여 다공성 탄성층을 형성함으로써 관통홀의 측벽 거칠기를 감소시키고 저유전율을 나타낼 수 있는 실리콘 기판 관통홀 형성 방법, 실리콘 기판 관통 전기 연결 요소 형성 방법 및 이를 이용하여 제조되는 반도체 소자에 관한 것이다.
반도체 집적회로의 제조 공정은 크게 실리콘 기재에 소자들을 형성하는 공정과 이 소자들을 전기적으로 연결하는 공정으로 구분된다. 이 중 소자들을 전기적으로 연결하는 공정을 배선 공정 또는 금속선 연결 공정(metallization)이라 하는데, 이 공정은 소자의 집적도가 증가함에 따라 수율과 신뢰성을 향상시키는 것이 관건이다.
현재 배선 재료로서 널리 사용되고 있는 금속은 알루미늄이다. 그러나, 소자의 집적도가 증가함에 따라 배선 폭은 감소하며 총 길이는 증가하게 되고, 이에 따라 RC 시정수로 표시되는 신호전달 지연시간이 길어지게 된다. 또한 배선 폭이 감소함에 따라 일렉트로마이그레이션(electromigration) 또는 응력 이동(stress migration)에 의한 배선의 단락이 중요한 문제로 대두되고 있다. 따라서, 동작 속
도가 빠르고 신뢰성 있는 소자를 제작하기 위하여, 알루미늄보다 비저항이 작고 일
렉트로마이그레이션이나 응력 이동에 대한 저항성이 큰 구리를 이용한 초고집적 소
자 제작 및 대면적 TFT-LCD의 차세대 배선 재료로서 많은 연구가 진행 중이다.
그러나, 배선 재료로서 구리를 사용할 경우, 상기 구리는 절연층 또는 Si에
대한 빠른 확산, 낮은 접착력 문제로 인해 확산 방지막과 접합층의 사용이 수반되어야 한다는 단점이 있다. 반도체 소자의 크기가 22 nm 이하로 감소되면서 수 nm 수준의 확산 방지막과 접합층의 두께는 패턴 내부를 충진하는데 문제가 될 뿐 아니라, 후속하는 열처리 공정에서 구리의 팽창 및 하부 방지막과의 접착력 문제로 어려움을 갖는다.
이와 관련하여, 대한민국 등록특허 제10-1567888호는 팽창 흡수막을 이용한 반도체 소자의 금속 배선 제작 방법에 대해 개시하고 있다. 그러나, 상기 팽창 흡수막을 이용한 반도체 소자의 금속 배선 제작 시, 낮은 유전율을 달성하기 위해, 증착 물질을 조절하였으나, 이러한 경우에는 초저유전율층은 수득하기가 어렵다는 단점이 있다.
이러한 문제를 해결하고자, 간단한 공정을 통해 반도체 소자의 금속 배선을 제작할 수 있고, 구리 상호 접속부에서 배리어층 및 충격을 상쇄할 수 있으며, 초저유전율 특성을 나타내는 반도체 소자의 금속 배선 개발이 요구되고 있다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 측벽에 덴트를 구비하고 있는 관통홀을 양전하 및 음전하 폴리머를 교차 적층하여 다공성 탄성층을 형성함으로써 저유전율을 나타낼 수 있는 실리콘 기판 관통홀 형성 방법, 실리콘 기판 관통 전기 연결 요소 형성 방법 및 이를 이용하여 제조되는 반도체 소자 을 제공하는 데 있다.
이를 위하여, 본 발명은 실리콘 재질로 이루어진 기판에 관통홀을 형성하는 방법에 있어서, 상기 기판에 상기 관통홀을 형성하는 단계; 상기 관통홀의 측벽을 대전되도록 전처리하는 단계; 상기 전처리된 측벽에 기판과 반대전하의 폴리머를 코팅하여 제1 폴리머층을 형성하는 단계; 및 상기 제1 폴리머층에 기판과 동일한 전하의 폴리머를 코팅하여 제2 폴리머층을 형성하는 단계; 를 포함하되, 상기 제1 폴리머층 형성과 상기 제2 폴리머층 형성을 반복 수행하여 제1 폴리머층 및 제2 폴리머층이 다층 적층된 탄성층을 형성하는 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법을 제공한다.
본 발명의 바람직한 일실시예에 있어서, 상기 관통홀의 측벽은 UV 조사, 플라즈마 처리, 촉매 처리, 및 자기조립 단분자막 처리로 이루어진 군으로부터 선택되는 1종의 방법으로 전처리할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 제1 폴리머층 및 상기 제2 폴리머층은 각각 양전하 폴리머 및 음전하 폴리머가 층상 조립법(layer by layer, LBL)에 의해 형성될 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 양전하 폴리머는 폴리(알릴아민하이드로클로라이드)[poly(allylaminehydrochloride), PAH], 폴리(에틸렌이민)[poly(ethyleneimine), PEI], 폴리(디알릴디메틸암모늄클로라이드)[poly(diallyldimethylammoniumchloride), PDAC], 폴리(4-비닐벤질트리메틸암모늄클로라이드) [poly(4-vinylbenzyltrimethylammoniumchloride), PVTAC], 및 이들 각각의 유도체들로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 음전하 폴리머는 폴리(스티렌술포네이트)[poly(styrenesulfonate), PSS], 폴리(아크릴산)[poly(acrylicacid), PAA], 폴리(비닐술폰산)[poly(vinylsulfonicacid), PVS], 술폰화 폴리스티렌(sulfonated polystyrene, SPS), 및 이들 각각의 유도체들로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 양전하 폴리머는 폴리(아릴아민)히드로클로라이드 또는 그 유도체일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 음전하 폴리머는 폴리(소듐-4-스티렌 술포네이트) 또는 그 유도체일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 탄성층은 탄성층의 표면 및 내부에 복수개의 미세기공이 형성되고, 상기 미세기공의 평균직경은 100 pm ~ 100 nm이며, 상기 탄성층 내부에 형성되는 미세기공들의 전체 부피는 탄성층에 대하여 20 ~ 80 부피%일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 양전하 폴리머의 농도는 0.1 ~ 20 mM이고, 음전하 폴리머의 농도는 0.1 ~ 20 mM일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 양전하 폴리머의 pH는 1 내지 8이고, 상기 음전하 폴리머의 pH는 8 내지 14일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 양전하 폴리머 또는 음전하 폴리머는 무기 물질을 더 포함하고, 상기 무기물질은 나노튜브, 나노와이어, 콜로이드, 파티클, 박막, 및 이들의 조합들로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 탄성층의 두께는 관통홀 직경의 0.1 ~ 10 %일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 탄성층을 형성한 후, 상기 관통홀의 상부 및 하부에 구비되는 불필요한 탄성층을 비등방성 식각법으로 식각하는 단계를 더 포함하고, 상기 비등방성 식각은 이온 에칭, 반응 이온 에칭, 애싱, 유도결합 플라즈마 및 습식 에칭으로 이루어진 군으로부터 선택되는 1종 이상의 방법으로 수행될 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 탄성층은 계단 도포성(step coverage)이 90 % 이상일 수 있다.
본 발명의 다른 태양은 실리콘 재질로 이루어진 기판을 관통하여 전기적으로 연결되는 전기 연결 요소를 형성하는 방법에 있어서, 상기 기판에 상기 관통홀을 형성하는 단계; 상기 관통홀의 측벽을 대전되도록 전처리하는 단계; 상기 전처리된 측벽에 기판과 반대전하의 폴리머를 코팅하여 제1 폴리머층을 형성하는 단계; 상기 제1 폴리머층에 기판과 동일한 전하를 갖는 폴리머를 코팅하여 제2 폴리머층을 형성하는 단계; 상기 제1 폴리머층 형성과 상기 제2 폴리머층 형성을 반복 수행하여 탄성층을 형성하는 단계; 및 상기 탄성층이 형성된 관통홀 내부에 전도체를 충진하여 전기 연결 요소를 형성하는 단계;를 포함하는 것을 특징으로 하는 실리콘 기판 관통 전기 연결 요소 형성 방법을 제공한다.
본 발명의 바람직한 일실시예에 있어서, 상기 전도체는 Cu, Al, Li, Ni, Co, Fe, Cr, Zn, B, Ag, Ge, Sn, In, V, Ti,Y, Zr, Nb, Ta, W, La, Ce, Pr, Pd, Nd 및 이들의 혼합물로 이루어진 군으로부터 선택되는 1종 이상의 금속을 포함할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 탄성층은 탄성층의 표면 및 내부에 복수개의 미세기공이 형성되고, 상기 미세기공의 평균직경은 100 pm ~ 100 nm이며, 상기 탄성층 내부에 형성되는 미세기공들의 전체 부피는 탄성층에 대하여 20 ~ 80 부피%일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 탄성층의 형성 후 전도체 충진 전에, 상기 탄성층의 표면 및 상기 탄성층에 포함되는 미세기공의 표면에 보호층을 형성하는 단계를 더 포함하고, 상기 보호층은 전기 도금법, 무전해 도금법, 화학기상증착법, 원자층증착법 및 용액 성장법으로 이루어진 군 중 선택되는 1종을 이용하여 형성될 수 있다.
본 발명의 또 다른 태양은 측벽에 돌출부를 가지는 관통홀이 형성된 실리콘 재질의 기판; 상기 관통홀의 측벽에 제1 폴리머층 및 제2 폴리머층이 반복되어 형성되는 탄성층; 및 상기 탄성층이 형성된 관통홀 내부에 구비되는 전도체;를 포함하는 실리콘 기판 관통홀을 전기 연결 요소로 연결한 패턴을 포함하는 반도체 소자를 제공한다.
본 발명의 바람직한 일실시예에 있어서, 상기 탄성층은 탄성층의 표면 및 내부에 복수개의 미세기공이 형성되고, 상기 미세기공의 평균직경은 100 pm ~ 100 nm이며, 상기 탄성층 내부에 형성되는 미세기공들의 전체 부피는 탄성층에 대하여 20 ~ 80 부피%인 것을 특징으로 하는 실리콘 기판 관통홀을 전기 연결 요소로 연결한 패턴을 포함할 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 탄성층의 표면 및 상기 탄성층에 포함되는 미세기공의 표면에 형성되는 보호층;을 더 포함할 수 있다.
본 발명에 따르면 미세기공을 포함하는 탄성층의 증착 조건을 조절함으로써 다양한 미세기공 크기 및 미세기공 밀도를 포함하는 탄성층을 형성할 수 있으며, 이에 따라 저유전율 특성을 나타낼 수 있다. 또한, 종래에는 기재 내부에 금속이 충진되면서 발생할 수 있는 금속 돌출 현상 또는 측벽 손상 등의 문제가 있었다. 그러나, 본 발명의 일 구현예에 따른 미세기공을 포함하는 탄성층을 사용함으로써 상기 탄성층의 탄성을 이용하여 수축, 팽창, 회복 등을 조절하여 상기 금속 돌출 현상 또는 측벽 손상 등의 문제를 해결할 수 있다.
또한, 본 발명의 일 구현예에 따른 탄성층이 미세기공을 포함함으로써 상기 탄성층은 저유전율 특성을 나타낼 수 있다. 더불어, 상기 탄성층에 포함되는 미세기공의 크기 및 미세기공 밀도를 조절함으로써 상기 탄성층의 유전 상수를 조절하여 초저유전율 특성을 나타내는 박막을 형성할 수 있다.
도 1의 (a) ~ (d)는 본 발명의 일 구현예에 있어서, 반도체 소자의 배리어층 형성 방법을 나타낸 도면도이다.도 1의 (a) ~ (d)는 본 발명의 일 구현예에 있어서, 반도체 소자의 배리어층 형성 방법을 나타낸 도면도이다.
도 2의 (a) 및 (b)는 각각 본 발명의 일구현예에 따른 돌출부를 포함하는 패턴의 측벽과 탄성층을 형성한 이후 측벽의 단면도이다.
도 3은 본 발명의 일 구현예에 따른 반도체 소자의 형성 방법을 나타낸 모식도이다.
도 4은 본 발명의 일 구현예에 따른 반도체 소자의 형성 방법을 나타낸 모식도이다.
도 5는 본 발명의 일 구현예에 있어서 탄성층 내부의 미세기공 크기에 따른 특성을 나타낸 모식도이다.
도 6은 본 발명의 일구현예에 따른 탄성층의 구조를 나타내는 모식도이다.
도 7은 본 발명의 일구현예에 따른 탄성층의 SEM 이미지이다.
도 8은 본 발명의 일구현예에 따른 탄성층의 SEM 이미지이다.
도 9는 본 발명의 일구현예에 따른 탄성층의 SEM 이미지이다.
도 10은 본 발명의 일구현예에 따른 탄성층 단면을 관찰하는 SEM 이미지이다.
도 11은 본 발명의 일구현예에 있어서 탄성층 형성 횟수에 따른 탄성층의 두께 및 질량증가를 나타낸 그래프이다.
도 12는 본 발명의 일구현예에 있어서 탄성층 형성 횟수에 따른 C-V 측정결과를 나타낸 그래프이다.
도 13는 본 발명의 일구현예에 있어서 탄성층 형성 횟수에 따른 파괴온도를 측정한 그래프이다.
도 14은 본 발명의 일구현예에 있어서 탄성층 형성 횟수에 따른 탄성층의 두께 및 거칠기를 측정한 그래프이다.
도 15는 본 발명의 일구현예에 따른 열처리 온도 및 탄성층 형성 횟수에 따른 누설전류량을 측정한 그래프이다.
도 16는 본 발명의 일구현예에 따른 5V 전압 인가시의 열처리 온도 및 탄성층 형성 횟수에 따른 누설전류량을 측정한 그래프이다.
도 17은 본 발명의 일구현예에 따른 보호층 (TiN)을 삽입한 구조에서 열처리 온도 증가에 따른 표면 형상을 측정한 SEM 이미지이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본 명세서 전체에서, 어떤 부분이 다른 부분과 “연결”되어 있다고 할때, 이는 “직접적으로 연결”되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 “전기적으로 연결”되어 있는 경우도 포함한다.
본 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 “포함”한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 “약”, “실질적으로” 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본 발명의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 “~(하는) 단계” 또는 “~의 단계”는 “~ 를 위한 단계”를 의미하지 않는다.
본 명세서 전체에서, 마쿠시 형식의 표현에 포함된 “이들의 조합(들)”의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본 명세서 전체에서, “A 및/또는 B”의 기재는 “A 또는 B, 또는 A 및 B”를 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 구현예 및 실시예를 상세히 설명한다.
본 발명은 실리콘 재질로 이루어진 기판에 관통홀을 형성하는 방법에 있어서, 상기 기판에 상기 관통홀을 형성하는 단계; 상기 관통홀의 측벽을 대전되도록 전처리하는 단계; 상기 전처리된 측벽에 기판과 반대전하의 폴리머를 코팅하여 제1 폴리머층을 형성하는 단계; 및 상기 제1 폴리머층에 기판과 동일한 전하의 폴리머를 코팅하여 제2 폴리머층을 형성하는 단계; 를 포함하되, 상기 제1 폴리머층 형성과 상기 제2 폴리머층 형성을 반복 수행하여 제1 폴리머층 및 제2 폴리머층이 다층 적층된 탄성층을 형성하는 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법을 제공한다. 이하, 본 발명을 하기 도 1을 참조하여 단계별로 보다 상세하게 설명한다.
본 발명의 바람직한 일실시예에 있어서, 상기 1단계는 기판(100)에 관통홀을 형성하는 단계로서, 상기 기판(100)은 실리콘 웨이퍼, 유리, 사파이어, 폴리머, 세라믹, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것일 수 있으나 이에 제한되지 않는다. 바람직하게는 실리콘 재질로 이루어진 실리콘 웨이퍼 기판일 수 있다.
이때, 상기 기판(100)은 통상적인 방법에 따라 세척하여 준비한다. 상기 기판(100)을 세척함으로써 상기 기판(100) 상에 존재하는 오염물을 제거할 수 있다. 상기 기판(100) 상에 오염물이 존재할 경우, 탄성층(200)의 형성 시, 상기 탄성층(200)을 균일하게 형성할 수 없는 문제가 발생할 수 있다. 상기 기판(100)을 세척하는 것은, 상기 기판(100)을 세척액에 일정 시간 동안 침지시킨 후, 린싱(rinsing)하는 과정을 통해 상기 기판(100) 상에 존재하는 오염물을 제거하는 것일 수 있다. 예를 들어, 상기 세척액으로서 피라냐 용액을 사용할 수 있으며, 상기 피라냐 용액은 황산(H2SO4)과 과산화수소(H2O2)를 약 4:1 비율로 혼합하여 제조될 수 있으나, 이에 제한되지 않을 수 있다. 상기 기판(100)을 린싱하는 단계에서 상기 기판(100)의 재오염을 방지하기 위해 탈이온수를 사용하여 상기 기판(100)을 린싱할 수 있으나, 이에 제한되지 않을 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 관통홀은 비아홀(via hole), 트렌치 폭 및 TSV 홀(trough silicon via)로 이루어진 군으로부터 선택되는 1종 이상을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
예를 들어, 상기 수 nm 내지 수백 nm 수준의 크기를 가진 비아 홀 또는 상기 수 nm 내지 수백 nm 수준의 크기를 가진 트렌치 폭은, 약 1 nm 내지 약 999 nm, 약 10 nm 내지 약 999 nm, 약 100 nm 내지 약 999 nm, 약 300 nm 내지 약 999 nm, 약 500 nm 내지 약 999 nm, 약 700 nm 내지 약 999 nm, 약 900 nm 내지 약 999 nm, 약 1 nm 내지 약 900 nm, 약 1 nm 내지 약 700 nm, 약 1 nm 내지 약 500 nm, 약 1 nm 내지 약 300 nm, 약 1 nm 내지 약 100 nm, 또는 약 1 nm 내지 약 10 nm 수준의 크기를 가질 수 있으나, 이에 제한되지 않을 수 있다. 또한, 상기 수백 nm 내지 수백 ㎛ 수준의 크기를 가진 TSV 홀은, 약 100 nm 내지 약 999 ㎛, 약 300 nm 내지 약 999 ㎛, 약 500 nm 내지 약 999 ㎛, 약 700 nm 내지 약 999 ㎛, 약 900 nm 내지 약 999 ㎛, 약 1 ㎛ 내지 약 999 ㎛, 약 100 ㎛ 내지 약 999 ㎛, 약 300 ㎛ 내지 약 999 ㎛, 약 500 ㎛ 내지 약 999 ㎛, 약 700 ㎛ 내지 약 999 ㎛, 약 900 ㎛ 내지 약 999 ㎛, 약 1 nm 내지 약 900 ㎛, 약 1 nm 내지 약 700 ㎛, 약 1 nm 내지 약 500 ㎛, 약 1 nm 내지 약 300 ㎛, 약 1 nm 내지 약 100 ㎛, 약 1 nm 내지 약 1 ㎛, 약 1 nm 내지 약 900 nm, 약 1 nm 내지 약 700 nm, 약 1 nm 내지 약 500 nm, 약 1 nm 내지 약 300 nm, 약 1 nm 내지 약 100 nm, 또는 약 1 nm 내지 약 10 nm 수준의 크기를 가질 수 있으나, 이에 제한되지 않을 수 있다.
본 발명의 바람직한 일 구현예에 따르면, 상기 관통홀은 심도 반응성 이온 에칭(Deep reactive ion etching, DRIE), 유도결합플라즈마 에칭(Inductively coupled plasma etching) 및 이온빔 에칭(ionbeam etching)으로 이루어진 군 중 선택되는 1종의 방법으로 형성될 수 있고, 바람직하게는 심도 반응성 이온 에칭(DRIE)를 이용한 보쉬(bosch) 공정에 의해 관통홀이 형성된 기판(100)를 형성하는 것일 수 있으나, 이에 제한되지 않는다. 보다 상세하게는, 상기 DRIE를 이용한 보쉬 공정은 먼저 기재 표면에 마스크를 이용하여 관통홀을 형성한 후, 상기 마스크에 노출이 안 된 부분을 선택적으로 식각하고, C4F8 등을 이용하여 상기 기재의 표면에 코팅층을 형성할 수 있다. 상기 식각과 코팅층을 형성하는 공정을 반복함으로써 기재의 하부 방향으로 관통홀을 식각하여 형성할 수 있으며, 이때 관통홀의 폭은 유지되는 것일 수 있으나, 이에 제한되지 않을 수 있다. 상기 DRIE에 의해 기판(100)에 형성된 패턴은 도 1의 (a)에 도시된 바와 같이, 관통홀 측벽(110)에 스캘럽(scallop) 또는 덴트(dent)를 포함할 수 있다.
이어서, 본 발명은 상기 관통홀의 측벽을 음전하 처리하는 단계를 포함한다. 상기 단계는 상기 관통홀의 측벽에 덴트(dent)를 가지는 기판(100)의 표면에 탄성층을 형성하기 위한 전처리 단계로서, 이와 관련하여 도 1의 (b) 내지 (d)는 본 발명의 일 구현예에 따른 덴트를 구비하는 관통홀의 측벽(110)을 더욱 상세하게 나타낸 단면도이다.
도 1의 (b)에 도시된 바와 같이, 덴트를 구비하는 관통홀의 측벽(110)에 도 1의 (c)에 도시된 바와 같이, 탄성층(200)을 형성한다.
본 발명의 일 구현예에 있어서, 상기 덴트를 구비하는 관통홀의 측벽(110)에 플렉서블한 탄성층(200)을 형성함으로써 상기 패턴 측벽(110)의 덴트를 메워 측벽의 거칠기가 감소되는 것일 수 있으나, 이에 제한되지 않을 수 있다.
예를 들어, 상기 기판(100)의 관통홀 측벽에 배리어층으로서 박막 등의 무기 배리어층을 형성할 경우, 상기 무기 배리어층 또한 상기 돌출부를 포함하는 패턴 측벽(110)과 같이 첨단부를 포함하는 거친 형태(모폴로지)를 나타낸다. 이에 따라, 후속하는 열처리 공정시, 내부에 충진된 금속의 팽창에 따라 상기 배리어층의 첨단부에 스트레스가 집중되어 크랙이 발생할 수 있다.
그러나, 도 1의 (c)에 도시된 바와 같이, 상기 덴트가 형성된 관통홀의 측벽(110)의 표면 거칠기(모폴로지)가 탄성층을 형성함으로써 개선된 경우, 스트레스가 집중되는 부분이 해소되어 기판의 크랙을 예방할 수 있다. 또한, 상기 탄성층(200)은 상기 기판(100)와 후속하는 상기 전도체층(400) 간의 접착력 강화 및 전도체층(400)이 상기 기판(100)에 용이하게 흡착될 수 있게 하기 위하여 형성되는 것일 수 있다.
본 발명의 일 구현예에 있어서, 상기 세척한 패턴이 형성된 기판(100)과 후속하는 상기 탄성층(200) 간의 접착력을 향상하기 위해 상기 기판(100)의 관통홀 측벽을 대전되도록 전처리할 수 있다.
예를 들어, 상기 전처리는 UV 조사, 플라즈마 처리, 촉매 처리, 또는 자기조립 단분자막 처리를 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 기판(100)에 UV를 조사할 경우, 약 53.7 nm 내지 약 184.9 nm의 파장을 가지는 UV 광선을 약 30 분간 조사하여, 상기 기판(100)의 표면에 잔존하는 유기물을 분해하고, 상기 기판(100)의 표면에 OH-기를 형성시켜, 상기 기판(100)의 표면을 친수화시킬 수 있으나, 이에 제한되지 않을 수 있다. 또한, 자기조립 단분자막 처리를 이용하는 경우, 단분자의 상단부(head group)에 따라 기판 표면에 정렬되는 반응기가 음전하 또는 양전하 처리될 수 있으나, 이에 제한되지 않는다.
본 발명의 일 구현예에 따르면, 상기 탄성층(200)은 층상 조립법(layer by layer, LBL)에 의해 상기 기판에 형성되는 것일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 탄성층(200)은 탄성 물질이 적층되어 형성될 수 있으며, 바람직하게는 스핀 코팅, 딥핑 코팅, 롤투롤 코팅, 또는 플로우 코팅에 의해 수행되는 것일 수 있으나, 이에 제한되지 않을 수 있다. 상기 탄성층(200)은 한 층 이상으로 형성되는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본 발명의 바람직한 일구현예에 있어서, 본 발명은 상기 전처리된 측벽에 기판과 반대전하의 폴리머를 코팅하여 제1 폴리머층을 형성하는 단계를 포함한다. 상기 전처리된 측벽에 기판과 반대전하의 폴리머를 코팅하여 제1 폴리머층을 형성한 후, 상기 제1 폴리머층에 기판과 동일한 전하의 폴리머를 코팅하여 제2 폴리머층을 형성하고, 상기 제1 폴리머층의 형성과 제2 폴리머층의 형성을 반복 수행하여 제1 폴리머층 및 제2 폴리머층이 다층 적층된 탄성층(200)을 형성할 수 있다.
하기 도 2의 (a) 및 (b)는 각각 본원의 일 구현예에 따른 실리콘 기판의 관통홀 측벽(110) 및 상기 실리콘 기판의 관통홀 측벽(110)에 탄성층(200)을 형성한 후의 단면도를 나타낸 것이다. 본원의 일 구현예에 있어서, 상기 R0의 덴트(dent)를 포함하는 돌출부를 가지는 패턴 측벽(110)의 거칠기는, 패턴의 형상 또는 스캘럽의
간격 등에 의해 수 nm 내지 수 ㎛의 크기로 형성된다. 상기 도 2의 (a)에 도시된 바와 같이, R0의 단차를 포함하는 돌출부를 가지는 관통홀의 측벽(110)에 상기 탄성층(200)을 형성할 경우, 상기 관통홀 측벽(110)의 덴트의 단차는 R1으로 감소한다. 이는, 상기 탄성층(200)의 형성 시, 덴트 돌출부를 가지는 관통홀의 측벽(110)의 표면에 상기 탄성층(200)이 먼저 형성되기 때문이다. 예를 들어, 상기 R1은 상기 R0의 약 95% 이하의 높이로 형성될 수 있으나, 이에 제한되지 않을 수 있다. 예를들어, 상기 R1이 R0에 대하여 약 1% 이하의 높이로 형성될 경우, 상기 탄성층은 평평하게 형성될 수 있고, 예를 들어, 상기 R1이 상기 R0에 대하여 약 95 %의 높이로 형성될 경우, 상기 탄성층의 두께가 얇아지며, 스캘럽의 첨단부의 거칠기 감소가 가능해지므로 전체적인 응력(stress)의 감소 효과를 달성할 수 있다.
이때, 상기 탄성층(200)은 2 가지 이상의 상이한 표면전하를 나타내는 탄성 물질을 교차 적층하여 형성할 수 있으며, 상이한 밀도, pH 및 표면 전하 등을 갖는 상기 2 가지 이상의 탄성 물질 간의 결합 특성을 이용하여 적층 결합이 가능하다.
본 발명의 일 구현예에 있어서, 상기 성질이 상이한 탄성 물질들을 적층함으로써, 상기 탄성층(200)의 저유전율 특성을 조절하는 것일 수 있다. 예를 들어, 상기 기판(100)에 상기 제1 폴리머층(210) 및 제2 폴리머층(220)을 형성하는 것은, 상기 제1 폴리머층 및 상기 제2 폴리머층은 각각 양전하 폴리머 및 음전하 폴리머가 층상 조립법(layer by layer, LBL)에 의해 형성되는 것일 수 있으나 이에 제한되지 않을 수 있다. 스핀 코팅, 딥핑 코팅, 롤투롤 코팅, 또는 플로우 코팅에 의해 수행되는 것일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 제1 폴리머층(210) 및 상기 제2 폴리머층(220)은 표면 전하, pH, 또는 밀도가 상이한 것일 수 있으나, 이에 제한되지 않을 수 있다.
이때, 상기 양전하 폴리머는 폴리(알릴아민하이드로클로라이드)[poly(allylaminehydrochloride), PAH], 폴리(에틸렌이민)[poly(ethyleneimine), PEI], 폴리(디알릴디메틸암모늄클로라이드)[poly(diallyldimethylammoniumchloride), PDAC], 폴리(4-비닐벤질트리메틸암모늄클로라이드)[poly(4-vinylbenzyltrimethylammoniumchloride), PVTAC], 및 이들의 유도체들로 이루어진 군으로부터 선택되는 1종 이상일 수 있고, 바람직하게는 폴리(아릴아민)히드로클로라이드 또는 그 유도체일 수 있다.
또한, 상기 음전하 폴리머는 폴리(스티렌술포네이트)[poly(styrenesulfonate), PSS], 폴리(아크릴산)[poly(acrylicacid), PAA], 폴리(비닐술폰산)[poly(vinylsulfonicacid), PVS], 술폰화 폴리스티렌(sulfonated polystyrene, SPS), 및 이들의 유도체들로 이루어진 군으로부터 선택되는 1종 이상일 수 있고, 바람직하게는 폴리(소듐-4-스티렌 술포네이트) 또는 그 유도체일 수 있다.
또한, 상기 탄성층은 제1 폴리머층 (210) 및 제2 폴리머층 (220)을 1회 이상 교차 적층하여 형성될 수 있으며, 바람직하게는 3회 이상, 더욱 바람직하게는 5회 이상, 더욱 바람직하게는 10회 이상, 더욱 바람직하게는 20회 이상, 더욱 바람직하게는 40회 이상 교차 적층하여 형성되는 것이 좋다(도 6 참조). 상기 탄성층은 대전되도록 전처리된 기판(100)에 반대 성질의 전하를 갖는 제1 폴리머층 및 상기 기판과 동일한 음전하를 갖는 제2 폴리머층이 순서대로 적층되는 것을 포함할 수 있으나, 이에 제한되지 않을 수 있다.
이때, 상기 탄성층(200)은 탄성층의 표면 및 내부에 복수개의 미세기공을 포함할 수 있다. 이는 상기 양전하 폴리머와 음전하 폴리머의 반응에 의해, 상기 탄성층(200) 표면 및 내부에 미세기공을 형성하는 것일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 제1 폴리머층이 산성이고, 상기 제2 폴리머층이 알칼리성을 나타낼 경우, 상기 양전하 폴리머 및 상기 음전하 폴리머의 반응에 의해 적층되어 상기 탄성층(200)이 형성될 수 있으며, 상기 탄성층(200) 내부에는 중화 반응에 의해 미세기공이 형성되는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본 발명의 일 구현예에 있어서, 상기 제1 폴리머(210)의 pH는 1 내지 8인 것일 수 있고, 상기 제2 폴리머(220)의 pH는 8 내지 14 일 수 있으나, 이에 제한되지 않을 수 있다. 본 발명의 일 구현예에 있어서, 상기 제1 폴리머(210)와 상기 제2 폴리머(220) 사이의 pH 차이가 클수록, 상기 탄성층(200) 내부에 형성된 미세기공의 크기가 커지고, 상기 탄성층(200)의 두께는 두꺼워지는 것일 수 있다. 반대로, 상기 제1 폴리머(210)와 상기 제2 폴리머(220) 사이의 pH 차이가 작을수록, 탄성층(200) 내부에 형성된 미세기공의 크기가 작아지고, 상기 탄성층(200)의 두께는 얇아지는 것일 수 있다.
본 발명의 일 구현예에 있어서, 상기 제1 폴리머(210)의 농도는 0.1 ~ 20 mM일 수 있고, 상기 제2 폴리머(220)의 농도는 0.1 ~ 20 mM일 수 있으나, 이에 제한되지 않는다. 바람직하게는 상기 제1 폴리머(210)의 농도는 0.1 ~ 10 mM일 수 있고, 상기 제2 폴리머(220)의 농도는 0.1 ~ 10 mM일 수 있고, 더욱 바람직하게는 상기 제1 폴리머(210)의 농도는 0.1 ~ 5 mM일 수 있고, 상기 제2 폴리머(220)의 농도는 0.1 ~ 5 mM일 수 있다. 상기 제1 폴리머 및 제2 폴리머의 농도가 0.1 mM 미만인 경우 LBL 층의 성장률이 낮아 폴리머층의 성장이 어려운 문제점이 있고, 20 mM을 초과하는 경우 LbL층의 거칠기가 증가하여 일정한 두께로 막을 형성시키지 못하는 문제점이 있다.
나아가, 상기 양전하 폴리머 또는 음전하 폴리머는 무기물질을 더 포함할 수 있고, 보다 상세하게는 다공성 무기 물질을 상기 양전하 폴리머 또는 음전하 폴리머와 혼합하여 사용함으로써 상기 탄성층(200)의 저유전율 특성을 조절하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
이때, 상기 무기 물질은 다공성 무기 물질을 사용함으로써 저유전율성을 가지는 것일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 무기 물질은 다공성 물질 또는 내부가 비어있는 물질을 포함할 수 있고, 상기 무기 물질은 나노튜브, 나노와이어, 콜로이드, 파티클, 박막, 및 이들의 조합들로 이루어진 군으로부터 선택되는 형태를 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본 발명의 일 구현예에 있어서, 상기 탄성층은 형성 조건을 조절하여 상기 양전하 폴리머 및 음전하 폴리머가 서로 응집하는 조건에서 형성할 수 있다. 예를 들어, 상기 관통홀이 형성된 기재의 표면에 상기 탄성층을 형성 시, 관통홀 측벽의 덴트의 첨단부에서는 상기 양전하 폴리머 또는 음전하 폴리머 등의 탄성물질이 넓게 퍼지게 됨으로써 상기 탄성층의 형성이 어려우나, 덴트의 안쪽 밸리(valley) 부에서는 상기 탄성물질이 응집하려는 성질이 강해져서 상기 패턴의 안쪽 하부에 상기 탄성층이 형성될 수 있다.
본 발명의 일 구현예에 있어서, 상기 탄성층은 층상 조립법으로 1회 이상 반복수행하여 형성될 수 있으며, 바람직하게는 3회 이상, 5회 이상, 10회 이상, 20회 이상일 수 있고, 더욱 바람직하게는 40 회 이상 수행될 수 있으며, 상기 탄성층의 두께는 관통홀 직경의 0.1 ~ 10 %일 수 있고, 바람직하게는 0.1 ~ 5 %일 수 있으며, 보다 바람직하게는 0.5 ~ 5 %인 것이 좋다.
한편, 상기 탄성층을 형성한 후, 상기 관통홀의 상부 및 하부에 구비되는 불필요한 탄성층을 비등방성 식각법으로 식각하는 단계를 더 포함할 수 있고, 상기 비등방성 식각은 이온 에칭, 반응 이온 에칭, 애싱, 유도결합 플라즈마 및 습식 에칭으로 이루어진 군으로부터 선택되는 1종 이상의 방법으로 수행될 수 있다. 예를 들어, 상기 이온 에칭을 이용하여 비등방성 식각을 수행할 경우, 챔버 내부로 주입된 가스(Ar)의 분리로 인해 상기 챔버의 내부에 플라즈마가 발생한다. 이때, 본 발명의 일 구현예에 따른 탄성층이 형성된 기판을 챔버에 삽입하고, 상기 챔버의 하부에 (-) 전극을 가해줄 경우, 상기 챔버 내부에 주입된 가스(Ar)가 직선으로 이동하여 상기 탄성층이 형성된 기판의 표면 및 하부에 노출된 상기 탄성층 부분을 제거해준다. 이에 따라, 상기 비등방성 식각을 통해 상기 관통홀의 상부 및 하부에 존재하는 불필요한 탄성층을 식각할 수 있다.
본 발명의 일 구현예에 따르면, 상기 탄성층의 계단 도포성(step coverage)은 약 90 % 이상일 수 있으나, 이에 제한되지 않을 수 있다. 상기 계단 도포성은 박막 형성 시, 가로와 세로의 두께비를 나타낸 값으로서, 예를 들어, 상기 탄성층의 계단 도포성은 약 90% 이상, 약 92% 이상, 약 94% 이상, 약 96% 이상, 또는 약 98% 이상일 수 있으나, 이에 제한되지 않을 수 있다.
본 발명의 일 구현예에 따르면, 상기 탄성층(200)은 다공성인 것일 수 있으나, 이에 제한되지 않을 수 있다. 상기 다공성 탄성층(200)을 사용함으로써 상기 관통홀 측벽의 탄성층의 탄성이 증가하고, 저유전율을 나타낼 수 있다.
이때, 상기 탄성층(200)에 포함되는 미세기공의 크기는 약 100 pm(picometer) 내지 약 100 nm일 수 있고, 바람직하게는 상기 탄성층에 포함되는 미세기공의 크기는 약 100 pm 내지 약 100 nm, 약 100 pm 내지 약 50 nm, 약 100 pm 내지 약 10 nm, 약 100 pm 내지 약 1 nm, 약 1 nm 내지 약 100 nm, 약 10 nm 내지 약 100 nm, 약 30 nm 내지 약 100 nm, 약 50 nm 내지 약 100 nm, 약 70 nm 내지 약 100 nm, 약 90 nm 내지 약 100 nm, 약 1 nm 내지 약 90 nm, 약 1 nm 내지 약 70 nm, 약 1 nm 내지 약
50 nm, 약 1 nm 내지 약 30 nm, 또는 약 1 nm 내지 약 10 nm인 것일 수 있으나, 이
에 제한되지 않을 수 있다. 상기 탄성층(200)에 포함되는 미세기공으로 인해 상기 탄성층이 저유전율 또는 초저유전율 특성을 나타내는 것일 수 있다.
본 발명의 일 구현예에 있어서, 상기 탄성층(200) 내부에 형성되는 미세기공들의 전체 부피는 탄성층에 대하여 20 ~ 80 부피% 일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 탄성층(200) 내부에 형성되는 미세기공들의 전체 부피는 탄성층에 대하여 약 20 부피% 내지 약 80 부피 %, 약 30 부피 % 내지 약 80 부피 %, 약 40 부피 % 내지 약 80 부피 %, 약 50 부피 % 내지 약 80 부피 %, 약 60 부피 % 내지 약 80 부피 %, 약 70 부피 % 내지 약 80 부피 %, 약 20 부피 % 내지 약 70 부피 %, 약 20 부피 % 내지 약 60 부피 %, 약 20 부피 % 내지 약 50 부피 %, 약 20 % 내지 약 40 부피 %, 또는 약 20 부피 % 내지 약 30 부피 %인 것일 수 있으나, 이에 제한되지 않을 수 있다. 본 발명의 일 구현예에 있어서, 상기 탄성층(200)의 미세기공들의 부피비가 클수록, 상기 반도체 소자의 유전 상수가 낮아지는 것일 수 있다.
이와 관련하여, 도 3은 탄성층의 내부 미세기공 크기에 따른 특성을 나타낸 모식도이다. 도 3에 도시된 바와 같이, 상기 탄성층(200)의 내부에 형성된 공기와 같이 매우 낮은 유전율을 가지는 미세기공의 부피비가 증가할 경우, 탄성층의 총 부피 및 밀도가 감소하며, 이에 따라 상기 탄성층의 유전율이 감소할 수 있다.
또한, 본 발명은 실리콘 재질로 이루어진 기판을 관통하여 전기적으로 연결되는 전기 연결 요소를 형성하는 방법에 있어서, 상기 기판에 상기 관통홀을 형성하는 단계; 상기 관통홀의 측벽을 대전되도록 전처리하는 단계; 상기 전처리된 측벽에 기판과 반대전하의 폴리머를 코팅하여 제1 폴리머층을 형성하는 단계; 상기 제1 폴리머층에 기판과 동일한 전하를 갖는 폴리머를 코팅하여 제2 폴리머층을 형성하는 단계; 상기 제1 폴리머층 형성과 상기 제2 폴리머층 형성을 반복 수행하여 탄성층을 형성하는 단계; 및 상기 탄성층이 형성된 관통홀 내부에 전도체를 충진하여 전기 연결 요소를 형성하는 단계;를 포함하는 것을 특징으로 하는 실리콘 기판 관통 전기 연결 요소 형성 방법을 제공한다. 이하, 본 발명을 보다 상세하게 설명한다.
본 발명에 따른 실리콘 기판 관통 전기 연결 요소 형성방법에 있어서, 상기 기판에 상기 관통홀을 형성하는 단계; 상기 관통홀의 측벽을 대전되도록 전처리하는 단계; 상기 전처리된 측벽에 기판과 반대전하의 폴리머를 코팅하여 제1 폴리머층을 형성하는 단계; 상기 제1 폴리머층에 기판과 동일한 전하를 갖는 폴리머를 코팅하여 제2 폴리머층을 형성하는 단계; 상기 제1 폴리머층 형성과 상기 제2 폴리머층 형성을 반복 수행하여 탄성층을 형성하는 단계;는 상기 실리콘 기판 관통홀 형성 방법과 동일하게 수행될 수 있으므로 설명은 생략한다.
본 발명은 하기 도 1(d)에 도시된 바와 같이 상기 탄성층이 형성된 관통홀 내부에 전도체를 충진하여 전기 연결 요소를 형성하는 단계를 포함한다.
본 발명의 일 구현예에 있어서, 전도체층(400)의 열처리 공정에서 발생할 수 있는 금속의 확산을 방지하기 위한 보호층(300)을 형성하는 것을 추가 포함할 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 보호층은 금속 박막, 금속 질화막, 또는 금속 산화막을 포함할 수 있으며, 예를 들어, 상기 보호층은 Ti, Ta, Ru, W, Zr, Hf, Mo, Nb, V, Cr, Mn, Al, 이들의 질화막 또는 이들의 산화막을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본 발명의 일 구현예에 따르면, 상기 관통홀의 내부에 전도체층(400)을 충진하는 것은 전기도금, 무전해도금, 화학기상증착, 원자층증착, 또는 스퍼터링에 의해 수행하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본 발명의 일 구현예에 따르면, 상기 전도체층(400)은 Cu, Al, Li, Ni, Co, Fe, Cr, Zn, B, Ag, Ge, Sn, In, V, Ti, Y, Zr, Nb, Ta, W, La, Ce, Pr, Pd, Nd, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 한정되지 않을 수 있다.
본 발명의 일 구현예에 있어서, 반도체 소자 제작 시, 후속하는 열처리 및/또는 반도체 소자의 가동시 발열에 의한 금속의 팽창이 발생할 수 있다. 이로 인해, 관통홀의 표면에 금속의 돌출 및/또는 관통홀 내부에 충진된 금속의 팽창에 따른 기판의 손상 등이 발생할 수 있다. 그러나, 상기 본 발명에 따르면 보호층을 다공성 탄성층으로 형성함으로써 후속하는 열처리 중 금속의 팽창 시, 상기 다공성 탄성층의 두께가 감소한다.
따라서, 패턴의 표면 돌출을 억제하며, 내부 팽창에 따른 측벽 손상을 감소시킬 수 있다. 즉, 상기 탄성층의 플렉서블한 특성으로 인해 금속 팽창에 따른 미세 스트레스 집중이 발생하지 않는다. 이에 따라, 미세 스트레스 집중에 의한 손상 및 크랙이 방지되며, 누설 전류 또한 감소시킬 수 있다.
이어서, 상기 보호층(300)이 형성된 관통홀에 전도체층(400)을 충진한다. 상기 전도체층(400)은 상기 보호층(300)의 일면에 금속을 흡착시켜 상기 기판(100)의 관통홀 내부를 충진하여 형성되는 것일 수 있다. 이때, 상기 금속을 흡착시키는 것은, 화학 기상 증착법(CVD), 물리 기상 증착법(PVD), 원자층 증착법(ALD), 전해도금법(electroplating deposition), 무전해 도금법(electrolessplating deposition), 또는 복합적인 흡착법을 이용하여 수행하는 것일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 금속이 상기 ALD에 의해 증착될 경우, 기재 표면에서 분자의 흡착과 치환을 번갈아 수행함으로써 원자층 두께의 초미세 층간 증착이 가능하고, 산화물과 전도체층을 최대한 얇게 형성할 수 있으며, 약 500℃ 이하의 저온에서 우수한 막질의 전도체를 충진할 수 있다. 예를 들어, 상기 금속을 약 20 분 동안 흡착시키며, 이때 금속 전구체를 약 10 초간 주입한 후, Ar 퍼지를 약 20 초간 실행하고 요오드이온을 약 5 초간 주입한 후, 다시 Ar 퍼지를 20 초간 실행하여 상기 금속이 상기 기판(100)의 관통홀 내부에 충진되는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본 발명의 바람직한 일구현예에 있어서, 상기 전도체를 상기 관통홀이 형성된 기판(100)의 관통홀 내부에 충진시킨 후, 상기 금속의 전기적 특성을 강화시키기 위한 열처리를 추가 수행할 수 있으나, 이에 제한되지 않을 수 있다.
상기 열처리시, 상기 전도체로서 충진된 금속의 열팽창이 일어나며, 이로 인해 상기 탄성층(200)의 수축 현상이 발생될 수 있다. 상기 탄성층(200)의 두께는 상기 열처리 후, 상기 금속이 팽창된 두께보다 두꺼운 것을 포함할 수 있으나, 이에 제한되지 않을 수 있다. 이에 따라, 상기 금속의 열팽창 시, 상기 탄성층(200)이 수축되어도 상기 탄성층(200)의 두께가 상기 금속의 열팽창 두께보다 더 두껍기 때문에 상기 탄성층(200)이 상기 기판(100) 상에 존재할 수 있게 된다. 이러한 상기 탄성층(200)은 상기 금속의 상호 접속부에서 상기 금속의 확산 방지막 및 상기 금속의 열팽창으로 인한 상기 기판(100)의 충격을 상쇄할 수 있는 팽창 흡수막의 역할을 수행하여, 열처리 시 패턴의 돌출 현상 및 내부 팽창에 따른 측벽 손상(side wall damage) 등을 억제할 수 있다. 또한, 탄성층(200)에 금속을 흡착시켜 관통홀 내부에 충진시키는 간단한 공정을 통해, 일렉트로마이그레이션 성능이 양호하고 구리 상호 접속부의 응력-유도 보이드의 위험이 감소된 반도체 소자를 제조할 수 있게 된다.
또한, 본 발명은 측벽에 돌출부를 가지는 관통홀이 형성된 실리콘 재질의 기판; 상기 관통홀의 측벽에 제1 폴리머층 및 제2 폴리머층이 반복되어 형성되는 탄성층; 및 상기 탄성층이 형성된 관통홀 내부에 구비되는 전도체;를 포함하는 실리콘 기판 관통홀을 전기 연결 요소로 연결한 패턴을 포함하는 반도체 소자를 제공한다.
본 발명에 따르면 상기 탄성층은 탄성층의 표면 및 내부에 복수개의 미세기공이 형성되고, 상기 미세기공의 평균직경은 100 pm ~ 100 nm이며, 상기 탄성층 내부에 형성되는 미세기공들의 전체 부피는 탄성층에 대하여 20 ~ 80 부피%일 수 있다.
본 발명의 일 구현예에 따르면, 상기 탄성층(200)은 다공성인 것일 수 있으나, 이에 제한되지 않을 수 있다. 상기 다공성 탄성층(200)을 사용함으로써 상기 관통홀 측벽의 탄성층의 탄성이 증가하고, 저유전율을 나타내는 반도체 소자를 제조할 수 있다.
이때, 상기 탄성층(200)에 포함되는 미세기공의 크기는 약 100 pm(picometer) 내지 약 100 nm일 수 있고, 바람직하게는 상기 탄성층에 포함되는 미세기공의 크기는 약 100 pm 내지 약 100 nm, 약 100 pm 내지 약 50 nm, 약 100 pm 내지 약 10 nm, 약 100 pm 내지 약 1 nm, 약 1 nm 내지 약 100 nm, 약 10 nm 내지 약 100 nm, 약 30 nm 내지 약 100 nm, 약 50 nm 내지 약 100 nm, 약 70 nm 내지 약 100 nm, 약 90 nm 내지 약 100 nm, 약 1 nm 내지 약 90 nm, 약 1 nm 내지 약 70 nm, 약 1 nm 내지 약
50 nm, 약 1 nm 내지 약 30 nm, 또는 약 1 nm 내지 약 10 nm인 것일 수 있으나, 이
에 제한되지 않을 수 있다. 상기 탄성층(200)에 포함되는 미세기공으로 인해 상기 탄성층이 저유전율 또는 초저유전율 특성을 나타내는 것일 수 있다.
본 발명의 일 구현예에 있어서, 상기 탄성층(200) 내부에 형성되는 미세기공들의 전체 부피는 탄성층에 대하여 20 ~ 80 부피% 일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 탄성층(200) 내부에 형성되는 미세기공들의 전체 부피는 탄성층에 대하여 약 20 부피% 내지 약 80 부피 %, 약 30 부피 % 내지 약 80 부피 %, 약 40 부피 % 내지 약 80 부피 %, 약 50 부피 % 내지 약 80 부피 %, 약 60 부피 % 내지 약 80 부피 %, 약 70 부피 % 내지 약 80 부피 %, 약 20 부피 % 내지 약 70 부피 %, 약 20 부피 % 내지 약 60 부피 %, 약 20 부피 % 내지 약 50 부피 %, 약 20 % 내지 약 40 부피 %, 또는 약 20 부피 % 내지 약 30 부피 %인 것일 수 있으나, 이에 제한되지 않을 수 있다. 본 발명의 일 구현예에 있어서, 상기 탄성층(200)의 미세기공들의 부피비가 클수록, 상기 반도체 소자의 유전 상수가 낮아지는 것일 수 있다.
본 발명의 바람직한 일실시예에 있어서, 상기 탄성층의 표면 및 상기 탄성층에 포함되는 미세기공의 표면에 형성되는 보호층;을 더 포함할 수 있다.
본 발명의 일 구현예에 있어서, 상기 기판(100) 및 상기 탄성층(200) 의 형성 이후에 후속하는 전도체층(400)의 열처리 공정에서 발생할 수 있는 금속의 확산을 방지하기 위한 보호층(300)을 탄성층의 표면에 형성하는 것을 더 포함할 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 보호층은 금속 박막, 금속 질화막, 또는 금속 산화막을 포함할 수 있으며, 예를 들어, 상기 보호층은 Ti, Ta, Ru, W, Zr, Hf, Mo, Nb, V, Cr, Mn, Al, 이들의 질화막 또는 이들의 산화막을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
상기 열처리시, 상기 전도체로서 충진된 금속의 열팽창이 일어나며, 이로 인해 상기 탄성층(200)의 수축 현상이 발생될 수 있다. 상기 탄성층(200)의 두께는 상기 열처리 후, 상기 금속이 팽창된 두께보다 두꺼운 것을 포함할 수 있으나, 이에 제한되지 않을 수 있다. 이에 따라, 상기 금속의 열팽창 시, 상기 탄성층(200)이 수축되어도 상기 탄성층(200)의 두께가 상기 금속의 열팽창 두께보다 더 두껍기 때문에 상기 탄성층(200)이 상기 기판(100) 상에 존재할 수 있게 된다. 이러한 상기 탄성층(200)은 상기 금속의 상호 접속부에서 상기 금속의 확산 방지막 및 상기 금속의 열팽창으로 인한 상기 기판(100)의 충격을 상쇄할 수 있는 팽창 흡수막의 역할을 수행하여, 열처리 시 패턴의 돌출 현상 및 내부 팽창에 따른 측벽 손상(side wall damage) 등을 억제할 수 있다. 또한, 탄성층(200)에 금속을 흡착시켜 관통홀 내부에 충진시키는 간단한 공정을 통해, 일렉트로마이그레이션 성능이 양호하고 구리 상호 접속부의 응력-유도 보이드의 위험이 감소된 반도체 소자를 제조할 수 있게 된다.
이하, 본 발명을 하기 실시예를 통해 보다 상세하게 설명한다. 이때, 하기 실시예들은 본 발명을 예시하기 위하여 제시된 것일 뿐, 본 발명의 권리범위를 한정하는 것은 아니다.
[ 실시예 ]
실시예 1. 탄성층을 포함하는 반도체 소자의 형성
500 ㎛ 두께의 Si 웨이퍼 기재를 피라니아 용액으로 100℃의 환경에서 10 분동안 세척한 뒤, 증류수를 이용하여 추가 세척하였다. 상기 세척된 기재에 전하를 형성하기 위해 5 분 동안 UV를 조사하여 음전하를 대전시켰다.
양전하를 갖는 PAH[poly(allylaminehydrochloride), Aldrich] 수용액과 음전하를 갖는 PSS[poly(sodium 4-styrenesulfonate), Aldrich] 수용액을 준비하였다. 상기 PAH 및 PSS의 농도는 하기 표 1과 같이 준비하였다. 상기 PAH 및 PSS 수용액의 pH는 각각 pH 5 및 pH 9에서 실시하였다.
상기 표면처리가 된 기재를 농도가 다른 PAH 수용액 및 PSS 수용액에 각각 침지시켰다. 먼저, 초기 기재를 PAH 수용액에 10 분 동안 침지시켜 표면처리를 수행한 후, 그 후 표면에 잔류하고 있는 PAH 물질을 제거하기 위해 1분 동안 DI water에 침지시킨 후 초음파 세척을 통해 잔류물을 제거하였다. 이때, 기판 표면의 음전하와 PAH의 양전하의 결합력을 통해 일정한 두께의 막이 형성되며, 표면에 남아있는 잔유물들은 제거된다.
이어서, 상기 PAH 처리된 기재를 PSS 수용액에 10 분 동안 침지시켜 표면처리를 수행하였고, PAH와 PSS의 다른 전해질 특성으로 인해서 일정한 두께의 고분자 막이 형성되어 탄성층을 형성하였다. 이후, 잔류물은 1 분 동안 DI water 내에서 초음파세척을 통해 제거하였다. 이때, 일정한 두께 증가율을 갖도록 PAH 침지, DI Water 침지, PSS 침지, DI Water 침지 공정을 반복하여서 막의 두께를 조절하였다.
실시예 2. 탄성층을 포함하는 반도체 소자의 형성
하기 표 1과 같은 조건으로 탄성층을 형성한 것을 제외하고는 상기 실시예 1과 동일한 방법으로 제조하였다.
기재 탄성층
종류 농도 pH 종류 농도 pH 형성횟수
실시예 1 Si PAH 2 mg/mL 5 PSS 2 mg/mL 9 1
실시예 2 Si PAH 2 mg/mL 5 PSS 2 mg/mL 9 3
실시예 3 Si PAH 2 mg/mL 5 PSS 2 mg/mL 9 5
실시예 4 Si PAH 2 mg/mL 5 PSS 2 mg/mL 9 10
실시예 5 Si PAH 2 mg/mL 5 PSS 2 mg/mL 9 20
실시예 6 Si PAH 2 mg/mL 5 PSS 2 mg/mL 9 40
실시예 7 Si PAH 1 mg/mL 5 PSS 1 mg/mL 9 10
실시예 8 Si PAH 4 mg/mL 5 PSS 4 mg/mL 9 10
비교예 1. 탄성층을 구비하지 않은 기재의 준비
500 nm 두께의 Si 웨이퍼 기재를 피라니아 용액으로 100℃의 환경에서 10 분동안 세척한 뒤, 증류수를 이용하여 추가 세척하여 돌출부를 측벽에 포함하는 패턴을 구비한 기재를 준비하였다.
실험예 1. 탄성층의 미세구조 관찰
본 발명의 실시예 4 및 실시예 7 ~ 8에서 제조된 탄성층이 처리되어 있는 반도체 소자의 표면 형상을 주사전자현미경을 이용하여 관찰하였고, 그 결과를 하기 도 7 ~ 9에 나타내었다.
도 7은 초기 PAH 와 PSS 용액의 농도를 각각 1 mg/mL로 고정하여 형성하였을 때, 증착된 탄성층의 표면 거칠기를 측정한 SEM 이미지로서, 도 7에 도시된 바와 같이, 상기 탄성층은 표면에 홀이 거의 보이지 않으며, 고밀도의 탄성층이 증착된 것을 확인할 수 있었다. 도 8은 PAH 와 PSS 용액의 농도를 각각 2 mg/mL 로 고정하여 증착하였을 때의 SEM 이미지를 나타낸 것이다. 도 8에 도시된 바와 같이, 형성된 탄성층은 표면에 미세한 홀이 형성된 것을 확인할 수 있었다. 도 9는 PAH 와 PSS 용액의 농도를 각각 4 mg/mL로 고정하여 증착하였을 때의 SEM 이미지를 나타낸 것으로, 도 9에 도시된 바와 같이, 탄성층은 표면에 큰 홀이 형성되었으며, 탄성층 내부가 다공성인 것을 확인할 수 있었다. 도 9에 도시된 바와 같이, 탄성층이 미세기공 및 유연한 층을 포함하며 뼈와 같은 구조를 나타내기 때문에 기계적 손상이 감소되는 것을 알 수 있었다.
실험예 2. 탄성층의 미세구조 관찰
본 발명의 실시예 1 ~ 6에서 형성된 탄성층의 형성 횟수에 따른 중량변화 및 탄성층의 두께, 거칠기 및 유전상수를 측정하여 하기 표 2에 나타내었다. 이때, 또한, 본 발명에 따른 탄성층의 질량변화는 QCM(quartz crystal microbalbance)를 이용하여 측정하였고, 탄성층의 두께 및 거칠기는 주사전자현미경으로 관찰하였다. 상기 탄성층의 두께 및 질량변화 측정 결과를 도 11에 나타내었다. 또한, 유전상수는 Capacitance - Volatage 측정을 통해 도출되었고, 그 결과를 하기 표 2 및 도 12에 나타내었다.
형성횟수 두께
(nm)		 질량변화
(g)		 거칠기
(nm)		 전기용량
(F)		 유전상수
실시예 1 1 1 2.20E-06 180 - -
실시예 2 3 5 1.29E-05 - - -
실시예 3 5 15 3.39E-05 - - -
실시예 4 10 35 9.05E-05 160 8.45E-12 2.77
실시예 5 20 80 - 130 3.87E-12 2.99
실시예 6 40 160 - 35 1.63E-12 2.52
상기 표 2에 따르면, 탄성층의 적층 횟수가 증가함에 따라 비례적으로 탄성층의 두께가 증가하는 것을 확인할 수 있었고, 또한, 도 10에 따르면 탄성층의 질량이 탄성층의 적층 회수에 따라 비례하는 것을 확인할 수 있었다. 또한, 관통홀 내부 측벽의 거칠기는 탄성층의 적층 회수에 따라 관통홀의 측벽에 형성되는 덴트가 메워져 거칠기가 감소하는 것을 확인할 수 있었다.
또한, 상기 실시예 4 ~ 6에서 유전상수는 2.5 ~ 3 으로서, 평균 2.77 로 낮은 유전상수 값을 나타내는 것을 확인할 수 있었다.
실험예 3. 탄성층의 두께에 따른 파괴온도 측정
본 발명의 실시예 2, 실시예 4, 실시예 5 및 비교예 1의 열처리 온도에 따른 저항값 측정을 통해 본 발명에 따른 탄성층의 두께에 따른 파괴온도를 확인하였고, 그 결과를 하기 도 13에 나타내었다.
도 13에 따르면, 탄성층의 적층 회수가 증가할수록 파괴 온도가 증가하는 것을 확인할 수 있었다. 따라서, 탄성층의 두께가 증가할수록 파괴온도가 증가하는 것을 알 수 있었다.
실험예 4. 탄성층의 형성회수에 따른 탄성층의 두께 및 거칠기의 확인
본 발명의 실시예 4 ~ 6 및 비교예 1의 탄성층의 형성 회수 증가에 따른 탄성층 두께 증가 및 이에 따른 스캘럽 표면의 거칠기 변화를 측정하였으며, 그 결과를 하기 도 14에 나타내었다.
도 14에 따르면, 탄성층의 형성 회수가 증가할수록 탄성층의 두께가 비례적으로 증가하는 것을 확인할 수 있었고, 구체적으로 형성 횟수가 0 ~ 40 회까지 증가할수록 탄성층의 두께는 0 ~ 약 170 nm 까지 증가하는 것을 확인할 수 있었다. 또한, 패턴 측벽의 돌출부의 거칠기는 탄성층의 형성회수가 증가할수록 감소하는 것을 확인할 수 있었는데, 적층횟수가 1 ~ 40 회로 증가할수록 약 100 nm에서 약 30 nm까지 감소하는 것을 확인할 수 있었다.
실험예 5. 탄성층의 형성 횟수 및 열처리 온도에 따른에 따른 누설전류의 확인
본 발명의 실시예 4 ~ 6에서 제조된 반도체 소자에 있어서 탄성층의 형성 횟수 및 열처리 온도에 따른 누설 전류량을 측정하였고, 그 결과를 하기 도 15에 나타내었다. 또한, 인가전압을 5 V로 설정한 후 열처리 온도 및 탄성층 형성횟수에 따른 누설전류량을 측정하여 그 결과를 하기 도 16에 나타내었다.
도 15에 따르면, 탄성층의 형성 횟수가 증가할수록, 열처리 공정의 온도가 감소할수록 누설 전류량이 감소하는 것을 확인할 수 있었다.
또한, 도 16에 따르면, 또한, 인가전압을 5V로 설정한 경우 누설 전류량은 열처리 온도에 비례하여 증가하고, 탄성층 형성 횟수에 비례하여 감소하는 것을 확인할 수 있었다.
제조예 1. 반도체 소자의 제조
상기 실시예 4의 탄성층이 형성된 실리콘 기판에 Cu를 증착하여 반도체 소자를 제조하였다.
제조예 2. 보호층을 포함하는 반도체 소자의 제조
상기 실시예 4의 탄성층이 형성된 실리콘 기판에 보호층으로서 TiN 층을 150℃에서 원자층 증착법(ALD)을 이용하여 증착하였다. 이후, E-Beam Evaporator를 이용하여 보호층이 형성된 실리콘 기판에에 Cu를 증착하여 반도체 소자를 제조하였다.
실험예 6. 보호층의 삽입효과
상기 제조예 1 및 제조예 2에서 Cu층을 증착한 후 진공 열처리 시간을 변화하여 Cu 층의 표면 형상변화를 SEM을 이용하여 관찰하였다. 구체적으로, 상기 제조예 1 및 제조예 2의 소자를 500℃에서 1시간 및 2시간 동안 열처리를 수행하였으며, 열처리 전의 시편 표면과 열처리 시간을 1시간 및 2시간 진행하였을 때의 표면을 측정하였다. 그 결과를 하기 도 17에 나타내었다.
이때, 도 17(a)는 제조예 1의 단면구조(실리콘 기판 (100) 위에 LBL 탄성층(200) 및 Cu 전도체층(400)을 형성한 구조)를 나타내고, 17(b)는 제조예 2의 단면구조(Cu 전도체층(400) 및 LBL 탄성층(200) 사이에 TiN 금속 질화막 보호층(300)을 삽입한 구조)를 나타낸다.
도 17에 따르면, (a) 및 (b) 구조에서 열처리 전에는 표면에 Cu 전도체층(400)이 매끄러운 표면을 갖는 것을 확인할 수 있다. 그러나 열처리 시간이 증가할수록 (a)는 거칠기가 증가하며 기판이 노출되는 것을 확인할 수 있었고, (b) 구조에서는 열처리 시간이 증가하더라도 표면의 변형이 거의 발생하지 않고 일정한 형상을 유지하는 것을 확인할 수 있었다.
따라서, 본 발명에 따른 반도체 소자에 있어서 보호층이 포함되는 경우 반도체 소자의 제조시 관통홀 내부에 금속 충진 후, 후속하는 열처리공정에서 발생할 수 있는 기판의 손상을 방지할 수 있음을 유추할 수 있다.
100: 기판
110: 관통홀 측벽
200: 탄성층
210: 제1 폴리머층
220: 제2 폴리머층
300: 보호층
400: 전도체층

Claims (21)

  1. 실리콘 재질로 이루어진 기판에 관통홀을 형성하는 방법에 있어서,
    상기 기판에 상기 관통홀을 형성하는 단계;
    상기 관통홀의 측벽을 대전되도록 전처리하는 단계;
    상기 전처리된 측벽에 기판과 반대전하의 폴리머를 코팅하여 제1 폴리머층을 형성하는 단계; 및
    상기 제1 폴리머층에 기판과 동일한 전하의 폴리머를 코팅하여 제2 폴리머층을 형성하는 단계; 를 포함하되,
    상기 제1 폴리머층 형성과 상기 제2 폴리머층 형성을 반복 수행하여 제1 폴리머층 및 제2 폴리머층이 다층 적층된 탄성층을 형성하는 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 관통홀의 측벽은 UV 조사, 플라즈마 처리, 촉매 처리, 및 자기조립 단분자막 처리로 이루어진 군으로부터 선택되는 1종의 방법으로 전처리하는 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 폴리머층 및 상기 제2 폴리머층은 각각 양전하 폴리머 및 음전하 폴리머가 층상 조립법(layer by layer, LBL)에 의해 형성되는 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.
  4. 제 3 항에 있어서,
    상기 양전하 폴리머는 폴리(알릴아민하이드로클로라이드)[poly(allylaminehydrochloride), PAH], 폴리(에틸렌이민)[poly(ethyleneimine), PEI], 폴리(디알릴디메틸암모늄클로라이드)[poly(diallyldimethylammoniumchloride), PDAC], 폴리(4-비닐벤질트리메틸암모늄클로라이드) [poly(4-vinylbenzyltrimethylammoniumchloride), PVTAC], 및 이들 각각의 유도체들로 이루어진 군으로부터 선택되는 1종 이상을 포함하는 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.
  5. 제 1 항에 있어서,
    상기 음전하 폴리머는 폴리(스티렌술포네이트)[poly(styrenesulfonate), PSS], 폴리(아크릴산)[poly(acrylicacid), PAA], 폴리(비닐술폰산)[poly(vinylsulfonicacid), PVS], 술폰화 폴리스티렌(sulfonated polystyrene, SPS), 및 이들 각각의 유도체들로 이루어진 군으로부터 선택되는 1종 이상을 포함하는 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.
  6. 제 4 항에 있어서,
    상기 양전하 폴리머는 폴리(아릴아민)히드로클로라이드(PAH) 또는 그 유도체인 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.
  7. 제 5 항에 있어서,
    상기 음전하 폴리머는 폴리(소듐-4-스티렌 술포네이트)(PSS) 또는 그 유도체인 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.
  8. 제 1 항에 있어서,
    상기 탄성층은 탄성층의 표면 및 내부에 복수개의 미세기공이 형성되고,
    상기 미세기공의 평균직경은 100 pm ~ 100 nm이며,
    상기 탄성층 내부에 형성되는 미세기공들의 전체 부피는 탄성층에 대하여 20 ~ 80 부피%인 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.
  9. 제 1 항에 있어서,
    상기 양전하 폴리머의 농도는 0.1 ~ 20 mM이고, 음전하 폴리머의 농도는 0.1 ~ 20 mM인 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.

  10. 제 1 항에 있어서,
    상기 양전하 폴리머의 pH는 1 내지 8이고, 상기 음전하 폴리머의 pH는 8 내지 14인 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.
  11. 제 1 항에 있어서,
    상기 양전하 폴리머 또는 음전하 폴리머는 무기 물질을 더 포함하고,
    상기 무기물질은 나노튜브, 나노와이어, 콜로이드, 파티클, 박막, 및 이들의 조합들로 이루어진 군으로부터 선택되는 1종 이상을 포함하는 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.
  12. 제 1 항에 있어서,
    상기 탄성층의 두께는 관통홀 직경의 0.1 ~ 10 %인 것을 특징으로 하는 실리콘 기판 관통홀 형성 방법.
  13. 제 1 항에 있어서,
    상기 탄성층을 형성한 후, 상기 관통홀의 상부 및 하부에 구비되는 불필요한 탄성층을 비등방성 식각법으로 식각하는 단계를 더 포함하고,
    상기 비등방성 식각은 이온 에칭, 반응 이온 에칭, 애싱, 유도결합 플라즈마 및 습식 에칭으로 이루어진 군으로부터 선택되는 1종 이상의 방법으로 수행되는 실리콘 기판 관통홀 형성 방법.
  14. 제 1 항에 있어서,
    상기 탄성층은 계단 도포성(step coverage)이 90 % 이상인 실리콘 기판 관통홀 형성 방법.
  15. 실리콘 재질로 이루어진 기판을 관통하여 전기적으로 연결되는 전기 연결 요소를 형성하는 방법에 있어서,
    상기 기판에 상기 관통홀을 형성하는 단계;
    상기 관통홀의 측벽을 대전되도록 전처리하는 단계;
    상기 전처리된 측벽에 기판과 반대전하의 폴리머를 코팅하여 제1 폴리머층을 형성하는 단계;
    상기 제1 폴리머층에 기판과 동일한 전하를 갖는 폴리머를 코팅하여 제2 폴리머층을 형성하는 단계;
    상기 제1 폴리머층 형성과 상기 제2 폴리머층 형성을 반복 수행하여 탄성층을 형성하는 단계; 및
    상기 탄성층이 형성된 관통홀 내부에 전도체를 충진하여 전기 연결 요소를 형성하는 단계;를 포함하는 것을 특징으로 하는 실리콘 기판 관통 전기 연결 요소 형성 방법.
  16. 제 15 항에 있어서,
    상기 전도체는 Cu, Al, Li, Ni, Co, Fe, Cr, Zn, B, Ag, Ge, Sn, In, V, Ti,Y, Zr, Nb, Ta, W, La, Ce, Pr, Pd, Nd 및 이들의 혼합물로 이루어진 군으로부터 선택되는 1종 이상의 금속을 포함하는 실리콘 기판 관통 전기 연결 요소 형성 방법.
  17. 제 15 항에 있어서,
    상기 탄성층은 탄성층의 표면 및 내부에 복수개의 미세기공이 형성되고,
    상기 미세기공의 평균직경은 100 pm ~ 100 nm이며,
    상기 탄성층 내부에 형성되는 미세기공들의 전체 부피는 탄성층에 대하여 20 ~ 80 부피%인 것을 특징으로 하는 실리콘 기판 관통 전기 연결 요소 형성 방법.
  18. 제 15 항에 있어서,
    상기 탄성층의 형성 후 전도체 충진 전에, 상기 탄성층의 표면 및 상기 탄성층에 포함되는 미세기공의 표면에 보호층을 형성하는 단계를 더 포함하고,
    상기 보호층은 전기 도금법, 무전해 도금법, 화학기상증착법, 원자층증착법 및 용액 성장법으로 이루어진 군 중 선택되는 1종을 이용하여 형성되는 것을 특징으로 하는 실리콘 기판 관통 전기 연결 요소 형성 방법.
  19. 측벽에 돌출부를 가지는 관통홀이 형성된 실리콘 재질의 기판;
    상기 관통홀의 측벽에 제1 폴리머층 및 제2 폴리머층이 반복되어 형성되는 탄성층; 및
    상기 탄성층이 형성된 관통홀 내부에 구비되는 전도체;를 포함하는 실리콘 기판 관통홀을 전기 연결 요소로 연결한 패턴을 포함하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 탄성층은 탄성층의 표면 및 내부에 복수개의 미세기공이 형성되고,
    상기 미세기공의 평균직경은 100 pm ~ 100 nm이며,
    상기 탄성층 내부에 형성되는 미세기공들의 전체 부피는 탄성층에 대하여 20 ~ 80 부피%인 것을 특징으로 하는 실리콘 기판 관통홀을 전기 연결 요소로 연결한 패턴을 포함하는 반도체 소자.
  21. 제 19 항에 있어서,
    상기 탄성층의 표면 및 상기 탄성층에 포함되는 미세기공의 표면에 형성되는 보호층;을 더 포함하는 실리콘 기판 관통홀을 전기 연결 요소로 연결한 패턴을 포함하는 반도체 소자.


KR1020150165195A 2014-11-26 2015-11-25 실리콘 기판 관통홀 형성 방법, 실리콘 기판 관통 전기 연결 요소 형성 방법 및 이를 이용하여 제조되는 반도체 소자 KR20160063264A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/952,987 US9633930B2 (en) 2014-11-26 2015-11-26 Method of forming through-hole in silicon substrate, method of forming electrical connection element penetrating silicon substrate and semiconductor device manufactured thereby

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20140166288 2014-11-26
KR1020140166288 2014-11-26
KR20150144554 2015-10-16
KR1020150144554 2015-10-16

Publications (1)

Publication Number Publication Date
KR20160063264A true KR20160063264A (ko) 2016-06-03

Family

ID=56192459

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150165195A KR20160063264A (ko) 2014-11-26 2015-11-25 실리콘 기판 관통홀 형성 방법, 실리콘 기판 관통 전기 연결 요소 형성 방법 및 이를 이용하여 제조되는 반도체 소자

Country Status (1)

Country Link
KR (1) KR20160063264A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210029371A (ko) * 2019-09-06 2021-03-16 세메스 주식회사 저유전체막 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210029371A (ko) * 2019-09-06 2021-03-16 세메스 주식회사 저유전체막 형성 방법

Similar Documents

Publication Publication Date Title
US9105696B1 (en) Method of coating surface of substrate hole with layer of reduced graphene oxide
US9633930B2 (en) Method of forming through-hole in silicon substrate, method of forming electrical connection element penetrating silicon substrate and semiconductor device manufactured thereby
Fritz et al. Electroless deposition of copper on organic and inorganic substrates using a Sn/Ag catalyst
TW201417647A (zh) 具有雙晶銅線路層之電路板及其製作方法
JP2005056945A (ja) 半導体装置の製造方法
Li et al. P (VDF-TrFE) ferroelectric nanotube array for high energy density capacitor applications
WO2007142457A1 (en) The fabrication method of nanoparticles by chemical curing
US11798815B2 (en) Method of metalizing a glass article
KR20160063264A (ko) 실리콘 기판 관통홀 형성 방법, 실리콘 기판 관통 전기 연결 요소 형성 방법 및 이를 이용하여 제조되는 반도체 소자
CN1271248C (zh) 一种纳米孔氧化铝模板的生产工艺
KR102165629B1 (ko) 배리어 층에 구리 시드 층을 증착하기 위한 방법 및 구리 도금 욕
US11756847B2 (en) Method of manufacturing a glass article to provide increased bonding of metal to a glass substrate via the generation of a metal oxide layer, and glass articles such as glass interposers including the metal oxide layer
KR20150102721A (ko) 도금의 전처리 방법, 기억 매체 및 도금 처리 시스템
JP2014078720A (ja) 貫通電極基板の製造方法
US20210360797A1 (en) Copper metallization for through-glass vias on thin glass
US8017025B2 (en) Method for producing air gaps using nanotubes
JP5453763B2 (ja) 貫通電極基板の製造方法
Zhang et al. Conformal oxide nanocoatings on electrodeposited 3D porous Ni films by atomic layer deposition
KR20070075146A (ko) 귀금속 나노 입자의 형성 방법
KR101493358B1 (ko) 무전해 구리도금액을 이용한 구리 도금층 형성방법
KR101204275B1 (ko) 열응력 완화형 관통전극 형성방법 및 열응력 완화형 관통전극
KR101677023B1 (ko) 실리콘 표면 에칭방법 및 시드층 형성방법
KR101978345B1 (ko) 저유전 물질을 포함하는 전자 소자 및 그 제조 방법
US20150050428A1 (en) Method for producing a metal layer on a surface
KR101614775B1 (ko) 구리 도금 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment