KR20160060630A

KR20160060630A - 재구성 가능한 전력 조정기

Info

Publication number: KR20160060630A
Application number: KR1020167003832A
Authority: KR
Inventors: 한푹 레; 존 크로슬리; 원영 김
Original assignee: 라이온 세미컨덕터 인크.
Priority date: 2013-07-16
Filing date: 2014-07-16
Publication date: 2016-05-30
Also published as: WO2015009782A3; KR102456266B1; US20150022173A1; US10141844B2; WO2015009782A2; US10673335B2; US20190181756A1

Abstract

본 발명은 상이한 사양을 위한 개별 IVR을 설계할 필요 없이 광범위한 사양을 커버할 수 있는 IVR을 제공하기 위해 다수의 "통합 전압 조정기(integrated voltage regulator: IVR) 단위"을 사용하는 방식으로 개시하고 있다. 개별 IVR을 설계하고 상이한 사양을 IVR 타겟팅하기 위한 개별 마스크 세트(예를 들어, 1 A IVR, 5 A IVR을 위한 상이한 디자인 및 마스크 세트)를 지불하는 대신에, 개시된 실시예는 많은 수의 동일한 단위 IVR(예를 들어, 1 A IVR)을 설계하고 제조하고 상이한 전류 사양을 전달하기 위해 얼마나 많은 수의 이들 단위 IVR을 후제조에 사용해야 하는지(예를 들어, 5 A를 위해 5개의 1 A 단위 IVR을 사용하고, 10 A를 위해 10개의 1 A 단위 IVR을 사용함)를 결정하는 방식을 제시한다. 이들 개시된 실시예는 상이한 사양을 위한 IVR을 제조하는 마스크 비용을 감소시키고, 단일 단위 IVR에 포커싱함으로써 설계 시간을 감소시킨다.

Description

재구성 가능한 전력 조정기 {RECONFIGURABLE POWER REGULATOR}

관련 출원의 상호 참조

본 출원은 발명의 명칭이 "재구성 가능한 전력 조정기를 제공하기 위한 장치, 시스템 및 방법(APPARATUS, SYSTEMS, AND METHODS FOR PROVIDING A RECONFIGURABLE POWER REGULATOR)"인 2013년 7월 16일 출원된 미국 가출원 제61/846,689호의 35 U.S.C § 119(e) 하에서 선출원일의 이익을 청구하며, 이 가출원의 전체 내용은 본 명세서 내에 참조로서 합체되어 있다.

연방 후원 연구 또는 개발에 관한 언급

본 발명은 미국 국립 과학 재단(National Science Foundation: NSF)에 의해 재정된 1248828 및 1353640 하에서 정부 지원하에 이루어졌다. 정부는 본 발명에 특정 권리를 갖는다.

기술분야

본 발명은 재구성 가능한 전력 조정기를 제공하기 위한 장치, 시스템 및 방법에 관한 것이다.

전자 시스템의 크기를 감소시키기 위한 강력한 요구가 존재한다. 크기 감소는 면적 및 체적이 중요한 모바일 디바이스에서 특히 요망된다. 그러나, 고정된 장소(real estate)에서 가능한 한 다수의 서버 내에 밀어넣는(squeeze) 것이 중요하기 때문에 대형 데이터 센터 내에 배치된 서버가 또한 요망된다.

다수의 전자 시스템에서 발견되는 최대 구성요소 중 하나는 전압 조정기(또한 전력 조정기라 칭함)이다. 전력 조정기는 예를 들어, 프로세서, 메모리 디바이스[예를 들어, 동적 판독 액세스 메모리(dynamic read access memory: DRAM)], 무선 주파수(radio-frequency: RF) 칩, WiFi 콤보칩, 및 전력 증폭기를 포함하는 집적 칩에 전압을 전달하기 위한 방대한 수의 부피가 큰 오프칩(off-chip) 구성요소를 종종 포함한다. 다수의 전자 시스템은 다수의 전력 조정기를 포함하기 때문에, 전력 조정기의 크기를 감소시켜, 따라서 전자 시스템의 전체 크기를 감소시키는 것이 요망된다.

전력 조정기는 전력 소스(예를 들어, 배터리)로부터 유도된 전력(예를 들어, 전압 및 전류)을 출력 부하에 제공하는 하나 이상의 반도체 칩을 포함할 수 있다. 하나 이상의 반도체 칩은 DC DC 조정기 칩을 포함할 수 있고, 출력 부하는 다양한 집적 칩(예를 들어, 응용 프로세서, DRAM, 플래시 메모리)을 포함할 수 있다.

종종, 전력 조정기는 특정 유형의 출력 부하에 맞춤화된다. 예를 들어, 출력 부하가 약 1 W의 전력을 소비하는 것으로 알려지면, 출력 부하용 전력 조정기는 다른 출력 전력 체계를 위한 성능 열화를 희생하여 1 W를 전달하도록 맞춤화되어 있다.

단일의 다이 또는 단일의 패키지 내에 전력 조정기의 모든 구성요소(예를 들어, 전원 스위치, 커패시터, 인덕터, 제어기 회로)를 통합하는 통합 전압 조정기(integrated voltage regulator: IVR)를 구현하려는 노력이 시도되어 왔다. 설계 엔지니어에 의해 직면된 과제들은 상이한 용례가 전력 조정기의 상이한 성능 사양(예를 들어, 출력 전류, 입력 전압, 출력 전압)을 요구하고, 상이한 사양에 대해 개별 IVR을 설계하는 것이 고비용이고 시간 소모적이라는 것이다.

몇몇 실시예는 전압 조정기를 포함한다. 전압 조정기는 입력 전압 단자, 출력 전압 단자, 접지 단자, 및 복수의 단위 통합 전압 조정기(integrated voltage regulator: IVR)를 포함할 수 있다. 복수의 단위 IVR의 각각은 IVR 입력 전압 단자, IVR 출력 전압 단자, 및 IVR 접지 단자를 포함하고, 복수의 단위 IVR의 각각의 입력 전압 단자는 전압 조정기의 입력 전압 단자에 전기적으로 접속되고, 복수의 단위 IVR의 각각의 출력 전압 단자는 전압 조정기의 출력 전압 단자에 전기적으로 접속되고, 복수의 단위 IVR의 각각의 접지 단자는 전압 조정기의 접지 단자에 전기적으로 접속되고, 복수의 단위 IVR의 각각은 실질적으로 동일한 성능 특성을 갖는다.

몇몇 실시예에서, 복수의 단위 IVR의 각각은 동일한 제어 신호를 수신하도록 구성될 수 있어, 이에 의해 서로 병렬적으로 동작한다.

몇몇 실시예에서, 복수의 단위 IVR은 시간 엇갈린 제어 신호를 수신하도록 구성될 수 있어, 이에 의해 다상 동작 모드에서 동작한다.

몇몇 실시예에서, 복수의 단위 IVR의 각각은 서로 동기화되지 않은 제어 신호를 수신하도록 구성될 수 있어, 이에 의해 독립적으로 동작한다.

몇몇 실시예에서, 제어 신호는 입력 전압 단자에 결합된 신호 라인 상에 오버레이된 저동요(low-swing) 디지털 신호를 포함한다.

몇몇 실시예에서, 제어 신호는 출력 전압 단자에 결합된 신호 라인 상에 오버레이된 저동요 디지털 신호를 포함한다.

몇몇 실시예에서, 복수의 단위 IVR 중 적어도 2개는 웨이퍼 상에서 서로 인접하여 배열되고, 이에 의해 제조 프로세스 편차의 효과를 감소시킨다.

몇몇 실시예에서, 복수의 단위 IVR은 단일 다이 상에 구체화된다.

몇몇 실시예에서, 복수의 단위 IVR은 단일 패키지 내에 패키징된 복수의 다이 상에 구체화된다.

몇몇 실시예에서, 복수의 단위 IVR은 인쇄 회로 기판을 거쳐 결합된 복수의 패키지 내에 구체화된다.

몇몇 실시예는 전자 시스템을 포함한다. 전자 시스템은 제1 파워 도메인을 포함하는 부하 칩을 포함할 수 있고, 제1 파워 도메인은 입력 전압 단자 및 접지 단자를 포함한다. 전자 시스템은 본 명세서에 개시된 실시예에 따른 제1 전압 조정기를 또한 포함할 수 있고, 제1 전압 조정기는 입력 전압 단자, 출력 전압 단자, 및 접지 단자를 포함하고, 제1 전압 조정기의 출력 전압 단자는 제1 파워 도메인의 입력 전압 단자에 전기적으로 결합되고, 제1 전압 조정기의 접지 단자는 제1 파워 도메인의 접지 단자에 전기적으로 접속된다.

몇몇 실시예에서, 부하 칩은 제2 파워 도메인을 포함하고, 제2 파워 도메인은 입력 전압 단자 및 접지 단자를 포함한다. 전자 시스템은 본 명세서에 개시된 실시예에 따른 제2 전압 조정기를 더 포함할 수 있고, 제2 전압 조정기는 입력 전압 단자, 출력 전압 단자, 및 접지 단자를 포함하고, 제2 전압 조정기의 출력 전압 단자는 제2 파워 도메인의 입력 전압 단자에 전기적으로 결합되고, 제2 전압 조정기의 접지 단자는 제2 파워 도메인의 접지 단자에 전기적으로 접속된다.

몇몇 실시예에서, 제1 전압 조정기 및 제2 전압 조정기는 제1 전압 조정기 및 제2 전압 조정기와 각각 연계된 동작 정보를 부하 칩에 제공하도록 구성된다.

몇몇 실시예에서, 제1 전압 조정기는 그 동작을 조정하도록 제1 전압 조정기에 요청하는 조정 명령을 부하 칩으로부터 수신하도록 구성된다.

몇몇 실시예에서, 제1 전압 조정기의 동작 정보는 제1 전압 조정기의 스위칭 주파수 정보를 포함한다.

몇몇 실시예에서, 부하 칩은 제1 전압 조정기 및 제2 전압 조정기와 각각 연계된 동작 정보를 제1 전압 조정기 및 제2 전압 조정기로부터 수신하고, 제1 전압 조정기 또는 제2 전압 조정기 중 하나가 공칭 주파수보다 높은 주파수에서 동작하는지 여부를 결정하도록 구성된다.

몇몇 실시예에서, 제1 전압 조정기가 공칭 주파수보다 높은 주파수에서 동작할 때, 부하 칩은 제1 전압 조정기가 그 작동 주파수를 감소시키게 하기 위한 조정 명령을 제1 전압 조정기에 제공하도록 구성된다.

몇몇 실시예에서, 전자 시스템은 본 명세서에 개시된 실시예에 따른 제3 전압 조정기, 및 제1 파워 도메인에 의해 유도된 전류량을 결정하고, 제3 전압 조정기가 제1 파워 도메인에 전류를 제공하게 하도록 또한 구성된 전력 관리 모듈을 또한 포함할 수 있다.

몇몇 실시예에서, 전자 시스템은 제1 전압 조정기 및 제3 전압 조정기에 결합된 스위치 매트릭스를 또한 포함할 수 있고, 전력 관리 모듈은 스위치 매트릭스가 제3 전압 조정기를 제1 파워 도메인에 결합하게 하도록 구성된다.

몇몇 실시예에서, 전자 시스템은 스마트폰, 웨어러블 컴퓨팅 디바이스, 또는 태블릿 컴퓨터 중 하나를 포함한다.

몇몇 실시예는 전압 조정기를 제공하기 위한 장치를 포함한다. 장치는 전압 조정기에 의해 제공될 출력 전류량을 결정하고; 출력 전류량을 제공하기 위한 단위 통합 전압 조정기(단위 IVR)의 수를 결정하고; 단위 IVR의 각각은 사전결정된 범위 내의 전류량을 제공하기 위해 독립적으로 동작하도록 구성되는 것이고; 전압 조정기를 위한 다수의 단위 IVR을 선택하고; 전압 조정기를 제공하기 위해 선택된 단위 IVR을 병렬적으로 배열하도록 구성될 수 있다.

몇몇 실시예에서, 장치는 다수의 단위 IVR을 포함하는 웨이퍼의 부분을 절단함으로써 선택된 단위 IVR을 배열하도록 구성된다.

몇몇 실시예에서, 장치는 웨이퍼 상에서 서로 근접하여 있는 다수의 단위 IVR을 선택하도록 구성된다.

개시된 요지의 다양한 목적, 특징 및 장점은 유사한 도면 부호가 유사한 요소를 식별하고 있는 이하의 도면과 관련하여 고려될 때 개시된 요지의 이하의 상세한 설명을 참조하여 더 완전히 이해될 수 있다.
개시된 요지의 다양한 목적, 특징 및 장점은 유사한 도면 부호가 유사한 요소를 식별하고 있는 이하의 도면과 관련하여 고려될 때 개시된 요지의 이하의 상세한 설명을 참조하여 더 완전히 이해될 수 있다.
도 1은 오프칩 전압 조정기를 도시하고 있다.
도 2는 전력 관리 집적 회로(power management integrate circuit: PMIC)를 도시하고 있다.
도 3a 내지 도 3b는 몇몇 실시예에 따른 하이브리드 조정기의 일 특정 예를 도시하고 있다.
도 4 내지 도 5는 몇몇 실시예에 따른 통합 전압 조정기(IVR)를 도시하고 있다.
도 6은 몇몇 실시예에 따른 다수의 단위 통합 전압 조정기(단위 IVR)를 포함하는 웨이퍼를 도시하고 있다.
도 7은 몇몇 실시예에 따른 IVR 그룹을 구축하기 위해 웨이퍼를 다이싱하기 위한 전략을 도시하고 있다.
도 8은 몇몇 실시예에 따른 전자 시스템 내의 IVR 및 시스템 온 칩(system on chip)의 배열을 도시하고 있다.
도 9는 몇몇 실시예에 따른 시스템 온 칩(system-on-chip: SoC) 다이 및 IVR을 갖는 단일 패키지를 도시하고 있다.
도 10은 몇몇 실시예에 따른 SoC 패키지 및 IVR을 갖는 인쇄 회로 기판을 도시하고 있다.
도 11은 몇몇 실시예에 따른 SoC 및 2개의 IVR 그룹을 갖는 SoC 패키지를 포함하고 있다.
도 12는 몇몇 실시예에 따른 독립 패키지 내에 패키징된 SoC와 IVR 그룹 사이의 통신을 도시하고 있다.
도 13은 몇몇 실시예에 따른 단위 IVR을 갖는 모바일 디바이스를 도시하고 있다.
도 14a 내지 도 14b는 몇몇 실시예에 따른 IVR의 입력 전압 단자 또는 출력 전압 단자를 거친 제어 신호의 통신을 도시하고 있다.

이하의 설명에서, 수많은 특정 상세가 개시된 요지의 철저한 이해를 제공하기 위해, 개시된 요지의 장치, 시스템 및 방법 및 이러한 장치, 시스템 및 방법이 동작할 수 있는 환경 등에 관하여 설명된다. 그러나, 개시된 요지는 이러한 특정 상세 없이 실시될 수도 있고, 당 기술 분야에 잘 알려져 있는 특정 특징은 개시된 요지의 복잡화를 회피하기 위해 상세히 설명되지 않는다는 것이 당 기술 분야의 숙련자에게 명백할 것이다. 게다가, 이하에 제공된 예는 예시적인 것이고, 개시된 요지의 범주 내에 있는 다른 장치, 시스템, 및 방법이 존재하는 것이 고려된다는 것이 이해될 수 있을 것이다.

전자 시스템이 다수의 프로세싱 코어 및 이종적인(heterogeneous) 구성요소(예를 들어, 메모리 제어기, 하드웨어 가속기)를 포함할 수 있는 시스템 온 칩(SoC)이라 또한 칭하는 단일 칩 상에 치밀하게 집적될 수 있다. 더 낮은 전력 버젯(budget)과 결합된 SoC의 인기는 (1) SoC에 제공된 전압 및/또는 (2) SoC의 작동 주파수를 동적으로 제어하는 것을 동기부여한다. 전압 및 주파수의 이러한 동적 제어는 동적 전압 및 주파수 스케일링(dynamic voltage and frequency scaling: DVFS)이라 칭한다.

전통적으로, DVFS는 오프칩 전압 조정기를 사용하여 수행되어 왔다. 도 1은 오프칩 전압 조정기를 도시하고 있다. 오프칩 전압 조정기는 전원 스위치(102, 104, 106, 120), 인덕터(108, 110, 112, 122), 커패시터(116, 126), 및 피드백 콘트롤(118, 128)을 포함할 수 있다. 이들 구성요소의 각각은 종종 개별 패키지 내에 수납되고 인쇄 회로 기판(printed-circuit-board: PCB) 상에서 서로 접속된다. 따라서, 오프칩 전압 조정기의 체적은 크고, 오프칩 조정기와 연계된 기생 커패시턴스는 상당한데, 이는 오프칩 조정기의 응답성(예를 들어, 대역폭)을 감소시킨다.

오프칩 조정기의 물리적 체적 및 비용에 기인하여, 전통적인 동적 전압 및 주파수 스케일링(DVFS)은 저밀도 입도 레벨(coarse-grain level)에서 수행되어 왔다. 저밀도 입도 DVFS에서, 전압 및 주파수는 저밀도 입도에서, 예를 들어 동일한 전압이 전체 칩(또는 칩의 대부분)에 제공되는 칩 레벨 입도에서 동적으로 변동된다. 더욱이, 전통적인 DVFS 방안은 오프칩 전압 조정기의 느린 응답성에 기인하여 마이크로초 타임스케일에서 느린 전압/주파수 스케일링에 제한되어 왔다.

몇몇 경우에, 하나 이상의 전압 조정기는 전력 관리 IC(power management IC: PMIC)라 칭하는 단일 구성요소로서 패키징될 수 있다. 도 2는 몇몇 실시예에 따른 PMIC를 도시하고 있다. PMIC(202)는 단일 패키지 내에 다수의 전원 스위치 및 피드백 콘트롤을 포함할 수 있어, 이에 의해 단일 패키지 내에 다수의 전압 조정기를 제공한다. 따라서, PMIC(202)는 전압 조정기와 연계된 면적/체적을 감소시킬 수 있다. 더욱이, 다수의 전원 스위치 및 피드백 콘트롤로부터 발생하는 기생 커패시턴스는 오프칩 전원 스위치 및 피드백 콘트롤로부터의 기생 커패시턴스보다 작을 수 있다. 따라서, PMIC(202)는 전압 조정기의 응답성을 향상시킬 수 있다(예를 들어, 전압 조정기의 대역폭을 증가시킴). 그러나, PMIC는 여전히 인덕터(204, 206, 208, 212) 및 커패시터(210, 214)와 같은 개별의 오프칩 구성요소를 필요로 하는데, 이는 PMIC의 크기/체적 감소 및 응답성을 제한할 수 있다.

PMIC가 일반적으로 사전결정된 전력 사양의 회로 블록을 수용하도록 맞춤화된다. 사전결정된 전력 사양은 예를 들어, 다수의 파워 도메인(power domain) 및 각각의 파워 도메인에 의해 유도된 전류량을 표시할 수 있다. 도 2에 도시되어 있는 예에서, PMIC(202)는 2개의 전압 레일 V_OUT1(216) 및 V_OUT2(218)를 제공함으로써 2개의 파워 도메인으로 전압을 전달하도록 구성된다. 예를 들어, PMIC(202)는 3개의 오프칩, 즉 온 PCB 개별 인덕터(204 내지 208)를 갖는 3상 전압 조정기를 사용하여 V_OUT1(216)을 제공할 수 있어, 이에 의해 대량의 전류(예를 들어, 높은 전력)를 전달한다. PMIC(202)는 또한 하나의 오프칩, 즉 온 PCB 개별 인덕터(212)를 갖는 단상 전압 조정기를 사용하여 V_OUT2(218)를 제공하여, 이에 의해 더 낮은 전류(예를 들어, 더 낮은 전력)를 전달한다. 이 방식으로, PMIC(202)는 높은 전력 요구를 갖는 제1 파워 도메인 및 낮은 전력 요구를 갖는 제2 파워 도메인의 2개의 파워 도메인을 수용할 수 있다.

PMIC는 특정 회로 블록을 위해 맞춤화되기 때문에, 상이한 고유 PMIC가 상이한 회로 블록을 위해 설계될 필요가 있다. 맞춤화는 설계 시간 및 비용을 증가시킬 뿐만 아니라, 맞춤화는 또한 제조 비용을 증가시킨다. PMIC 제조 비용에서 중요한 팩터들 중 하나는 마스크 비용, 예를 들어 원하는 PMIC에 대응하는 리소그래피 마스크의 세트를 제조하는 비용이다. 마스크 비용은 마스크 비용이 단일 설계에 대해 단지 1회만 발생하는 점에서 비 재발생 비용이다.

마스크 비용은 비 재발생적이지만, 이는 설계가 변화될 때 또는 상이한 설계가 상이한 회로 블록에 대해 요구될 때 상당해질 수 있다. 28 nm 프로세스와 같은 절삭날 리소그래피(cutting-edge lithography) 프로세스를 위한 마스크 비용은 1백만 내지 2백만 달러일 수 있기 때문에, 마스크 비용은 무시할 수 없다. 각각의 맞춤화된 PMIC는 그 고유의 마스크 세트를 사용할 필요가 있기 때문에, 다양한 사양의 PMIC를 제조하는 비용은 신속하게 상당해질 수 있다. 더욱이, PMIC를 제조하는 것은 몇주 소요되는데, 이는 제품 사이클 시간을 증가시킬 수 있다. 적시 출시(time-to-market)가 매우 중요한 모바일 전자 기기와 같은 시장에서, 모든 맞춤화된 PMIC에 대한 몇주의 사이클 시간의 발생은 기업에 상당한 손실을 유발할 수 있다.

오프칩 전압 조정기 및 PMIC의 이들 결점으로 인해, 단일 칩 또는 단일 패키지 내에 전압 조정기의 모든 구성요소를 수납하고, 때때로 SoC 상에 직접 통합될 수 있는 통합 전압 조정기(IVR)를 구축하는데 있어서의 관심의 급상승이 존재하여 왔다. IVR은 블록 특정 입도에서 전압 및 주파수를 동적으로 변동하기 위한 미세 입도 DVFS를 가능하게 할 수 있다. 블록 특정 전압 제어는, 전력 소산을 불필요하게 발생할 것인 전체 칩의 전압을 상승시키는 것에 대조적으로, DVFS 시스템이 단지 더 높은 성능을 요구하는 특정 회로 블록(들)의 전압만을 상승시키게 할 수 있다. 이 방식으로, 미세 입도 DVFS는 상당한 전력 비용을 발생하지 않고 전자 시스템의 성능을 향상시킬 수 있다.

더욱이, IVR은 또한 그 고속 응답성에 기인하여 나노초 타임스케일에 더 고속의 DVFS를 가능하게 할 수 있다. 나노초 타임스케일에서 더 고속의 DVFS는 급속하게 변화하는 계산 요구에 기초하여 SoC의 부분에 제공된 전압을 급속하게 변동함으로써 SoC의 전력 소비를 상당히 감소시킬 수 있다.

종래의 IVR은 오프칩 전압 조정기 및 PMIC에 비교하여 전자 시스템의 면적 또는 체적을 감소시킬 수 있지만, 맞춤화된 IVR을 구축하기 위한 종래의 기술은 불행하게도 마스크 비용 및 장기 출시를 처리하지 못한다. 예를 들어, 1 A의 출력 전류를 제공하도록 맞춤화된 제1 IVR과, 10 A의 출력 전류를 제공하도록 맞춤화된 제2 IVR은 동일한 세트의 마스크를 공유할 수 없다. 이들의 오프칩 대응부와 같이, IVR은 또한 상이한 전력 사양을 위해 맞춤화될 필요가 있어, 각각의 맞춤화된 IVR을 위한 제품 사이클 시간을 추가한다.

본 발명은 맞춤화된 IVR과 연계된 마스크 비용을 처리하기 위한 장치, 시스템 및 방법을 제공한다. 특히, 개시된 장치, 시스템, 및 방법은 단일 세트의(예를 들어, 제한된 수) 마스크를 사용하여, 광범위한 전력 사양 및 용례를 만족시키는 맞춤화된 IVR을 제공하는데 사용될 수 있다. 개시된 장치, 시스템 및 방법은 사전결정된 전력 특성을 수용하도록 구성된 단위 IVR을 사용할 수 있다. 따라서, 설계 시간에, 단지 단위 IVR이 설계되어 제조될 수 있다. 다음에, 패키지 시간 중에(예를 들어, 후제조), 복수의 단위 IVR은 원하는 수의 파워 도메인 및 원하는 양의 전류를 각각의 파워 도메인에 제공하도록 배열될 수 있다. 이 방식으로, 광범위한 맞춤화된 IVR이 후제조 구축될 수 있어, 이에 의해 조정기 설계자에게 많은 융통성을 제공한다.

예를 들어, 단위 IVR이 0.1 A와 1 V의 출력 전압을 제공하도록 구성되고, IVR의 타겟 용례가 0.3 A와 1 V의 출력 전압을 요구하면, 3개의 단위 IVR이 0.3 A와 1 V의 출력 전압을 제공하도록 병렬적으로 배열될 수 있다. 종종, 단위 IVR은 출력 전류의 범위에서 출력 전압의 범위를 제공하도록 구성된다. 따라서, 복수의 단위 IVR(예를 들어, "N"개의 IVR)이 단일 단위 IVR의 출력 전류의 범위 내의 전류보다 N배 더 많은 출력 전류를 제공하면서 단위 IVR의 출력 전압 범위 내에 있는 출력 전압을 제공하도록 병렬적으로 배열될 수 있다.

단위 IVR의 병렬 배열은 단위 IVR의 하나 이상의 단자가 전기적으로 접속되어 있는 배열을 칭할 수 있다. 예를 들어, 단위 IVR은 입력 전압 단자, 출력 전압 단자, 및 접지 단자를 포함할 수 있고, 단위 IVR의 병렬 배열은 단위 IVR의 입력 전압 단자가 전기적으로 접속되어 있는 배열, 단위 IVR의 출력 전압 단자가 전기적으로 접속되어 있는 배열, 및/또는 단위 IVR의 접지 단자가 전기적으로 접속되어 있는 배열을 칭할 수 있다. 본 명세서에 언급되는 바와 같이, 접지 단자는 지상 접지, 회로 접지, 신호 접지, 부동 접지, 가상 접지, 및/또는 임의의 다른 적합한 접지를 칭할 수 있다.

다른 예로서, IVR의 타겟 용례가 다양한 전력 특성의 3개의 파워 도메인을 요구하면, 3개의 IVR 그룹이 제공될 수 있고, 여기서 각각의 IVR 그룹은 개별 파워 도메인에 전력을 제공하도록 구성된다. IVR의 각각의 세트에서 IVR의 수는 IVR의 세트의 출력 전력 특성을 결정할 수 있다.

따라서, 전력 조정기 설계 회사는 맞춤화된 IVR을 제공하기 위해, 단일 마스크 세트로 제조될 수 있는 단위 IVR을 사용할 수 있다. 각각의 맞춤화된 IVR을 위한 상이한 마스크 세트를 사용하는 종래의 요구와 비교하여, 다양한 맞춤화된 IVR을 위한 단일 마스크 세트를 사용하는 것은 전력 조정기 설계 회사를 위한 큰 제조 비용 감소를 제공한다. 제품 사이클 시간은 단위 IVR이 미리 제조되어 있고 함께 패키징될 준비가 되어 있기 때문에 더 짧을 수 있다. 제조는 일반적으로 후제조 패키징 및 조립보다 훨씬 더 장시간 소요되고, 따라서 IVR 제품 사이클 시간의 상당한 부분이 단위 IVR이 제조되고 패키징 및 조립 준비가 되게 함으로써 제거될 수 있다.

"단위 전압 조정기"를 사용하는 개시된 메커니즘은 마스크를 제조하기 위한 비용이 전압 조정기에 대해 상당하지 않기 때문에 이전에는 시도되지 않았다. 예를 들어, PMIC는 종종 마스크 비용이 비교적 낮은 비교적 오래된 프로세스 노드(예를 들어, 0.18 ㎛ 프로세스 또는 그 이전의 것)에서 구축된다. 따라서, 전력 조정기 설계자는 마스크를 제조하기 위한 비용을 걱정하지 않았다. 그러나, PMIC가 더 진보된 노드로 이동하는 명백한 경향이 있고, 그 결과 마스크 비용이 가까운 미래에 급속하게 더 상당해질 것이다.

또한, "단위 전압 조정기"의 개시된 메커니즘은 단일 시스템 내에 다수의 전압 조정기를 사용하도록 실용화되어 있지 않기 때문에 이전에는 시도되지 않았다. 전통적인 "단위" 오프칩 조정기는, 도 1에 도시되어 있는 바와 같이, 다수의 오프칩 구성요소를 포함할 수 있다. 따라서, 오프칩 조정기의 다수의 "단위"를 사용하는 면적 비용이 상당해왔다. 이는 설계자가 도 2에 도시되어 있는 바와 같이 대신에 PMIC를 사용한 이유이다. PMIC는 본질적으로 맞춤형 구축 칩이기 때문에, PMIC는 "단위"로서 이용되지 않았다.

더욱이, 전력 조정기 설계자는 매우 다양한 출력 전류 사양을 갖는 전압 조정기를 구축하기 위해 충분히 동기부여되지 않았다. 저밀도 입도 DVFS 시스템에서, 파워 도메인에 의해 유도된 전력(또는 전류)량은 상당히 상이하지는 않고, 종종 단일 전압 조정기 또는 소량의 전압 조정기 디자인을 사용하여 만족될 수 있다. 따라서, 다양한 출력 전류 사양을 만족하는 전압 조정기를 구축하기 위한 설계자에 대한 상당한 동기부여가 존재하지 않았다. 대조적으로, 인기를 얻고 있는 미세 입도 DVFS 시스템에서, 파워 도메인에 의해 유도된 전력(또는 전류)량은 파워 도메인에 결합된 트랜지스터의 수 및 파워 도메인에 결합된 회로 블록 내의 활성도의 양에 따라 매우 다양할 수 있다. 따라서, 미세 입도 DVFS 시스템은 전력 조정기의 단일 디자인에 의해서는 만족될 수 없는 전례가 없는 다양한 전력 조정기를 필요로 하는 경향이 있다. 개시된 장치, 시스템, 및 방법은 단위 IVR을 병렬적으로 조립하는 고유한 독창적인 간단한 기술에 의한 이들 중요한 도전 과제를 처리한다. 개시된 장치, 시스템, 및 방법은 이전의 전력 조정기 설계자가 예측하거나 예상하지 않았던 문제점에 대한 고유의 해결책을 제공한다.

몇몇 실시예에서, 단위 IVR은 사전결정된 부하 전류 사양을 제공하도록 구성될 수 있다. 몇몇 예에서, 단위 IVR은 1 A의 출력 부하 전류를 제공할 수 있고, 다른 예에서, 단위 IVR은 5 A의 출력 부하 전류를 제공할 수 있다. 몇몇 실시예에서, 단위 IVR은 사전결정된 범위의 출력 전류를 제공하도록 구성될 수 있다. 예를 들어, 단위 IVR은 0.01 A 내지 1 A의 출력 전류를 제공하도록 구성될 수 있고, 단위 IVR은 0.1 A 내지 10 A의 출력 전류를 제공하도록 구성될 수 있고, 또는 단위 IVR은 1 A 내지 100 A의 출력 전류를 제공하도록 구성될 수 있다. 출력 전류의 범위는 IVR 내의 스위치의 크기, 인덕터 또는 커패시터와 같은 IVR 내의 수동 구성요소의 값, 및 IVR의 작동 주파수에 의존할 수 있다.

몇몇 실시예에서, 다수의 단위 IVR(예를 들어, 동일한 파워 도메인에 결합됨)을 갖는 IVR 그룹은 동일한 제어 신호의 세트를 사용하여 제어될 수 있다. 예를 들어, 단위 IVR 내의 전원 스위치는 실질적으로 동시에 턴온 및 턴오프될 수 있다. 다른 실시예에서, 병렬적으로 배열된 단위 IVR은 다상 제어 신호를 사용하여 제어될 수 있다. 예를 들어, 제1 IVR, 제2 IVR, 및 제3 IVR이 병렬적으로 배열될 때, 3개의 IVR이 3상 제어 시스템을 사용하여 제어될 수 있다. 이러한 시스템에서, 3개의 IVR은 120도와 같은 사전결정된 각도만큼 인터리빙된 신호에 의해 제어될 수 있다. 예를 들어, 3상 제어된 IVR의 스위칭 주파수가 100 MHz이고 모든 스위치가 매 10 ns마다 주기적으로 턴온 및 턴오프되면, 하나의 IVR은 0초의 시간 순간에 턴온될 수 있고, 제2 IVR은 (10/3) ns의 시간 순간에 턴온될 수 있고, 제3 IVR은 (20/3) ns의 시간 순간에 턴온될 수 있다. 다른 실시예에서, 병렬적으로 배열된 단위 IVR은 서로 동기화되지 않은 신호에 의해 제어될 수 있다.

몇몇 실시예에서, IVR 그룹은 그 각각의 동일한 디자인을 갖는 복수의 단위 IVR을 포함할 수 있다. 몇몇 경우에, 동일한 디자인을 갖는 이들 IVR은 단일 마스크를 사용하여 제조될 수 있다. 몇몇 경우에, IVR 그룹 내의 이들 IVR은 동일한 제조 배치(batch)에서 제조될 수 있고, 다른 경우에 IVR 그룹 내의 이들 IVR은 개별 제조 배치에서 제조될 수 있다.

다른 실시예에서, IVR 그룹은 그 각각이 동일한 성능 특성(또는 프로세스 편차의 효과를 고려하여, 실질적으로 동일한 성능 특성)을 갖는 복수의 단위 IVR을 포함할 수 있다. 예를 들어, IVR 그룹 내의 단위 IVR은 예를 들어, 출력 전류 범위, 출력 전류 리플(ripple)의 허용가능 범위, 출력 전압 범위, 출력 전압 리플의 허용가능 범위, 단위 IVR의 스위칭 주파수, 및/또는 단위 IVR의 출력에 영향을 미칠 수 있는 임의의 다른 파라미터를 포함하는 동일한 사전결정된 부하 전류 사양을 제공하도록 구성될 수 있다. 몇몇 실시예에서, 이들 단위 IVR은 아키텍처 레벨 또는 회로 레벨에서 동일한 디자인을 가질 수도 있고, 다른 실시예에서, 이들 단위 IVR은 아키텍처 레벨 또는 회로 레벨에서 상이한 디자인을 가질 수도 있다.

다른 실시예에서, IVR 그룹은 그 각각이 개별의 성능 특성을 갖는 복수의 단위 IVR을 포함할 수 있다. 이들 단위 IVR은 상이한 디자인을 가질 수 있다. 몇몇 실시예에서, 이들 단위 IVR은 동일한 웨이퍼 상에 제조될 수 있고, 다른 실시예에서, 이들 단위 IVR은 상이한 웨이퍼 상에 제조될 수 있다.

몇몇 실시예에서, 단위 IVR은 다이이건 또는 패키지이건간에, 독립적으로 동작하기 위한 회로 블록 및 핀을 포함할 수 있다. 예를 들어, 단위 IVR은 전원 스위치, 커패시터, 인덕터, 및 피드백 제어 회로를 포함할 수 있다. IVR의 핀의 예는 이하의 표에 열거되어 있다. 각각의 단위 IVR은 집적 회로간(Inter-Integrated Circuit: I²C) 프로토콜, 전력 관리 버스(Power Management Bus: PMBus) 프로토콜, 및 직렬 주변장치 인터페이스(Serial Peripheral Interface: SPI) 버스 프로토콜과 같은 통신 프로토콜을 사용하여 SoC 또는 응용 프로세서와 같은 부하 칩과 통신하여, 부하 칩에 원하는 전압 및 전류를 제공하도록 구성될 수 있다.

핀 명칭	기능	유형
V_IN	입력 전압	전력
GND	접지	전력
V_OUT	출력 전압	전력
SDA	I²C 데이터 입력 및 출력	I/O
SCL	I²C 클럭	I
Vsync	동기화를 위한 클럭 입력	I
V_{IN_1}	내부 블록을 위한 전력 입력	I
Sub	전력 OK 신호를 위한 디지털 출력	O
R_set	전류를 정확하게 발생하기 위해 저항에 의해 접속됨	I
Test	칩 내의 다양한 신호를 모니터링하는 테스트 핀	O

몇몇 실시예에서, 단위 IVR은 하이브리드 조정기를 포함할 수 있다. 도 3a 내지 도 3b는 몇몇 실시예에 따른 하이브리드 조정기의 일 특정 예를 도시하고 있다. 하이브리드 조정기는 2개 이상의 유형의 전압 조정기를 포함할 수 있다. 하이브리드 조정기는 다수의 장점을 제공할 수 있는데, 이 장점 중 하나는 광범위한 출력 전압을 위한 높은 전압 변환 효율이다. 플립형 벅 조정기(flipped buck regulator) 기반 하이브리드 조정기는, 플립형 벅 조정기 기반 하이브리드 조정기가 입력 전압보다 높을 수 있는 출력 전압을 제공할 수 있기 때문에 유용하다. 도 3a에 도시되어 있는 바와 같이, 하이브리드 조정기(300)는 강압 조정기(312)에 결합된 플립형 벅 조정기(314)를 갖는 스위칭된 인덕터 조정기를 포함할 수 있다. 플립형 벅 조정기(314)는 인덕터(308) 및 복수의 스위치(316, 318)를 포함한다. 종래의 벅 조정기와는 달리, 플립형 벅 조정기(314)는 인덕터(308)를 거쳐 V_IN(303)에 결합되고, 2개의 전압 V_N:M _{_TOP}(320) 및 V_N:M _{_BOTTOM}(322)을 강압 조정기(312)에 제공한다. 이후에, 강압 조정기(312)는 V_N:M _{_TOP}(320) 및 V_N:M _{_BOTTOM}(322)을 사용하여 출력 전압(V_OUT)(604)을 발생할 수 있다. 강압 조정기(312)는 스위치 커패시터 전압 조정기를 포함할 수 있다.

플립형 벅 조정기(314)에서, 입력 전압(V_IN)(303)은 강압 조정기에 제공된 2개의 전압: V_N:M _{_TOP}(320) 및 V_N:M _{_BOTTOM}(322)의 가중 평균에 동등하다. 플립형 벅 조정기(314)는 인덕터(308)에 결합된 입력 전압이 V_N:M _{_} _TOPD+V_N:M _{_BOTTOM}(1-D)에 동등하도록 구성되고, 여기서 0 내지 1의 수인 D는 V_X(602)가 V_N:M _{_TOP}에 결합되어 있는 듀티 사이클이다. V_IN은 고정되어 있기 때문에, V_N:M _{_TOP}(320) 및 V_N:M _{_BOTTOM}(322)은 얼마나 오래 V_X(602)가 V_N:M _{_TOP}(320)에 결합 유지되는지 및 얼마나 오래 V_X(602)가 V_{N:M_BOTTOM}(322)에 결합 유지되는지에 따라 변화하도록 구성된다.

도 3b는 도 3a의 하이브리드 조정기의 신호의 타이밍 다이어그램을 도시하고 있다. 도 3b는 인덕터(308)에 결합된 입력 전압(V_IN)(303)이 고정 전압인 것을 도시하고 있다. 이 고정 입력 전압(V_IN)(303)은 또한 고정 전압인 2개의 개별 전압, V_{N:M_TOP}(320) 및 V_N:M _{_BOTTOM}(322)을 발생하는데 사용된다. 내부 노드(V_X)(602)는 D의 듀티 사이클에 V_N:M _{_TOP}(320)과 V_N:M _{_BOTTOM}(322) 사이에서 스위칭된다. 강압 조정기(312)는 출력 전압(V_OUT)(604)을 발생하기 위해 2개의 입력으로서 V_N:M _{_TOP}(320) 및 V_{N:M_BOTTOM}(322)을 사용한다.

몇몇 실시예에서, 단위 IVR은 선형 조정기, 스위칭 조정기, 예를 들어 부스트 전압 조정기 또는 스위치 커패시터 전압 조정기, 실리콘 제어형 정류기(silicon controlled rectifier: SCR), 또는 하이브리드 조정기 중 하나일 수 있다. 몇몇 실시예에서, IVR은 표제가 "System Level Analysis of Fast, Per-Core DVFS using On-Chip Switching Regulators"인 논문, IEEE International Symposium on High- Performance Computer Architecture (HPCA)에서 발표됨, 2008년 2월, 김원영(Wonyoung Kim) 등; 표제가 "Design Techniques for Fully Integrated Switched-Capacitor DC-DC Converters"인 논문, IEEE Journal of Solid-State Circuits (JSSC)에서 발표됨, 2011년 9월, 한-푸크 르(Hanh-Phuc Le) 등; 표제가 "A Fully-Integrated 3-Level DC/DC Converter for Nanosecond-Scale DVFS"인 논문 IEEE Journal of Solid-State Circuits (JSSC)에서 발표됨, 2012년 1월, 김원영(Wonyoung Kim) 등; 표제가 "A Sub-ns Response Fully-Integrated Battery-Connected Switched-Capacitor Voltage Regulator Delivering 0.19W/mm2 at 73% Efficiency"인 논문, IEEE International Solid-State Circuits Conference (ISSCC)에서 발표됨, 2013년 2월, 한 푸크 르(Hanh-Phuc Le) 등에 따라 설계될 수 있고, 이들 논문의 각각은 본 명세서에 그대로 참조로서 합체되어 있다. 다른 실시예에서, IVR은 본 명세서에 그대로 참조로서 합체되어 있는, 발명의 명칭이 "하이브리드 전압 조정기를 제공하기 위한 시스템 및 방법(SYSTEMS AND METHODS FOR PROVIDING A HYBRID VOLTAGE REGULATOR)"인 2013년 4월 11일 출원된 미국 가특허 출원 제61/810,998호에 개시된 하이브리드 전력 조정기에 따라 설계될 수 있다.

몇몇 실시예에서, 단위 IVR은 단일 다이 상에 집적되어 있는 모든 구성요소를 가질 수 있다. 도 4는 몇몇 실시예에 따른 통합 조정기를 도시하고 있다. IVR 다이(400)는 라인의 프론트 엔드(front-end-of-line: FEOL) 층 및 얇은 금속층을 포함하는, IVR 다이(400)의 상부 금속층에 스위치, 피드백 제어 회로, 및 커패시터를 포함할 수 있고, 반면에 IVR 다이(400)는 더 두꺼운 금속을 수용할 수 있는 하부 금속층에 하나 이상의 인덕터를 포함할 수 있다. FEOL 층은 개별의 능동 및 수동 디바이스(트랜지스터, 커패시터, 저항기 등)가 패터닝되어 있는 집적 칩(integrated-chip: IC) 내의 하부층들 중 하나를 포함한다. 몇몇 경우에, 단위 IVR은 도 9, 도 11에 도시되어 있는 바와 같이, 베어 다이(bare die)로서 사용될 수 있다. 다른 경우에, 단위 IVR은 도 10, 도 12에 도시되어 있는 바와 같이, 패키징된 칩으로서 사용될 수 있다. 도 4는 IVR 다이(400)가 플립칩 패키지를 위해 플립되어 있는 플립칩 패키징 구현예를 도시하고 있다. 그러나, IVR 다이(400)는 마찬가지로 직립형 패키지로 패키징될 수 있다. IVR 다이(400)는 땜납(404)을 거쳐 인쇄 회로 기판(PCB)에 결합될 수 있다. 상부층은 비아(via) 및 금속과 같은 상호접속부의 세트를 통해 하부층에 결합될 수 있다. 몇몇 경우에, IVR 다이(400)는 웨이퍼 레벨 패키지(wafer-level-package: WLP)를 사용하여 패키징될 수 있다.

몇몇 실시예에서, 단위 IVR은, 모든 구성요소가 단일 다이 상에 집적되어 있는, 그러나 도 4에 비교하여 상이한 구성의 통합 조정기로서 구현될 수 있다. 도 5는 몇몇 실시예에 따른 통합 조정기를 도시하고 있다. IVR 다이(500)는 라인의 프론트 엔드 층 및 얇은 금속층을 포함하는, 상부 금속층에 스위치 및 피드백 제어 회로를 포함할 수 있고, 반면에 IVR 다이(500)는 더 치밀한 커패시터에 필요한 더 두꺼운 금속 및 재료를 갖는 하부 금속층에 커패시터 및 인덕터를 포함할 수 있다. 금속층은 비아 및 금속과 같은 상호접속부의 세트를 통해 하부층에 결합될 수 있다.

도 6은 몇몇 실시예에 따른 다수의 단위 IVR을 포함하는 웨이퍼를 도시하고 있다. 웨이퍼(602)는 복수의 단위 IVR(604)을 포함한다. 복수의 단위 IVR(604)은 IVR 다이(예를 들어, IVR에 대응하는 웨이퍼의 부분) 또는 IVR 패키지(예를 들어, 웨이퍼 레벨 패키지)를 표현할 수 있다. 단일 세트의 리소그래피 마스크가 복수의 단위 IVR(604)을 갖는 웨이퍼(602)를 제조하는데 사용될 수 있다. 단일 세트의 리소그래피 마스크는 복수의 단위 IVR(604)을 갖는 다수의 웨이퍼를 제조하기 위해 시간 경과에 따라 반복적으로 사용될 수 있다.

웨이퍼(602)는 복수의 물리적으로 분리된 다이싱된 IVR로 다이싱될 수 있다(예를 들어, 부분으로 절단됨). 몇몇 경우에, 웨이퍼(602)는 각각의 다이싱된 IVR이 하나의 단위 IVR을 포함하는 복수의 물리적으로 분리된 다이싱된 IVR로 다이싱될 수 있다. 이후에, 다이싱된 IVR의 일부는 특정 회로 블록 또는 특정 사양으로 맞춤화된 맞춤형 IVR을 구축하도록 병렬적으로 배열될 수 있다. 동일한 파워 도메인에 전력을 제공하도록 구성된 다이싱된 IVR의 세트는 IVR 그룹이라 칭할 수 있다.

몇몇 경우에, 웨이퍼(602)는 복수의 물리적으로 분리된 다이싱된 IVR로 다이싱될 수 있고, 여기서 각각의 다이싱된 IVR은 특정 회로 그룹 또는 특정 사양을 위해 맞춤화된 IVR 그룹(예를 들어, 하나 이상의 단위 IVR)을 포함한다. 도 7은 몇몇 실시예에 따른 IVR 그룹을 직접 구축하기 위해 웨이퍼를 다이싱하기 위한 전략을 도시하고 있다. 예를 들어, 단위 IVR(604)이 0.1 A의 출력 전류를 제공하도록 구성되고, 맞춤형 IVR의 타겟 회로 블록이 0.1 A를 요구할 때, 웨이퍼(602)는 제1 다이싱된 IVR(702)에 의해 도시되어 있는 바와 같이, 다이싱된 IVR이 하나의 단위 IVR을 갖도록 다이싱될 수 있다. 다른 예로서, 단위 IVR(604)이 0.1 A의 출력 전류를 제공하도록 구성되고, 맞춤형 IVR의 타겟 회로 블록이 0.3 A를 요구할 때, 웨이퍼(602)는 제2 다이싱된 IVR(704)에 의해 도시되어 있는 바와 같이, 다이싱된 IVR이 3개의 단위 IVR을 갖는 IVR 그룹을 포함하도록 다이싱될 수 있다. 또 다른 예로서, 단위 IVR(604)이 0.1 A의 출력 전류를 제공하도록 구성되고, 맞춤형 IVR의 타겟 회로 블록이 0.5 A를 요구할 때, 웨이퍼(602)는 제3 다이싱된 IVR(706)에 의해 도시되어 있는 바와 같이, 다이싱된 IVR이 5개의 단위 IVR을 갖는 IVR 그룹을 포함하도록 다이싱될 수 있다. 다른 예에서, 다이싱된 IVR은 다이싱된 IVR의 타겟 전력 출력 또는 타겟 전류 출력에 따라 임의의 수의 단위 IVR을 포함할 수 있다.

몇몇 실시예에서, 다이싱된 IVR은 개별 패키지 내에서 독립적으로 패키징될 수 있다. 다른 실시예에서, 2개 이상의 다이싱된 IVR은 단일 패키지 내에서 함께 패키징될 수 있어, IVR 기반 PMIC를 형성한다. 이 방식으로, 광범위한 사양의 PMIC가 용이하게 설계될 수 있다. 다른 실시예에서, 다이싱된 IVR은 시스템 온 칩과 같은 타겟 회로 블록과 동일한 패키지 내에 패키징될 수 있어, 이에 의해 시스템 인 패키지(system in package: SiP)를 형성한다.

도 8은 몇몇 실시예에 따른 전자 시스템 내의 다이싱된 IVR 및 시스템 온 칩의 배열을 도시하고 있다. 도 8은 시스템 온 칩(SoC)(802), 3개의 단위 IVR을 포함하는 제1 다이싱된 IVR(804), 하나의 단위 IVR을 포함하는 제2 다이싱된 IVR(806), 2개의 단위 IVR을 포함하는 제3 다이싱된 IVR(808), 및 하나의 단위 IVR을 포함하는 제4 다이싱된 IVR(810)을 포함하는 전자 시스템(800)을 도시하고 있다. 하나의 단위 IVR이 1 A를 전달하도록 설계되면, 7개의 단위 IVR이 전개되기 때문에, 총 7 A가 4개의 다이싱된 IVR에 의해 전달될 수 있다. 따라서, 개별 IVR 디자인 및 각각의 IVR에 대한 마스크 세트를 생성하는 대신에, IVR 설계자는 단일 단위 IVR을 간단히 설계하고 맞춤형 IVR을 구축하기 위해 이들을 이에 따라 후제조하도록 배열할 수 있다.

몇몇 실시예에서, 각각의 다이싱된 IVR은 SoC(802)의 개별 파워 도메인에 결합될 수 있다. 예를 들어, SoC(802)는 4개의 파워 도메인을 포함할 수 있고, 각각의 다이싱된 IVR(804 내지 810)은 각각의 파워 도메인에 개별적으로 독립적으로 결합될 수 있다. 다른 실시예에서, 다이싱된 IVR의 2개 이상은 IVR 그룹을 형성하도록 병렬적으로 배열될 수 있어, 이에 의해 동일한 파워 도메인에 출력 전류를 제공한다. 예를 들어, SoC(802)가 3개의 파워 도메인을 포함하고, 이들 중 2개는 1 A의 부하 전류를 유도하고, 이들 중 하나는 5 A의 부하 전류를 유도하면, 제2 다이싱된 IVR(806) 및 제4 다이싱된 IVR(810)은 1 A의 부하 전류를 유도하는 2개의 파워 도메인 중 하나에 독립적으로 결합될 수 있고, 제1 다이싱된 IVR(804) 및 제3 다이싱된 IVR(808)은 5 A의 부하 전류를 유도하는 파워 도메인에 집합적으로 결합될 수 있어, 이에 의해 IVR 그룹을 형성한다.

몇몇 실시예에서, 다이싱된 IVR은 SoC(802)의 특정 파워 도메인에 실시간으로 할당될 수 있다. 예를 들어, 전자 시스템(800)은 SoC(802) 내의 각각의 파워 도메인에 의해 유도된 전류량을 실질적으로 실시간으로 결정하도록 구성된 전력 관리 모듈(812)을 포함할 수 있다. (1) 제1 파워 도메인과 연계된 다이싱된 IVR(들)의 최대 출력 전류값과 (2) 제1 파워 도메인에 의해 유도된 전류량 사이의 차이가 사전결정된 임계치보다 낮으면, 전력 관리 모듈(812)은 새롭게 할당된 IVR이 제1 파워 도메인에 부가의 전류를 제공할 수 있도록 부가의 다이싱된 IVR을 제1 파워 도메인에 할당하도록 구성될 수 있다. 이 방식으로, 전력 관리 모듈(812)은 실시간으로 파워 도메인에 제공된 전류량을 적응시킬 수 있다. 몇몇 실시예에서, 전자 시스템(800)은 단위 IVR이 파워 도메인에 실시간으로 할당될 수 있도록 하나 이상의 예비 단위 IVR을 유지할 수 있다.

몇몇 실시예에서, 다이싱된 IVR은 단일 패키지 내에 SoC 다이 옆에 배치될 수 있어, 이에 의해 패키지 내에 시스템을 형성한다. 도 9는 몇몇 실시예에 따른 SoC 다이 및 다이싱된 IVR을 갖는 단일 패키지를 도시하고 있다. 도 9는 단일 패키지(912) 내에 SoC 다이(902), 다이싱된 IVR(904 내지 910)을 포함한다. 몇몇 실시예에서, 다이싱된 IVR(904 내지 910)은 비패키징된 베어 다이일 수 있다. 단위 IVR이 1×1 mm이면, 3개의 단위 IVR을 갖는 다이싱된 IVR(904)은 1×3 mm이고, 2개의 단위 IVR을 갖는 다이싱된 IVR(908)은 2×1 mm이다. 몇몇 실시예에서, 패키지(912)는 싱글 인라인 패키지, 듀얼 인라인 패키지(dual in-line package: DIP), 세라믹 DIP, 글래스 밀봉 세라믹 DIP, 쿼드러플 인라인 패키지, 스키니 DIP, 지그재그 인라인 패키지, 몰디드 DIP, 또는 플라스틱 DIP를 포함할 수 있는 스루홀 패키지일 수 있다. 몇몇 실시예에서, 패키지(912)는 표면 실장부를 포함할 수 있다. 표면 실장부는 세라믹 칼럼 그리드 어레이(ceramic column grid array: CGA), 칼럼 그리드 어레이(column grid array), 세라믹 패키지(ceramic package), 랜드 그리드 어레이(land grid array: LGA), 및 멀티칩 모듈(multi-chip module: MCM) 및 웨이퍼 레벨 칩 스케일 패키지(wafer-level chip-scale package: WLCSP)와 같은 칩 스케일 패키지(chip-scale package: CSP)를 포함할 수 있다. 몇몇 실시예에서, 패키지(912)는 칩 캐리어일 수 있다. 칩 캐리어는 패키지의 모든 4개의 에지 상에 전기 접점을 갖는 직사각형 패키지를 포함할 수 있다. 칩 캐리어는 범프칩 캐리어(bump chip carrier: BCC), 세라믹 리드레스 칩 캐리어(ceramic leadless chip carrier: CLCC), 듀얼 리드레스 칩 캐리어(dual lead-less chip carrier: DLCC), 및 플라스틱 리디드 칩 캐리어(plastic leaded chip carrier: PLCC)를 포함할 수 있다. 몇몇 실시예에서, 패키지(912)는 핀 그리드 어레이를 포함할 수 있다. 핀 그리드 어레이는 유기 핀 그리드 어레이(organic pin grid array: OPGA), 플립칩 핀 그리드 어레이(flip-chip pin grid array: FCPGA), 핀 어레이 카트리지(pin array cartridge: PAC), 핀 그리드 어레이(pin grid array: PGA), 및 세라믹 핀 그리드 어레이(ceramic pin grid array: CPGA)를 포함할 수 있다. 몇몇 실시예에서, 패키지(912)는 볼 그리드 어레이를 포함할 수 있다. 볼 그리드 어레이는 미세 피치 볼 그리드 어레이(fine pitch ball grid array: FBGA), 세라믹 볼 그리드 어레이(ceramic ball grid array: CBGA), 플라스틱 볼 그리드 어레이(plastic ball grid array: PBGA), 및 박형 볼 그리드 어레이(thin ball grid array: TBGA)를 포함할 수 있다.

몇몇 실시예에서, 다이싱된 IVR은 인쇄 회로 기판 상의 SoC 패키지 옆에 배치될 수 있다. 도 10은 몇몇 실시예에 따른 SoC 패키지 및 다이싱된 IVR을 갖는 인쇄 회로 기판을 도시하고 있다. 도 10은 인쇄 회로 기판(1012) 상에 SoC 패키지(1002) 및 다이싱된 IVR(1004 내지 1010)을 포함한다. 몇몇 실시예에서, 다이싱된 IVR(1004 내지 1010)은 개별 패키지 내에 있을 수 있다. 예를 들어, 상부 IVR 패키지(1004)는 3개의 단위 IVR 다이를 포함할 수 있고, 좌측 IVR 패키지(1008)는 2개의 단위 IVR 다이를 포함할 수 있다.

몇몇 실시예에서, SoC는 특정 전압을 제공하도록 다이싱된 IVR에 요청하는 전압 요청을 다이싱된 IVR에 송신할 수 있다. SoC는 또한, 어느 전압이 실제로 다이싱된 IVR에 의해 SoC에 전달되고 있는지를 표시하는 피드백 신호를 다이싱된 IVR에 제공할 수 있다. 도 11은 몇몇 실시예에 따른 SoC와 하나 이상의 다이싱된 IVR 사이의 통신을 도시하고 있다. 도 11은 SoC(902), 및 2개의 IVR 그룹(904, 909)을 갖는 SoC 패키지(912)를 포함한다. SoC(902)는 원하는 전압을 표시하기 위해 IVR 그룹(904, 906)에 전압 요청을 송신할 수 있다. 전압 요청은 I2C, PMBus 또는 SPI 중 하나를 포함하는, 다양한 통신 프로토콜을 사용하여 통신 채널(1102, 1104)을 거쳐 송신될 수 있다. SoC(902)는 또한 어느 전압이 현재 IVR 그룹(904, 906)에 의해 SoC(902)에 전달되고 있는지를 표시하기 위해 IVR 그룹에 피드백 신호를 송신할 수 있다. 몇몇 경우에, SoC(902)는 도 11에 도시되어 있는 바와 같이, V_SENSE 핀을 사용하여 피드백 신호를 송신할 수 있다.

이후에, IVR 그룹은 IVR 그룹이 SoC에 적절한 전압을 제공하는지 여부를 결정하기 위해 전압 요청 및 피드백 신호를 사용할 수 있다. IVR 그룹이 SoC에 적절한 전압을 제공하지 않으면, IVR 그룹은 전압 요청 및 피드백 신호에 기초하여 출력 전압을 조정할 수 있다. 몇몇 실시예에서, 전압 요청 및/또는 피드백 신호는 아날로그 신호일 수 있고, 다른 실시예에서 전압 요청 및/또는 피드백 신호는 디지털 신호일 수 있다.

단위 전압 조정기를 조립하는 것은, IVR이 프로세스 편차, 온도 편차, 및 전압 편차를 받게 되었을 때 상이한 단위 IVR에 의해 전달된 전류와 전압을 균형화하는 것이 어려울 수 있기 때문에 과제가 될 수 있다. 예를 들어, 프로세스 및 온도 편차에 기인하여, 2개의 동일한 단위 IVR이 상이한 전압 및 전류를 제공할 수 있다. 예를 들어, 이상적인 경우에, 단위 IVR(906)은 1 A를 전달해야 하고, 3개의 단위 IVR을 갖는 IVR 그룹(904)은 3 A를 전달해야 한다. 그러나, 프로세스 및 온도 편차에 기인하여, IVR 그룹(904) 내의 단위 IVR은 공칭 주파수에 비교하여 더 높은 주파수에서 운용될 수도 있어, 이에 의해 3 A 대신에 3.5 A를 전달한다. 다른 한편으로, 단위 IVR(906)은 공칭 주파수에 비교하여 더 낮은 주파수에서 운용될할 수도 있어, 이에 의해 1 A 대신에 0.5 A를 전달한다. IVR 단위의 출력 핸들링의 이러한 불균형은 전체 변환 효율을 열화시키고 전력 소비를 증가시키고, 또한 특정 단위 IVR을 과잉 응력을 받게 하고 그 단위 IVR의 수명을 감소시킬 수 있다.

이들 문제점을 처리하기 위해, SoC(902)는 단위 IVR 또는 IVR 그룹에 의해 제공되는 전류량에 대한 정보를 수신하도록 구성될 수 있다. 단위 IVR 또는 IVR 그룹에 의해 제공되는 전류량에 대한 정보는 단위 IVR 또는 IVR 그룹의 동작 정보를 포함할 수 있다. 몇몇 실시예에서, 동작 정보는 단위 IVR의 또는 IVR 그룹의 동작 조건에 대한 정보를 포함할 수 있다. 동작 조건은 (1) IVR 내의 스위치가 스위칭되는 주파수(또한 스위칭 주파수라 칭함), (2) 그 동안에 전류 드레인 스위치가 턴온되는 시간량에 비교한 그 동안에 전류 소싱 스위치가 턴온되는 시간량의 비율(또한 듀티 사이클이라 칭함), 및 (3) 예를 들어 온도 센서를 사용하여 측정된 IVR의 작동 주파수 중 하나 이상을 포함할 수 있다. 몇몇 경우에, 동작 정보는 (1) 전원 스위치가 임의의 전력 변환 사이클을 스킵핑하는지(또한 펄스 스킵핑으로서 공지되어 있음) 여부에 대한 정보, 및 (2) 전류 센서에 의해 결정될 수 있는 IVR에 의해 출력된 전류의 값 중 하나 이상을 또한 포함할 수 있다. 전류 센서는 직렬 저항 또는 다른 낮은 전력 대량 소비법(power hungry method)을 사용하여 구현될 수 있다(예를 들어, 전류를 예를 들어 1/100로 감소시키고 이어서 직렬 저항을 사용하여 더 작은 전류값을 측정하기 위해 전류 미러링을 사용함). 단위 IVR 또는 IVR 그룹은 통신 채널(1102, 1104)을 거쳐 SoC(902)에 동작 정보를 제공할 수 있다.

일단, SoC(902)가 단위 IVR 또는 IVR 그룹의 동작 정보를 수신하면, SoC(902)는 단위 IVR 또는 IVR 그룹 중 하나 이상이 SoC(902)에 전달된 전류량을 조정하기 위해 이들의 동작 파라미터를 조정해야 하는 것을 표시하는 조정 명령을 단위 IVR 또는 IVR 그룹 중 하나 이상에 송신함으로써 단위 IVR 또는 IVR 그룹을 균형화하도록 구성될 수 있다. 동작 파라미터는 예를 들어, IVR의 스위칭 주파수, 듀티 사이클, 및/또는 펄스 스킵핑 동작을 포함할 수 있다.

예를 들어, IVR 그룹이 통신 채널(1102, 1104)을 사용하여 SoC(902)에 이들의 스위칭 주파수 정보를 송신할 때, SoC(902)는 이들 중 임의의 하나가 너무 빠르게 운용됨으로써 너무 많은 전류를 전달하는지 또는 이들 중 임의의 하나가 너무 느리게 운용됨으로써 너무 적은 전류를 전달하는지 여부를 결정하기 위해 IVR 그룹의 스위칭 주파수를 비교할 수 있다. 단위 IVR 중 임의의 하나가 너무 빠르게 또는 너무 느리게 운용되면, SoC(902)는 이들의 스위칭 주파수를 대응적으로 증가시키거나 감소시키기 위해 관련 IVR 그룹에 조정 명령을 송신할 수 있다. 몇몇 실시예에서, 조정 명령은 모든 단위 IVR 및 IVR 그룹에 브로드캐스팅될 수 있고, 다른 실시예에서, 조정 명령은 개별 단위 IVR 또는 IVR 그룹에 독립적으로 송신될 수 있다.

몇몇 실시예에서, IVR 그룹은 웨이퍼 상에서 서로 물리적으로 가까운 단위 IVR을 포함할 수 있다. 리소그래피 기술의 특성에 기인하여, 웨이퍼 상에서 서로 물리적으로 근접한 IVR은 적은 프로세스 편차를 나타내는 경향이 있다. 예를 들어, 인접한 단위 IVR은 웨이퍼 상에서 물리적으로 멀리 있는 IVR에 비교하여 적은 프로세스 편차를 나타낸다. 따라서, 단위 IVR 사이의 프로세스 편차를 감소시키기 위해, IVR 그룹은 웨이퍼 상에 서로 물리적으로 근접한 단위 IVR을 포함할 수 있다. 예를 들어, IVR 그룹(904) 내의 단위 IVR은 웨이퍼 상에서 서로 물리적으로 가까운 단위 IVR로부터 선택될 수 있다. 몇몇 경우에, 동일한 SoC(902)에 결합된 IVR 그룹은 IVR 그룹 사이의 프로세스 편차가 완화되도록 웨이퍼 상에서 서로 물리적으로 가까운 단위 IVR을 포함할 수 있다. 예를 들어, IVR 그룹(904, 906)은 웨이퍼 상에 서로 물리적으로 가까운 단위 IVR을 포함할 수 있다.

도 12는 몇몇 실시예에 따른 독립적인 패키지 내에 패키징된 SoC와 IVR 그룹 사이의 통신을 도시하고 있다. IVR 그룹 패키지(1004, 1006)는 PCB(1012) 상의 SoC 패키지(1002) 옆에 배치될 수 있다. IVR 그룹 패키지(1004, 1006)는 채널(1204, 1206)을 거쳐 SoC 패키지(1002)와 통신할 수 있다. 채널(1204, 1206)은 I2C, PMBus 또는 SPI 중 하나를 포함하는 다양한 통신 프로토콜을 수용할 수 있다. 1012에서 시스템의 통신 동작은 912에서 시스템의 통신 동작에 실질적으로 유사하다.

도 13은 몇몇 실시예에 따른 단위 IVR을 사용하는 모바일 디바이스(1300)를 도시하고 있다. 전자 디바이스(1300)는 예를 들어, 응용 프로세서(application processor: AP)(1302), 통신 프로세서(communication processor: CP)(1304), 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM)(1306), 플래시 메모리(1308), 및 무선 주파수(radio frequency: RF) 전력 증폭기(1310)를 포함하는, 다양한 집적 회로 칩을 포함한다. 전자 디바이스(1300) 내의 칩(1302 내지 1310)은 배터리(1312)로부터의 전압을 칩(1302 내지 1310)에 의해 사용된 전압으로 변환하는 IVR 그룹(1316)으로부터 소스 전압을 수신할 수 있다.

몇몇 실시예에서, 파워 도메인의 수 및 각각의 파워 도메인에 의해 유도된 전류에 따라, IVR 그룹은 하나 이상의 단위 IVR을 포함할 수 있다. 예를 들어, AP(1302)는 AP(1302)가 많은 양의 전류를 소비하기 때문에 4개의 단위 IVR을 갖는 IVR 그룹을 사용할 수 있고, 반면에 CP(1304)는 CP(1304)가 적은 전류를 소비할 수 있기 때문에 2개의 단위 IVR을 갖는 IVR 그룹을 사용할 수 있다.

확대된 보조 도면(1318)에 도시되어 있는 바와 같이, IVR 그룹(1314)은 배터리 전압(V_IN)을 수신하고 이를 부하 칩[이 경우에, AP(1302)]이 사용할 수 있는 출력 전압(V_OUT)으로 변환할 수 있다. 전술된 바와 같이, IVR 그룹(1314)은 I2C, SPI 또는 PMBus와 같은 통신 프로토콜을 사용하여 부하 칩과 통신할 수 있어, IVR 그룹(1314)이 부하 칩(1302)에 정확한 V_OUT을 전달할 수 있게 된다.

몇몇 실시예에서, 단위 IVR 또는 IVR 그룹은 3개의 단자: 입력 전압 단자, 출력 전압 단자, 및 접지 단자만을 포함할 수도 있다. 제어 신호 통신을 위한 하나 이상의 단자를 할당하는 대신에, 이러한 단위 IVR 또는 IVR 그룹은 입력 또는 출력 전압 상에 작은 저동요 디지털 신호를 오버레이함으로써 입력 전압 단자 또는 출력 전압 단자를 거쳐 다른 디바이스와 제어 신호를 통신할 수 있다.

도 14a 내지 도 14b는 몇몇 실시예에 따른 IVR의 입력 전압 단자 또는 출력 전압 단자를 거친 제어 신호의 통신을 도시하고 있다. 도 14a는 4 V의 DC 입력 전압을 갖는 입력 전압(1402) 파형을 도시하고 있다. DC 입력 전압은 50 mV와 같은 작은 전압 동요를 갖는 디지털 제어 신호에 의해 오버레이된다. 도 14b는 입력 전압 단자(1402)를 통해 디지털 제어 신호를 수신하거나 전송하는 수신기/송신기(또는 디코더/인코더) 회로(1406)를 포함하는 단위 IVR을 도시하고 있다. 디지털 제어 신호는 신호의 주파수 및/또는 신호의 펄스폭을 조정함으로써 인코딩될 수 있다. 이 방법을 사용하여, 단위 IVR은 I²C, PMBus, SPI와 같은 프로토콜을 사용하는 통신을 위해 통상적으로 전용되는 다수의 핀을 제거할 수 있고, 입력 전압 단자(1402), 또는 유사하게 출력 전압 단자(도시 생략)를 통해 통신할 수 있다. 입력 및 출력 전압 단자 사이에서, 더 높은 DC 전압을 갖는 것(예를 들어, 강압 IVR에서 입력 전압 단자; 승압 IVR에서 출력 전압 단자)은, 더 높은 DC 전압값이 디지털 제어 신호에 의해 도입된 노이즈에 덜 취약하기 때문에 디지털 제어 신호를 오버레이하는데 더 적합하다. 예를 들어, 5 V 상의 50 mV 노이즈는 단지 1% 노이즈이고, 반면에 1 V 상의 50 mV는 5% 노이즈이다.

종래의 전자 디바이스에서, 집적 회로칩은 전압 공급부로부터 노이즈를 필터링하기 위해 이들의 옆에 배치된 다수의 온 PCB 디커플링 커패시터를 갖는다. 온 PCB 디커플링 커패시터는 부피가 큰 경향이 있고, 따라서 이들 커패시터는 전자 디바이스에서 대면적/체적을 차지한다. 더욱이, 칩에 결합된 디커플링 커패시터의 수는 칩에 의해 유도된 전류량에 대략 비례할 수 있다. 따라서, 온 PCB 디커플링 커패시터에 의해 소비된 면적/체적이 크다.

몇몇 실시예에서, IVR 그룹(1316)은 전자 디바이스(1300)와 같은 전자 시스템 내의 온 PCB 디커플링 커패시터를 대체할 수 있다. 특히, IVR 그룹(1316)은 IVR 그룹(1316)이 온 PCB 디커플링 커패시터와 동일한 방식으로 배열될 수 있는 점에서 온 PCB 디커플링 커패시터의 물리적 대체물일 수 있다. 이는 적어도 2개의 이유로 유리하다. 첫째로, IVR 그룹(1316)은 디커플링 커패시터보다 소형일 수 있기 때문에, 온 PCB 디커플링 커패시터를 사용하는 면적 비용이 감소될 수 있다. 둘째로, 온 PCB 디커플링 커패시터는 단지 수동 전압 조정만을 제공하고, 반면에 IVR 그룹(1316)은 능동 전압 조정을 제공할 수 있어, 이에 의해 조정된 저노이즈 전압을 부하 칩에 제공한다. 따라서, IVR 그룹은 PCB 디자인을 상당히 수정하지 않고 PCB 면적의 감소 및 더 양호한 전압 조정을 제공할 수 있다.

몇몇 실시예에서, 전자 디바이스(1300)는 전력 관리 모듈(812)을 포함할 수 있다. 전력 관리 모듈(812)은 전자 디바이스(1302 내지 1310) 내의 부하 칩들 중 하나에 IVR 그룹을 동적으로 할당하도록 구성될 수 있다. 예를 들어, AP(1302)에 의해 소비된 전류량이 AP(1302)에 할당된 IVR 그룹에 의해 제공될 수 있는 최대 전류에 도달할 때, 전력 관리 모듈(812)은 부가의 IVR 그룹 또는 부가의 단위 IVR을 AP(1302)에 할당할 수 있어 AP의 동작이 방해되지 않게 된다. 다른 실시예에서, AP(1302)에 의해 소비된 전류량이 AP(1302)에 할당된 IVR 그룹에 의해 제공될 수 있는 최대 전류보다 충분히 낮을 때, 전력 관리 모듈(812)은 그 IVR 그룹 내의 하나 이상의 단위 IVR을 CP(1304)와 같은 다른 칩에 할당할 수 있다. 단위 IVR의 할당은 단위 IVR과 칩 사이에 전기 접속부를 재구성함으로써 수행될 수 있다. 전기 접속부의 재구성은 필드 프로그램가능 논리 어레이(field programmable gate array: FPGA)에 사용된 것들과 유사하게 스위치 매트릭스를 사용하여 수행될 수 있다. IVR 그룹을 광범위한 부하 칩에 동적으로 할당함으로써, 모바일 디바이스 설계자는 IVR 그룹의 총 개수를 과잉 제공하지 않아야 한다. 예를 들어, AP(1302)가 최대 전류에서 동작할 때 5개의 IVR 그룹을 사용하고 CP(1304)가 최대 전류에서 동작할 때 3개의 IVR 그룹을 사용하는 것으로 가정한다. AP(1302) 및 CP(1304)의 모두가 동시에 최대 전류에서 동작하는 가능성이 매우 적으면, 모바일 디바이스 설계자는 예를 들어, AP(1302) 및 CP(1304) 함께에 대해 8개의 IVR 그룹 대신에, 6개를 할당할 수 있다.

몇몇 실시예에서, 전력 관리 모듈(812)은 프로세서 상에서 실행하는 소프트웨어 애플리케이션으로서 구현될 수 있다. 소프트웨어 애플리케이션은 메모리 내에 저장될 수 있다. 메모리는 비일시적 컴퓨터 판독가능 매체, 플래시 메모리, 자기 디스크 드라이브, 광학 드라이브, 프로그램가능 판독 전용 메모리(programmable read-only memory: PROM), 판독 전용 메모리(read-only memory: ROM), 또는 임의의 다른 메모리 또는 메모리의 조합일 수 있다. 소프트웨어는 컴퓨터 명령 또는 컴퓨터 코드를 실행하는 것이 가능한 프로세서 상에서 실행될 수 있다. 프로세서는 또한 응용 주문형 집적 회로(application specific integrated circuit: ASIC), 프로그램가능 논리 어레이(programmable logic array: PLA), 필드 프로그램가능 게이트 어레이(FPGA) 또는 임의의 다른 집적 회로를 사용하여 하드웨어에서 구현될 수도 있다. 몇몇 실시예에서, 전력 관리 모듈(812) 자체는 응용 주문형 집적 회로(ASIC), 프로그램가능 논리 어레이(PLA), 필드 프로그램가능 게이트 어레이(FPGA)를 사용하여 하드웨어에서 구현될 수 있다. 예를 들어, 전력 관리 모듈(812)은 Verilog, VHDL, 및 Bluespec을 포함하는 하드웨어 프로그래밍 언어를 사용하여 합성될 수 있다. 몇몇 실시예에서, 전력 관리 모듈은 SoC 다이 내부에 또는 개별 단위 IVR 다이 내에 통합된 회로 블록일 수 있다.

전자 디바이스(1300)는 사용자 장비를 포함하는 셀룰러 디바이스를 포함할 수 있다. 사용자 장비는 하나 이상의 무선 액세스 네트워크 및/또는 유선 통신 네트워크와 통신한다. 사용자 장비는 음성 통신 기능을 갖는 휴대폰일 수 있다. 사용자 장비는 또한 워드 프로세싱, 웹브라우징, 게임, 이북 기능, 운영 체제, 및 풀 키보드와 같은 서비스를 제공하는 스마트폰일 수 있다. 사용자 장비는 또한 스마트폰에 의해 제공되는 네트워크 액세스 및 대부분의 서비스를 제공하는 태블릿 컴퓨터일 수 있다. 사용자 장비는 또한 웨어러블 시계, 웨어러블 펜던트, 또는 용이하게 휴대될 수 있는 임의의 다른 유형의 컴퓨팅 디바이스와 같은 웨어러블 컴퓨팅 디바이스일 수 있다. 사용자 장비는 Symbian OS, iPhone OS, RIM의 블랙베리, Windows Mobile, Linux, HP WebOS, Tizen, 및 Android와 같은 운영 체제를 사용하여 동작한다. 스크린은 모바일 디바이스에 데이터를 입력하는데 사용되는 터치 스크린일 수도 있는데, 이 경우에 스크린이 풀 키보드 대신에 사용될 수 있다. 사용자 장비는 또한 글로벌 포지셔닝 좌표, 프로파일 정보, 또는 다른 위치 정보를 유지할 수 있다.

전자 디바이스(1300)는 계산 및 통신이 가능한 임의의 플랫폼을 또한 포함한다. 비한정적인 예는 텔레비전(TV), 비디오 프로젝터, 셋탑 박스 또는 셋탑 단위, 디지털 비디오 레코더(digital video recorders: DVR), 컴퓨터, 넷북, 랩탑, 및 계산 기능을 갖는 임의의 다른 음성/시각 장비를 포함할 수 있다. 컴퓨팅 디바이스(106)는 명령을 처리하고 메모리 내에 저장될 수도 있는 소프트웨어를 실행하는 하나 이상의 프로세서를 갖고 구성된다. 프로세서는 또한 메모리와 통신하고, 다른 디바이스와 통신하도록 인터페이스한다. 프로세서는 CPU, 응용 프로세서, 및 플래시 메모리를 조합하는 시스템 온 칩과 같은 임의의 적용 가능한 프로세서일 수 있다. 전자 디바이스(1300)는 키보드, 터치 스크린, 트랙볼, 터치 패드 및/또는 마우스와 같은 다양한 사용자 인터페이스를 또한 제공할 수 있다. 전자 디바이스(1300)는 몇몇 실시예에서 스피커 및 디스플레이 디바이스를 또한 포함할 수도 있다.

개시된 요지는 이하의 설명에 설명되거나 도면에 도시되어 있는 구성의 상세 및 구성요소의 배열에 그 용례에 있어서 한정되는 것은 아니라는 것이 이해되어야 한다. 개시된 요지는 다른 실시예 및 다양한 방식으로 실시되고 수행되는 것이 가능하다. 또한, 본 명세서에 이용된 구문 및 용어는 설명의 목적이고 한정으로서 간주되어서는 안된다는 것이 이해되어야 한다.

이와 같이, 당 기술 분야의 숙련자들은 본 개시내용이 기초로 하는 개념이 개시된 요지의 다수의 목적을 수행하기 위한 다른 구조, 장치, 시스템, 및 방법의 설계를 위한 기초로서 즉시 이용될 수 있다는 것을 이해할 수 있을 것이다. 따라서, 청구범위는 이들이 개시된 요지의 사상 및 범주로부터 벗어나지 않는 한, 이러한 등가의 구성을 포함하는 것으로서 간주되어야 하는 것이 중요하다.

개시된 요지가 상기 예시적인 실시예에 설명되고 예시되었지만, 본 개시내용은 단지 예로서만 이루어진 것이고, 개시된 요지의 구현예의 상세의 수많은 변화가 이어지는 청구범위에 의해서만 한정되는 개시된 요지의 사상 및 범주로부터 벗어나지 않고 이루어질 수도 있다는 것이 이해되어야 한다.

Claims

전압 조정기에 있어서,
입력 전압 단자;
출력 전압 단자;
접지 단자; 및
복수의 단위 통합 전압 조정기(integrated voltage regulator: IVR)로서, 상기 복수의 단위 IVR 각각은 IVR 입력 전압 단자, IVR 출력 전압 단자, 및 IVR 접지 단자를 포함하는 것인, 상기 복수의 단위 IVR
을 포함하고,
상기 복수의 단위 IVR 각각의 입력 전압 단자는 상기 전압 조정기의 입력 전압 단자에 전기적으로 접속되고,
상기 복수의 단위 IVR 각각의 출력 전압 단자는 상기 전압 조정기의 출력 전압 단자에 전기적으로 접속되고,
상기 복수의 단위 IVR 각각의 접지 단자는 상기 전압 조정기의 접지 단자에 전기적으로 접속되고,
상기 복수의 단위 IVR 각각은 실질적으로 동일한 성능 특성을 갖는 것인 전압 조정기.
제1항에 있어서, 상기 복수의 단위 IVR 각각은 동일한 제어 신호를 수신함으로써 서로 병렬적으로 동작하도록 구성된 것인 전압 조정기.
제1항에 있어서, 상기 복수의 단위 IVR은 시간 엇갈린 제어 신호를 수신함으로써 다상 동작 모드에서 동작하도록 구성된 것인 전압 조정기.
제1항에 있어서, 상기 복수의 단위 IVR 각각은 서로 동기화되지 않은 제어 신호를 수신함으로써 독립적으로 동작하도록 구성된 것인 전압 조정기.
제2항에 있어서, 상기 제어 신호는 상기 입력 전압 단자에 결합된 신호 라인 상에 오버레이된 저동요(low-swing) 디지털 신호를 포함한 것인 전압 조정기.
제2항에 있어서, 상기 제어 신호는 상기 출력 전압 단자에 결합된 신호 라인 상에 오버레이된 저동요 디지털 신호를 포함한 것인 전압 조정기.
제1항에 있어서, 상기 복수의 단위 IVR 중 적어도 2개는 웨이퍼 상에서 서로 인접하여 배열되고, 이에 의해 제조 프로세스 편차의 효과를 감소시키는 것인 전압 조정기.
제1항에 있어서, 상기 복수의 단위 IVR은 단일 다이 상에서 구체화된 것인 전압 조정기.
제1항에 있어서, 상기 복수의 단위 IVR은 단일 패키지 내에 패키징된 복수의 다이 상에서 구체화된 것인 전압 조정기.
제1항에 있어서, 상기 복수의 단위 IVR은 인쇄 회로 기판을 거쳐 결합된 복수의 패키지 내에서 구체화된 것인 전압 조정기.
전자 시스템에 있어서,
제1 파워 도메인을 포함하는 부하 칩으로서, 상기 제1 파워 도메인은 입력 전압 단자 및 접지 단자를 포함하는 것인, 상기 부하 칩;
제1항 내지 제10항 중 어느 한 항에 따른 제1 전압 조정기로서, 상기 제1 전압 조정기는 입력 전압 단자, 출력 전압 단자, 및 접지 단자를 포함하고, 상기 제1 전압 조정기의 출력 전압 단자는 상기 제1 파워 도메인의 입력 전압 단자에 전기적으로 결합되고, 상기 제1 전압 조정기의 접지 단자는 상기 제1 파워 도메인의 접지 단자에 전기적으로 접속된 것인, 제1 전압 조정기를 포함하는 전자 시스템.
제11항에 있어서,
상기 부하 칩은 제2 파워 도메인을 포함하고, 상기 제2 파워 도메인은 입력 전압 단자 및 접지 단자를 포함하고,
상기 전자 시스템은 제1항 내지 제10항 중 어느 한 항에 따른 제2 전압 조정기를 더 포함하고, 상기 제2 전압 조정기는 입력 전압 단자, 출력 전압 단자, 및 접지 단자를 포함하고,
상기 제2 전압 조정기의 출력 전압 단자는 상기 제2 파워 도메인의 입력 전압 단자에 전기적으로 결합되고, 상기 제2 전압 조정기의 접지 단자는 상기 제2 파워 도메인의 접지 단자에 전기적으로 접속된 것인 전자 시스템.
제11항에 있어서, 상기 제1 전압 조정기 및 상기 제2 전압 조정기는 상기 제1 전압 조정기 및 상기 제2 전압 조정기와 각각 연관된 동작 정보를 상기 부하 칩에 제공하도록 구성된 것인 전자 시스템.
제13항에 있어서, 상기 제1 전압 조정기는 상기 제1 전압 조정기 자신의 동작을 조정하도록 상기 제1 전압 조정기에 요청하는 조정 명령을 상기 부하 칩으로부터 수신하도록 구성된 것인 전자 시스템.
제13항에 있어서, 상기 제1 전압 조정기의 동작 정보는 상기 제1 전압 조정기의 스위칭 주파수 정보를 포함한 것인 전자 시스템.
제11항에 있어서, 상기 부하 칩은 상기 제1 전압 조정기 및 상기 제2 전압 조정기와 각각 연관된 동작 정보를 상기 제1 전압 조정기 및 상기 제2 전압 조정기로부터 수신하고, 상기 제1 전압 조정기 또는 상기 제2 전압 조정기 중 하나가 공칭 주파수보다 높은 주파수에서 동작하는지 여부를 결정하도록 구성된 것인 전자 시스템.
제16항에 있어서, 상기 제1 전압 조정기가 공칭 주파수보다 높은 주파수에서 동작할 때, 상기 부하 칩은, 상기 제1 전압 조정기가 상기 제1 전압 조정기 자신의 작동 주파수를 감소시키게 하기 위한 조정 명령을 상기 제1 전압 조정기에 제공하도록 구성된 것인 전자 시스템.
제12항에 있어서,
제1항 내지 제10항 중 어느 한 항에 따른 제3 전압 조정기; 및
상기 제1 파워 도메인에 의해 유도된 전류량을 결정하고, 상기 제3 전압 조정기가 상기 제1 파워 도메인에 전류를 제공하게 하도록 또한 구성된 전력 관리 모듈
을 더 포함하는 전자 시스템.
제18항에 있어서, 상기 제1 전압 조정기 및 상기 제3 전압 조정기에 결합된 스위치 매트릭스를 더 포함하고, 상기 전력 관리 모듈은 상기 스위치 매트릭스가 상기 제3 전압 조정기를 상기 제1 파워 도메인에 결합하게 하도록 구성된 것인 전자 시스템.
제11항에 있어서, 상기 전자 시스템은 스마트폰, 웨어러블 컴퓨팅 디바이스, 또는 태블릿 컴퓨터 중 하나를 포함한 것인 전자 시스템.
전압 조정기를 제공하기 위한 장치에 있어서, 상기 장치는,
상기 전압 조정기에 의해 제공될 출력 전류량을 결정하고;
상기 출력 전류량을 제공하기 위한 단위 통합 전압 조정기(단위 IVR)의 수를 결정하고 - 상기 단위 IVR 각각은 사전결정된 범위 내의 전류량을 제공하기 위해 독립적으로 동작하도록 구성됨 -;
상기 전압 조정기를 위한 다수의 상기 단위 IVR을 선택하며;
상기 전압 조정기를 제공하기 위해 상기 선택된 단위 IVR을 병렬적으로 배열하도록 구성된 것인 전압 조정기를 제공하기 위한 장치.
제21항에 있어서, 상기 장치는 다수의 단위 IVR을 포함하는 웨이퍼의 부분을 절단함으로써 상기 선택된 단위 IVR을 배열하도록 구성된 것인 전압 조정기를 제공하기 위한 장치.
제21항에 있어서, 상기 장치는 웨이퍼 상에서 서로 근접하여 있는 다수의 단위 IVR을 선택하도록 구성된 것인 전압 조정기를 제공하기 위한 장치.