KR20160046657A - Semiconductor, method of manufacturing the same and stacked type package using therof - Google Patents

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Abstract

The present invention relates to a semiconductor package, a method for manufacturing the same, and a stacked type package using the same. According to an embodiment of the present invention, the semiconductor package comprises: a first substrate; a first molding unit formed on an upper portion of the first substrate, and having a component mounting groove formed therein; a first component arranged in the component mounting groove; and a first mold via formed to penetrate the first molding unit in a lower portion of the component mounting groove, and configured to electrically connect the first substrate to the first component. Therefore, the thickness of the semiconductor package can be reduced.

Description

반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지{SEMICONDUCTOR, METHOD OF MANUFACTURING THE SAME AND STACKED TYPE PACKAGE USING THEROF}TECHNICAL FIELD [0001] The present invention relates to a semiconductor package, a method of manufacturing the same, and a stacked package using the same. BACKGROUND OF THE INVENTION [0002]

본 발명은 반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지에 관한 것이다.
The present invention relates to a semiconductor package, a method of manufacturing a semiconductor package, and a stacked package using the same.

최근 전자산업은 전자기기의 소형화, 박형화를 위해 부품 실장 시 고밀도화, 고집적화가 가능한 다층인쇄회로기판(Multi-Layer Printed Circuit Board)을 이용한 실장 기술을 채용하고 있다. 이러한 다층인쇄회로기판은 고밀도, 고집적도 구현을 위해 기판 미세회로 및 범프 등의 요소 기술 발전을 통해 진행되고 있다. 최근, 전자 소자를 인쇄회로기판에 미리 실장하여 패키지로 구성하는 SIP(System In Package), CSP(Chip Sized Package), FCP(Flip Chip Package) 등의 반도체 패키지에 대한 개발이 활발히 이루어지고 있다. 또한, 고성능의 스마트폰의 소형화 및 성능 향상을 위하여 제어 소자와 메모리 소자를 하나의 패키지 형태로 구현한 적층형 패키지(Package On Package; POP)가 있다. 적층형 패키지는 제어 소자와 메모리 소자를 각각 개별적으로 패키징한 후, 이를 적층하여 연결함으로써 구현할 수 있다.Recently, the electronics industry adopts a mounting technique using a multi-layer printed circuit board (PCB) which enables high density and high integration in component mounting for miniaturization and thinning of electronic devices. Such multilayer printed circuit boards are being developed through the development of elemental technologies such as substrate microcircuits and bumps for high density and high integration. 2. Description of the Related Art Recently, semiconductor packages such as SIP (System In Package), CSP (Chip Sized Package), and FCP (Flip Chip Package) in which electronic devices are mounted on a printed circuit board in advance to form packages are being actively developed. There is also a package on package (POP) in which a control device and a memory device are implemented as a single package in order to miniaturize a high-performance smart phone and improve performance. The stacked package can be implemented by separately packaging the control device and the memory device, stacking them, and connecting them.

미국 등록 특허 제 5986209호United States Patent No. 5986209

본 발명의 일 측면은 두께를 감소시킬 수 있는 반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지를 제공하는 데 있다.According to an aspect of the present invention, there is provided a semiconductor package capable of reducing the thickness, a method of manufacturing the semiconductor package, and a stacked package using the same.

본 발명의 다른 측면은 미세 피치에 대응 가능한 반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지를 제공하는 데 있다.
Another aspect of the present invention is to provide a semiconductor package, a method of manufacturing a semiconductor package, and a stacked package using the semiconductor package.

본 발명의 실시 예에 따르면, 제1 기판, 제1 기판 상부에 형성되며, 소자 실장홈이 형성된 제1 몰딩부, 소자 실장홈에 배치되는 제1 소자 및 소자 실장홈 하부에서 제1 몰딩부를 관통하도록 형성되어 제1 기판과 제1 소자를 전기적으로 연결하는 제1 몰드 비아를 포함하는 반도체 패키지가 제공된다.According to an embodiment of the present invention, there is provided a semiconductor device comprising: a first substrate; a first molding part formed on the first substrate, the first molding part having element mounting grooves formed therein, the first element disposed in the element mounting recess, And a first mold via electrically connected to the first substrate and the first substrate.

제1 몰드 비아는 전도성 범프로 형성된다. The first mold via is formed as a conductive bump.

또는, 제1 몰드 비아는 금속 포스트와 금속 포스트 상부에 형성된 전도성 범프를 포함하여 형성된다. Alternatively, the first mold via is formed including a metal post and a conductive bump formed on the metal post.

실장홈의 양측에 형성되어 제1 몰딩부를 관통하도록 형성되는 제2 몰드 비아를 더 포함한다.
And a second molded via formed on both sides of the mounting groove and formed to penetrate the first molding portion.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 3 내지 도 10은 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 예시도이다.
도 11은 본 발명의 실시 예에 따른 적층형 패키지를 나타낸 예시도이다.1 is an exemplary view showing a semiconductor package according to an embodiment of the present invention.
2 is an exemplary view showing a semiconductor package according to another embodiment of the present invention.
3 to 10 are views showing an example of a method of manufacturing a semiconductor package according to an embodiment of the present invention.
11 is an exemplary view showing a stacked package according to an embodiment of the present invention.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The objectives, specific advantages and novel features of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. It should be noted that, in the present specification, the reference numerals are added to the constituent elements of the drawings, and the same constituent elements have the same numerical numbers as much as possible even if they are displayed on different drawings. It will be further understood that terms such as " first, "" second," " one side, "" other," and the like are used to distinguish one element from another, no. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description of the present invention, detailed description of related arts which may unnecessarily obscure the gist of the present invention will be omitted.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.1 is an exemplary view showing a semiconductor package according to an embodiment of the present invention.

본 발명의 일 실시 예에 따르면, 반도체 패키지(100)는 기판(110), 몰딩부(120), 소자(160), 제1 몰드 비아(140) 및 제2 몰드 비아(130)를 포함한다.According to one embodiment of the present invention, a semiconductor package 100 includes a substrate 110, a molding portion 120, a device 160, a first mold via 140 and a second mold via 130.

본 발명의 실시 예에 따르면, 기판(110)은 절연층(111)과 회로층(112)을 포함하는 인쇄회로기판이다. 기판(110)의 내부에는 1층 이상의 회로층(112) 및 절연층(111)이 형성된다. 여기서, 절연층(111)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지가 될 수 있다. 또는 절연층(111)은 에폭시 수지에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지가 될 수 있다. 예를 들어 프리프레그가 될 수 있다. 또는 절연층(111)은 광경화성 수지 등이 사용될 수 있다. 그러나 절연층(111)은 특별히 이에 한정되는 것은 아니다. 회로층(112)은 공지된 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용 가능하며, 일반적으로 구리로 형성될 수 있다.According to an embodiment of the present invention, the substrate 110 is a printed circuit board including an insulating layer 111 and a circuit layer 112. In the substrate 110, at least one circuit layer 112 and an insulating layer 111 are formed. Here, the insulating layer 111 may be a thermosetting resin such as an epoxy resin, or a thermoplastic resin such as polyimide. Or the insulating layer 111 may be a resin in which epoxy resin is impregnated with a reinforcing material such as glass fiber or an inorganic filler. For example, it can be a prepreg. Alternatively, the insulating layer 111 may be made of a photo-curing resin or the like. However, the insulating layer 111 is not particularly limited to this. The circuit layer 112 is not limited as long as it is used as a conductive material for a known circuit, and may be generally formed of copper.

또한, 기판(110)은 인쇄회로기판으로 한정되는 것은 아니며, 세라믹 기판이나 금속 기판일 수 있다. In addition, the substrate 110 is not limited to a printed circuit board, and may be a ceramic substrate or a metal substrate.

본 발명의 실시 예에 따르면, 몰딩부(120)는 기판(110)의 상부에 형성된다. 몰딩부(120)는 기판(110)과 소자(160)를 외부 환경으로부터 보호하기 위해 형성된다. 본 발명의 실시 예에 따른 몰딩부(120)는 실리콘 겔(Silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)와 같은 공지된 몰딩재로 형성된다.According to an embodiment of the present invention, the molding part 120 is formed on the top of the substrate 110. The molding part 120 is formed to protect the substrate 110 and the element 160 from the external environment. The molding part 120 according to an embodiment of the present invention is formed of a known molding material such as a silicone gel (gel) or an epoxy molding compound (EMC).

본 발명의 실시 예에 따르면, 몰딩부(120)는 소자 실장홈(121)을 포함한다. 소자 실장홈(121)은 소자(160)가 배치되는 공간이다. 소자 실장홈(121)에 의해서 몰딩부(120)는 상면에서 내부로 빈 공간이 형성된 단차 구조를 갖는다. 여기서, 소자 실장홈(121)은 몰딩부(120)를 관통하는 것이 아니므로, 소자 실장홈(121)의 하부에도 몰딩부(120)가 존재한다. 따라서, 소자 실장홈(121)의 하부에 존재하는 몰딩부(120)에 의해서 기판(110)의 회로층이 외부로부터 보호된다. 또한, 본 발명의 실시 예에 따르면, 단차 구조의 몰딩부(120)에 의해서 소자(160)가 몰딩부(120)의 내부에 배치되므로 반도체 패키지(100)의 두께가 감소된다. According to the embodiment of the present invention, the molding part 120 includes the element mounting grooves 121. [ The element mounting groove 121 is a space in which the element 160 is disposed. The molding part 120 has a stepped structure in which an empty space is formed in the upper surface by the element mounting grooves 121. Since the element mounting grooves 121 do not penetrate the molding part 120, the molding part 120 exists in the lower part of the element mounting groove 121. Therefore, the circuit layer of the substrate 110 is protected from the outside by the molding part 120 existing in the lower part of the element mounting groove 121. According to the embodiment of the present invention, since the element 160 is disposed inside the molding part 120 by the molding part 120 of the stepped structure, the thickness of the semiconductor package 100 is reduced.

본 발명의 실시 예에 따르면, 소자(160)는 소자 실장홈(121)에 배치된다. 본 발명의 실시 예에 따르면, 소자(160)는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode), 메모리(Memory) 소자, 제어 IC(Control Integrated Circuit)와 같이 반도체 패키지에 실장될 수 있는 어떠한 종류도 가능하다.According to the embodiment of the present invention, the element 160 is disposed in the element mounting groove 121. According to an embodiment of the present invention, the device 160 may be any type of device that can be mounted on a semiconductor package such as an Insulated Gate Bipolar Transistor (IGBT), a diode, a memory device, and a control IC It is also possible.

본 발명의 실시 예에 따르면, 제1 몰드 비아(140)는 소자 실장홈(121)의 하부에서 몰딩부(120)를 관통하도록 형성된다. 또한, 본 발명의 실시 예에 따르면, 제1 몰드 비아(140)는 전도성 물질로 형성된다. 예를 들어, 제1 몰드 비아(140)는 전도성 범프로 형성된다. 즉, 소자 실장홈(121)의 하부에 관통 구조의 제1 몰드 비아홀(141)을 형성한 후, 제1 몰드 비아홀(141)에 전도성 범프를 형성하여 제1 몰드 비아(140)가 형성된다. 이와 같이 형성된 제1 몰드 비아(140)에 의해서 소자(160)와 기판(110)의 회로층이 서로 전기적으로 연결된다. 본 발명의 실시 예에 따르면, 제1 몰드 비아(140)는 전도성 재질의 볼(Ball) 또는 페이스트(Paste)로 형성된다. 또한, 제1 몰드 비아(140)는 솔더로 형성된다. 그러나 제1 몰드 비아(140)의 재질이 솔더로 한정되는 것은 아니다.According to the embodiment of the present invention, the first molded vias 140 are formed to penetrate the molding portion 120 in the lower portion of the element mounting groove 121. Also, according to an embodiment of the present invention, the first mold via 140 is formed of a conductive material. For example, the first mold via 140 is formed as a conductive bump. That is, the first mold via 140 is formed by forming the conductive bump in the first mold via hole 141 after the first mold via hole 141 having the through structure is formed in the lower part of the element mounting groove 121. The device 160 and the circuit layer of the substrate 110 are electrically connected to each other by the first mold via 140 thus formed. According to an embodiment of the present invention, the first mold via 140 is formed of a ball or a paste of a conductive material. Also, the first mold via 140 is formed of solder. However, the material of the first molded vias 140 is not limited to the solder.

본 발명의 실시 예에 따르면, 제1 몰드 비아(140)는 몰딩부(120)에 양측이 매립된 구조로 형성되므로, 근접한 제1 몰드 비아(140) 간의 절연이 확보된다. 또한, 제1 몰드 비아(140)는 제1 몰드 비아홀(141)을 채워 형성되므로 미세 피치(pitch) 구현이 가능하게 된다. According to the embodiment of the present invention, since the first molded vias 140 are formed in the molding part 120 on both sides, the insulation between the adjacent first molded vias 140 is ensured. Also, since the first mold via 140 is formed by filling the first mold via hole 141, a fine pitch can be realized.

본 발명의 실시 예에 따르면, 제2 몰드 비아(130)는 소자 실장홈(121)의 양측에서 몰딩부(120)를 관통하도록 형성된다. 본 발명의 실시 예에서 제2 몰드 비아(130)가 소자 실장홈(121)의 양측에 형성됨을 예시로 설명하지만, 이에 한정되는 것은 아니다. 즉, 제2 몰드 비아(130)가 몰딩부(120)에 형성되는 것이라면, 형성 위치와 개수는 변경될 수 있다.According to the embodiment of the present invention, the second molded vias 130 are formed to penetrate the molding portion 120 on both sides of the element mounting groove 121. In the embodiment of the present invention, the second molded vias 130 are formed on both sides of the device mounting groove 121, but the present invention is not limited thereto. That is, if the second molded vias 130 are formed in the molding part 120, the forming position and the number may be changed.

본 발명의 실시 예에 따르면, 제2 몰드 비아(130)의 하부는 기판(110)의 회로층과 접합된다. 이와 같이 형성된 제2 몰드 비아(130)에 의해서 기판(110) 또는 반도체 패키지(100)가 외부 구성부와 전기적으로 연결된다. 본 발명의 실시 예에 따르면, 제2 몰드 비아(130)는 전도성 물질로 형성된다.
In accordance with an embodiment of the present invention, the bottom of the second mold via 130 is bonded to the circuit layer of the substrate 110. The second mold via 130 thus formed electrically connects the substrate 110 or the semiconductor package 100 to the external component. According to an embodiment of the present invention, the second mold via 130 is formed of a conductive material.

도 2는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.2 is an exemplary view showing a semiconductor package according to another embodiment of the present invention.

본 발명의 실시 예에 따른 반도체 패키지(200)는 기판(110), 몰딩부(120), 소자(160), 제2 몰드 비아(130)를 포함하며, 이는 도 1의 반도체 패키지(100)와 동일한 구성이므로 설명은 생략하도록 한다.A semiconductor package 200 according to an embodiment of the present invention includes a substrate 110, a molding part 120, a device 160 and a second molded via 130, The description is omitted.

본 발명의 실시 예에 따르면, 반도체 패키지(200)의 제1 몰드 비아(150)는 금속 포스트(151)와 전도성 범프(152)를 포함한다.According to an embodiment of the present invention, the first mold via 150 of the semiconductor package 200 includes a metal post 151 and a conductive bump 152.

본 발명의 실시 예에 따르면, 제1 몰드 비아홀(141)에 금속 포스트(151)가 형성된다. 여기서, 금속 포스트(151)는 소자 실장홈(121)의 바닥보다 낮은 높이를 갖도록 형성된다. 본 발명의 실시 예에 따르면, 금속 포스트(151)는 전도성 금속으로 형성된다. 예를 들어, 금속 포스트(151)는 구리로 형성된다. 그러나 금속 포스트(151)의 재질이 구리로 한정되는 것은 아니다. 또한, 전도성 범프(152)는 금속 포스트(151)의 상부에 형성된다. 따라서, 전도성 범프(152)일 일부 또는 전체가 제1 몰드 비아홀(141)에 위치하도록 형성된다.According to the embodiment of the present invention, a metal post 151 is formed in the first mold via hole 141. Here, the metal posts 151 are formed to have a lower height than the bottom of the element mounting grooves 121. According to an embodiment of the present invention, the metal posts 151 are formed of a conductive metal. For example, the metal posts 151 are formed of copper. However, the material of the metal post 151 is not limited to copper. Also, the conductive bump 152 is formed on the top of the metal post 151. Therefore, a part or the whole of the conductive bump 152 is formed to be located in the first mold via hole 141.

본 발명의 실시 예에 따르면, 전도성 범프(152)는 전도성 재질의 볼(Ball) 또는 페이스트(Paste)로 형성된다. 또한, 전도성 범프(152)는 솔더로 형성된다. 그러나 전도성 범프(152)의 재질이 솔더로 한정되는 것은 아니다.According to an embodiment of the present invention, the conductive bump 152 is formed of a ball or a paste of a conductive material. Also, the conductive bumps 152 are formed of solder. However, the material of the conductive bump 152 is not limited to the solder.

본 발명의 실시 예에 따르면, 제1 몰드 비아(150)는 일부가 금속 포스트(151)로 구성되므로 전도성 범프(152)의 부피가 줄어들게 된다. 따라서, 전도성 범프(152)의 큰 부피로 발생하는 주변 회로 구성과의 단락(short)을 방지할 수 있다.
According to an embodiment of the present invention, since the first molded vias 150 are partially formed of the metal posts 151, the volume of the conductive bumps 152 is reduced. Therefore, it is possible to prevent a short circuit between the conductive bump 152 and the peripheral circuit constituted by a large volume.

도 3 내지 도 10은 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 예시도이다.
3 to 10 are views showing an example of a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 3을 참조하면, 기판(110)이 제공된다.Referring to FIG. 3, a substrate 110 is provided.

본 발명의 실시 예에 따르면, 기판(110)은 절연층(111)과 회로층(112)을 포함하는 인쇄회로기판이다. 기판(110)의 내부에는 1층 이상의 회로층 및 절연층이 형성된다. 여기서, 절연층은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지가 될 수 있다. 또는 절연층은 에폭시 수지에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지가 될 수 있다. 예를 들어 프리프레그가 될 수 있다. 또는 절연층은 광경화성 수지 등이 사용될 수 있다. 그러나 절연층은 특별히 이에 한정되는 것은 아니다. 회로층은 공지된 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용 가능하며, 일반적으로 구리로 형성될 수 있다.According to an embodiment of the present invention, the substrate 110 is a printed circuit board including an insulating layer 111 and a circuit layer 112. Inside the substrate 110, at least one circuit layer and an insulating layer are formed. Here, the insulating layer may be a thermosetting resin such as an epoxy resin, or a thermoplastic resin such as polyimide. Or the insulating layer may be a resin impregnated with a reinforcing material such as a glass fiber or an inorganic filler in the epoxy resin. For example, it can be a prepreg. Or the insulating layer may be a photo-curing resin or the like. However, the insulating layer is not particularly limited thereto. The circuit layer is not limited as long as it is used as a conductive material for a known circuit, and can be generally formed of copper.

또한, 기판(110)은 인쇄회로기판으로 한정되는 것은 아니며, 세라믹 기판이나 금속 기판일 수 있다.
In addition, the substrate 110 is not limited to a printed circuit board, and may be a ceramic substrate or a metal substrate.

도 4를 참조하면, 몰딩부(120)가 형성된다.Referring to FIG. 4, a molding part 120 is formed.

본 발명의 실시 예에 따르면, 기판(110)의 상부에 몰딩부(120)가 형성된다. According to an embodiment of the present invention, the molding part 120 is formed on the substrate 110.

본 발명의 실시 예에 따르면, 몰딩부(120)에는 소자 실장홈(121)이 형성된다. 여기서, 소자 실장홈(121)은 몰딩부(120)의 상면에서 내부로 형성된 빈 공간이다. 따라서, 몰딩부(120)는 단차 구조를 갖도록 형성된다. 본 발명의 실시 예에 따르면, 소자 실장홈(121)의 하부와 기판(110)의 상면 사이에는 몰딩부(120)가 존재한다. 따라서, 몰딩부(120)에 의해서 기판(110)의 상면이 외부 환경으로부터 보호될 수 있다. According to the embodiment of the present invention, the element mounting grooves 121 are formed in the molding part 120. Here, the element mounting groove 121 is an empty space formed in the upper surface of the molding part 120. Accordingly, the molding part 120 is formed to have a stepped structure. According to the embodiment of the present invention, the molding part 120 is present between the lower part of the element mounting groove 121 and the upper surface of the substrate 110. Therefore, the upper surface of the substrate 110 can be protected from the external environment by the molding part 120. [

본 발명의 실시 예에 따른 몰딩부(120)는 실리콘 겔(Silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)와 같은 공지된 몰딩재로 형성된다.
The molding part 120 according to an embodiment of the present invention is formed of a known molding material such as a silicone gel (gel) or an epoxy molding compound (EMC).

도 5를 참조하면, 제2 몰드 비아홀(131)이 형성된다.Referring to FIG. 5, a second mold via hole 131 is formed.

본 발명 실시 예에 따르면, 제2 몰드 비아홀(131)은 몰딩부(120)를 관통하도록 형성된다. 또한, 제2 몰드 비아홀(131)은 소자 실장홈(121)의 양측에 형성된다. 본 발명의 실시 예에서, 제2 몰드 비아홀(131)이 소자 실장홈(121)의 양측에 형성됨을 예시로 설명하지만, 이에 한정되는 것은 아니다. 즉, 제2 몰드 비아홀(131)은 몰딩부(120)를 관통하도록 형성되는 것이라면, 형성 위치와 개수는 변경될 수 있다.According to the embodiment of the present invention, the second mold via hole 131 is formed to penetrate the molding part 120. The second mold via hole 131 is formed on both sides of the element mounting recess 121. In the embodiment of the present invention, it is exemplified that the second mold via hole 131 is formed on both sides of the element mounting groove 121, but the present invention is not limited thereto. That is, if the second mold via hole 131 is formed to penetrate the molding part 120, the forming position and the number may be changed.

본 발명의 실시 예에 따르면, 제2 몰드 비아홀(131)은 레이저 드릴로 형성된다. 그러나 제2 몰드 비아홀(131)이 반드시 레이저 드릴로 형성되는 것은 아니며, 공지된 비아홀을 가공하는 어떠한 방법으로도 형성되는 것이 가능하다.According to the embodiment of the present invention, the second mold via hole 131 is formed by a laser drill. However, the second mold via hole 131 is not necessarily formed by a laser drill, and it is possible to be formed by any method of processing a known via hole.

본 발명의 실시 예에 따르면, 제2 몰드 비아홀(131)은 기판(110)의 회로층(112)이 외부로 노출되도록 형성된다.
According to the embodiment of the present invention, the second mold via hole 131 is formed such that the circuit layer 112 of the substrate 110 is exposed to the outside.

도 6을 참조하면, 제2 몰드 비아(130)가 형성된다.Referring to FIG. 6, a second mold via 130 is formed.

본 발명의 실시 예에 따르면, 제2 몰드 비아홀(131)에 제2 몰드 비아(130)가 형성된다. 본 발명의 실시 예에 따르면, 제2 몰드 비아(130)는 전도성 재질로 형성된다.According to the embodiment of the present invention, the second mold via 130 is formed in the second mold via hole 131. According to an embodiment of the present invention, the second mold via 130 is formed of a conductive material.

본 발명의 실시 예에 따르면, 제2 몰드 비아(130)는 제2 몰드 비아홀(131)에 무전해 도금 및 전해 도금을 수행하여 형성된다. 그러나 제2 몰드 비아(130)가 형성되는 방법은 도금뿐만 아니라 공지된 비아를 형성하는 어떠한 방법으로도 형성되는 것이 가능하다.According to the embodiment of the present invention, the second mold via 130 is formed by performing electroless plating and electrolytic plating on the second mold via hole 131. However, the manner in which the second mold vias 130 are formed can be formed by any method that forms not only plating but also known vias.

이와 같이 형성된 제2 몰드 비아(130)는 하면이 기판(110)의 회로층과 접합되어, 서로 전기적으로 연결된다.
The lower surface of the second mold via 130 thus formed is bonded to the circuit layer of the substrate 110 and electrically connected to each other.

도 7을 참조하면, 제1 몰드 비아홀(141)이 형성된다.Referring to FIG. 7, a first molded via hole 141 is formed.

본 발명의 실시 예에 따르면, 제1 몰드 비아홀(141)은 소자 실장홈(121)의 하부에서 몰딩부(120)를 관통하도록 형성된다. 본 발명의 실시 예에 따르면, 제1 몰드 비아홀(141)은 기판(110)의 회로층이 외부로 노출되도록 형성된다.According to the embodiment of the present invention, the first mold via hole 141 is formed to penetrate the molding portion 120 in the lower portion of the element mounting groove 121. According to the embodiment of the present invention, the first mold via hole 141 is formed so that the circuit layer of the substrate 110 is exposed to the outside.

본 발명의 실시 예에 따르면, 제1 몰드 비아홀(141)은 레이저 드릴로 형성된다. 그러나 제1 몰드 비아홀(141)이 반드시 레이저 드릴로 형성되는 것은 아니며, 공지된 비아홀을 가공하는 어떠한 방법으로도 형성되는 것이 가능하다.
According to the embodiment of the present invention, the first mold via hole 141 is formed by a laser drill. However, the first molded via hole 141 is not necessarily formed by a laser drill, but can be formed by any method of working a known via hole.

도 8 및 도 9를 참조하면, 제1 몰드 비아(140, 150)가 형성된다.Referring to Figures 8 and 9, first mold vias 140,150 are formed.

도 8을 참조하면, 제1 몰드 비아홀(141)에 본 발명의 일 실시 예에 따른 제1 몰드 비아(140)가 형성된다.Referring to FIG. 8, a first mold via 140 according to an embodiment of the present invention is formed in a first mold via hole 141.

본 발명의 일 실시 예에 따르면, 제1 몰드 비아홀(141)에 전도성 볼을 형성하거나 전도성 페이스트를 도포하여 제1 몰드 비아(140)를 형성한다. 예를 들어 제1 몰드 비아(140)는 솔더로 형성된다. 그러나 제1 몰드 비아(140)의 재질이 솔더만으로 한정되는 것은 아니며, 전도성을 갖는 어떠한 것도 가능하다.According to one embodiment of the present invention, a conductive ball is formed on the first mold via hole 141 or a conductive paste is applied to form the first mold via 140. For example, the first mold via 140 is formed of solder. However, the material of the first molded vias 140 is not limited to the solder, and any material having conductivity may be used.

본 발명의 일 실시 예에 따른 제1 몰드 비아(140)는 몰딩부(120) 내부에 형성되므로, 근접한 제1 몰드 비아(140) 간의 절연 확보가 가능하다. 따라서, 미세 피치 구현이 가능하다.
Since the first mold via 140 according to an embodiment of the present invention is formed inside the molding part 120, it is possible to secure insulation between the adjacent first molded vias 140. Thus, fine pitch implementation is possible.

도 9를 참조하면, 제1 몰드 비아홀(141)에 본 발명의 다른 실시 예에 따른 제1 몰드 비아(150)가 형성된다.Referring to FIG. 9, a first mold via 150 according to another embodiment of the present invention is formed in the first mold via hole 141.

본 발명의 다른 실시 예에 따르면, 제1 몰드 비아(150)는 금속 포스트(151)와 전도성 범프(152)를 포함한다.According to another embodiment of the present invention, the first mold via 150 includes a metal post 151 and a conductive bump 152.

본 발명의 실시 예에 따르면, 제1 몰드 비아홀(141)에 무전해 도금과 전해 도금 중 적어도 하나를 수행하여 금속 포스트(151)를 형성한다. 여기서, 금속 포스트(151)는 소자 실장홈(121)의 하면보다 낮은 높이를 갖도록 형성된다. 본 발명의 실시 예에 따르면, 금속 포스트(151)는 구리로 형성된다. 그러나 금속 포스트(151)의 재질이 구리로 한정되는 것은 아니며, 전도성 금속 중 어느 것도 가능하다.According to the embodiment of the present invention, at least one of the electroless plating and the electrolytic plating is performed on the first mold via hole 141 to form the metal post 151. Here, the metal posts 151 are formed to have a lower height than the lower surface of the element mounting recess 121. According to an embodiment of the present invention, the metal posts 151 are formed of copper. However, the material of the metal posts 151 is not limited to copper, and any of the conductive metals may be used.

또한, 본 발명의 실시 예에 따르면, 금속 포스트(151) 상부에 전도성 범프(152)가 형성된다. 이와 같이 형성된 전도성 범프(152)는 일부는 제1 몰드 비아홀(141)의 내부에 위치하고 다른 일부는 제1 몰드 비아홀(141)의 외부로 돌출되도록 형성된다.Further, according to the embodiment of the present invention, the conductive bump 152 is formed on the metal post 151. The conductive bump 152 thus formed is formed such that a part of the conductive bump 152 is located inside the first mold via hole 141 and the other part of the conductive bump 152 protrudes outside the first mold via hole 141.

본 발명의 실시 예에 따르면, 전도성 범프(152)는 전도성 재질의 볼(Ball) 또는 페이스트(Paste)로 형성된다. 또한, 전도성 범프(152)는 솔더로 형성된다. 그러나 전도성 범프(152)의 재질이 솔더로 한정되는 것은 아니며, 전도성을 갖는 어떠한 것도 가능하다.According to an embodiment of the present invention, the conductive bump 152 is formed of a ball or a paste of a conductive material. Also, the conductive bumps 152 are formed of solder. However, the material of the conductive bump 152 is not limited to the solder, and any material having conductivity may be used.

이와 같이 금속 포스트(151)와 금속 포스트(151) 상부에 형성된 전도성 범프(152)를 포함하는 본 발명의 다른 실시 예에 따른 제1 몰드 비아(150)가 형성된다.The first mold via 150 according to another embodiment of the present invention including the metal posts 151 and the conductive bumps 152 formed on the metal posts 151 is formed.

본 발명의 실시 예에 따르면, 제1 몰드 비아(150)는 일부가 금속 포스트(151)로 구성되므로 전도성 범프(152)의 부피가 줄어들게 된다. 따라서, 전도성 범프(152)의 큰 부피로 발생하는 주변 회로 구성과의 단락(short)을 방지할 수 있다.According to an embodiment of the present invention, since the first molded vias 150 are partially formed of the metal posts 151, the volume of the conductive bumps 152 is reduced. Therefore, it is possible to prevent a short circuit between the conductive bump 152 and the peripheral circuit constituted by a large volume.

이후, 도면은 도 9의 제1 몰드 비아(150)를 예시로 도시된다. 그러나 도 8의 제1 몰드 비아(140) 역시 이후 단계에도 동일하게 적용될 수 있음은 당업자에게 자명한 사항이다.
Hereinafter, the drawings are shown by way of example of the first molded vias 150 of FIG. However, it is obvious to those skilled in the art that the first molded vias 140 of FIG.

도 10을 참조하면, 소자(160)가 배치된다.Referring to FIG. 10, a device 160 is disposed.

본 발명의 실시 예에 따르면, 소자(160)는 소자 실장홈(121)에 배치된다. 소자(160)는 소자 실장홈(121)에 배치되어 제1 몰드 비아(150)와 접합된다. 이때, 소자(160)의 전극(미도시)과 제1 몰드 비아(150)가 접합되어 기판(110)과 소자(160)가 전기적으로 연결된다.According to the embodiment of the present invention, the element 160 is disposed in the element mounting groove 121. The device 160 is disposed in the device mounting groove 121 and bonded to the first mold via 150. At this time, an electrode (not shown) of the device 160 and the first mold via 150 are bonded to each other to electrically connect the substrate 110 and the device 160.

본 발명의 실시 예에 따르면, 소자(160)는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode), 메모리(Memory) 소자, 제어 IC(Control Integrated Circuit)와 같이 반도체 패키지에 실장될 수 있는 어떠한 종류도 가능하다.According to an embodiment of the present invention, the device 160 may be any type of device that can be mounted on a semiconductor package such as an Insulated Gate Bipolar Transistor (IGBT), a diode, a memory device, and a control IC It is also possible.

본 발명의 실시 예에 따르면, 소자(160)가 소자 실장홈(121)에 배치되는 것으로 소자(160)의 적어도 일부가 몰딩부(120)의 내부에 위치하므로 반도체 패키지(200)의 두께가 감소된다.According to the embodiment of the present invention, since the device 160 is disposed in the device mounting groove 121, at least a part of the device 160 is located inside the molding part 120, do.

이와 같이, 도 8의 소자 실장홈(121)에 소자(160)가 배치되면 도 1의 반도체 패키지(100)가 형성된다. 또한, 도 9의 소자 실장홈(121)에 소자(160)가 배치되면 도 2의 반도체 패키지(200)가 형성된다.
Thus, when the element 160 is arranged in the element mounting groove 121 of FIG. 8, the semiconductor package 100 of FIG. 1 is formed. When the element 160 is arranged in the element mounting groove 121 of Fig. 9, the semiconductor package 200 of Fig. 2 is formed.

도 11은 본 발명의 실시 예에 따른 적층형 패키지를 나타낸 예시도이다.11 is an exemplary view showing a stacked package according to an embodiment of the present invention.

본 발명의 실시 예에 따르면, 적층형 패키지(600)는 제1 반도체 패키지(300), 제2 반도체 패키지(400) 및 외부 접속 단자(500)를 포함한다. 또한, 적층형 패키지(600)는 제1 반도체 패키지(300) 상부에 제2 반도체 패키지(400)가 적층된 구조로 형성된다.According to an embodiment of the present invention, the stacked package 600 includes a first semiconductor package 300, a second semiconductor package 400, and an external connection terminal 500. The stacked package 600 is formed by stacking a second semiconductor package 400 on the first semiconductor package 300.

본 발명의 실시 예에 따르면, 제1 반도체 패키지(300)는 제1 기판(310), 제1 몰딩부(320), 제1 소자(360), 제1 몰드 비아(350) 및 제2 몰드 비아(330)를 포함한다. 여기서, 제1 반도체 패키지(300)는 도 2의 반도체 패키지(200)이다. 즉, 도 11의 제1 기판(310), 제1 몰딩부(320), 제1 소자(360), 제1 몰드 비아(350) 및 제2 몰드 비아(330)는 도 1 또는 도 2의 기판(110), 몰딩부(120), 소자(160), 제1 몰드 비아(150) 및 제2 몰드 비아(130)와 동일하다. 따라서, 제1 반도체 패키지(300)에 대해서 도 2의 반도체 패키지(200)와 중복된 설명은 생략하고, 자세한 내용은 도 2를 참고하도록 한다. 본 발명의 실시 예에서, 제1 반도체 패키지(300)가 도 2의 반도체 패키지(200)를 예시로 설명하지만 도 1의 반도체 패키지(100)가 적용되는 것도 가능하다.According to an embodiment of the present invention, a first semiconductor package 300 includes a first substrate 310, a first molding portion 320, a first device 360, a first mold via 350, (330). Here, the first semiconductor package 300 is the semiconductor package 200 of FIG. That is, the first substrate 310, the first molding part 320, the first device 360, the first molded vias 350, and the second molded vias 330 of FIG. The first molding vias 150 and the second molding vias 130 are the same as the first molding vias 110, the molding portion 120, the device 160, Therefore, a description of the first semiconductor package 300 that is the same as that of the semiconductor package 200 of FIG. 2 will be omitted, and details of the first semiconductor package 300 will be described with reference to FIG. In the embodiment of the present invention, it is also possible that the semiconductor package 100 of FIG. 1 is applied, although the first semiconductor package 300 is illustrated as an example of the semiconductor package 200 of FIG.

본 발명의 실시 예에 따르면, 제2 반도체 패키지(400)는 제2 기판(410), 제2 소자(420) 및 제2 몰딩부(430)를 포함한다. According to an embodiment of the present invention, the second semiconductor package 400 includes a second substrate 410, a second element 420, and a second molding part 430.

본 발명의 실시 예에 따르면, 제2 기판(410)은 인쇄회로기판, 세라믹 기판 및 금속 기판 중 하나이다. According to an embodiment of the present invention, the second substrate 410 is one of a printed circuit board, a ceramic substrate, and a metal substrate.

본 발명의 실시 예에 따르면, 제2 소자(420)는 제2 기판(410)의 상부에 형성된다. 제2 소자(420)는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode), 메모리(Memory) 소자, 제어 IC(Control Integrated Circuit)와 같이 반도체 패키지에 실장될 수 있는 어떠한 종류도 가능하다.According to an embodiment of the present invention, a second element 420 is formed on top of the second substrate 410. The second device 420 may be any type that can be mounted on a semiconductor package such as an insulated gate bipolar transistor (IGBT), a diode, a memory device, and a control integrated circuit (IC).

본 발명의 실시 예에 따르면, 제2 소자(420)는 2개의 소자가 적층된 것이다. 그러나 제2 소자(420)가 2개의 소자가 적층된 것으로 한정되는 것은 아니다. 즉, 제2 소자(420)는 1개의 소자이거나 2개 보다 더 많은 소자가 적층된 것일 수 있다.According to an embodiment of the present invention, the second element 420 is a stack of two elements. However, the second element 420 is not limited to a stacked structure of two elements. That is, the second element 420 may be one element or more than two elements may be stacked.

본 발명의 실시 예에 따르면, 제2 소자(420)와 제2 기판(410)은 전기적으로 연결된다. 예를 들어, 제2 소자(420)와 제2 기판(410)은 와이어(Wire)로 연결된다. 또는 미도시 되었지만, 제2 소자(420)와 제2 기판(410)은 리드 프레임으로 연결되는 것도 가능하다. 또는 제2 소자(420)의 전극(미도시)이 제2 기판(410)의 회로층과 직접 접합되는 것도 가능하다.According to an embodiment of the present invention, the second element 420 and the second substrate 410 are electrically connected. For example, the second element 420 and the second substrate 410 are connected by a wire. Alternatively, the second element 420 and the second substrate 410 may be connected to each other by a lead frame. Or an electrode (not shown) of the second element 420 may be directly bonded to the circuit layer of the second substrate 410.

본 발명의 실시 예에 따르면, 제2 몰딩부(430)는 제2 기판(410)의 상부에 형성되어, 제2 기판(410)과 제2 소자(420)를 외부 환경으로부터 보호하기 위해 형성된다. 본 발명의 실시 예에 따른 제2 몰딩부(430)는 실리콘 겔(Silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)와 같은 공지된 몰딩재로 형성된다.The second molding part 430 is formed on the second substrate 410 and is formed to protect the second substrate 410 and the second device 420 from the external environment . The second molding part 430 according to the embodiment of the present invention is formed of a known molding material such as a silicone gel (gel) or an epoxy molding compound (EMC).

본 발명의 실시 예에 따르면, 외부 접속 단자(500)는 제1 반도체 패키지(300)와 제2 반도체 패키지(400) 사이에 배치된다. 외부 접속 단자(500)의 하부는 제1 반도체 패키지(300)의 제2 몰드 비아(130)와 접합된다. 또한, 외부 접속 단자(500)의 상부는 제2 반도체 패키지(400)의 제2 기판(410)의 회로층과 접합된다. 이와 같이 형성된 외부 접속 단자(500)에 의해서 제1 반도체 패키지(300)와 제2 반도체 패키지(400)가 서로 전기적으로 연결된다. 본 발명의 실시 예에 따르면, 외부 접속 단자(500)는 전도성 재질로 형성된다. 예를 들어, 외부 접속 단자(500)는 솔더 볼로 형성된다.According to the embodiment of the present invention, the external connection terminal 500 is disposed between the first semiconductor package 300 and the second semiconductor package 400. The lower portion of the external connection terminal 500 is bonded to the second mold via 130 of the first semiconductor package 300. The upper portion of the external connection terminal 500 is bonded to the circuit layer of the second substrate 410 of the second semiconductor package 400. The first semiconductor package 300 and the second semiconductor package 400 are electrically connected to each other by the external connection terminal 500 thus formed. According to an embodiment of the present invention, the external connection terminal 500 is formed of a conductive material. For example, the external connection terminal 500 is formed of a solder ball.

본 발명의 실시 예에 따르면, 제1 소자(360)가 제1 몰딩부(320) 내부에 배치되어 적층형 패키지(600)의 두께가 감소된다. 또한, 이와 같은 구조에 의해서 제1 반도체 패키지(300)와 제2 반도체 패키지(400) 간의 간격도 좁아서 적층형 패키지(600)의 두께가 감소된다. 또한, 제1 반도체 패키지(300)와 제2 반도체 패키지(400)의 좁은 간격에 의해서 종래에 비해 작은 부피의 외부 접속 단자(500)로도 제1 반도체 패키지(300)와 제2 반도체 패키지(400) 간의 전기적 연결이 가능하게 된다. 또한, 작은 부피의 외부 접속 단자(500)의 사용으로 미세 피치 대응도 가능하게 된다.
According to the embodiment of the present invention, the first element 360 is disposed inside the first molding portion 320, so that the thickness of the stacked package 600 is reduced. With this structure, the interval between the first semiconductor package 300 and the second semiconductor package 400 is narrowed, and the thickness of the stacked package 600 is reduced. The first semiconductor package 300 and the second semiconductor package 400 can be connected to each other by the small distance between the first semiconductor package 300 and the second semiconductor package 400, Thereby making it possible to establish an electrical connection between them. Also, by using the small external connection terminal 500, it is possible to cope with fine pitches.

이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the same is by way of illustration and example only and is not to be construed as limiting the present invention. It is obvious that the modification or improvement is possible.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100, 200: 반도체 패키지
110: 기판
111: 절연층
112: 회로층
120: 몰딩부
121: 소자 실장홈
130: 제2 몰드 비아
131: 제2 몰드 비아홀
140, 150: 제1 몰드 비아
141: 제1 몰드 비아홀
151: 금속 포스트
152: 전도성 범프
160: 소자
300: 제1 반도체 패키지
310: 제1 기판
320: 제1 몰딩부
330: 제2 몰드 비아
350: 제1 몰드 비아
360: 제1 소자
400: 제2 반도체 패키지
410: 제1 기판
420: 제2 소자
430: 제2 몰딩부
500: 외부 접속 단자
600: 적층형 패키지100, 200: semiconductor package
110: substrate
111: insulating layer
112: circuit layer
120: molding part
121: element mounting groove
130: Second Mold Via
131: second molded via hole
140, 150: 1st Mold Via
141: first molded via hole
151: metal post
152: Conductive bump
160: Element
300: first semiconductor package
310: first substrate
320: first molding part
330: Second Mold Via
350: 1st Mold Via
360: first element
400: second semiconductor package
410: first substrate
420: second element
430: second molding part
500: External connection terminal
600: stacked package

Claims (13)

제1 기판;
상기 제1 기판 상부에 형성되며, 소자 실장홈이 형성된 제1 몰딩부;
상기 소자 실장홈에 배치되는 제1 소자; 및
상기 소자 실장홈 하부에서 상기 제1 몰딩부를 관통하도록 형성되어 상기 제1 기판과 제1 소자를 전기적으로 연결하는 제1 몰드 비아;
를 포함하는 반도체 패키지.
A first substrate;
A first molding part formed on the first substrate and having element mounting grooves formed therein;
A first element disposed in the element mounting recess; And
A first mold via which is formed to penetrate through the first molding portion under the device mounting groove and electrically connect the first substrate and the first device;
≪ / RTI >
청구항 1에 있어서,
상기 제1 몰드 비아는 전도성 범프인 반도체 패키지.
The method according to claim 1,
Wherein the first mold via is a conductive bump.
청구항 1에 있어서,
상기 제1 몰드 비아는 금속 포스트와 상기 금속 포스트 상부에 형성된 전도성 범프를 포함하는 반도체 패키지.
The method according to claim 1,
Wherein the first mold via comprises a metal post and a conductive bump formed on the metal post.
청구항 1에 있어서,
상기 실장홈의 양측에 형성되어 상기 제1 몰딩부를 관통하도록 형성되는 제2 몰드 비아를 더 포함하는 반도체 패키지.
The method according to claim 1,
And a second mold via formed on both sides of the mounting groove and formed to penetrate the first molding portion.
제1 기판 상부에 소자 실장홈이 형성된 제1 몰딩부를 형성하는 단계;
상기 소자 실장홈 하부에서 상기 제1 몰딩부를 관통하는 제1 몰드 비아홀을 형성하는 단계;
상기 제1 몰드 비아홀에 제1 몰드 비아를 형성하는 단계; 및
및 상기 소자 실장홈에 제1 소자를 배치하는 단계;
를 포함하는 반도체 패키지의 제조 방법.
Forming a first molding part having an element mounting groove on a first substrate;
Forming a first molded via hole passing through the first molding portion in the lower portion of the device mounting groove;
Forming a first mold via in the first mold via hole; And
And disposing a first element in the element mounting recess;
Wherein the semiconductor package is a semiconductor package.
청구항 5에 있어서,
상기 제1 몰드 비아를 형성하는 단계에서,
상기 제1 몰드 비아는 상기 제1 몰드 비아홀에 전도성 범프를 형성하여 형성되는 반도체 패키지의 제조 방법.
The method of claim 5,
In the step of forming the first mold via,
Wherein the first mold via is formed by forming a conductive bump in the first mold via hole.
청구항 5에 있어서,
상기 제1 몰드 비아를 형성하는 단계는,
상기 제1 몰드 비아홀에 도금을 수행하여 금속 포스트를 형성하는 단계; 및
상기 금속 포스트 상부에 전도성 범프를 형성하는 단계;
를 포함하는 반도체 패키지의 제조 방법.
The method of claim 5,
Wherein forming the first mold via comprises:
Performing plating on the first mold via hole to form a metal post; And
Forming a conductive bump over the metal post;
Wherein the semiconductor package is a semiconductor package.
청구항 5에 있어서,
상기 제1 몰딩부를 형성하는 단계 이후에,
상기 소자 실장홈의 양측에 제1 몰딩부를 관통하는 제2 몰드 비아홀을 형성하는 단계; 및
상기 제2 몰드 비아홀에 도금을 수행하여 제2 몰드 비아를 형성하는 단계;
를 더 포함하는 반도체 패키지의 제조 방법.
The method of claim 5,
After the step of forming the first molding part,
Forming a second mold via hole passing through the first molding portion on both sides of the element mounting recess; And
Performing plating on the second mold via hole to form a second mold via;
≪ / RTI >
제1 기판, 상기 제1 기판 상부에 형성되며, 소자 실장홈이 형성된 제1 몰딩부, 상기 소자 실장홈에 배치되는 제1 소자 및 상기 소자 실장홈 하부에서 상기 제1 몰딩부를 관통하도록 형성되어 상기 제1 기판과 제1 소자를 전기적으로 연결하는 제1 몰드 비아를 포함하는 제1 반도체 패키지; 및
상기 제1 반도체 패키지의 상부에 형성되며, 제2 기판 및 상기 제2 기판에 실장된 제2 소자를 포함하는 제2 반도체 패키지;
를 포함하는 적층형 패키지.
A first element formed on the first substrate and having a device mounting groove, a first element disposed in the element mounting groove, and a second element formed on the element mounting groove to penetrate the first molding portion, A first semiconductor package including a first mold via electrically connecting the first substrate and the first element; And
A second semiconductor package formed on the first semiconductor package, the second semiconductor package including a second substrate and a second element mounted on the second substrate;
. ≪ / RTI >
청구항 9에 있어서,
상기 제1 반도체 패키지의 상기 제1 몰드 비아는 전도성 범프인 적층형 패키지.
The method of claim 9,
Wherein the first mold via of the first semiconductor package is a conductive bump.
청구항 9에 있어서,
상기 제1 반도체 패키지의 상기 제1 몰드 비아는 금속 포스트와 전도성 범프를 포함하는 적층형 패키지.
The method of claim 9,
Wherein the first mold via of the first semiconductor package comprises a metal post and a conductive bump.
청구항 9에 있어서,
상기 제1 반도체 패키지는 상기 실장홈의 양측에 형성되어 상기 제1 몰딩부를 관통하도록 형성되는 제2 몰드 비아를 더 포함하는 적층형 패키지.
The method of claim 9,
Wherein the first semiconductor package further comprises second mold vias formed on both sides of the mounting recess and formed to penetrate the first molding portion.
청구항 9에 있어서,
상기 제1 반도체 패키지와 상기 제2 반도체 패키지를 전기적으로 연결하는 제2 접속 단자를 더 포함하는 적층형 패키지.


The method of claim 9,
And a second connection terminal for electrically connecting the first semiconductor package and the second semiconductor package.


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