KR20130008666A - Semiconductor package and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A semiconductor package and a method for manufacturing the same are provided to implement ultra thin semiconductor by forming a conductive member whose height is same as that of a chip. CONSTITUTION: A rewiring layer(110) is formed on a chip. A conductive member(130) is formed near the chip. A molding part(140) is formed on the rewiring layer. The molding part covers the chip and the conductive member. An upper package connected to the conductive member on the molding part is laminated.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 박형 가능한 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a thin laminate semiconductor package and a method for manufacturing the same.

최근, 휴대폰 및 태블릿 PC와 같은 모바일 전자기기의 성장에 따라, 전자기기의 소형화가 요구되고 있다. 하나의 반도체 패키지 내에 다수의 반도체 칩을 적층하거나 또는 개별 반도체 패키지들을 적층하여 고 집적도를 구현하고 있으며, 이에 따라, 로직 패키지와 메모리 패키지가 하나의 패키지로 구현되는 적층형 반도체 패키지(POP, package on package)가 제안되고 있다.In recent years, with the growth of mobile electronic devices such as mobile phones and tablet PCs, miniaturization of electronic devices is required. A high density is achieved by stacking a plurality of semiconductor chips in one semiconductor package or by stacking individual semiconductor packages. Accordingly, a stacked semiconductor package (POP) in which a logic package and a memory package are implemented as a single package ) Is proposed.

이러한 적층형 반도체 패키지를 제조하는 방법으로, 몰딩 수지를 관통하는 홀을 형성하고 금속 부재를 채워 넣어 하부 패키지와 상부 패키지를 연결하는 전도성 부재를 형성하는 laser drilling process (LDP) 또는 몰딩 수지 관통 비아 (through molding via, TMV)가 사용되었다. 그러나, 몰딩 수지를 형성한 후 다시 관통홀을 형성하고 금속 부재를 채워 넣은 추가적인 공정이 필요한 문제점이 있고, 칩의 높이보다 높은 몰딩의 높이로 인하여 패키지의 크기가 커지는 단점이 있었다. In the method of manufacturing the stacked semiconductor package, a laser drilling process (LDP) or a molding resin through-via is formed to form a hole penetrating the molding resin and fill a metal member to form a conductive member connecting the lower package and the upper package. molding via, TMV) was used. However, there is a problem in that an additional process of forming a through-hole and forming a metal member after forming the molding resin is required, and the size of the package is increased due to the molding height higher than the height of the chip.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 제조공정이 단순화되고, 박형화 가능한 반도체 패키지를 제공하는 것이다.Accordingly, the technical problem of the present invention was conceived in this respect, and an object of the present invention is to provide a semiconductor package which can be simplified in manufacturing process and thinned.

본 발명의 다른 목적은 상기 제조공정이 단순화되고, 박형화 가능한 적층형 반도체 패키지의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method for manufacturing a stacked semiconductor package, in which the manufacturing process is simplified and can be thinned.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 패키지는 재배선층, 상기 재배선층 상에 배치된 칩, 상기 재배선층과 전기적으로 연결되고, 상기 칩과 같은 높이로 재배선층 상에 형성된 전도성 부재, 상기 칩 및 상기 전도성 부재의 일부를 커버하여 상기 전도성 부재의 상부를 노출시키는 몰딩부, 및 상기 재배선층 하부에 형성되어 외부로 전기적 신호를 주고 받을 수 있는 외부 연결 단자를 포함한다.According to an embodiment of the present invention, a semiconductor package includes a redistribution layer, a chip disposed on the redistribution layer, and are electrically connected to the redistribution layer and formed on the redistribution layer at the same height as the chip. And a molding part covering the conductive member, the chip, and a portion of the conductive member to expose an upper portion of the conductive member, and an external connection terminal formed under the redistribution layer to transmit and receive electrical signals to the outside.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 반도체 패키지의 제조 방법은 재배선층 상에 칩을 실장하는 단계, 상기 재배선층 상의 상기 칩 주변부에 전도성 부재를 형성하는 단계, 상기 재배선층 상에 상기 칩 및 전도성 부재를 커버하는 몰딩부를 형성하여 상기 전도성 부재의 상부를 노출시키는 단계, 및 상기 몰딩부 상에 상기 전도성 부재와 전기적으로 연결되는 상부 패키지를 적층하는 단계를 포함하는 포함한다.According to another aspect of the present invention, a method of manufacturing a semiconductor package includes mounting a chip on a redistribution layer, forming a conductive member on the chip periphery on the redistribution layer, and on the redistribution layer. Forming a molding to cover the chip and the conductive member to expose the upper portion of the conductive member, and stacking an upper package electrically connected to the conductive member on the molding portion.

본 발명의 일 실시예에 있어서, 반도체 패키지 제조방법은 상기 전도성 부재의 노출된 상부를 평탄화하는 단계를 더 포함할 수 있다.In an embodiment of the present disclosure, the method of manufacturing a semiconductor package may further include planarizing an exposed upper portion of the conductive member.

본 발명의 일 실시예에 있어서, 상기 전도성 부재의 노출된 상부를 평탄화하는 단계는 그라인딩(grinding) 또는 레이저 디플레쉬(laser deflash) 공정에 의한 것일 수 있다.In one embodiment of the present invention, the step of planarizing the exposed upper portion of the conductive member may be by a grinding (grinding) or laser deflash (laser deflash) process.

본 발명의 일 실시예에 있어서, 반도체 패키지 제조방법은 상기 몰딩부의 상부를 평탄화하여 상기 몰딩부가 상기 전도성 부재와 같은 높이를 갖도록 하는 단계를 더 포함할 수 있다.In an embodiment of the present disclosure, the method of manufacturing a semiconductor package may further include planarizing an upper portion of the molding part so that the molding part has the same height as the conductive member.

본 발명의 일 실시예에 있어서, 전도성 부재의 높이는 상기 칩의 높이와 같을 수 있다. In one embodiment of the present invention, the height of the conductive member may be equal to the height of the chip.

본 발명의 일 실시예에 있어서, 상기 몰딩부의 높이는 상기 칩의 높이와 같거나 낮아 상기 칩의 상부와 상기 전도성 부재의 상부를 노출 할 수 있다.In an embodiment of the present disclosure, the height of the molding part may be equal to or lower than the height of the chip to expose the top of the chip and the top of the conductive member.

본 발명의 일 실시예에 있어서, 상기 전도성 부재는 볼 형상일 수 있다.In one embodiment of the present invention, the conductive member may have a ball shape.

이와 같은 반도체 패키지 및 이의 제조 방법에 따르면, 몰딩 수지 관통 비아 (TMV)를 별도로 형성하고 전도성 부재를 채워 넣는 단계 없이, 하부 패키지와 상부 패키지를 연결하는 전도성 부재를 형성할 수 있다. According to such a semiconductor package and a method of manufacturing the same, a conductive member connecting the lower package and the upper package may be formed without separately forming the molding resin through via (TMV) and filling the conductive member.

또한, 하부 패키지와 상부 패키지를 연결하는 전도성 부재의 높이를 칩의 높이와 동일하게 하여, 초박형 반도체 패키지를 제조할 수 있다. In addition, by making the height of the conductive member connecting the lower package and the upper package the same as the height of the chip, an ultra-thin semiconductor package may be manufactured.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 몰딩부를 형성하는 방법을 나타내는 단면도이다.
도 4a 및 4b는 본 발명의 또 다른 실시예에 따른 몰딩부를 형성하고 상부를 평탄화하는 단계를 나타내는 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 흐름도이다. 1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
2A through 2C are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.
3 is a cross-sectional view illustrating a method of forming a molding part according to another exemplary embodiment of the present invention.
4A and 4B are cross-sectional views illustrating a step of forming a molding part and planarizing an upper part according to another embodiment of the present invention.
5 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야한다. While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "consist of" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present disclosure does not exclude the existence or the possibility of addition of numbers, steps, operations, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 반도체 패키지(1000)는 하부 패키지(100) 및 상기 하부 패키지(100) 상에 적층된 상부 패키지(200)를 포함한다. 상기 하부 패키지(100)는 로직 패키지이고, 상기 상부 패키지(200)는 메모리 패키지 일수 있다. Referring to FIG. 1, the semiconductor package 1000 according to the present exemplary embodiment includes a lower package 100 and an upper package 200 stacked on the lower package 100. The lower package 100 may be a logic package, and the upper package 200 may be a memory package.

상기 하부 패키지(100)는 재배선층(110), 칩(120), 전도성 부재(130) 및 몰딩부(140)를 포함한다. 또한, 상기 하부 패키지(100)는 외부 연결 단자(150)를 더 포함할 수 있다.The lower package 100 includes a redistribution layer 110, a chip 120, a conductive member 130, and a molding part 140. In addition, the lower package 100 may further include an external connection terminal 150.

상기 재배선층(110) 상에는 회로 배선(미도시)이 형성될 수 있다. 예를 들어, 상기 재배선층(110)은 인쇄 회로 기판(PCB)이거나, 상기 몰딩부(140)의 일면에 회로 배선이 형성된 층일 수 있다. 상기 회로 배선은 상기 칩(120) 및 상기 전도성 부재(130)를 전기적으로 연결한다. 또한, 상기 칩(120) 및 상기 전도성 부재(130) 및 상기 외부 연결 단자(150)를 전기적으로 연결 할 수 있다.Circuit wiring (not shown) may be formed on the redistribution layer 110. For example, the redistribution layer 110 may be a printed circuit board (PCB) or a layer in which circuit wiring is formed on one surface of the molding part 140. The circuit wiring electrically connects the chip 120 and the conductive member 130. In addition, the chip 120, the conductive member 130, and the external connection terminal 150 may be electrically connected to each other.

상기 칩(120)은 상기 재배선층(110)의 제 1면(112) 상에 실장된다. 상기 칩(120)은 범프(bump)에 의해 상기 재배선층(110) 상의 회로 배선과 연결되거나 또는, 와이어(wire)에 의해 상기 재배선층(110)상의 회로 배선과 연결 될 수 있다. The chip 120 is mounted on the first surface 112 of the redistribution layer 110. The chip 120 may be connected to the circuit wiring on the redistribution layer 110 by a bump or may be connected to the circuit wiring on the redistribution layer 110 by a wire.

상기 전도성 부재(130)는 상기 재배선층(110)의 상기 제 1면(112) 상의 상기 칩(120) 주변부에 형성되고, 상기 전도성 부재(130)의 높이는 상기 칩(120)의 높이와 같거나 높을 수 있다. 상기 전도성 부재(130)는 기둥 형상이거나 볼 형상일 수 있다. 상기 전도성 부재(130)은 상기 하부 패키지(100)와 상기 상부 패키지(200)를 접합 시켜주고, 상기 상부패키지(200)와 상기 하부패키지(100)를 전기적으로 연결한다. 상기 전도성 부재(130)는 상기 재배선층(110) 상에 형성된 상기 회로와 전기적으로 연결되고, 상기 상부패키지(200)의 외부 연결 단자와 전기적으로 연결될 수 있다. The conductive member 130 is formed at the periphery of the chip 120 on the first surface 112 of the redistribution layer 110, and the height of the conductive member 130 is equal to or higher than the height of the chip 120. Can be high. The conductive member 130 may have a columnar shape or a ball shape. The conductive member 130 bonds the lower package 100 and the upper package 200, and electrically connects the upper package 200 and the lower package 100. The conductive member 130 may be electrically connected to the circuit formed on the redistribution layer 110 and may be electrically connected to an external connection terminal of the upper package 200.

상기 몰딩부(140)는 상기 칩(120) 및 상기 전도성 부재(130)를 일부 커버 하여, 상기 전도성 부재(130)의 상부를 노출 시킨다. 상기 몰딩부(140)는 상기 칩과 같은 높이로 형성되어 상기 전도성 부재(130)의 상부면을 노출 시킬 수 있다. 또한, 상기 몰딩부(140)의 높이는 상기 전도성 부재(130)의 높이와 같거나 낮을 수 있다. 상기 몰딩부(140)는 상기 재배선층(110)의 상기 칩(120)이 실장된 상기 제 1면(112) 및 상기 상부 패키지(200)의 하면 사이의 공간에 채워져, 상기 칩(120), 상기 전도성 부재(130)를 지지 하고 보호하는 역할을 한다. 상기 몰딩부(140)는 몰딩 수지의 경화에 의해 형성될 수 있고, 예를 들면, 상기 몰딩부(140)는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.The molding part 140 partially covers the chip 120 and the conductive member 130 to expose the upper portion of the conductive member 130. The molding part 140 may be formed at the same height as the chip to expose the upper surface of the conductive member 130. In addition, the height of the molding part 140 may be equal to or lower than the height of the conductive member 130. The molding part 140 is filled in a space between the first surface 112 on which the chip 120 of the redistribution layer 110 is mounted and the lower surface of the upper package 200. It serves to support and protect the conductive member 130. The molding part 140 may be formed by hardening of a molding resin. For example, the molding part 140 may be an epoxy molding compound (EMC).

상기 외부 연결 단자(150)는 상기 재배선층(110)의 상기 칩(120)이 실장된 상기 제 1면(112)과 대향하는 제 2면(114) 상에 형성된다. 상기 외부 연결 단자(150)는 솔더볼을 포함할 수 있다. 상기 외부 연결 단자(150)는 상기 상부 및 하부 패키지(100, 200)가 외부와 신호를 주고 받을 수 있게 하기 위하여 외부 장치와 전기적으로 연결시키는 역할을 한다. The external connection terminal 150 is formed on the second surface 114 facing the first surface 112 on which the chip 120 of the redistribution layer 110 is mounted. The external connection terminal 150 may include a solder ball. The external connection terminal 150 serves to electrically connect the external device in order to allow the upper and lower packages 100 and 200 to exchange signals with the outside.

상기 상부 패키지(200)는 일반적인 반도체 칩 패키지일 수 있다. 상기 상부 패키지(200)의 상기 제 1면(112)에는 외부 연결 단자가 형성되고 상기 상부 패키지(200)의 외부 연결 단자는 상기 하부 패키지(100)의 상기 전도성 부재(130)의 상기 몰딩부(140)에 의해 노출된 부분을 통하여 상기 하부 패키지(100)와 전기적으로 연결될 수 있다. The upper package 200 may be a general semiconductor chip package. An external connection terminal is formed on the first surface 112 of the upper package 200, and an external connection terminal of the upper package 200 is formed in the molding part of the conductive member 130 of the lower package 100. It may be electrically connected to the lower package 100 through a portion exposed by the 140.

도 2a 내지 2c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.2A through 2C are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.

도 2a를 참조하면, 재배선층(110) 상에 칩(120)을 실장한다. 상기 재배선층(110)은 회로 배선(미도시)을 포함할 수 있고, 상기 회로 배선에 전기적으로 연결되도록 상기 칩(110)을 실장할 수 있다. 예를 들면, 상기 칩(120) 하부에 형성된 범프(bump)를 상기 재배선층(110)의 상기 회로 배선과 전기적으로 연결되도록 히팅하여 상기 칩(120)을 실장할 수 있다. Referring to FIG. 2A, the chip 120 is mounted on the redistribution layer 110. The redistribution layer 110 may include circuit wiring (not shown), and the chip 110 may be mounted to be electrically connected to the circuit wiring. For example, the chip 120 may be mounted by heating a bump formed under the chip 120 to be electrically connected to the circuit wiring of the redistribution layer 110.

도 2b를 참조하면, 상기 칩(120)이 실장된 상기 재배선층(110)의 상기 제 1면(112) 상의 상기 칩(120) 주변부에 전도성 부재(130)를 형성한다. 상기 전도성 부재(130)는 상기 재배선층(110) 상의 상기 칩(120)과 같거나 높은 높이로 형성되고, 상기 재배선층(110)의 상기 회로 배선과 전기적으로 연결된다. Referring to FIG. 2B, a conductive member 130 is formed around the chip 120 on the first surface 112 of the redistribution layer 110 on which the chip 120 is mounted. The conductive member 130 is formed at the same level as or higher than the chip 120 on the redistribution layer 110, and is electrically connected to the circuit wiring of the redistribution layer 110.

또한, 상기 칩(110) 및 상기 전도성 부재(130)가 형성된 상기 재배선층(110)의 상기 제 2면(114)에는 상기 재배선층(110)의 상기 회로 배선과 연결되어 외부와 신호를 주고 받을 수 있는 외부 연결 단자(150)를 형성 할 수 있다. 예를 들어 상기 외부 연결단자(150)는 솔더볼일 수 있다.In addition, the second surface 114 of the redistribution layer 110 in which the chip 110 and the conductive member 130 are formed is connected to the circuit wiring of the redistribution layer 110 to exchange signals with the outside. The external connection terminal 150 can be formed. For example, the external connection terminal 150 may be a solder ball.

도 2c를 참조하면, 상기 전도성 부재(130) 및 상기 칩(120)이 실장된 상기 재배선층(110)상에 몰딩부(140)를 형성하여 상기 전도성 부재(130) 및 상기 칩(120)의 일부를 커버한다. 이때, 상기 전도성 부재(130)의 상부는 노출 되도록 하여, 후속 공정에서 상부 패키지(200)의 외부 연결 단자가 연결될 수 있도록 한다. Referring to FIG. 2C, a molding part 140 is formed on the redistribution layer 110 on which the conductive member 130 and the chip 120 are mounted, so that the conductive member 130 and the chip 120 may be formed. To cover some. At this time, the upper portion of the conductive member 130 is exposed, so that the external connection terminal of the upper package 200 can be connected in a subsequent process.

도 2d를 참조하면, 상기 재배선층(110), 상기 칩(120), 상기 전도성 부재(130) 및 상기 몰딩부(140)를 포함하는 하부 패키지(100) 상에 상부 패키지(200)를 적층하여 (package on package: POP) 반도체 패키지(1000)를 형성한다. 상기 몰딩부(140)에 의해 커버되지 않은 상기 전도성 부재(130)의 노출 부분이 상기 상부 패키지(200)의 외부 연결 단자와 전기적으로 연결된다. Referring to FIG. 2D, the upper package 200 is stacked on the lower package 100 including the redistribution layer 110, the chip 120, the conductive member 130, and the molding part 140. (package on package: POP) The semiconductor package 1000 is formed. An exposed portion of the conductive member 130, which is not covered by the molding part 140, is electrically connected to an external connection terminal of the upper package 200.

도 3은 본 발명의 다른 실시예에 따른 몰딩부를 형성하는 단계를 나타내는 단면도이다.3 is a cross-sectional view illustrating a step of forming a molding part according to another exemplary embodiment of the present invention.

도 3을 참조하면, 상기 칩(120)의 높이와 상기 전도성 부재(130)의 높이가 동일하게 형성된 상기 재배선층(110)상에, 상기 전도성 부재(130)를 일부 커버하여 상부를 노출하고, 상기 칩의 측면을 커버하는 몰딩부(140)를 형성한다. 상기 몰딩부(140)는 상기 칩의 상부면을 노출 시킬 수 있다. 따라서, 후속 공정에서 상부 패키지 적층시 칩 상부의 몰딩부 두께만큼 부피를 줄일 수 있다. Referring to FIG. 3, the conductive member 130 is partially covered on the redistribution layer 110 in which the height of the chip 120 and the height of the conductive member 130 are the same to expose an upper portion thereof. The molding part 140 covering the side surface of the chip is formed. The molding part 140 may expose the upper surface of the chip. Therefore, the volume may be reduced by the thickness of the molding part of the upper part of the upper package in the subsequent process.

도 4a 및 4b는 본 발명의 또 다른 실시예에 따른 몰딩부를 형성하고 상부를 평탄화하는 단계를 나타내는 단면도들이다. 4A and 4B are cross-sectional views illustrating a step of forming a molding part and planarizing an upper part according to another embodiment of the present invention.

상기 몰딩부(140)는 상기 칩(120)의 전부 또는 일부를 커버하고, 상기 전도성 부재(130)를 전부 커버하도록 형성한다. 이후 상기 전도성 부재(130)를 커버하고 있는 상기 몰딩부(140) 및 상기 전도성 부재(130)의 상부를 평탄화하여 상기 전도성 부재(130)의 상부가 노출 되도록 한다. 예를 들면, 그라인딩(grinding) 또는 레이저 디플레쉬(laser deflash) 공정에 의해 상기 몰딩부(140) 및 상기 전도성 부재(130) 의 상부가 평탄화될 수 있다. 상기 전도성 부재(130)는 상기 칩(120) 보다 높은 높이로 형성된 후, 상기 몰딩부(140)를 평탄화할 때, 상기 전도성 부재(130)의 상부가 함께 평탄화되어 상기 칩(120)의 높이와 같은 높이를 갖도록 할 수 있다. The molding part 140 covers all or part of the chip 120 and is formed to cover all of the conductive member 130. Thereafter, the upper portion of the molding part 140 and the conductive member 130 covering the conductive member 130 are planarized to expose the upper portion of the conductive member 130. For example, an upper portion of the molding part 140 and the conductive member 130 may be planarized by a grinding or laser deflash process. After the conductive member 130 is formed to have a height higher than that of the chip 120, when the molding part 140 is flattened, the upper portion of the conductive member 130 is flattened together so that the height of the chip 120 is increased. You can have the same height.

도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 흐름도이다. 5 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 5를 참조하면, 상기 반도체 패키지의 제조 방법은 재배선층의 제 1면 상에 칩을 실장하는 단계(S100), 재배선층의 제 1면 상의 상기 칩 주변부에 전도성 부재를 형성하는 단계(S200), 재배선층의 제 2면 상에 외부 연결 단자를 형성하는 단계(S300), 전도성 부재 및 칩의 일부 또는 전부를 커버하는 몰딩부를 형성하는 단계(S400), 전도성 부재의 상부가 몰딩부로부터 노출 되도록 몰딩부 및/또는 전도성 부재의 상부를 평탄화하는 단계(S500), 및 상부 패키지를 적층하는 단계(S600)를 포함한다. 이때, 외부 연결 단자를 형성하는 단계(S300) 및/또는 평탄화하는 단계(S500)는 생략될 수 있다. Referring to FIG. 5, in the method of manufacturing the semiconductor package, mounting a chip on the first surface of the redistribution layer (S100) and forming a conductive member on the chip periphery on the first surface of the redistribution layer (S200). Forming an external connection terminal on the second surface of the redistribution layer (S300), forming a molding member covering a part or all of the conductive member and the chip (S400), so that the upper portion of the conductive member is exposed from the molding portion Planarizing the upper part of the molding part and / or the conductive member (S500), and stacking the upper package (S600). At this time, the step of forming the external connection terminal (S300) and / or planarizing step (S500) can be omitted.

상기 실장하는 단계(S100)에서는, 재배선층(110) 상에 칩(120)을 실장한다. 상기 재배선층(110)은 회로 배선(미도시)을 포함할 수 있고, 상기 회로 배선에 전기적으로 연결되도록 상기 칩(110)을 실장할 수 있다. 예를 들면, 상기 칩(120) 하부에 형성된 범프(bump)를 상기 재배선층(110)의 상기 회로 배선과 전기적으로 연결되도록 히팅하여 상기 칩(120)을 실장할 수 있다.In the mounting step (S100), the chip 120 is mounted on the redistribution layer 110. The redistribution layer 110 may include circuit wiring (not shown), and the chip 110 may be mounted to be electrically connected to the circuit wiring. For example, the chip 120 may be mounted by heating a bump formed under the chip 120 to be electrically connected to the circuit wiring of the redistribution layer 110.

이후, 상기 전도성 부재를 형성하는 단계(S200)에서는, 상기 칩(120)이 실장된 상기 재배선층(110)의 상기 제 1면(112) 상의 상기 칩(120) 주변부에 전도성 부재(130)를 형성한다. 이때 상기 전도성 부재(130)는 볼 형상으로 형성될 수 있다. 상기 전도성 부재(130)는 상기 재배선층(110) 상의 상기 칩(120)과 같거나 높은 높이로 형성되고, 상기 재배선층(110)의 상기 회로 배선과 전기적으로 연결된다. Thereafter, in the forming of the conductive member (S200), the conductive member 130 is formed around the chip 120 on the first surface 112 of the redistribution layer 110 on which the chip 120 is mounted. Form. In this case, the conductive member 130 may be formed in a ball shape. The conductive member 130 is formed at the same level as or higher than the chip 120 on the redistribution layer 110, and is electrically connected to the circuit wiring of the redistribution layer 110.

이후, 상기 외부 연결 단자를 형성하는 단계(S300)에서는, 상기 칩(110) 및 상기 전도성 부재(130)가 형성된 상기 재배선층(110)의 상기 제 2면(114)에 상기 재배선층(110)의 상기 회로 배선과 연결되어 외부와 신호를 주고 받을 수 있는 외부 연결 단자(150)를 형성 할 수 있다. Thereafter, in the forming of the external connection terminal (S300), the redistribution layer 110 is formed on the second surface 114 of the redistribution layer 110 in which the chip 110 and the conductive member 130 are formed. It may be connected to the circuit wiring to form an external connection terminal 150 that can exchange signals with the outside.

이후, 상기 몰딩부를 형성하는 단계(S400)에서는, 상기 전도성 부재(130) 및 상기 칩(120)이 실장된 상기 재배선층(110)상에 몰딩부(140)를 형성하여 상기 전도성 부재(130) 및 상기 칩(120)의 일부를 커버한다. 이때, 상기 전도성 부재(130)의 상부는 노출 되도록 하여, 후속 공정에서 상부 패키지(200)의 외부 연결 단자가 연결될 수 있도록 한다.Thereafter, in the forming of the molding part (S400), the conductive member 130 is formed by forming the molding part 140 on the redistribution layer 110 in which the conductive member 130 and the chip 120 are mounted. And a portion of the chip 120. At this time, the upper portion of the conductive member 130 is exposed, so that the external connection terminal of the upper package 200 can be connected in a subsequent process.

이후, 상기 평탄화하는 단계(S500)에서는, 상기 전도성 부재(130)를 커버하고 있는 상기 몰딩부(140) 및 상기 전도성 부재(130)의 상부를 평탄화하여 상기 전도성 부재(130)의 상부가 노출 되도록 한다. 예를 들면, 그라인딩(grinding) 또는 레이저 디플레쉬(laser deflash) 공정에 의해 상기 몰딩부(140) 및 상기 전도성 부재(130) 의 상부가 평탄화될 수 있다.Thereafter, in the planarizing operation (S500), the upper portion of the molding part 140 and the conductive member 130 covering the conductive member 130 are planarized so that the upper portion of the conductive member 130 is exposed. do. For example, an upper portion of the molding part 140 and the conductive member 130 may be planarized by a grinding or laser deflash process.

이후, 상기 적층하는 단계(S600)에서는, 상기 재배선층(110), 상기 칩(120), 상기 전도성 부재(130) 및 상기 몰딩부(140)를 포함하는 하부 패키지(100) 상에 상부 패키지(200)를 적층하여 (package on package: POP) 반도체 패키지(1000)를 형성한다. 상기 몰딩부(140)에 의해 커버되지 않은 상기 전도성 부재(130)의 노출 부분을 상기 상부 패키지(200)의 외부 연결 단자와 전기적으로 연결 시킨다.Then, in the stacking step (S600), the upper package (on the lower package 100 including the redistribution layer 110, the chip 120, the conductive member 130 and the molding portion 140) 200 is stacked to form a semiconductor package 1000. An exposed portion of the conductive member 130 which is not covered by the molding part 140 is electrically connected to an external connection terminal of the upper package 200.

본 발명에 따른 반도체 패키지 및 이의 제조 방법은 LDP 또는 TMV를 형성하는 공정 없이 적층형 반도체 패키지를 제조하여 제조 공정을 단순화 시키고, 하부 패키지와 상부 패키지를 연결시키는 전도성 부재의 높이를 최소화 함으로써 패키지 전체의 부피를 감소시킬 수 있다.The semiconductor package and its manufacturing method according to the present invention simplify the manufacturing process by manufacturing a laminated semiconductor package without forming a LDP or TMV, and minimizes the height of the conductive member connecting the lower package and the upper package, thereby reducing the volume of the entire package. Can be reduced.

1000: 반도체 패키지 100: 하부 패키지
110: 재배선층 112: 제 1면
114: 제 2면 120: 칩
130: 전도성 부재 140: 몰딩부
150: 외부 연결 단자 200: 상부 패키지1000: semiconductor package 100: lower package
110: redistribution layer 112: first page
114: second page 120: chip
130: conductive member 140: molding part
150: external connection terminal 200: upper package

Claims (8)

재배선층 상에 칩을 실장하는 단계
상기 재배선층 상의 상기 칩 주변부에 전도성 부재를 형성하는 단계
상기 재배선층 상에 상기 칩 및 전도성 부재를 커버하는 몰딩부를 형성하여 상기 전도성 부재의 상부를 노출시키는 단계 및
상기 몰딩부 상에 상기 전도성 부재와 전기적으로 연결되는 상부 패키지를 적층하는 단계를 포함하는 반도체 패키지 제조방법.Mounting the chip on the redistribution layer
Forming a conductive member around the chip on the redistribution layer
Forming a molding part covering the chip and the conductive member on the redistribution layer to expose an upper portion of the conductive member; and
Stacking an upper package electrically connected to the conductive member on the molding part. 제1항에 있어서, 상기 전도성 부재의 노출된 상부를 평탄화 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.The method of claim 1, further comprising planarizing the exposed upper portion of the conductive member. 제2항에 있어서, 상기 전도성 부재의 노출된 상부를 평탄화 하는 단계는 그라인딩(grinding) 또는 레이저 디플레쉬 (laser deflash) 공정에 의한 것임을 특징으로 하는 반도체 패키지 제조방법.The method of claim 2, wherein the planarizing the exposed upper portion of the conductive member is performed by a grinding or laser deflash process. 제1항에 있어서, 상기 몰딩부의 상부를 평탄화하여 상기 몰딩부가 상기 전도성 부재와 같은 높이를 갖도록 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.The method of claim 1, further comprising planarizing an upper portion of the molding part so that the molding part has the same height as the conductive member. 제1항에 있어서, 전도성 부재의 높이는 상기 칩의 높이와 같은 것을 특징으로 하는 반도체 패키지 제조방법.The method of claim 1, wherein the height of the conductive member is equal to the height of the chip. 제5항에 있어서, 상기 몰딩부의 높이는 상기 칩의 높이와 같거나 낮아 상기 칩의 상부와 상기 전도성 부재의 상부를 노출 하는 것을 특징으로 하는 반도체 패키지 제조방법.The method of claim 5, wherein the height of the molding part is equal to or lower than the height of the chip to expose the top of the chip and the top of the conductive member. 제1항에 있어서, 상기 전도성 부재는 볼 형상인 것을 특징으로 하는 반도체 패키지 제조방법.The method of claim 1, wherein the conductive member has a ball shape. 재배선층
상기 재배선층 상에 배치된 칩
상기 재배선층과 전기적으로 연결되고, 상기 칩과 같은 높이로 재배선층 상에 형성된 전도성 부재
상기 칩 및 상기 전도성 부재의 일부를 커버하여 상기 전도성 부재의 상부를 노출시키는 몰딩부 및
상기 재배선층 하부에 형성되어 외부로 전기적 신호를 주고 받을 수 있는 외부 연결 단자를 포함하는 반도체 패키지.
Re-
Chip disposed on the redistribution layer
A conductive member electrically connected to the redistribution layer and formed on the redistribution layer at the same height as the chip
A molding part covering a portion of the chip and the conductive member to expose an upper portion of the conductive member;
A semiconductor package formed under the redistribution layer and including an external connection terminal capable of transmitting and receiving electrical signals to the outside.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051355A (en) * 2013-03-15 2014-09-17 台湾积体电路制造股份有限公司 Package-on-Package Structure and Method of Forming Same
KR101508841B1 (en) * 2013-03-15 2015-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Package-on-package structure and method of forming same
US9204300B2 (en) 2012-05-24 2015-12-01 Kt Corporation Method for providing SIM profile in eUICC environment and devices therefor
US9230977B2 (en) 2013-06-21 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded flash memory device with floating gate embedded in a substrate
KR101712288B1 (en) * 2015-11-12 2017-03-03 앰코 테크놀로지 코리아 주식회사 Package of semiconductor and method for manufacturing the same
US10163867B2 (en) 2015-11-12 2018-12-25 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof
US10410999B2 (en) 2017-12-19 2019-09-10 Amkor Technology, Inc. Semiconductor device with integrated heat distribution and manufacturing method thereof
US10872879B2 (en) 2015-11-12 2020-12-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
US11049828B2 (en) 2015-03-24 2021-06-29 Amkor Technology Singapore Holding Pte. Ltd. Electronic device with interconnection structure oblate ellipsoid-shaped aperture

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US8409920B2 (en) * 2007-04-23 2013-04-02 Stats Chippac Ltd. Integrated circuit package system for package stacking and method of manufacture therefor
JP5185062B2 (en) * 2008-10-21 2013-04-17 パナソニック株式会社 Multilayer semiconductor device and electronic device

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9204300B2 (en) 2012-05-24 2015-12-01 Kt Corporation Method for providing SIM profile in eUICC environment and devices therefor
US9287203B2 (en) 2013-03-15 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and method of forming same
KR101508841B1 (en) * 2013-03-15 2015-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Package-on-package structure and method of forming same
CN104051355A (en) * 2013-03-15 2014-09-17 台湾积体电路制造股份有限公司 Package-on-Package Structure and Method of Forming Same
US10163919B2 (en) 2013-06-21 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded flash memory device with floating gate embedded in a substrate
US9230977B2 (en) 2013-06-21 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded flash memory device with floating gate embedded in a substrate
US11903191B2 (en) 2013-06-21 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded flash memory device with floating gate embedded in a substrate
US11049828B2 (en) 2015-03-24 2021-06-29 Amkor Technology Singapore Holding Pte. Ltd. Electronic device with interconnection structure oblate ellipsoid-shaped aperture
TWI820840B (en) * 2015-11-12 2023-11-01 美商艾馬克科技公司 Semiconductor package and manufacturing method thereof
US10872879B2 (en) 2015-11-12 2020-12-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
US10163867B2 (en) 2015-11-12 2018-12-25 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof
US11488934B2 (en) 2015-11-12 2022-11-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
KR101712288B1 (en) * 2015-11-12 2017-03-03 앰코 테크놀로지 코리아 주식회사 Package of semiconductor and method for manufacturing the same
US9935083B2 (en) 2015-11-12 2018-04-03 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof
TWI834596B (en) * 2015-11-12 2024-03-01 美商艾馬克科技公司 Semiconductor package and manufacturing method thereof
US12057434B2 (en) 2015-11-12 2024-08-06 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
US10410999B2 (en) 2017-12-19 2019-09-10 Amkor Technology, Inc. Semiconductor device with integrated heat distribution and manufacturing method thereof
US10985146B2 (en) 2017-12-19 2021-04-20 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device with integrated heat distribution and manufacturing method thereof
US11901343B2 (en) 2017-12-19 2024-02-13 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device with integrated heat distribution and manufacturing method thereof

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