KR101264734B1 - The semiconductor package and a method for their preparation - Google Patents

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KR101264734B1
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장철호
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하나 마이크론(주)
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Abstract

반도체 패키지 제조방법은, 재배선층 상에 칩을 실장하는 단계, 상기 재배선층 상의 상기 칩 주변부에 전도성 부재를 형성하는 단계, 상기 재배선층 상에 상기 칩 및 전도성 부재를 커버하는 몰딩부를 형성하여 상기 전도성 부재의 상부를 노출시키는 단계, 및 상기 몰딩부 상에 상기 전도성 부재와 전기적으로 연결되는 상부 패키지를 적층하는 단계를 포함하는 포함한다. Method of manufacturing a semiconductor package comprising the steps of mounting the chip on the re-distribution layer, comprising: forming a conductive member in the chip peripheral portion on the re-distribution layer, is formed on the redistribution layer portion molding covering the chip and the conductive member and the conductive the step of exposing the upper portion of the member, and on the molding member comprises a step of layering a top package electrically connected to the conductive member.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME} The semiconductor package and a method of manufacturing {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 박형 가능하고 제조공정을 단순화 시킬 수 있는 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다. The present invention relates to that, more specifically, multi-layer semiconductor package and a method that can be thin and can simplify the manufacturing process relates to a method for producing the semiconductor package and thereof.

최근, 휴대폰 및 태블릿 PC와 같은 모바일 전자기기의 성장에 따라, 전자기기의 소형화가 요구되고 있다. Recently, with the growth of mobile electronic devices such as mobile phones and tablet PC, there is a need for miniaturization of electronic devices. 하나의 반도체 패키지 내에 다수의 반도체 칩을 적층하거나 또는 개별 반도체 패키지들을 적층하여 고 집적도를 구현하고 있으며, 이에 따라, 로직 패키지와 메모리 패키지가 하나의 패키지로 구현되는 적층형 반도체 패키지(POP, package on package)가 제안되고 있다. Stacking a plurality of semiconductor chips in one semiconductor package, or may implement a high density by stacking individual semiconductor packages, whereby the logic package and a memory stack-type semiconductor package in which the package is implemented in a package (POP, package on package ) it has been proposed.

이러한 적층형 반도체 패키지를 제조하는 방법으로, 몰딩 수지를 관통하는 홀을 형성하고 금속 부재를 채워 넣어 하부 패키지와 상부 패키지를 연결하는 전도성 부재를 형성하는 laser drilling process (LDP) 또는 몰딩 수지 관통 비아 (through molding via, TMV)가 사용되었다. This laminate by the method of manufacturing the semiconductor package, to form a hole through the molding resin and the laser drilling process (LDP) or a mold resin to form a conductive member for filling in the metal member connected to the lower package and the top package through vias (through molding via, TMV) was used. 그러나, 몰딩 수지를 형성한 후 다시 관통홀을 형성하고 금속 부재를 채워 넣는 추가적인 공정이 필요한 문제점이 있고, 칩의 높이보다 높은 몰딩의 높이로 인하여 패키지의 크기가 커지는 단점이 있었다. However, there are problems that require further processing to form a through-hole after the formation of the molding resin and to fill the first metal member, there is a disadvantage it increases the size of the package due to the height of the high molding than the height of the chip. 또한 상부패키지에 복수의 층을 갖는 솔더볼들이 있는 경우 일반적인 하부 패키지로는 적층하는데 어려움이 있었다. There were also difficulties are stacked in general a lower package when there are the solder ball having a plurality of layers on top package.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 제조공정이 단순화되고, 박형화 가능하며 복수의 외부연결단자 층을 가진 상부 반도체 패키지를 적층할 수 있는 반도체 패키지를 제공하는 것이다. Therefore, object of the present invention is directed toward a target in this regard, an object of the present invention the manufacturing process is simplified, and reduction in thickness from, to provide a semiconductor package that can be laminated to the upper semiconductor package having a plurality of external connection terminal layer will be.

본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공하는 것이다. Another object of the invention is to provide a manufacturing method of the semiconductor package.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 패키지는 재배선층, 상기 재배선층 상에 배치된 제1 칩, 상기 재배선층과 전기적으로 연결되고, 상기 칩과 같은 높이로 재배선층 상에 형성된 제1 전도성 부재, 상기 재배선층과 전기적으로 연결되고, 상기 제1 전도성 부재 보다 낮은 높이로 재배선층 상에 형성된 제2 전도성 부재, 상기 제1 칩 및 상기 제1 및 제2 전도성 부재들의 일부를 커버하여 상기 제1및 제2 전도성 부재들의 상부를 노출시키는 몰딩부를 포함한다. The semiconductor package according to an embodiment for realizing the object of the present invention described above is re-distribution layer, said material being a first chip, electrically connected to the redistribution layer and disposed on the wiring layer, the re-flush with the said chip wiring and a first conductive member connected to the re-distribution layer and electrically provided on said first portion of the second conductive member, the first chip and the first and second conductive member formed on the re-distribution layer to a lower height than the first conductive member and the cover comprises the first and the molded part that exposes the top of the second conductive member.

본 발명의 일 실시예에 있어서, 상기 몰딩부는 상기 제1 전도성 부재를 커버하는 영역의 제1 높이 및 상기 제2 전도성 부재를 커버하는 제2 높이를 가지고, 상기 제1 높이는 상기 제2 높이보다 클 수 있다. In one embodiment of the present invention, the molding part has a second height that covers the first height and the second conductive member in the area to cover the first conductive member, wherein the greater than the second height height 1 can.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 반도체 패키지의 제조 방법은 재배선층 상에 제1 칩을 실장하는 단계, 상기 재배선층 상의 상기 제1 칩 주변부에 제1 전도성 부재 및 제2 전도성 부재를 형성하는 단계, 상기 재배선층 상에 상기 제1 칩, 제1 전도성 부재 및 제2 전도성 부재를 커버하는 몰딩부를 형성하여 상기 제1 전도성 부재의 상부를 노출시키는 단계, 및 상기 몰딩부 상에 상기 제 1 및 제2 전도성 부재와 전기적으로 연결되는 상부 패키지를 적층하는 단계를 포함한다. A method for manufacturing a semiconductor package according to a further embodiment for realizing the above objects of the present invention includes the steps of mounting the first chips on the redistribution layer, the first conductive member to the first chip peripheral portion on the re-distribution layer and a second forming a conductive member, comprising the steps of: forming the first chip, the first conductive member and the portion molded to the second cover the conductive member exposed to the upper portion of the first conductive member on the redistribution layer, and on the molding member in a step of laminating the upper package is electrically connected to the first and second conductive members.

본 발명의 일 실시예에 있어서, 상기 제1 전도성 부재의 높이는 상기 제1 칩의 높이와 동일하게 형성되고, 상기 제2 전도성 부재의 높이는 상기 제1 전도성 부재의 높이보다 낮게 형성될 수 있다. In one embodiment of the present invention, the first being formed in the same manner as the height of the first chip, the height of the first conductive member, the first may be formed lower than the height of the first conductive members 2, the height of the conductive member.

본 발명의 일 실시예에 있어서, 상기 반도체 패키지 제조방법은 상기 몰딩부의 상부를 평탄화하여 상기 몰딩부가 상기 제1전도성 부재와 같은 높이를 갖도록 하는 단계 및 상기 제2 전도성 부재의 상부를 커버하고 있는 상기 몰딩부의 일부를 평탄화 하여 상기 제2 전도성 부재를 노출시키는 단계를 더 포함할 수 있다. In one embodiment of the present invention, the semiconductor package manufacturing method is the that is to flatten the top of the molding portion added the molding covering the step, and the upper portion of the second conductive member so as to have the same height as that of the first conductive member the step of planarizing the exposed parts of the molding part of the second conductive member may further include.

본 발명의 일 실시예에 있어서, 상기 제1 및 제2 평탄화 단계들은 그라인딩(grinding) 또는 레이저 디플레쉬(laser deflash) 공정에 의한 것 일 수 있다. In one embodiment of the present invention, the first and the second planarization step may be by means of grinding (grinding), or a laser flash di (laser deflash) process.

본 발명의 일 실시예에 있어서, 상기 몰딩부는 상기 제1 칩과 같은 높이의 제1 높이를 상기로 제1 전도성 부재 주변에서 갖고, 상기 제1 높이 보다 낮은 제2 높이를 상기 제2 전도성 부재 주변에서 갖도록 형성될 수 있다. In one embodiment of the present invention, the molding part having the first conductive member near the first height level with the first chip in the said first lower the periphery of the second conductive member a second height less than the height have on can be formed.

이와 같은 반도체 패키지 및 이의 제조 방법에 따르면, 몰딩 수지 관통 비아 (TMV)를 별도로 형성하고 전도성 부재를 채워 넣는 단계 없이, 하부 패키지와 상부 패키지를 연결하는 제1 및 제2 전도성 부재를 형성할 수 있다. Thus, according to such semiconductor package and a manufacturing method thereof, it is possible to form the molding resin through vias (TMV) separately forming the first and second conductive members without step to fill the first conductive member, connecting the lower package and the top package .

또한, 하부 패키지와 상부 패키지를 연결하는 제1 전도성 부재의 높이를 칩의 높이와 동일하게 하여, 초박형 반도체 패키지를 제조할 수 있다. In addition, the first height of the conductive member for connecting the lower package and the top package in the same manner as the height of the chip, it is possible to manufacture a very thin semiconductor package.

또한, 제 1 및 제2 전도성 부재의 높이를 달리하여 복수의 외부연결단자 층을 가진 상부 패키지를 적층할 수 있다. In addition, it is possible to laminate the top package having a plurality of external connection terminal layer by varying the height of the first and second conductive members.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
도 2a 내지 2d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. Figures 2a to 2d are sectional views showing a manufacturing method of a semiconductor package according to an embodiment of the present invention.
도 3a는 본 발명의 다른 실시예에 따른 몰딩부를 형성하는 방법을 나타내는 단면도이다. Figure 3a is a cross-sectional view illustrating a method for forming molded parts according to another embodiment of the present invention.
도 3b는 본 발명의 또 다른 실시예에 따른 몰딩부를 형성하는 방법을 나타내는 단면도이다. Figure 3b is a cross-sectional view illustrating a method for forming molded parts according to another embodiment of the present invention.
도 4a는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다. Figure 4a is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.
도 4b는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. Figure 4b is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 흐름도이다. 5 is a flow chart illustrating a method for manufacturing a semiconductor package according to another embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. The invention will be described in detail in the body of the embodiments bars, which may have a variety of forms can be applied to various modifications. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. But is by no means to restrict the present invention to the particular form disclosed, it is to be understood as embracing all included in the spirit and scope of the present invention changes, equivalents and substitutes. 각 도면을 설명하면서유사한 참조부호를 유사한 구성요소에 대해 사용하였다. In describing the drawings was used for a similar reference numerals to like elements. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. First, the term of the second, etc., can be used in describing various elements, but the above elements shall not be restricted to the above terms. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. These terms are only used to distinguish one element from the other. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. The terms used in the present specification are merely used to describe particular embodiments, and are not intended to limit the present invention. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. Expression in the singular number include a plural forms unless the context clearly indicates otherwise. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야한다. In this application, the terms "inclusive" or "done" terms, such as is that which you want to specify that the features, numbers, steps, operations, elements, parts or to present combinations thereof described in the specification, the one or more other features , numbers, steps, actions, components, parts, or the presence or possibility of combinations thereof and are not intended to preclude.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. Unless otherwise defined, including technical and scientific terms, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Any term that is defined in a general dictionary used shall be construed to have the same meaning in the context of the relevant art, unless expressly defined in this application, it not is interpreted to have an idealistic or excessively formalistic meaning no.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. With reference to the accompanying drawings, it will be described in detail preferred embodiments of the invention.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 반도체 패키지(1000)는 하부 패키지(100) 및 상기 하부 패키지(100) 상에 적층된 상부 패키지(200)를 포함한다. 1, the semiconductor package 1000 according to this embodiment includes a lower package 100 and the top package 200 is stacked on the bottom package 100. 상기 하부 패키지(100)는 로직 패키지이고, 상기 상부 패키지(200)는 메모리 패키지 일수 있다. The lower package 100 and the logic package, the top package 200 is a memory package days.

상기 하부 패키지(100)는 재배선층(110), 제1 칩(120), 제1 전도성 부재(130), 제2 전도성 부재(140) 및 몰딩부(150)를 포함한다. The bottom package 100 includes a re-distribution layer 110, a first chip 120, the first conductive member 130, the second conductive member 140 and the molding section 150. 또한, 상기 하부 패키지(100)는 외부연결단자(미도시)를 더 포함할 수 있다. In addition, the bottom package 100 may further include an external connection terminal (not shown).

상기 재배선층(110) 상에는 회로 배선(미도시)이 형성될 수 있고, 상기 재배선층(110)은 인쇄 회로 기판(PCB)이거나, 상기 몰딩부(150)의 일면에 회로 배선이 형성된 층일 수 있다. May be a wiring (not shown) formed in the circuit formed on the re-wiring layer 110, the re-distribution layer 110 may be a layer printed circuit board (PCB) or a wiring formed on one surface of the molding member 150, circuit . 상기 회로 배선은 상기 제1 칩(120)과 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)를 전기적으로 연결한다. The wiring circuit is electrically connected to the first chip 120 and the first conductive member 130 and the second conductive member 140. 또한, 상기 제1 칩(120), 상기 제1 전도성 부재(130), 제2 전도성 부재(140) 및 상기 외부연결단자를 전기적으로 연결 할 수 있다. In addition, the first chip 120, wherein it is possible to electrically connect the first conductive member 130, the second conductive member 140 and the external connection terminal.

상기 제1 칩(120)은 상기 재배선층(110) 상에 실장된다. The first chip 120 is mounted on the re-distribution layer (110). 상기 제1 칩(120)은 범프(bump)에 의해 상기 재배선층(110) 상의 회로 배선과 연결되거나 또는, 와이어(wire)에 의해 상기 재배선층(110)상의 회로 배선과 연결 될 수 있다. The first chip 120 may be connected to the wiring circuit on the re-distribution layer 110 by the re-wiring layer 110 connected to the circuit wiring or wire (wire) on the by the bumps (bump).

상기 제1 전도성 부재(130)는 상기 재배선층(110) 상의 상기 제1 칩(120) 주변부에 형성되고, 상기 제1 전도성 부재(130)의 높이는 상기 제1 칩(120)의 높이와 같거나 높을 수 있다. The first conductive member 130 is equal to or greater than the height of the re-distribution layer 110, the first chip 120 is formed in the peripheral portion, wherein the first conductive member 130, the first chip 120, the height of the on It may be higher. 상기 제1 전도성 부재(130)는 기둥 형상이거나 볼 형상일 수 있다. The first conductive member 130 may be a columnar shape or a ball. 상기 제1 전도성 부재(130)은 상기 하부 패키지(100)와 상기 상부 패키지(200)를 접합 시켜주고, 상기 상부패키지(200)와 상기 하부패키지(100)를 전기적으로 연결한다. The first conductive member 130 are joined to give the top package 200 and the bottom package 100, and electrically connecting the lower package 100 and the package top 200. 상기 제1 전도성 부재(130)는 상기 재배선층(110) 상에 형성된 상기 회로와 전기적으로 연결되고, 상기 상부패키지(200)의 외부연결단자와 전기적으로 연결될 수 있다. The first conductive member 130 may be the re-wiring layer 110 electrically connected to the phase circuit is formed on, and connected electrically to external connection terminals of the upper package 200.

상기 제2 전도성 부재(140)는 상기 재배선층(110) 상에 상기 제1 전도성 부재가 형성된 영역의 외곽에 형성되고, 상기 제2 전도성 부재(140)의 높이는 상기 제1 전도성 부재(130)의 높이 보다 낮을 수 있다. Wherein the second conductive member 140 includes the re-wiring layer 110 is formed above the outside of the region where the first conductive member formed on the second conductive member 140, the first conductive member 130, the height of the It may be lower than the height. 상기 제2 전도성 부재(140)는 기둥 형상이거나 볼 형상일 수 있다. The second conductive member 140 may be a columnar shape or a ball. 상기 제2 전도성 부재(140)는 상기 하부 패키지(100)와 상기 상부 패키지(200)를 접합 시켜주고, 상기 상부패키지(200)와 상기 하부패키지(100)를 전기적으로 연결한다. The second conductive member 140 are joined to give the top package 200 and the bottom package 100, and electrically connecting the lower package 100 and the package top 200. 상기 제2 전도성 부재(140)는 상기 재배선층(110) 상에 형성된 상기 회로배선과 전기적으로 연결되고, 상기 상부패키지(200)의 외부연결단자와 전기적으로 연결될 수 있다. The second conductive member 140 is connected to the circuit formed on the redistribution layer 110 in a wiring and electrical, it may be connected to an external connection terminal to the electrical effort of the top package 200.

상기 몰딩부(150)는 상기 제1 칩(120), 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)를 일부 커버 하여, 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)의 상부를 노출 시킨다. The molding section 150 of the first chip 120, the first conductive member 130, and the second partially cover the conductive member 140, the first conductive member 130 and the second conductive to expose the upper portion of the member 140. 상기 몰딩부(140)는 상기 칩과 같은 높이로 형성되어 상기 제1 전도성 부재(130)의 상부면을 노출 시키는 제1 높이(d1)와 상기 제1 전도성 부재(130)의 높이 보다 낮게 형성되어 상기 제2 전도성 부재(140)의 상부를 노출 시키는 제2 높이(d2)를 가질 수 있다. The molding part 140 is formed is formed flush with the chip lower than the height of the first height (d1) of the first conductive member 130 to expose a top surface of the first conductive member 130, the second second may have a height (d2) for exposing the upper portion of the conductive member 140. 상기 몰딩부(150)는 상기 재배선층(110)과 상기 상부 패키지(200)의 하면 사이의 빈 공간에 채워져, 상기 제1 칩(120), 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)를 지지 하고 보호하는 역할을 한다. The molding part 150 is filled in the empty space between a lower surface of the upper package 200 and the re-wiring layer 110, the first chip 120, the first conductive member 130 and the second conductive It serves to support and protect the member 140. 상기 몰딩부(150)는 몰딩 수지의 경화에 의해 형성될 수 있고, 예를 들면, 상기 몰딩부(150)는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다. The molding part 150 may be formed by curing of the molding resin, for example, the molding member 150 is an epoxy molding compound: may be a (epoxy molding compound EMC).

상기 외부연결단자는 상기 재배선층(110)의 상기 제1 칩(120)이 실장된 면의 반대편 면 상에 형성된다. The external connection terminal is formed on the opposite surface of the first chip 120, the mounting surface of the redistribution layer 110. 상기 외부연결단자는 솔더볼을 포함할 수 있다. The external connection terminal may include a solder ball. 상기 외부연결단자는 상기 상부 및 하부 패키지(100, 200)가 외부와 신호를 주고 받을 수 있게 하기 위하여 외부 장치와 전기적으로 연결시키는 역할을 한다. The external connection terminal serves to electrically connect with an external device to enable the said upper and lower package 100, 200 can communicate with an external signal.

상기 상부 패키지(200)는 일반적인 반도체 칩 패키지일 수 있다. The top package 200 may be a general semiconductor chip package. 상기 상부 패키지(200)의 하면에는 외부연결단자들(220, 230)이 형성되고 상기 상부 패키지(200)의 외부연결단자(220, 230)들은 상기 하부 패키지(100)의 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)의 상기 몰딩부(150)에 의해 노출된 부분을 통하여 상기 하부 패키지(100)와 전기적으로 연결될 수 있다. While in the external connection terminal (220, 230) is an external connection terminal (220, 230) of the top package 200, formed are the first conductive member of the bottom package 100 of the top package 200 ( 130) and the second may be through a portion exposed through the molding section 150 of the conductive member 140 is electrically connected with the lower package 100. 상기 외부연결단자들(220, 230)은 솔더볼일 수 있다. The external connection terminals 220 and 230 may be a solder ball. 또한, 상기 외부 연결단자들(220, 230)은 서로 다른 높이를 가져 서로 다른 높이의 제1 및 제2 전도성 부재들(130, 140)과 연결될 수 있다. Also, it may be connected to the external connection terminals 220 and 230 are different from each of the first and second conductive members of different heights to get different levels 130,140. 예를 들어, 상기 외부연결단자들(220, 230)과 상기 제1 및 제2 전도성 부재(130, 140)가 접촉하여 히팅(heating)에 의해 연결될 수 있다. For example, the external connection terminals 220 and 230 and the first and second conductive members 130 and 140 can be coupled by heating (heating) in contact.

도 2a 내지 2d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. Figures 2a to 2d are sectional views showing a manufacturing method of a semiconductor package according to an embodiment of the present invention.

도 2a를 참조하면, 재배선층(110) 상에 제1 칩(120)을 실장한다. Referring to Figure 2a, it is mounted a first chip 120 on the re-distribution layer (110). 상기 재배선층(110)은 회로 배선(미도시)을 포함할 수 있고, 상기 회로 배선에 전기적으로 연결되도록 상기 칩(110)을 실장할 수 있다. The re-distribution layer 110 may include a circuit wiring (not shown), and the chip 110 can be mounted so as to be electrically connected to the wiring circuit. 예를 들면, 상기 제1 칩(120) 하부에 형성된 범프(bump)를 상기 재배선층(110)의 상기 회로 배선과 전기적으로 연결되도록 히팅하여 상기 제1 칩(120)을 실장할 수 있다. For example, the first chip 120, the lower bumps (bump) of the first chip 120 and the heating to the circuit wiring and electrically connected to the re-distribution layer 110 formed on can be mounted.

도 2b를 참조하면, 상기 제1 칩(120)이 실장된 상기 재배선층(110)의 상의 상기 제1칩(120) 주변부에 상기 제1 전도성 부재(130)를 형성한다. Referring to Figure 2b, to form the first chip 120, the first conductive member 130 to the peripheral portion on the re-distribution layer 110, the first chip 120 is mounted. 상기 제1 전도성 부재(130)는 상기 재배선층(110) 상에 상기 제1 칩(120)과 같거나 높은 높이로 형성되고, 상기 재배선층(110)의 상기 회로 배선과 전기적으로 연결된다. The first conductive member 130 is formed the same as the first chip (120) on said redistribution layer (110) or at a higher height, and are connected to the electrical circuit wiring and the re-distribution layer (110).

또한, 상기 제2 전도성 부재(140)는 상기 재배선층(110) 상에 상기 제1 전도성 부재(130)의 주변부에 형성된다. In addition, the second conductive member 140 is formed at the peripheral portion of the first conductive member 130 onto the re-distribution layer (110). 상기 제2 전도성 부재(140)는 상기 제1 전도성 부재 보다 낮은 높이로 형성될 수 있고, 상기 재배선층(110)의 상기 회로 배선과 전기적으로 연결된다. The second conductive member 140 may be formed of a lower height than the first conductive member, it is connected to the electrical circuit wiring and the re-distribution layer (110). 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)은 기둥 형상이나 볼 형상으로 형성될 수 있다. The first conductive member 130 and the second conductive member 140 may be formed in a columnar shape or a ball shape.

또한, 상기 칩(110) 및 상기 제1 전도성 부재(130)가 형성된 상기 재배선층(110)의 반대편 면에는 상기 재배선층(110)의 상기 회로 배선과 연결되어 외부와 신호를 주고 받을 수 있는 외부연결단자를 형성 할 수 있다. Further, the other side surface of the chip 110 and the re-distribution layer 110, the first conductive member 130 is formed, connected with wiring the circuit of the re-wiring layer 110 outside can exchange the outside to the signal it is possible to form the connector. 예를 들어 상기 외부 연결단자는 솔더볼일 수 있다. For example, the external connection terminal may be a solder ball.

도 2c를 참조하면, 상기 제1 전도성 부재(130), 상기 제2 전도성 부재(140) 및 상기 제1 칩(120)이 실장된 상기 재배선층(110)상에 상기 몰딩부(150)를 형성하여 상기 제1 전도성 부재(130) 및 상기 제1 칩(120)의 일부를 커버한다. Referring to Figure 2c, form the first conductive member 130, the second conductive member 140 and the first chip, the molding member 150 on the re-distribution layer 110, 120 is mounted to cover a portion of the first conductive member 130 and the first chip 120. 한편, 상기 제2 전도성 부재(140)는 상기 몰딩부(150)에 의해 전부 커버된다. On the other hand, the second conductive member 140 is covered by all of the molding section 150. 따라서 상기 몰딩부(150)의 높이는 상기 제1 칩(120) 및 상기 제1 전도성 부재(130)와 같은 높이로 형성될 수 있다. Therefore, the height of the molding part 150 may be formed at the same height as that of the first chip 120 and the first conductive member (130). 이때, 상기 제1 전도성 부재(130)는 노출 되도록 하여, 후속 공정에서 상부 패키지(200)의 외부연결단자가 연결될 수 있도록 한다. At this time, the first conductive member 130 is exposed, so that the external connection terminal of the top package 200 may be connected in a subsequent process.

한편, 상기 제1 전도성 부재(130) 및/또는 상기 몰딩부(150)가 상기 제1 칩(120) 보다 높게 형성된 경우에는 상기 제1 전도성 부재(130) 및/또는 상기 몰딩부(150)의 최상부를 평탄화 하여 상기 제1 전도성 부재(130) 및 상기 몰딩부(150)를 상기 제1 칩(120) 높이와 동일하게 할 수 있다. On the other hand, the first conductive member 130 and / or the molding portion 150 is the first case is formed above the one-chip 120, the first conducting member 130 and / or the molding member 150 planarizing a top the first may be the same as the first conductive member 130 and the first chip 120 to the molding member 150 height.

예를 들면, 그라인딩(grinding) 또는 레이저 디플레쉬(laser deflash) 공정에 의해 상기 제1 전도성 부재(130) 및/또는 상기 몰딩부(150)의 최상부가 평탄화될 수 있다. For example, a top of the grinding (grinding), or a laser flash di (laser deflash) of the first conductive member 130 and / or the molding section 150 by the process to be flattened.

도 2d를 참고하면, 상기 몰딩부(150)가 상기 제2 전도성 부재(140)를 커버하는 부분을 평탄화 하여 상기 제2 전도성 부재(140)의 상단이 노출 되도록 한다. , Such that the molding part 150 and the top of the exposed and the second conductive member 140 to flatten the portion of the second conductive member 140 to cover Referring to Figure 2d. 따라서 상기 몰딩부(150)는 상기 제1 전도성 부재(130) 주변의 제1 높이(d1) 및 상기 제2 전도성 부재(140)주변부의 제2 높이(d2)를 가질 수 있다. Accordingly, the molding member 150 may have a first height near the first conductive member (130), (d1) and the second conductive member 140, the second height of the peripheral portion (d2).

예를 들면, 그라인딩(grinding) 또는 레이저 디플레쉬(laser deflash) 공정에 의해 상기 제2 전도성 부재(140) 및/또는 상기 몰딩부(150)가 평탄화될 수 있다. For example, it may be planarized grinding (grinding), or a laser flash di (laser deflash) by a process wherein the second conductive member 140 and / or the molding section 150.

도 1을 다시 참조하면, 상기 재배선층(110), 상기 제1 칩(120), 상기 제1 전도성 부재(130), 상기 제2 전도성 부재(140) 및 상기 몰딩부(150)를 포함하는 하부 패키지(100) 상에 상부 패키지(200)를 적층하여 (package on package: POP) 반도체 패키지(1000)를 형성한다. Referring again to Figure 1, the lower portion including the re-distribution layer 110, the first chip 120, the first conductive member 130, the second conductive member 140 and the molding 150 and an upper package 200 on the package 100 is stacked (package on package: POP) to form a semiconductor package (1000). 상기 몰딩부(150)에 의해 커버되지 않은 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)의 노출 부분들이 상기 상부 패키지(200)의 외부연결단자와 전기적으로 연결된다. Exposed portions of the first conductive member 130 and the second conductive member 140 that is not covered by the molding part 150 are connected with an electrical external connection terminal of the upper package 200. 이때, 상기 제1 및 제2 전도성 부재들(130, 140)이 서로 다른 높이로 형성될 수 있으므로, 상기 상부 패키지(200)의 상기 외부연결단자들도 대응되는 서로 다른 높이를 가질 수 있다. At this time, since the first and second conductive members 130 and 140 can be formed of different heights, may have different heights corresponding to the external connection terminal is also the lower surface of the upper package 200.

도 3a는 본 발명의 다른 실시예에 따른 몰딩부를 형성하는 방법을 나타내는 단면도이다. Figure 3a is a cross-sectional view illustrating a method for forming molded parts according to another embodiment of the present invention.

도 3a을 참조하면, 상기 제1 칩(120), 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)가 형성된 상기 재배선층(110)상에 상기 칩(120), 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)를 모두 커버하는 몰딩부(150)를 형성한다. Referring to Figure 3a, the first chip 120, the first conductive member 130 and the second conductivity of the chip 120 on the member the re-distribution layer 110, 140 is formed, the first to form the conductive member 130 and the molding member 150 to the second cover the conductive member 140. 이후, 상기 몰딩부(150) 및/또는 상기 제1 전도성 부재(130)의 상부를 평탄화 하여, 상기 몰딩부(150)의 높이를 상기 제1 칩(120)의 높이와 같도록 할 수 있다. Then, the can to be the same as the height of the molding member 150 and / or the first conductive member 130, the first chip 120, the height of the level the top, the molding section 150 of the. 따라서 상기 제1 전도성 부재(130)의 상단은 노출되며, 상기 도2c에 나타난 몰딩부(150)의 형상과 동일 하게 될 수 있다. Therefore, the top of the first conductive member 130 may be the same as the shape of the exposed, a molding unit 150 shown in Fig. 2c.

도 3a에 나타난 상기 몰딩부(150)를 형성하는 방법을 이용하여 반도체 패키지(1000)을 제조할 수 있으며, 상기 몰딩부(150)를 형성하는 방법을 제외하면, 도 2a 내지 2d에 나타난 방법과 동일하다. It can be used a method of forming the molding unit 150 shown in Figure 3a to produce a semiconductor package (1000), except for the method of forming the molding unit 150, a method shown in Figure 2a to 2d and same.

도 3b는 본 발명의 또 다른 실시예에 따른 몰딩부를 형성하는 방법을 나타내는 단면도이다. Figure 3b is a cross-sectional view illustrating a method for forming molded parts according to another embodiment of the present invention.

도 3b를 참조하면, 상기 제1 칩(120), 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)가 형성된 상기 재배선층(110)상에 상기 칩(120), 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)의 일부를 커버하여 상기 제1 및 상기 제2 전도성 부재들(130, 140)의 최상부를 노출하는 몰딩부(150)을 형성한다. Referring to Figure 3b, the first chip 120, the first conductive member 130 and the second conductivity of the chip 120 on the member the re-distribution layer 110, 140 is formed, the first to cover a portion of the conductive member 130 and the second conductive member 140 forms a first and a molding unit 150, which exposes the top of the first and the second conductive members 130 and 140. 따라서, 상기 몰딩부(150)를 평탄화 하는 공정 없이 상기 상부 패키지(200)를 적층할 수 있다. Therefore, it is possible to laminate the top package 200, without a step of flattening the molding section 150.

도 3b에 나타난 상기 몰딩부(150)를 형성하는 방법을 이용하여 반도체 패키지(1000)을 제조할 수 있으며, 상기 몰딩부(150)를 형성하는 방법을 제외하면, 도 2a 내지 2d에 나타난 방법과 동일하다. Also possible to use a method of forming the molding unit 150 shown in 3b can be produced a semiconductor package (1000), except for the method of forming the molding unit 150, a method shown in Figure 2a to 2d and same.

도 4a는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다. Figure 4a is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.

도 4a를 참조하면, 상기 상부 패키지(200)에는 하부에 제2 칩(240)을 배치하여 실장할 수 있다. Referring to Figure 4a, the top package 200 may be mounted by placing the second chip 240 to the bottom. 상기 제2 칩(240)은 제2 외부연결단자(220)과 전기적으로 연결되고, 상기 제2 외부연결단자는 상기 제2 칩(240)의 하부에 형성될 수 있다. The second chip (240) has a second external connection terminal 220, and is electrically connected to the second external connection terminal may be formed in the lower portion of the second chip (240). 이후에 상기 하부 패키지(100) 상에 상기 상부 패키지(200)이 적층되는데 있어서, 상기 제1 전도성 부재(130)과 전기적으로 연결될 수 있다. Since there is in the upper package 200 on the lower package 100 stacked on the first it may be connected to the conductive member 130 and electrically. 예를 들어, 상기 제2 외부연결단자(220)와 상기 제1 전도성 부재(130)가 접촉하여 히팅(heating)에 의해 연결될 수 있다. For example, the second external connection terminal 220 and the first conductive member 130 is in contact can be coupled by heating (heating).

도 4b는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다. Figure 4b is a cross-sectional view of a semiconductor package according to another embodiment of the present invention.

도 4b를 참조하면, 상기 제1 칩(120) 상에 접착층(300)을 형성한다. Referring to Figure 4b, to form an adhesive layer 300 on the first chip 120. 상기 접착층(300) 상에 제3 칩(310)을 배치하여 접착시킨다. Adhered to place the third chip 310 on the adhesive layer 300. 상기 접착층은 상기 제3 칩(310)을 상기 제1 칩(120)과 접착시켜 고정시키는 역할을 한다. The adhesive layer serves to secure the adhesive to the third chip 310 and the first chip 120. 상기 제3 칩(310)은 상기 제1 전도성 부재(130)와 전기적으로 연결된다. The third chip 310 is electrically connected to the first conductive member 130. 예를 들면, 와이어(330)에 의해 연결될 수 있다. For example, it may be connected by a wire 330.

상기 상부 패키지(200)은 제2 외부연결단자(230)를 포함하고 상기 제2 외부연결단자(230)는 상기 제2 전도성 부재(140)과 전기적으로 연결된다. The top package 200 may include a second external connection terminal 230 and the second external connection terminal 230 is electrically connected to the second conductive member 140. 예를 들어, 상기 제2 외부연결단자(230)와 상기 제2 전도성 부재(140)가 접촉하여 히팅(heating)에 의해 연결될 수 있다. For example, the second external connection terminal 230 and the second conductive member 140 is in contact can be coupled by heating (heating).

도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 흐름도이다. 5 is a flowchart illustrating a method for manufacturing a semiconductor package according to an embodiment of the present invention.

도 5를 참조하면, 상기 반도체 패키지의 제조 방법은 재배선층 상에 제1 칩을 실장하는 단계(S100), 재배선층의 상의 상기 제1 칩 주변부에 제1 및 제2 전도성 부재를 형성하는 단계(S200), 상기 제1 전도성 부재, 상기 제2 전도성 부재 및 상기 제1 칩의 일부 또는 전부를 커버하는 몰딩부를 형성하는 단계(S300), 상기 제1 전도성 부재의 상부가 상기 몰딩부로부터 노출되도록 상기 몰딩부 및/또는 상기 제1 전도성 부재의 상부를 평탄화하는 제1 평탄화 단계(S400), 상기 제2 전도성 부재의 상부가 상기 몰딩부로부터 노출되도록 상기 몰딩부 및/또는 상기 제2 전도성 부재의 상부를 평탄화하는 제2 평탄화 단계(S500) 및 상부 패키지를 적층하는 단계(S600)를 포함한다. 5, the forming step (S100), the first and second conductive member to the first chip peripheral portion on the redistribution layer to the manufacturing method of the semiconductor package is mounted to the first chip on the re-distribution layer ( S200), the first conductive member, the second conductive member and the so that the upper portion of the step (S300), the first conductive member to form a molding that covers all or a part exposed from the molded portion of the first chip molding part and / or top of the first planarization step (S400), the second conducting the molding part and / or the second conductive member so that the upper portion is exposed from the molding portion of the member to flatten the top of the first conductive member claim and a step (S600) of depositing the second flattening step (S500) and the upper package to flatten.

상기 실장하는 단계(S100)에서는, 재배선층(110) 상에 제1 칩(120)을 실장한다. In step (S100) to the mounting, the mounting of the first chip 120 to the re-distribution layer (110). 상기 재배선층(110)은 회로 배선(미도시)을 포함할 수 있고, 상기 회로 배선에 전기적으로 연결되도록 상기 칩(110)을 실장할 수 있다. The re-distribution layer 110 may include a circuit wiring (not shown), and the chip 110 can be mounted so as to be electrically connected to the wiring circuit. 예를 들면, 상기 제1 칩(120) 하부에 형성된 범프(bump)를 상기 재배선층(110)의 상기 회로 배선과 전기적으로 연결되도록 히팅하여 상기 제1 칩(120)을 실장할 수 있다. For example, the first chip 120, the lower bumps (bump) of the first chip 120 and the heating to the circuit wiring and electrically connected to the re-distribution layer 110 formed on can be mounted.

이후, 상기 제1 및 제2 전도성 부재(130, 140)를 형성하는 단계(S200)에서는, 상기 제1 칩(120)이 실장된 상기 재배선층(110) 상의 상기 제1 칩(120) 주변부에 제1 전도성 부재(130)를 형성한다. Then, on the first chip 120, the peripheral portion on the first and second conductive members 130 and 140 at step (S200) forming the said first chip (120) said re-distribution layer 110 is mounted first to form a first conductive member (130). 제2 전도성 부재(140)는 상기 재배선층(110) 상에 상기 제1 전도성 부재가 형성된 영역의 외곽에 형성된다. The second conductive member 140 is formed at the outside of the area in which the first conductive member on the redistribution layer 110 is formed. 이때, 상기 제1 전도성 부재(130) 및 상기 제2 전도성 부재(140)는 기둥 형상 또는 볼 형상으로 형성될 수 있다. At this time, the first conductive member 130 and the second conductive member 140 may be formed in a columnar shape or a ball shape. 상기 제1 전도성 부재(130)는 상기 재배선층(110) 상에 상기 제1 칩(120)과 같거나 높은 높이로 형성되고, 상기 재배선층(110)의 상기 회로 배선과 전기적으로 연결된다. The first conductive member 130 is formed the same as the first chip (120) on said redistribution layer (110) or at a higher height, and are connected to the electrical circuit wiring and the re-distribution layer (110). 상기 제2 전도성 부재(140)는 상기 제1 전도성 부재(130) 보다 낮은 높이로 형성될 수 있다. The second conductive member 140 may be formed of a lower height than the first conductive member (130).

이후, 상기 몰딩부를 형성하는 단계(S300)에서는, 상기 제1 전도성 부재(130), 상기 제2 전도성 부재(140) 및 상기 제1 칩(120)이 실장된 상기 재배선층(110) 상에 몰딩부(140)를 형성하여 상기 제1 전도성 부재(130), 상기 제2 전도성 부재(140) 및 상기 제1 칩(120)의 일부 또는 전부를 커버한다. Then, in the step (S300) of forming the molding, the first conductive member 130, the second conductive member 140 and the molding on the re-distribution layer 110, the first chip 120 is mounted and to form a portion 140 covers at least a portion of the first conductive member 130, the second conductive member 140 and the first chip 120. 이때, 상기 제1 전도성 부재(130)의 상부는 노출 되도록 하고 상기 제2 전도성 부재(140)는 상기 몰딩부(150)에 의해 전부 커버될 수 있다. At this time, the upper portion is such that said second conductive member 140, exposure of the first conductive member 130 may be all covered by the molding section 150. 또는, 상기 제1 및 제2 전도성 부재(130, 140) 모두 상기 몰딩부(150)에 의해 전부 커버될 수 있다. Alternatively, the first and second conductive members 130 and 140 may both be all covered by the molding section 150. 노출된 상기 제1 전도성 부재(130)의 일부는 후속 공정에서 상부 패키지(200)의 외부연결단자가 연결될 수 있도록 한다. A portion of the exposed first conductive member 130 so that the external connection terminal of the top package 200 may be connected in a subsequent process.

이후, 상기 제1 평탄화 단계(S400)에서는, 상기 제1 전도성 부재(130)를 커버하고 있는 상기 몰딩부(150) 및/또는 상기 제1 전도성 부재(130)의 상부를 평탄화하여 상기 제1 전도성 부재(130)의 상부가 노출 되도록 한다. After the first planarization step (S400) in, to planarize the upper portion of the molding member 150 and / or the first conductive member 130, which covers the first conductive member 130, the first conductive the upper portion of member 130 is to be exposed. 예를 들면, 그라인딩(grinding) 또는 레이저 디플레쉬(laser deflash) 공정에 의해 상기 몰딩부(150) 및 상기 제1 전도성 부재(130) 의 상부가 평탄화될 수 있다. For example, an upper portion of the grinding (grinding), or a laser flash di (laser deflash), the molding part 150 and the first conductive member 130 by a process to be flattened.

이때, 상기 몰딩부(150)의 높이는 상기 제1 칩(120)의 높이와 같을 수 있다. At this time, the height of the molding part 150 may be the same as the height of the first chip (120). 따라서, 상기 몰딩부(150)는 상기 제1 전도성 부재(130)의 주변에서 제1 높이(d1)을 갖는다. Thus, the molding portion 150 has a first height (d1) in the vicinity of the first conductive member (130).

이후, 상기 제2 평탄화 단계(S500)에서는, 상기 제2 전도성 부재(140)를 커버하고 있는 상기 몰딩부(150) 및/또는 상기 제2 전도성 부재(140)의 상부를 평탄화하여 상기 제2 전도성 부재(140)의 상부가 노출 되도록 한다. Thereafter, the second flattening step (S500) in, to flatten a top of the second conductive member wherein the molding member 150 and / or the second conductive member 140, which covers the 140 and the second conductive the upper portion of member 140 is to be exposed. 예를 들면, 그라인딩(grinding) 또는 레이저 디플레쉬(laser deflash) 공정에 의해 상기 몰딩부(150) 및 상기 제2 전도성 부재(140) 의 상부가 평탄화될 수 있다. For example, an upper portion of the grinding (grinding), or a laser flash di (laser deflash), the molding section 150 by the process and the second conductive member 140 may be planarized.

이때, 상기 몰딩부(150)의 높이는 상기 제1 전도성 부재(130)의 높이 보다 낮을 수 있다. At this time, the height of the molding part 150 may be lower than the height of the first conductive member (130). 따라서, 상기 몰딩부(150)는 상기 제2 전도성 부재(140)의 주변에서 상기 제1 높이(d1) 보다 낮은 제2 높이(d2)을 갖을 수 있다. Therefore, the molding unit 150 can have the second height lower than the first height (d1), (d2) in the vicinity of the second conductive member 140.

이후, 상기 적층하는 단계(S600)에서는, 상기 재배선층(110), 상기 제1 칩(120), 상기 제1 전도성 부재(130), 상기 제2 전도성 부재(140) 및 상기 몰딩부(150)를 포함하는 하부 패키지(100) 상에 상부 패키지(200)를 적층하여 (package on package: POP) 반도체 패키지(1000)를 형성한다. Then, in the step (S600) to the laminate, the re-wiring layer 110, the first chip 120, the first conductive member 130, the second conductive member 140 and the molding 150 and the bottom package top package 200 on a (100) laminate containing (package on package: POP) to form a semiconductor package (1000). 상기 몰딩부(150)에 의해 커버되지 않은 상기 제1 및 제2 전도성 부재들(130, 140)의 노출된 부분들을 상기 상부 패키지(200)의 상기 외부연결단자들(220, 230)와 전기적으로 연결 시킨다. That it is not covered by the molding member 150. The first and second conductive members and the external connection terminals 220 and 230 of the top package 200, the exposed portions of 130 and 140 electrically connected thereby. 예를 들어 상기 제1 외부연결단자(220)와 상기 제1 전도성 부재(130)이 연결될 수 있고, 상기 제2 외부연결단자(230)와 상기 제2 전도성 부재(140)이 연결될 수 있다. For example, the first external connection terminal may be connected to the unit 220 and the first conductive member 130, the second can be connected to the external connection terminal 230 and the second conductive member 140. 상기 제1 및 제2 전도성 부재들(130, 140)은 각각 높이가 서로 다르므로 대응되는 서로다른 높이를 갖는 상기 제1 및 제2 외부연결단자들(220, 230)과 연결될 수 있다. The first and second conductive members 130 and 140 may be connected to the first and second external connection terminal (220, 230) having different heights so that corresponding to a height different from each other.

또한, 상기 재배선층(110)의 상기 제1 칩(120)이 실장된 면의 반대편 면에 상기 하부 패키지(100)가 외부와 전기적으로 연결될 수 있는 외부연결단자를 형성하는 단계를 더 포함할 수 있다. In addition, the first chip 120 to the lower package 100 on the other side surface of the mounting surface of the redistribution layer 110 may further include the step of forming the external connection terminal that can be connected externally and electrically have.

또한, 상기 상부 패키지(200)는 하부에 제2 칩(240)을 실장하여, 상기 적층하는 단계(S600)에서 상기 제2 칩(240)의 하부에 형성된 제1 외부연결단자(220)가 상기 제1 전도성 부재(130)와 연결될 수 있다. Further, the top package 200 by mounting the second chip 240 to the lower portion, the in the lamination step (S600) that is formed in the lower portion of the second chip 240, a first external connection terminal 220 is the the can be connected to the first conductive member 130. 이때 상기 제2 전도성 부재(140)는 상기 상부 패키지(200)의 제2 외부연결단자(230)과 연결된다. At this time, the second conductive member 140 is connected to the second external connection terminal 230 of the top package 200.

또한, 상기 제1 칩(120) 상에 접착층(300)을 형성하고, 상기 접착층(300) 상에 제3 칩(310)을 배치하는 단계를 더 포함할 수 있다. Further, it is possible to form the adhesion layer 300 on the first chip 120, further comprising the step of placing the third chip 310 on the adhesive layer 300. 이후, 상기 제3 칩(310)을 상기 제1 전도성 부재(130)와 전기적으로 연결시킨다. Then, electrically connected with the third chip 310, the first conductive member (130). 예를 들면, 상기 제3 칩(310)과 상기 제1 전도성 부재(130)는 와이어(330)을 통해 연결될 수 있다. For example, the third chip 310 and the first conductive member 130 may be connected through a wire 330.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. More than that in the embodiment has been with reference to account for, the art of the skilled of ordinary skill in the art to the patent can make various modifications and variations to the invention without departing from the spirit and scope of the invention defined in the claims it will be appreciated.

본 발명에 따른 반도체 패키지 및 이의 제조 방법은 LDP 또는 TMV를 형성하는 공정 없이 적층형 반도체 패키지를 제조하여 제조 공정을 단순화 시키고, 하부 패키지와 상부 패키지를 연결시키는 전도성 부재의 높이를 최소화 함으로써 패키지 전체의 부피를 감소시키며, 높이가 서로 다른 솔더볼을 외부연결단자로 가지는 상부 패키지를 적층할 수 있다. The semiconductor package and a method according to the invention is LDP or manufacturing a stack-type semiconductor package without a step of forming a TMV simplify the manufacturing process and, the total volume of the package by minimizing the height of the conductive member for connecting the lower package and the top package reduces, the height can be laminated to the top package having other solder balls to the external connection terminal.

1000: 반도체 패키지 100: 하부 패키지 1000: The semiconductor package 100: bottom package
110: 재배선층 120: 제1 칩 110: re-distribution layer 120: a first chip
130: 제1 전도성 부재 140: 제2 전도성 부재 130: a first conductive member 140: second conductive member
150: 몰딩부 200: 상부 패키지 150: molding portion 200: upper package
220: 제1 외부연결단자 230: 제2 외부연결단자 220: a first external connection terminal 230: second external connection terminal
240: 제2 칩 300: 접착층 240: second chip 300: adhesive layer
310: 제3 칩 330: 와이어 310: the third chip 330: Wire

Claims (8)

  1. 재배선층 상에 제1 칩을 실장하는 단계; The method comprising mounting the first chips on the re-distribution layer;
    상기 재배선층 상의 상기 제1 칩 주변부에 제1 전도성 부재 및 제2 전도성 부재를 형성하되, 상기 제1 전도성 부재의 높이는 상기 제1 칩의 높이와 동일하게 형성하고, 상기 제2 전도성 부재의 높이는 상기 제1 전도성 부재의 높이보다 낮게 형성하는 단계; But first forming the conductive member and second conductive member to the first chip peripheral portion on said redistribution layer, said first height of said second conductive member wherein the forms equal to the height of the first chip, the height of the conductive member the comprising the steps of: forming lower than the height of the first conductive member;
    상기 재배선층 상에 상기 제1 칩, 제1 전도성 부재 및 제2 전도성 부재를 커버하는 몰딩부를 형성하는 단계; Forming on said redistribution layer of the first chip, the first conductive member and the second parts of the molding to cover the conductive member;
    상기 몰딩부의 상부를 평탄화하여 상기 몰딩부가 상기 제1전도성 부재와 같은 높이를 갖도록 함으로써 상기 제1 전도성 부재의 상부를 노출시키는 단계; The step of adding the molding exposes the top of the first conductive member by so as to have a same height as said first conductive member to flatten the top of the molding portion;
    상기 제2 전도성 부재의 상부를 커버하고 있는 상기 몰딩부의 일부를 평탄화하여 상기 제2 전도성 부재의 상부를 노출시키는 단계; The step of planarizing said first part of the molded portion 2, which covers the upper portion of the conductive member exposed to the second upper portion of the conductive member; And
    상기 몰딩부 상에 상기 제 1 및 제2 전도성 부재와 전기적으로 연결되는 상부 패키지를 적층하는 단계를 포함하는 반도체 패키지 제조방법. Method of manufacturing a semiconductor package comprising the step of stacking the top package in which the first electrically connected to the first and second conductive member on the molding member.
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  5. 제1항에 있어서, 상기 몰딩부는 상기 제1 칩과 같은 높이의 제1 높이를 상기로 제1 전도성 부재 주변에서 갖고, 상기 제1 높이 보다 낮은 제2 높이를 상기 제2 전도성 부재 주변에서 갖도록 형성되는 것을 특징으로 하는 반도체 패키지 제조방법. The form according to one of the preceding claims, wherein the molding portion has the first conductive member near the first height level with the first chip in the above, to have the first low second height than the first height near the second conductive member the semiconductor package manufacturing method characterized in that the.
  6. 제1항에 있어서, 상기 제1 칩 상에 접착층을 형성하는 단계 상기 접착층 상에 제2 칩을 배치하는 단계; The method of claim 1, further comprising placing a second chip in the step of forming the adhesive layer to the adhesive layer on the first chip; 및 상기 제2 칩과 상기 제1 전도성 부재를 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법. And a method of manufacturing a semiconductor package according to claim 1, further comprising the step of electrically connecting the first conductive member and the second chip.
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