KR20160044055A - 펄스 폭 변조를 사용하는 스위치-모드 고-선형성 송신기 - Google Patents

펄스 폭 변조를 사용하는 스위치-모드 고-선형성 송신기 Download PDF

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Abstract

송신을 위한 QAM 출력 신호를 생성하는 경우, 로컬 클록 신호들의 주파수를 감소시킬 수 있고 그리고/또는 드라이버 회로들의 스위칭 주파수를 감소시킬 수 있는 QAM 송신기가 개시된다. QAM 송신기는, 동위상(I) 및 직교위상(Q) 신호 컴포넌트들을 표시하는 다수의 PWM 신호들을 생성할 수 있고, 그 후, QAM 출력 신호를 생성하기 위해 PWM 신호들의 하나 또는 그 초과의 선택된 짝수-차 고조파들을 사용할 수 있다. PWM 신호들의 홀수-차 고조파들은 PWM 신호들을 선택적으로 결합시킴으로써 억제될 수 있고, 임의의 나머지 원치 않는 짝수-차 고조파들은 필터들을 사용하여 억제될 수 있다.

Description

펄스 폭 변조를 사용하는 스위치-모드 고-선형성 송신기{SWITCHED-MODE HIGH-LINEARITY TRANSMITTER USING PULSE WIDTH MODULATION}
[0001] 본 실시예들은 일반적으로 통신 시스템들에 관한 것으로, 상세하게는, 직교 펄스-폭 변조(quadrature pulse-width modulation) 기술들을 사용하는 라디오 주파수 송신기들에 관한 것이다.
[0002] 무선 신호들(예를 들어, Wi-Fi, 셀룰러, Bluetooth 등)의 송신과 연관된 전력 소비는 모바일 디바이스의 배터리를 빠르게 소모시킬 수 있다. 따라서, 모바일 디바이스들 내의 송신기들의 전력 소비를 감소시키는 것이 바람직하다.
[0003] 도 1은 직교 진폭 변조(QAM; quadrature amplitude modulation)를 사용하는 종래의 직접-변환(direct-conversion) 송신기(100)의 블록도이다. 송신기(100)는 안테나(ANT), 기저대역 프로세서(110), 및 아날로그 프론트 엔드(AFE; analog front end)(120)를 포함한다. AFE(120)는, I 신호 경로에 대한 디지털-투-아날로그 변환기(DAC; digital-to-analog converter)(121A), I 신호 경로에 대한 필터(122A), I 신호 경로에 대한 로컬 오실레이터(LO; local oscillator) 믹서(123A), Q 신호 경로에 대한 DAC(121B), Q 신호 경로에 대한 필터(122B), Q 신호 경로에 대한 LO 믹서(123B), 결합기(124), 및 선형 전력 증폭기(PA; power amplifier)(125)를 포함한다. 믹서들(123A 및 123B)은, 로컬 오실레이터 신호들 LO(I) 및 LO(Q)와 I 및 Q 신호들을 각각 믹싱함으로써, I 및 Q 신호들을 기저대역으로부터 바로 캐리어 주파수로 상향-변환(up-convert)하며, 여기서, 로컬 오실레이터 신호들의 주파수는 캐리어 주파수이다. 결합기(124)는 상향-변환된 I 및 Q 신호들을 결합시키고, PA(125)는, 안테나(ANT)를 통한 TX로서의 송신을 위해 결합된 I/Q 신호를 증폭시킨다.
[0004] PA(125)가 op-amp(또는, 다른 타입의 선형 증폭기)이면, PA(125)는, 출력 신호에서의 변경들이 입력 신호에서의 변경들에 비례해야 하는 다양한 진폭 변조 기술들(예를 들어, OFDM)을 사용하여 신호들을 송신하는데 양호하게 적절할 수 있다. 그러나, 선형 증폭기들(예를 들어, PA(125))은 상당한 양의 전력을 소비한다.
[0005] 스위치-모드(switched-mode) 출력 드라이버들이 PA(125)와 같은 선형 증폭기들보다 더 적은 전력을 소비하지만, 스위치-모드 출력 드라이버들은 OFDM 심볼들을 송신하는데 적절하지 않을 수 있는 비-선형 디바이스들이다. 예를 들어, OFDM 기술들이 제로 피크-투-평균 비(zero-PAR; zero-peak-to-average ratio)(GMSK) 또는 낮은-PAR(low-PAR) 변조 기술들보다 더 높은 PAR들과 연관되기 때문에, 스위치-모드 출력 드라이버들은 OFDM 기술들에 대해 충분한 드라이버 선형성을 달성하지 못할 수 있다. 추가로, OFDM 기술들은 통상적으로 고주파수 신호들을 사용하기 때문에, 그러한 높은 레이트(rate)들로 스위치-모드 출력 드라이버들을 구동시키는 것은, 스위치-모드 출력 드라이버들의 스위칭 속도들의 제한들로 인해 실현 가능하지 않을 수 있다.
[0006] 본 개요는, 상세한 설명에서 추가로 아래에 설명되는 개념들의 선택을 단순화된 형태로 소개하기 위해 제공된다. 본 개요는, 청구된 요지의 핵심 특성들 또는 본질적인 특성들을 식별하도록 의도되거나 청구된 요지의 범위를 제한하도록 의도되지는 않는다.
[0007] 송신을 위한 QAM 출력 신호를 생성할 때, 로컬 클록 신호들의 주파수를 감소시키고 그리고/또는 연관된 드라이버 회로들의 스위칭 주파수를 감소시킬 수 있는 송신기 및 동작 방법이 개시된다. 송신기는 동위상(in-phase)(I) 및 직교위상(Q) 신호 컴포넌트들을 표시하는 다수의 펄스-폭 변조(PWM; pulse-width modulation) 신호들을 생성할 수 있으며, 그 후, QAM 출력 신호를 생성하기 위해 PWM 신호들의 하나 또는 그 초과의 선택된 짝수-차(even-order) 고조파들을 사용할 수 있다. PWM 신호들의 홀수-차(odd-order) 고조파들은 PWM 신호들을 선택적으로 결합시킴으로써 억제(suppress)될 수 있으며, 임의의 나머지 원치 않는(예를 들어, 선택되지 않은) 짝수-차 고조파들은 필터들을 사용하여 억제될 수 있다.
[0008] 적어도 일부 실시예들에 대해, 송신기는, I 신호 및 Q 신호를 생성하기 위한 기저대역 회로; 제 1 PWM 신호를 생성하기 위해서 I 신호 및 제 1 클록 신호를 수신하기 위한 입력들을 갖는 제 1 회로; 제 2 PWM 신호를 생성하기 위해서 인버팅(invert)된 I 신호 및 제 1 클록 신호를 수신하기 위한 입력들을 갖는 제 2 회로; 제 3 PWM 신호를 생성하기 위해서 Q 신호 및 제 2 클록 신호를 수신하기 위한 입력들을 갖는 제 3 회로; 제 4 PWM 신호를 생성하기 위해서 인버팅된 Q 신호 및 제 2 클록 신호를 수신하기 위한 입력들을 갖는 제 4 회로; 제 1 및 제 2 PWM 신호들의 하나 또는 그 초과의 짝수-차(even-ordered) 고조파들에 대한 응답으로 출력 I 신호를 생성하기 위해서 제 1 및 제 2 회로들에 커플링되는 제 1 신호 결합기; 제 3 및 제 4 PWM 신호들의 하나 또는 그 초과의 짝수-차 고조파들에 대한 응답으로 출력 Q 신호를 생성하기 위해서 제 3 및 제 4 회로들에 커플링되는 제 2 신호 결합기; 및 출력 I 신호와 출력 Q 신호의 합산에 대한 응답으로 QAM 출력 신호를 생성하기 위한 합산 노드를 포함할 수 있다. 일부 실시예들에 대해, QAM 출력 신호의 주파수는 대략적으로, 제 1 및 제 2 클록 신호들의 주파수의 N 배와 동일하며, 여기서 N은 2보다 크거나 동일한 짝수 정수이다.
[0009] 일부 실시예들에 대해, 제 1 신호 결합기는, 출력 I 신호를 생성하기에 앞서 제 1 및 제 2 PWM 신호들의 홀수-차 고조파들(기본 주파수(fundamental frequency) 컴포넌트들을 포함함)을 억제할 수 있고; 제 2 신호 결합기는, 출력 Q 신호를 생성하기에 앞서 제 3 및 제 4 PWM 신호들의 홀수-차 고조파들(기본 주파수 컴포넌트들을 포함함)을 억제할 수 있다. 원치 않은 짝수-차 고조파들은 적절한 필터들을 사용하여 출력 I 및 Q 신호들로부터 억제될 수 있다.
[0010] 본 실시예들은, 출력 I 및 Q 신호들을 합산하기에 앞서 PWM 신호들을 증폭하기 위한 스위치-모드 증폭기들(예를 들어, CMOS 인버터 회로들을 사용하여 형성됨)을 포함할 수 있다. 적어도 일부 실시예들에 대해, 스위치-모드 증폭기들은, QAM 출력 신호 주파수의 1/N배인 스위칭 주파수에서 스위칭될 수 있다. 이러한 방식에서, QAM 출력 신호를 생성하기 위해 PWM 신호들의 N차 고조파들을 사용하는 것은, 제 1 및 제 2 클록 신호들의 주파수가 QAM 출력 신호 주파수의 1/N이 되게 할 수 있고, 스위치-모드 증폭기들이 QAM 출력 신호 주파수의 1/N에서 스위칭되게 할 수 있다. 따라서, 그 결과 (예를 들어, 제 1 및 제 2 클록 신호들이 QAM 출력 신호와 동일한 주파수를 갖는 송신기들과 비교하여) 더 깨끗한(예를 들어, 더 안정된) 클록 신호들을 허용하고, (예를 들어, 스위치-모드 증폭기들의 스위칭 주파수가 QAM 출력 신호와 동일한 주파수인 송신기들과 비교하여) 스위치-모드 증폭기들의 더 효율적인 동작을 허용할 수 있다.
[0011] 본 실시예들은 예로서 예시되며, 첨부된 도면들의 도해들에 의해 제한되도록 의도되지 않는다. 도면들 및 명세서 전체에 걸쳐 동일한 번호들은 동일한 엘리먼트들을 참조한다.
[0012] 도 1은 종래의 QAM 송신기의 블록도이다.
[0013] 도 2a는 일부 실시예들에 따른 QAM 송신기의 블록도이다.
[0014] 도 2b는, 도 2a의 전력 결합기의 일 실시예의 블록도이다.
[0015] 도 3a는, 입력 데이터 신호 및 클록 신호에 대한 응답으로 PWM 신호를 생성하는 것과 연관되는 1차 내지 8차 고조파들의 발생을 도시한다.
[0016] 도 3b는 일부 실시예들에 따른, PWM 신호로부터의 홀수-차 고조파들의 소거(elimination)를 도시한다.
[0017] 도 3c는 일부 실시예들에 따른, 입력 데이터 신호 및 클록 신호에 대한 응답으로 PWM 신호를 생성하는 것과 연관되는 1차 및 2차 고조파들의 발생을 도시한다.
[0018] 도 4a-4b는 일부 실시예들에 따른, QAM 출력 신호들을 생성하기 위한 예시적인 방법을 예시하는 흐름도를 도시한다.
[0019] 도 5는 일부 실시예들에 따른 통신 디바이스의 블록도이다.
[0020] 본 실시예들은, 오직 간략화 위해, 예시적인 주파수 값들을 갖는 신호들을 프로세싱하는 것의 맥락에서 아래에 논의된다. 다양한 적절한 주파수들 및/또는 주파수 범위들을 갖는 신호들을 프로세싱하는 것, 및 임의의 적절한 인코딩 및/또는 변조 기술을 사용하여 신호들을 프로세싱하는 것에 대해 본 실시예들이 동일하게 적용가능하다는 것이 이해될 것이다.
[0021] 다음의 설명에서, 특정한 컴포넌트들, 회로들, 및 프로세스들의 예들과 같은 다수의 특정한 세부사항들이 본 개시내용의 철저한 이해를 제공하기 위해 기재된다. 또한, 다음의 설명에서, 그리고 설명의 목적들을 위하여, 특정한 명명법(nomenclature)이 본 실시예들의 철저한 이해를 제공하기 위해 기재된다. 그러나, 이들 특정한 세부사항들이 본 실시예들을 실시하는데 요구되지 않을 수 있음이 당업자들에 명백할 것이다. 다른 예시들에서, 잘-알려진 회로들 및 디바이스들은, 본 개시내용을 불명료하게 하는 것을 회피하기 위해 블록도 형태로 도시된다. 본원에 사용되는 바와 같이, 용어 "커플링된"은, 직접 연결되거나 하나 또는 그 초과의 개재(intervening) 컴포넌트들 또는 회로들을 통해 연결됨을 의미한다. 본원에 설명된 다양한 버스들을 통해 제공되는 신호들 중 임의의 신호는, 다른 신호들과 시간-멀티플렉싱(time-multiplex)될 수 있고, 하나 또는 그 초과의 공통 버스들을 통해 제공될 수 있다. 부가적으로, 회로 엘리먼트들 또는 소프트웨어 블록들 사이의 상호접속은, 버스들로서 도시되거나 단일 신호 라인들로서 도시될 수 있다. 대안적으로, 버스들 각각은 단일 신호 라인일 수 있고, 대안적으로, 단일 신호 라인들 각각은 버스들일 수 있으며, 단일 라인 또는 버스는, 컴포넌트들 사이의 통신을 위한 무수한 물리적 또는 로직 메커니즘들 중 임의의 하나 또는 그 초과의 메커니즘을 표현할 수 있다. 본 실시예들은, 본원에 설명된 특정한 예들로 제한되는 것으로서 해석되어서는 안되며, 오히려, 첨부된 청구항들에 의해 정의되는 모든 실시예들을 그들의 범위 내에 포함하는 것으로 해석되어야 한다.
[0022] 본원에 사용되는 바와 같이, 고조파는, 신호의 기본 주파수의 정수배인, 신호의 컴포넌트 주파수이다(예를 들어, 신호의 기본 주파수가 f로 표시되면, 고조파들은 2f, 3f, 4f, 5f 등과 동일한 주파수들을 가짐). 따라서, 본원에 사용되는 바와 같이, 1차 고조파는 기본 주파수에서의 신호 컴포넌트들을 지칭하고, 2차 고조파는 기본 주파수의 2배 주파수에서의 신호 컴포넌트들을 지칭하고, 3차 고조파는 기본 주파수의 3배 주파수에서의 신호 컴포넌트들을 지칭하는 등의 식이다.
[0023] 도 2a는 본 실시예들에 따른, 직교 진폭 변조(QAM)를 사용할 수 있는 송신기(200)의 블록도이다. 송신기(200)는 통신 디바이스(예를 들어, 도 5의 통신 디바이스(500)) 내에 포함될 수 있다. 송신기(200)는, 기저대역 프로세서(210), 아날로그 프론트-엔드(AFE)(220), 및 안테나(ANT)를 포함하는 것으로 도 2a에 도시된다. AFE(220)에 커플링되는 기저대역 프로세서(210)는, 안테나(ANT)를 통해 송신기(200)로부터 송신될 동위상(I) 및 직교위상(Q) 신호들을 생성할 수 있다. 일부 실시예들에 대해, I 및 Q 신호들은 QAM 기술들을 사용하여 송신기(200)로부터 송신될 상이한 데이터를 표현할 수 있다.
[0024] AFE(220)는 2개의 DAC들(221A-221B), 4개의 듀티 사이클(duty cycle) 제어기들(222A1-222A2 및 222B1-222B2), 4개의 드라이버 회로들(223A1-223A2 및 223B1-223B2), 및 전력 결합기(225)를 포함한다. DAC(221A), 듀티 사이클 제어기들(222A1-222A2), 및 드라이버 회로들(223A1-223A2)(이들은 집합적으로 I 신호 프로세싱 경로로 지칭될 수 있음)은 I 신호를 프로세싱한다. DAC(221B), 듀티 사이클 제어기들(222B1-222B2), 및 드라이버 회로들(223B1-223B2)(이들은 집합적으로 Q 신호 프로세싱 경로로 지칭될 수 있음)은 Q 신호를 프로세싱한다. 전력 결합기(225)는, 안테나(ANT)로부터 송신될 QAM 출력 신호 TX를 생성하기 위해 I 및 Q 신호 컴포넌트들을 결합시키기 위한 것이다. 오직 하나의 안테나(ANT)만이 도 2a에 도시되지만, 송신기(200)는 임의의 적절한 개수의 안테나들을 포함할 수 있음이 이해될 것이다. 유사하게, 오직 하나의 기저대역 프로세서(210) 및 AFE(220)가 도 2a에 도시되지만, 송신기(200)는 임의의 적절한 개수의 기저대역 프로세서들 및/또는 AFE들을 포함할 수 있음이 이해될 것이다.
[0025] 도 2a를 참조하여 본원에 설명된 컴포넌트들은 단지 예시적임을 유의한다. 다양한 실시예들에서, 설명된 컴포넌트들 중 하나 또는 그 초과는 생략, 결합, 또는 수정될 수 있고, 부가적인 컴포넌트들이 포함될 수 있다. 예를 들어, I 경로 및 Q 경로는 다른 다양한 엘리먼트들, 이를테면 (예를 들어, 아래에 논의되는 로컬 클록 신호들을 생성하기 위한) 로컬 오실레이터들, 부가적인 증폭기들, 필터들, 및/또는 다른 적절한 컴포넌트들을 포함할 수 있다.
[0026] I 경로에 대해, 제 1 DAC(221A)는, (기저대역 프로세서(210)로부터 수신되는 바와 같은) 디지털 기저대역 I 신호를 아날로그 I 신호로 변환한다. 제 1 DAC(221A)는 또한, 인버팅된 아날로그 I 신호(
Figure pct00001
)를 생성하기 위한 인버팅된 출력 단자를 포함한다(예를 들어, 여기서, I 신호 및
Figure pct00002
신호는 상보성(complementary) 아날로그 신호들임). 아날로그 I 신호는 제 1 듀티 사이클 제어기(222A1)에 입력 데이터 신호로서 제공되고, 아날로그
Figure pct00003
신호는 제 2 듀티 사이클 제어기(222A2)에 입력 데이터 신호로서 제공된다. 듀티 사이클 제어기들(222A1 및 222A2)은 각각 제 1 클록 신호 CLK(I)를 수신하기 위한 입력 단자를 포함한다. 제 1 듀티 사이클 제어기(222A1)는, 제 1 PWM 신호 I'를 생성하기 위해 I 신호를 제 1 클록 신호 CLK(I)와 비교하고, 제 2 듀티 사이클 제어기(222A2)는 제 2 PWM 신호
Figure pct00004
를 생성하기 위해
Figure pct00005
신호를 제 1 클록 신호 CLK(I)와 비교한다. 제 1 PWM 신호 I'는 오리지널(original) 아날로그 신호 I의 진폭에 비례하는 펄스 폭을 가질 수 있고, 제 2 PWM 신호
Figure pct00006
는 오리지널 인버팅된 아날로그 신호
Figure pct00007
의 진폭에 비례하는 펄스 폭을 가질 수 있다. I 신호와 연관된 진폭 변동을 제 1 PWM 신호 I'와 연관된 펄스-폭 변동으로 변환함으로써, 제 1 듀티 사이클 제어기(222A1)는 I 신호데이터를 전압 도메인으로부터 시간 도메인으로 변환할 수 있다. 유사하게,
Figure pct00008
신호와 연관된 진폭 변동들을 제 2 PWM 신호
Figure pct00009
와 연관된 펄스-폭 변동들로 변환함으로써, 제 2 듀티 사이클 제어기(222A2)는
Figure pct00010
신호 데이터를 전압 도메인으로부터 시간 도메인으로 변환할 수 있다.
[0027] Q 경로에 대해, 제 2 DAC(221B)는, (기저대역 프로세서(210)로부터 수신되는 바와 같은) 디지털 기저대역 Q 신호를 아날로그 Q 신호로 변환한다. 제 2 DAC(221B)는 또한, 인버팅된 아날로그 Q 신호(
Figure pct00011
)를 생성하기 위한 인버팅된 출력 단자를 포함한다(예를 들어, 여기서, Q 신호 및
Figure pct00012
신호는 상보성 아날로그 신호들임). 아날로그 Q 신호는 제 3 듀티 사이클 제어기(222B1)에 입력 데이터 신호로서 제공되고, 아날로그
Figure pct00013
신호는 제 4 듀티 사이클 제어기(222B2)에 입력 데이터 신호로서 제공된다. 듀티 사이클 제어기들(222B1 및 222B2)은 각각 제 2 클록 신호 CLK(Q)를 수신하기 위한 입력 단자를 포함한다. 제 3 듀티 사이클 제어기(222B1)는, 제 3 PWM 신호 Q'를 생성하기 위해 Q 신호를 제 2 클록 신호 CLK(Q)와 비교하고, 제 4 듀티 사이클 제어기(222B2)는 제 4 PWM 신호
Figure pct00014
를 생성하기 위해
Figure pct00015
신호를 제 2 클록 신호 CLK(Q)와 비교한다. 제 3 PWM 신호 Q'는 오리지널 아날로그 신호 Q의 진폭에 비례하는 펄스 폭을 가질 수 있고, 제 4 PWM 신호
Figure pct00016
는 오리지널 인버팅된 아날로그 신호
Figure pct00017
의 진폭에 비례하는 펄스 폭을 가질 수 있다. Q 신호와 연관된 진폭 변동을 제 3 PWM 신호 Q'와 연관된 펄스-폭 변동으로 변환함으로써, 제 3 듀티 사이클 제어기(222B1)는 Q 신호 데이터를 전압 도메인으로부터 시간 도메인으로 변환할 수 있다. 유사하게,
Figure pct00018
신호와 연관된 진폭 변동들을 제 4 PWM 신호
Figure pct00019
와 연관된 펄스-폭 변동들로 변환함으로써, 제 4 듀티 사이클 제어기(222B2)는
Figure pct00020
신호 데이터를 전압 도메인으로부터 시간 도메인으로 변환할 수 있다.
[0028] 따라서, 적어도 일부 실시예들에 대해, 듀티 사이클 제어기들(222A1-222A2 및 222B1-222B2) 각각은, 대응하는 PWM 신호를 생성하기 위해 입력 데이터 신호(예를 들어, I,
Figure pct00021
, Q, 및
Figure pct00022
중 하나)를 대응하는 클록 신호(예를 들어, CLK(I) 및 CLK(Q) 중 하나)와 비교하는 비교기 회로를 포함할 수 있거나 또는 그와 연관될 수 있다. 다른 실시예들에 대해, 도 2a의 듀티 사이클 제어기들(222A1-222A2 및 222B1-222B2)은, 예를 들어, 델타(delta) 변조기, 시그마 델타(sigma delta) 변조기, 펄스 폭 변조기, 펄스 포지션(position) 변조기, 및/또는 펄스 지속기간 변조기를 포함하는 임의의 적절한 타입의 변조기일 수 있다.
[0029] 일부 실시예들에 대해, 제 1 클록 신호 CLK(I) 및 제 2 클록 신호 CLK(Q)는 QAM 출력 신호와 동일한 주파수를 갖는다. 듀티 사이클 제어기들(222A1-222A2)이 각각의 데이터 신호들 I 및
Figure pct00023
를 제 1 클록 신호 CLK(I)와 비교하는 경우, 듀티 사이클 제어기들(222A1-222A2)은, 기저대역 신호들 I 및
Figure pct00024
를, 제 1 클록 신호 CLK(I)의 주파수의 정수배 주파수들 주변에 중심이 놓이는 복수의 주파수 컴포넌트들로 상향-변환할 수 있다. 유사하게, 듀티 사이클 제어기들(222B1-222B2)이 각각의 데이터 신호들 Q 및
Figure pct00025
를 제 2 클록 신호 CLK(Q)와 비교하는 경우, 듀티 사이클 제어기들(222B1-222B2)은, 기저대역 신호들 Q 및
Figure pct00026
를, 제 2 클록 신호 CLK(Q)의 주파수의 정수배 주파수들 주변에 중심이 놓이는 복수의 주파수 컴포넌트들로 상향-변환할 수 있다.
[0030] 예를 들어, 도 3a는, 주파수 fsig = 11 MHz를 갖는 입력 데이터 신호(예를 들어, I,
Figure pct00027
, Q, 또는
Figure pct00028
중 하나)를 주파수 fCLK = 1.2 GHz를 갖는 로컬 클록 신호(예를 들어, CLK(I) 또는 CLK(Q) 중 하나)와 비교하는 것에 대한 응답으로 (예를 들어, 듀티 사이클 제어기들(222) 중 예시적인 하나에 의한) 복수의 고조파들의 생성을 예시하는 그래프(300A)를 도시한다. 도 3a에 도시된 바와 같이, 1차 고조파는 기본 주파수 fCLK = 1.2 GHz에서 발생하고, 2차 고조파는 f2 = 2*fCLK
Figure pct00029
2.4 GHz에서 발생하고, 3차 고조파는 f3 = 3*fCLK
Figure pct00030
3.6 GHz에서 발생하고, 4차 고조파는 f4 = 4*fCLK = 4.8 GHz에서 발생하고, 5차 고조파는 f5 = 5*fCLK
Figure pct00031
6.0 GHz에서 발생하고, 6차 고조파는 f6 = 6*fCLK
Figure pct00032
7.2 GHz에서 발생하고, 7차 고조파는 f7 = 7*fCLK
Figure pct00033
8.4 GHz에서 발생하며, 8차 고조파는 f8 = 8*fCLK
Figure pct00034
9.6 GHz에서 발생한다. 따라서, PWM 신호들 I',
Figure pct00035
, Q', 및
Figure pct00036
각각은, 기본 주파수 fCLK의 정수 배인 주파수들 주변에 중심이 놓인 복수의 고조파 컴포넌트들을 포함할 수 있다.
[0031] 다시 도 2a를 참조하면, PWM 신호들 I',
Figure pct00037
, Q', 및
Figure pct00038
는 각각의 드라이버 회로들(223A1, 223A2, 223B1, 및 223B2)에 의해 증폭되고, 결과적인 증폭된 PWM 신호들 I',
Figure pct00039
, Q', 및
Figure pct00040
는 전력 결합기(225)에 제공된다. 적어도 일부 실시예들에 대해, 드라이버 회로들(223A1, 223A2, 223B1, 및 223B2)은 스위치-모드 드라이버 회로들일 수 있으며, 이는 통상적으로 op-amp들과 같은 선형 증폭기들보다 더 적은 전력을 소비한다. 아래에 더 상세히 설명되는 바와 같이, 드라이버 회로들(223A1, 223A2, 223B1, 및 223B2)은 fclk/N과 동일한 주파수에서 스위칭될 수 있으며, 여기서 N(2와 동일하거나 큰 짝수 정수임)은 PWM 신호들 I',
Figure pct00041
, Q', 및
Figure pct00042
의 어느 고조파들이 QAM 출력 신호를 생성하는데 사용될 것인지를 표시한다. 따라서, QAM 출력 신호를 생성하기 위해 PWM 신호들 I',
Figure pct00043
, Q', 및
Figure pct00044
의 (예를 들어, 1차 고조파들보다는) 더 고차(higher-order)의 고조파들을 사용함으로써, 드라이버 회로들(223A1, 223A2, 223B1, 및 223B2)의 스위칭 주파수가 현저하게 감소될 수 있고, 이는 결국 드라이버 회로들(223A1, 223A2, 223B1, 및 223B2)이 더 높은 주파수 신호들을 증폭하는데 사용되게 한다. 일부 실시예들에 대해, 드라이버 회로들(223A1, 223A2, 223B1, 및 223B2)은, 매우 작은 (존재한다면) DC 전력을 소비하는 CMOS 인버터 회로들을 사용하여 형성될 수 있다.
[0032] 전력 결합기(225)는, 대응하는 드라이버 회로들(223A1, 223A2, 223B1, 및 223B2)의 출력 단자들에 커플링되는 입력 단자들을 포함하고, QAM 출력 신호를 생성하기 위한 출력 단자를 포함한다. 동작 시, 전력 결합기(225)는, 안테나(ANT)를 통한 송신을 위한 QAM 출력 신호 TX를 생성하기 위해, PWM 신호들 I',
Figure pct00045
, Q', 및
Figure pct00046
를 결합시킨다. 더 상세하게는, 전력 결합기(225)는, I 신호로부터 홀수-차 고조파들을 억제하는 방식에서 제 1 PWM 신호 I'로부터 제 2 PWM 신호
Figure pct00047
를 감산할 수 있고, Q 신호로부터 홀수-차 고조파들을 억제하는 방식에서 제 3 PWM 신호 Q'로부터 제 4 PWM 신호
Figure pct00048
를 감산할 수 있다. 결과적으로, 결과적인 출력 I 신호는 주로 오리지널 아날로그 I 신호의 짝수-차 고조파들을 포함할 수 있고, 결과적인 출력 Q 신호는 주로 오리지널 아날로그 Q 신호의 짝수-차 고조파들을 포함할 수 있다. 전력 결합기(225)는, 출력 I 및 Q 신호들로부터 (예를 들어, 필터들을 사용하여) 다수의 원치 않는 짝수-차 고조파들을 제거할 수 있고, 그 후, QAM 출력 신호를 생성하기 위해 결과적인 출력 I 및 Q 신호들을 합산할 수 있다.
[0033] 더 구체적으로는, 도 2b는, 제 1 신호 결합기(251A), 제 2 신호 결합기(251B), 제 1 필터(252A), 제 2 필터(252B), 및 합산 노드(253)를 포함하는 바와 같은 전력 결합기(225)의 예시적인 실시예를 도시한다. 적어도 일부 실시예들에 대해, 제 1 신호 결합기(251A)는, 출력 I 신호를 생성하기 위해 제 1 PWM 신호 I'로부터 제 2 PWM 신호
Figure pct00049
를 감산하고, 제 2 신호 결합기(251B)는, 출력 Q 신호를 생성하기 위해 제 3 PWM 신호 Q'로부터 제 4 PWM 신호
Figure pct00050
를 감산한다. 제 1 신호 결합기(251A)를 사용하여 제 1 PWM 신호 I'로부터 제 2 PWM 신호
Figure pct00051
를 감산하는 것은 I 신호로부터 홀수-차 고조파들을 제거(또는 적어도 억제)할 수 있고, 제 2 신호 결합기(251B)를 사용하여 제 3 PWM 신호 Q'로부터 제 4 PWM 신호
Figure pct00052
를 감산하는 것은 Q 신호로부터 홀수-차 고조파들을 제거(또는 적어도 억제)할 수 있다. 홀수-차 고조파들이 필터들을 사용하여 억제될 수 있지만, 신호 결합기들(251A-251B)을 사용함으로써 감산을 통해 홀수-차 고조파들을 억제하는 것은, 유리하게, 그러한 필터들의 요건들(및 그에 따른 사이즈, 비용, 및/또는 복잡도)을 완화시킬 수 있다.
[0034] 예를 들어, 도 3b는, 결과적인 데이터 신호들이 주로 짝수-차 고조파들만을 포함하도록, 입력 데이터 신호들로부터의(예를 들어, I 및 Q 신호들로부터의) 홀수-차 고조파들의 (예를 들어, 신호 결합기들(251) 중 예시적인 하나에 의한) 억제를 예시하는 그래프(300B)를 도시한다. 도 3b에 도시된 바와 같이, (기본 주파수 fCLK = 1.2 GHz에서의) 1차 고조파 및 (f3 = 3*fCLK
Figure pct00053
3.6 GHz에서의) 3차 고조파의 진폭들은 수십 배만큼 억제되는 반면, (f2 = 2*fCLK
Figure pct00054
2.4 GHz에서의) 2차 고조파 및 (f4 = 4*fCLK = 4.8 GHz에서의) 4차 고조파는 보존된다. 간략화를 위해 도 3b에 도시되진 않았지만, 다른 홀수-차 고조파들(예를 들어, f5 = 5*fCLK
Figure pct00055
6.0 GHz에서의 5차 고조파, f7 = 7*fCLK
Figure pct00056
8.4 GHz에서의 7차 고조파 등)이 또한 신호 결합기들(251)에 의해 억제될 수 있는 반면, 다른 짝수-차 고조파들(예를 들어, f6 = 6*fCLK
Figure pct00057
7.2 GHz에서의 6차 고조파, 및 f8 = 8*fCLK
Figure pct00058
9.6 GHz에서의 8차 고조파 등)이 보존됨을 유의한다.
[0035] 도 2b를 다시 참조하면, 출력 I 신호는 제 1 필터(252A)에 제공되고, 출력 Q 신호는 제 2 필터(252B)에 제공된다. 필터(252A)는, 출력 I 신호로부터 다수의 나머지 짝수-차 고조파들을 필터링하도록 구성될 수 있고, 필터(252B)는, 출력 Q 신호로부터 다수의 나머지 짝수-차 고조파들을 필터링하도록 구성될 수 있다. 일 예를 들면, 필터들(252A-252B)은, 결과적인 출력 I 및 Q 신호들이 주로 2차 고조파들만을 포함하도록, N = 2를 초과하는 차수 값을 갖는 모든 고조파들을 필터링하도록 구성될 수 있다. 다른 예를 들면, 필터들(252A-252B)은, 결과적인 출력 I 및 Q 신호들이 주로 2차 고조파들 및 4차 고조파들만을 포함하도록, N = 4를 초과하는 차수 값을 갖는 모든 고조파들을 필터링하도록 구성될 수 있다. 또 다른 예를 들면, 필터들(252A-252B)은, 결과적인 출력 I 및 Q 신호들이 주로 4차 고조파들만을 포함하도록, N = 4를 초과하고 그리고 N = 4 미만인 차수 값을 갖는 모든 고조파들을 필터링하도록 구성될 수 있다. 더 일반적으로, 필터들(252A-252B)은, QAM 출력 신호의 생성에 앞서, 출력 I 및 Q 신호들로부터, 선택된 그룹의 짝수-차 고조파들을 제외한 모든 고조파들을 필터링하도록 구성될 수 있다.
[0036] 일부 실시예들에 대해, 필터들(252A-252B)은 (예를 들어, N의 값 미만인 그러한 짝수-차 고조파들만이 출력 I 및 Q 신호들에 남아있게 하는) 적절한 저역-통과(low-pass) 필터들일 수 있다. 다른 실시예들에 대해, 필터들(252A-252B)은 (예를 들어, 원하는 범위 내의 그러한 짝수-차 고조파들만이 출력 I 및 Q 신호들에 남아있게 하는) 적절한 대역-통과(band-pass) 필터들일 수 있다.
[0037] 각각 필터들(252A 및 252B)에 의해 제공되는 출력 신호들 I_out' 및 Q_out'은, QAM 출력 신호 Tx를 생성하기 위해 합산 노드(253)에서 함께 합산된다. 위에 설명된 바와 같이, 결과적인 QAM 출력 신호 Tx는, 듀티 사이클 제어기들(222A1-222A2 및 222B1-222B2)에 의해 생성되는 오리지널 I 및 Q 신호 컴포넌트들의 선택된 그룹의 고조파들만을 포함할 수 있으며, 이는 결국, 드라이버 회로들(223A1-223A2 및 223B1-223B2)이 QAM 출력 신호의 주파수의 1/N인 스위칭 주파수에서 스위칭되게 하고, 여기서 N은, I 및 Q 신호 컴포넌트들의 어느 짝수-차 고조파들이 QAM 출력 신호를 생성하는데 사용될 것인지(예를 들어, 전력 결합기(225)에 의해 억제되지 않는지)를 표시하는 짝수 정수이다.
[0038] 일 예를 들면, 송신기(200)는, QAM 출력 신호 TX를 생성하기 위해, 상향-변환된 I 및 Q 신호 컴포넌트들의 2차(예를 들어, N = 2) 고조파들을 사용하도록 구성될 수 있다. 이러한 예에 관한 논의의 목적들을 위해, 도 3c에 도시된 그래프(300C)에 도시된 바와 같이, 아날로그 데이터 신호들 I 및 Q는 fsig = 11 MHz의 주파수를 갖고, 클록 신호들 CLK(I) 및 CLK(Q)는 fCLK = 1.2 GHz의 주파수를 갖는다. 도 3a에 관하여 위에 설명된 바와 같이, 대응하는 듀티 사이클 제어기들(222A1-222A2 및 222B1-222B2)에 의해 생성되는 PWM 신호들 I',
Figure pct00059
, Q', 및
Figure pct00060
는 각각 복수의 고조파들을 포함할 수 있다. 더 상세하게는, PWM 신호들 I',
Figure pct00061
, Q', 및
Figure pct00062
각각은 fCLK + 2*fsig와 동일한 주파수 및 fCLK - 2*fsig와 동일한 주파수에서 1차 고조파 신호 컴포넌트들을 포함할 수 있고, 2*fCLK + fsig와 동일한 주파수 및 2*fCLK - fsig와 동일한 주파수에서 2차 고조파 신호 컴포넌트들을 포함할 수 있다(N = 2보다 큰 차수를 갖는 고조파들은 간략화를 위해 도 3c에 도시되지 않음). 이러한 예에 대해, QAM 출력 신호를 생성하기 위해 PWM 신호들 I',
Figure pct00063
, Q', 및
Figure pct00064
의 2차 고조파들을 사용하는 것이 바람직하며, 그에 따라, 2차 고조파들 외의 모든 고조파들은 I 및 Q 신호 정보로부터 억제될 것이다.
[0039] 먼저, (fCLK의 기본 주파수 근처의 신호 컴포넌트들을 포함하는) 홀수-차 고조파들이 억제될 수 있다. (예를 들어, 도 3b에 도시되고 위에 설명된 바와 같이) 적어도 일부 실시예들에 대해, 홀수-차 고조파들은, 제 1 신호 결합기(251A)를 사용하여 제 1 PWM 신호 I'로부터 제 2 PWM 신호
Figure pct00065
를 감산함으로써 I 신호로부터 억제될 수 있고, 홀수-차 고조파들은, 제 2 신호 결합기(251B)를 사용하여 제 3 PWM 신호 Q'로부터 제 4 PWM 신호
Figure pct00066
를 감산함으로써 Q 신호로부터 억제될 수 있다. 다른 실시예들에 대해, 홀수-차 고조파들은 다수의 적절한 필터들에 의해 억제될 수 있다. 그 후, 원하는 2차 고조파들을 제외한 모든 나머지 짝수-차 고조파들이 억제될 수 있다. 적어도 일부 실시예들에 대해, 2차 고조파들을 제외한 모든 짝수-차 고조파들은 제 1 필터(252A)를 통해 I 신호로부터 억제될 수 있고, 2차 고조파들을 제외한 모든 짝수-차 고조파들은 제 2 필터(252B)를 통해 Q 신호로부터 억제될 수 있다.
[0040] fCLK 주파수의 2배인 주파수를 2차 고조파들이 갖기 때문에, 결과적인 QAM 출력 신호의 주파수는 클록 신호들 CLK(I) 및 CLK(Q) 주파수의 2배일 수 있다. 다시 말해서, QAM 출력 신호를 생성하기 위해 I 및 Q PWM 신호들의 2차 고조파들을 사용함으로써, 클록 신호들 CLK(I) 및 CLK(Q)의 주파수는 QAM 출력 신호 주파수의 단지 1/2일 수 있고, 이는 결국 (예를 들어, 더 높은 주파수 클록 신호들을 생성하는 것보다 더 낮은 주파수 클록 신호들을 생성하는 것이 통상적으로 더 용이하기 때문에) CLK(I) 및 CLK(Q)를 생성하는데 사용되는 클록 생성 회로들(예를 들어, 로컬 오실레이터 회로들)의 요건들을 완화시킬 수 있다. QAM 출력 신호를 생성하기 위해 I 및 Q PWM 신호들의 2차 고조파들을 사용하는 경우, (예를 들어, QAM 기술들과 일반적으로 연관되는 90도 위상-시프트와는 대조적으로) 클록 신호들 CLK(I)와 CLK(Q) 사이의 위상-차이는 45도일 수 있음을 유의한다.
[0041] 부가하여, 드라이버 회로들(223A1-223A2 및 223B1-223B2)의 스위칭 주파수가 대략적으로 fCLK와 동일하기 때문에, 드라이버 회로들(223A1-223A2 및 223B1-223B2)은 QAM 출력 신호 주파수의 1/2에서 스위칭될 수 있고, 이는 결국 (예를 들어, 드라이버 회로들(223A1-223A2 및 223B1-223B2)의 스위칭 주파수가 2*fCLK와 동일한 동작들과 비교할 경우) 드라이버 회로들(223A1-223A2 및 223B1-223B2)의 효율성을 개선시킬 수 있다.
[0042] 다른 예를 들면, 송신기(200)는, QAM 출력 신호를 생성하기 위해, 상향-변환된 I 및 Q 신호 컴포넌트들의 4차(예를 들어, N = 4) 고조파들을 사용하도록 구성될 수 있다. 이러한 예에 관한 논의의 목적들을 위해, 도 3c에 도시된 바와 같이, 아날로그 데이터 신호들 I 및 Q는 fsig = 11 MHz의 주파수를 갖고, 클록 신호들 CLK(I) 및 CLK(Q)는 fCLK = 1.2 GHz의 주파수를 갖는다. 도 3a에 관해 위에 설명된 바와 같이, 대응하는 듀티 사이클 제어기들(222A1-222A2 및 222B1-222B2)에 의해 생성되는 PWM 신호들 I',
Figure pct00067
, Q', 및
Figure pct00068
는 각각 복수의 고조파들을 포함할 수 있다. 이러한 예에 대해, QAM 출력 신호를 생성하기 위해 PWM 신호들 I',
Figure pct00069
, Q', 및
Figure pct00070
의 4차 고조파들을 사용하는 것이 바람직하며, 그에 따라, 4차 고조파들 외의 모든 고조파들은 I 및 Q 신호 정보로부터 억제될 것이다. 4차 고조파들이 주파수 fCLK의 4배인 주파수를 갖기 때문에, 결과적인 QAM 출력 신호의 주파수는 클록 신호들 CLK(I) 및 CLK(Q)의 주파수의 4배일 수 있다. 다시 말해서, QAM 출력 신호들을 생성하기 위해 I 및 Q PWM 신호들의 4차 고조파들을 사용함으로써, 클록 신호들 CLK(I) 및 CLK(Q)의 주파수는 QAM 출력 신호 주파수의 단지 1/4일 수 있고, 이는 결국 CLK(I) 및 CLK(Q)를 생성하기 위해 사용되는 클록 생성 회로들(예를 들어, 로컬 오실레이터 회로들)의 요건들을 추가로 완화시킬 수 있다. QAM 출력 신호를 생성하기 위해 I 및 Q PWM 신호들의 4차 고조파들을 사용하는 경우, 클록 신호들 CLK(I)와 CLK(Q) 사이의 위상-차이는 22.5도일 수 있음을 유의한다. 부가하여, 드라이버 회로들(223A1-223A2 및 223B1-223B2)의 스위칭 주파수가 대략적으로 fCLK와 동일하기 때문에, 드라이버 회로들(223A1-223A2 및 223B1-223B2)은 QAM 출력 신호의 1/4 주파수에서 스위칭될 수 있고, 이는 결국 드라이버 회로들(223A1-223A2 및 223B1-223B2)의 효율성을 추가로 개선시킬 수 있다.
[0043] 더 일반적으로, QAM 출력 신호를 생성하기 위해 I 및 Q PWM 신호들의 N차 고조파들을 사용하는 것은, 클록 신호들 CLK(I) 및 CLK(Q)의 주파수가 QAM 출력 신호 주파수의 1/N이 되게 할 수 있고, 드라이버 회로들(223A1-223A2 및 223B1-223B2)이 QAM 출력 신호의 1/N 주파수에서 스위칭되게 할 수 있으며, 90도의 1/N배인 CLK(I)와 CLK(Q) 사이의 위상 차이를 초래할 수 있다.
[0044] (PA(125)에 의한 증폭에 앞서 I 및 Q 신호들을 합산하는) 도 1의 종래의 QAM 송신기(100)와 대조적으로, 도 2a-2b의 QAM 송신기(200)는 (합산 노드(253)를 통한) 합산에 앞서 (드라이버 회로들(223A1-223A2 및 223B1-223B2)을 사용하여) I 및 Q 신호 컴포넌트들을 증폭시킬 수 있음을 유의한다.
[0045] 송신기(200)의 예시적인 동작이 도 4a-4b에 도시된 예시적인 흐름도(400)에 관하여 아래에 설명된다. 도 2a-2b를 또한 참조하면, 기저대역 프로세서(210)는 동위상(I) 및 직교위상(Q) 신호들을 생성한다(402). (예를 들어, 제 1 DAC(221A) 및 제 2 DAC(221B)를 사용하여) I 및 Q 신호들이 디지털 도메인으로부터 아날로그 도메인으로 변환된 이후, I 신호와 제 1 클록 신호 CLK(I)의 비교에 대한 응답으로 제 1 듀티 사이클 제어기(222A1)는 제 1 PWM 신호를 생성하고(404), 인버팅된 I 신호와 제 1 클록 신호 CLK(I)의 비교에 대한 응답으로 제 2 듀티 사이클 제어기(222A2)는 제 2 PWM 신호를 생성하고(406); Q 신호와 제 2 클록 신호 CLK(Q)의 비교에 대한 응답으로 제 3 듀티 사이클 제어기(222B1)는 제 3 PWM 신호를 생성하며(408); 인버팅된 Q 신호와 제 2 클록 신호 CLK(Q)의 비교에 대한 응답으로 제 4 듀티 사이클 제어기(222B2)는 제 4 PWM 신호를 생성한다(410).
[0046] 그 후, 전력 결합기(225)는, 제 1 및 제 2 PWM 신호들의 하나 또는 그 초과의 짝수-차 고조파들에 대한 응답으로 출력 I 신호를 생성하고(412), 제 3 및 제 4 PWM 신호들의 하나 또는 그 초과의 짝수-차 고조파들에 대한 응답으로 출력 Q 신호를 생성한다(414). 더 상세하게는, 제 1 신호 결합기(251A)는 제 1 PWM 신호로부터 제 2 PWM 신호를 감산함으로써 출력 I 신호로부터 홀수-차 고조파들을 억제할 수 있고(412A), 제 2 신호 결합기(251B)는 제 3 PWM 신호로부터 제 4 PWM 신호를 감산함으로써 출력 Q 신호로부터 홀수-차 고조파들을 억제할 수 있다(414A). 추가로, 제 1 필터(252A)는 출력 I 신호로부터 원치 않는 짝수-차 고조파들을 억제할 수 있고, 제 2 필터(252B)는 출력 Q 신호로부터 원치 않는 짝수-차 고조파들을 억제할 수 있다. 따라서, 결과적인 출력 I 및 Q 신호들은 QAM 출력 신호를 생성하기 위해 합산 노드(253)에서 합산된다(416).
[0047] 특정한 순서로 발생하는 것으로 나타나는 다수의 동작들을 방법(400)이 포함하지만, 방법(400)이 더 많은 또는 더 적은 동작들을 포함할 수 있음이 명백해야 한다. 2개 또는 그 초과의 동작들의 순서가 변경될 수 있고, 2개 또는 그 초과의 동작들이 단일 동작으로 결합될 수 있다.
[0048] 도 5는 본 실시예들을 포함할 수 있는 통신 디바이스(500)의 블록도의 예이다. 일부 실시예들에서, 디바이스(500)는 무선 디바이스(예를 들어, 개인용 컴퓨터와 같은 WLAN 디바이스, 랩톱 또는 태블릿 컴퓨터, 모바일 폰, 개인 휴대 정보 단말, GPS 디바이스, 무선 액세스 포인트, 또는 다른 전자 디바이스)이다. 일부 실시예들에서, 디바이스(500)는 유선 네트워크 연결을 갖는다.
[0049] 디바이스(500)는, 버스(503)에 의해 커플링되는 프로세서 유닛(501), 메모리 유닛(502), 네트워크 인터페이스(504) 및 송신기(200)(도 2)를 포함한다. 프로세서 유닛(501)은 하나 또는 그 초과의 프로세서들 및/또는 프로세서 코어들을 포함한다. 일부 실시예들에 대해, 네트워크 인터페이스(504)는 적어도 하나의 유선 네트워크 인터페이스(예를 들어, 이더넷 인터페이스, EPON 인터페이스, EPoC 인터페이스 등)를 포함한다. 다른 실시예들에 대해, 디바이스(500)는 적어도 하나의 무선 네트워크 인터페이스(예를 들어, WLAN 인터페이스, Bluetooth® 인터페이스, WiMAX 인터페이스, ZigBee® 인터페이스, 무선 USB 인터페이스 등)를 포함한다.
[0050] 메모리 유닛(502)은, QAM 신호 생성 소프트웨어 모듈(510)을 저장하는 비-일시적인 컴퓨터-판독가능 저장 매체(예를 들어, EPROM, EEPROM, 플래시 메모리, 하드 디스크 드라이브 등과 같은 하나 또는 그 초과의 비휘발성 메모리 엘리먼트들)를 포함한다. 일부 실시예들에서, 소프트웨어 모듈(510)은, 프로세서 유닛(501) 및/또는 기저대역 프로세서(210)(도 2a)에 의해 실행되는 경우, 통신 디바이스(500)로 하여금 도 4a-4b의 방법(400)을 수행하게 하는 명령들을 갖는 하나 또는 그 초과의 프로그램들을 포함한다.
[0051] 본 실시예들이 송신기(200)(도 2a 및 2b)의 맥락에서 위에 설명되지만, 본 실시예들은 대응하는 트랜시버의 수신기 부분에 동일하게 적용가능하다는 것이 이해될 것이다. 추가로, 본 실시예들의 다양한 양상들 및 컴포넌트들은 I 및 Q 신호 경로들을 갖는 임의의 디바이스에 적용가능할 수 있다.
[0052] 전술된 명세서에서, 본 실시예들은 그들의 특정한 예시적인 실시예들을 참조하여 설명되었다. 그러나, 다양한 변형들 및 변경들이 첨부된 청구항들에 기재된 바와 같은 본 개시내용의 광범위한 범위를 벗어나지 않으면서 그 실시예들에 대해 행해질 수 있음이 명백할 것이다. 따라서, 본 명세서 및 도면들은 제한적인 의미보다는 예시적인 의미로 고려되어야 한다.

Claims (28)

  1. 직교 진폭 변조(QAM; quadrature amplitude modulation) 송신기로서,
    동위상(in-phase)(I) 신호 및 직교위상(Q) 신호를 생성하기 위한 기저대역 회로;
    제 1 펄스-폭 변조(PWM; pulse-width modulated) 신호를 생성하기 위해서 상기 I 신호 및 제 1 클록 신호를 수신하기 위한 입력들을 갖는 제 1 회로;
    제 2 PWM 신호를 생성하기 위해서 인버팅된(inverted) I 신호 및 상기 제 1 클록 신호를 수신하기 위한 입력들을 갖는 제 2 회로;
    제 3 PWM 신호를 생성하기 위해서 상기 Q 신호 및 제 2 클록 신호를 수신하기 위한 입력들을 갖는 제 3 회로;
    제 4 PWM 신호를 생성하기 위해서 인버팅된 Q 신호 및 상기 제 2 클록 신호를 수신하기 위한 입력들을 갖는 제 4 회로;
    상기 제 1 PWM 신호 및 상기 제 2 PWM 신호의 하나 또는 그 초과의 짝수-차(even-ordered) 고조파들에 대한 응답으로 출력 I 신호를 생성하기 위해서 상기 제 1 회로 및 상기 제 2 회로에 커플링되는 제 1 신호 결합기;
    상기 제 3 PWM 신호 및 상기 제 4 PWM 신호의 하나 또는 그 초과의 짝수-차 고조파들에 대한 응답으로 출력 Q 신호를 생성하기 위해서 상기 제 3 회로 및 상기 제 4 회로에 커플링되는 제 2 신호 결합기; 및
    상기 출력 I 신호와 상기 출력 Q 신호의 합산에 대한 응답으로 QAM 출력 신호를 생성하기 위한 합산 노드를 포함하는, 직교 진폭 변조(QAM) 송신기.
  2. 제 1 항에 있어서,
    상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호의 주파수의 N 배와 동일하고,
    상기 N은 2와 동일하거나 그 초과의 짝수 정수인, 직교 진폭 변조 송신기.
  3. 제 1 항에 있어서,
    상기 제 1 신호 결합기는, 상기 출력 I 신호를 생성하기에 앞서 상기 제 1 PWM 신호 및 상기 제 2 PWM 신호의 기본 주파수(fundamental frequency) 컴포넌트들을 억제하기 위한 것이고, 그리고
    상기 제 2 신호 결합기는, 상기 출력 Q 신호를 생성하기에 앞서 상기 제 3 PWM 신호 및 상기 제 4 PWM 신호의 기본 주파수 컴포넌트들을 억제하기 위한 것인, 직교 진폭 변조(QAM) 송신기.
  4. 제 1 항에 있어서,
    상기 제 1 신호 결합기는, 상기 제 1 PWM 신호로부터 상기 제 2 PWM 신호를 감산함으로써 상기 출력 I 신호로부터 홀수-차(odd order) 고조파들을 억제하기 위한 것이고; 그리고
    상기 제 2 신호 결합기는, 상기 제 3 PWM 신호로부터 상기 제 4 PWM 신호를 감산함으로써 상기 출력 Q 신호로부터 홀수-차 고조파들을 억제하기 위한 것인, 직교 진폭 변조(QAM) 송신기.
  5. 제 1 항에 있어서,
    상기 출력 I 신호는 상기 제 1 PWM 신호의 2차 고조파이고, 상기 출력 Q 신호는 상기 제 3 PWM 신호의 2차 고조파이며, 상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 주파수의 2배와 동일한, 직교 진폭 변조(QAM) 송신기.
  6. 제 1 항에 있어서,
    상기 출력 I 신호는 상기 제 1 PWM 신호의 4차 고조파이고, 상기 출력 Q 신호는 상기 제 3 PWM 신호의 4차 고조파이며, 상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 주파수의 4배와 동일한, 직교 진폭 변조(QAM) 송신기.
  7. 제 1 항에 있어서,
    상기 제 1 회로, 상기 제 2 회로, 상기 제 3 회로, 및 상기 제 4 회로 각각은 듀티 사이클 제어기(duty cycle controller)를 포함하는, 직교 진폭 변조(QAM) 송신기.
  8. 제 1 항에 있어서,
    상기 제 1 신호 결합기, 상기 제 2 신호 결합기, 및 합산 노드는 함께 전력 결합기를 구성하는, 직교 진폭 변조(QAM) 송신기.
  9. 제 1 항에 있어서,
    상기 제 1 PWM 신호를 증폭하기 위해서 상기 제 1 회로와 상기 제 1 신호 결합기 사이에 커플링되는 제 1 CMOS 드라이버 회로; 및
    상기 제 2 PWM 신호를 증폭하기 위해서 상기 제 2 회로와 상기 제 1 신호 결합기 사이에 커플링되는 제 2 CMOS 드라이버 회로를 더 포함하며,
    상기 제 1 CMOS 드라이버 회로 및 상기 제 2 CMOS 드라이버 회로는 스위치-모드(switched-mode) 증폭기들로서 동작하기 위한 것인, 직교 진폭 변조(QAM) 송신기.
  10. 제 9 항에 있어서,
    상기 QAM 출력 신호의 주파수는, 상기 제 1 CMOS 드라이버 회로 및 상기 제 2 CMOS 드라이버 회로의 스위칭 주파수의 짝수 정수배인, 직교 진폭 변조(QAM) 송신기.
  11. 통신 디바이스로서,
    동위상(I) 신호 및 직교위상(Q) 신호를 생성하기 위한 기저대역 회로;
    하나 또는 그 초과의 프로세서들; 및
    명령들을 저장하는 메모리를 포함하며,
    상기 명령들은, 상기 하나 또는 그 초과의 프로세서들에 의해 실행되는 경우 상기 통신 디바이스로 하여금,
    상기 I 신호와 제 1 클록 신호의 비교에 대한 응답으로 제 1 펄스-폭 변조(PWM) 신호를 생성하게 하고;
    인버팅된 I 신호와 상기 제 1 클록 신호의 비교에 대한 응답으로 제 2 PWM 신호를 생성하게 하고;
    상기 Q 신호와 제 2 클록 신호의 비교에 대한 응답으로 제 3 PWM 신호를 생성하게 하고;
    인버팅된 Q 신호와 상기 제 2 클록 신호의 비교에 대한 응답으로 제 4 PWM 신호를 생성하게 하고;
    상기 제 1 PWM 신호 및 상기 제 2 PWM 신호의 하나 또는 그 초과의 짝수-차 고조파들에 대한 응답으로 출력 I 신호를 생성하게 하고;
    상기 제 3 PWM 신호 및 상기 제 4 PWM 신호의 하나 또는 그 초과의 짝수-차 고조파들에 대한 응답으로 출력 Q 신호를 생성하게 하고; 그리고
    상기 출력 I 신호와 상기 출력 Q 신호의 합산에 대한 응답으로 QAM 출력 신호를 생성하게 하는,
    통신 디바이스.
  12. 제 11 항에 있어서,
    상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호의 주파수의 N 배와 동일하고,
    상기 N은 2와 동일하거나 그 초과의 짝수 정수인, 통신 디바이스.
  13. 제 11 항에 있어서,
    상기 출력 I 신호를 생성하기 위한 명령들의 실행은, 상기 통신 디바이스로 하여금, 상기 출력 I 신호를 생성하기에 앞서 상기 제 1 PWM 신호 및 상기 제 2 PWM 신호의 기본 주파수 컴포넌트들을 억제하게 하고; 그리고
    상기 출력 Q 신호를 생성하기 위한 명령들의 실행은, 상기 통신 디바이스로 하여금, 상기 출력 Q 신호를 생성하기에 앞서 상기 제 3 PWM 신호 및 상기 제 4 PWM 신호의 기본 주파수 컴포넌트들을 억제하게 하는, 통신 디바이스.
  14. 제 11 항에 있어서,
    상기 명령들의 실행은, 상기 통신 디바이스로 하여금,
    상기 제 1 PWM 신호로부터 상기 제 2 PWM 신호를 감산함으로써 상기 출력 I 신호로부터 홀수-차 고조파들을 억제하게 하고; 그리고
    상기 제 3 PWM 신호로부터 상기 제 4 PWM 신호를 감산함으로써 상기 출력 Q 신호로부터 홀수-차 고조파들을 억제하게 하는, 통신 디바이스.
  15. 제 11 항에 있어서,
    상기 출력 I 신호는 상기 제 1 PWM 신호의 2차 고조파이고, 상기 출력 Q 신호는 상기 제 3 PWM 신호의 2차 고조파이며, 상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 주파수의 2배와 동일한, 통신 디바이스.
  16. 제 11 항에 있어서,
    상기 출력 I 신호는 상기 제 1 PWM 신호의 4차 고조파이고, 상기 출력 Q 신호는 상기 제 3 PWM 신호의 4차 고조파이며, 상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 주파수의 4배와 동일한, 통신 디바이스.
  17. 동위상(I) 신호 및 직교위상(Q) 신호에 대한 응답으로 직교 진폭 변조(QAM) 출력 신호를 생성하기 위한 방법으로서,
    상기 I 신호와 제 1 클록 신호의 비교에 대한 응답으로 제 1 펄스-폭 변조(PWM) 신호를 생성하는 단계;
    인버팅된 I 신호와 상기 제 1 클록 신호의 비교에 대한 응답으로 제 2 PWM 신호를 생성하는 단계;
    상기 Q 신호와 제 2 클록 신호의 비교에 대한 응답으로 제 3 PWM 신호를 생성하는 단계;
    인버팅된 Q 신호와 상기 제 2 클록 신호의 비교에 대한 응답으로 제 4 PWM 신호를 생성하는 단계;
    상기 제 1 PWM 신호 및 상기 제 2 PWM 신호의 하나 또는 그 초과의 짝수-차 고조파들에 대한 응답으로 출력 I 신호를 생성하는 단계;
    상기 제 3 PWM 신호 및 상기 제 4 PWM 신호의 하나 또는 그 초과의 짝수-차 고조파들에 대한 응답으로 출력 Q 신호를 생성하는 단계; 및
    상기 출력 I 신호와 상기 출력 Q 신호의 합산에 대한 응답으로 상기 QAM 출력 신호를 생성하는 단계를 포함하는, 동위상 신호 및 직교위상 신호에 대한 응답으로 직교 진폭 변조 출력 신호를 생성하기 위한 방법.
  18. 제 17 항에 있어서,
    상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호의 주파수의 N 배와 동일하고,
    상기 N은 2와 동일하거나 그 초과의 짝수 정수인, 동위상 신호 및 직교위상 신호에 대한 응답으로 직교 진폭 변조 출력 신호를 생성하기 위한 방법.
  19. 제 17 항에 있어서,
    상기 출력 I 신호를 생성하기에 앞서 상기 제 1 PWM 신호 및 상기 제 2 PWM 신호의 기본 주파수 컴포넌트들을 억제하는 단계; 및
    상기 출력 Q 신호를 생성하기에 앞서 상기 제 3 PWM 신호 및 상기 제 4 PWM 신호의 기본 주파수 컴포넌트들을 억제하는 단계를 더 포함하는, 동위상 신호 및 직교위상 신호에 대한 응답으로 직교 진폭 변조 출력 신호를 생성하기 위한 방법.
  20. 제 17 항에 있어서,
    상기 제 1 PWM 신호로부터 상기 제 2 PWM 신호를 감산함으로써 상기 출력 I 신호로부터 홀수-차 고조파들을 억제하는 단계; 및
    상기 제 3 PWM 신호로부터 상기 제 4 PWM 신호를 감산함으로써 상기 출력 Q 신호로부터 홀수-차 고조파들을 억제하는 단계를 더 포함하는, 동위상 신호 및 직교위상 신호에 대한 응답으로 직교 진폭 변조 출력 신호를 생성하기 위한 방법.
  21. 제 17 항에 있어서,
    상기 출력 I 신호는 상기 제 1 PWM 신호의 2차 고조파이고, 상기 출력 Q 신호는 상기 제 3 PWM 신호의 2차 고조파이며, 상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 주파수의 2배와 동일한, 동위상 신호 및 직교위상 신호에 대한 응답으로 직교 진폭 변조 출력 신호를 생성하기 위한 방법.
  22. 제 17 항에 있어서,
    상기 출력 I 신호는 상기 제 1 PWM 신호의 4차 고조파이고, 상기 출력 Q 신호는 상기 제 3 PWM 신호의 4차 고조파이며, 상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 주파수의 4배와 동일한, 동위상 신호 및 직교위상 신호에 대한 응답으로 직교 진폭 변조 출력 신호를 생성하기 위한 방법.
  23. 직교 진폭 변조(QAM) 송신기로서,
    동위상(I) 신호와 제 1 클록 신호의 비교에 대한 응답으로 제 1 펄스-폭 변조(PWM) 신호를 생성하기 위한 수단;
    인버팅된 I 신호와 상기 제 1 클록 신호의 비교에 대한 응답으로 제 2 PWM 신호를 생성하기 위한 수단;
    직교위상(Q) 신호와 제 2 클록 신호의 비교에 대한 응답으로 제 3 PWM 신호를 생성하기 위한 수단;
    인버팅된 Q 신호와 상기 제 2 클록 신호의 비교에 대한 응답으로 제 4 PWM 신호를 생성하기 위한 수단;
    상기 제 1 PWM 신호 및 상기 제 2 PWM 신호의 하나 또는 그 초과의 짝수-차 고조파들에 대한 응답으로 출력 I 신호를 생성하기 위한 수단;
    상기 제 3 PWM 신호 및 상기 제 4 PWM 신호의 하나 또는 그 초과의 짝수-차 고조파들에 대한 응답으로 출력 Q 신호를 생성하기 위한 수단; 및
    상기 출력 I 신호와 상기 출력 Q 신호의 합산에 대한 응답으로 상기 QAM 출력 신호를 생성하기 위한 수단을 포함하는, 직교 진폭 변조 송신기.
  24. 제 23 항에 있어서,
    상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호의 주파수의 N 배와 동일하고,
    상기 N은 2와 동일하거나 그 초과의 짝수 정수인, 직교 진폭 변조 송신기.
  25. 제 23 항에 있어서,
    상기 출력 I 신호를 생성하기에 앞서 상기 제 1 PWM 신호 및 상기 제 2 PWM 신호의 기본 주파수 컴포넌트들을 억제하기 위한 수단; 및
    상기 출력 Q 신호를 생성하기에 앞서 상기 제 3 PWM 신호 및 상기 제 4 PWM 신호의 기본 주파수 컴포넌트들을 억제하기 위한 수단을 더 포함하는, 직교 진폭 변조 송신기.
  26. 제 23 항에 있어서,
    상기 제 1 PWM 신호로부터 상기 제 2 PWM 신호를 감산함으로써 상기 출력 I 신호로부터 홀수-차 고조파들을 억제하기 위한 수단; 및
    상기 제 3 PWM 신호로부터 상기 제 4 PWM 신호를 감산함으로써 상기 출력 Q 신호로부터 홀수-차 고조파들을 억제하기 위한 수단을 더 포함하는, 직교 진폭 변조 송신기.
  27. 제 23 항에 있어서,
    상기 출력 I 신호는 상기 제 1 PWM 신호의 2차 고조파이고, 상기 출력 Q 신호는 상기 제 3 PWM 신호의 2차 고조파이며, 상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 주파수의 2배와 동일한, 직교 진폭 변조 송신기.
  28. 제 23 항에 있어서,
    상기 출력 I 신호는 상기 제 1 PWM 신호의 4차 고조파이고, 상기 출력 Q 신호는 상기 제 3 PWM 신호의 4차 고조파이며, 상기 QAM 출력 신호의 주파수는 대략적으로 상기 제 1 클록 신호 및 상기 제 2 클록 신호의 주파수의 4배와 동일한, 직교 진폭 변조 송신기.
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