KR20160029724A - 하이브리드 차동 포락선 검출기 및 전파 정류기를 위한 장치 및 방법 - Google Patents

하이브리드 차동 포락선 검출기 및 전파 정류기를 위한 장치 및 방법 Download PDF

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Abstract

본 발명은 제 1 및 제 2 하이브리드 파형 검출기 및 전파 정류기가 제공된다. 제 1 하이브리드 파형 검출기 및 전파 정류기는 제 1 피-채널 전계 효과 트랜지스터(PFET: P-channel Field Effect Transistor), 제 2 PFET, 제 1 엔-채널 전계 효과 트랜지스터(NFET: N-channel Field Effect Transistor), 제 2 NFET, 제 3 NFET, 제 4 NFET, 제 5 NFET, 제어기, 가변 트랜지스터, 및 가변 커패시터를 포함한다. 제 2 하이브리드 파형 검출기 및 전파 정류기는 제 1 NFET, 제 2 NFET, 제 1 PFET, 제 2 PFET, 제 3 PFET, 제 4 PFET, 제 5 PFET, 제어기, 가변 트랜지스터, 및 가변 커패시터를 포함한다.

Description

하이브리드 차동 포락선 검출기 및 전파 정류기를 위한 장치 및 방법{HYBRID ENVELOPE DETECTOR AND FULL WAVE RECTIFIER}
본 발명은 하이브리드 차동 포락선 검출기 및 전파 정류기에 관한 것으로서, 특히 저전원 및 저영역 하이브리드 차동 파형 검출기 및 전파 정류기에 관한 것이다.
무선 통신(예를 들면, 셀루러 무선 집적 회로들 등), 유선 통신(예를 들면, 직렬 링크들, 디스플레이 아답터들 등), 및 생체 의학 시스템들(예를 들면, 의료 이미징 집적 회로들 등)의 분야들에서 사용되는 전자 시스템들은 전자 신호의 정류된 진폭 또는 포락선의 추출을 필요로 할 수 있다. 그러한 신호의 추출된 버전은 이후, 신호의 조건들에 대한 전자 회로의 바이어스를 위해 사용될 수 있다.
일반적으로, 정류 회로 및 포락선 검출기 회로는 하나의 회로는 정류를 수행하는 반면 다른 회로는 파형 검출을 수행하는 두 개의 다른 회로 디자인들을 갖는 두 개의 분리된 회로이다. 일반적인 회로들은 정류 및 포락선 검출을 수행할 수 있는 단일 회로를 제공하지 않는다. 추가로, 정류 회로 및 포락선 검출 회로는 단종단 입력(single-ended input)을 수신하고, 단종단 출력 전압(single-ended output voltage)을 제공한다.
본 발명의 목적은 하이브리드 차동 파형 검출기 및 전체 포락선 정류기를 제공함에 있다.
본 발명의 다른 목적은 가변 트랜지스터 및 가변 커패시터를 통해 선택할 수 있는 하이브리드 차동 파형 검출기 및 전체 포락선 정류기를 제공함에 있다.
본 발명의 또 다른 목적은 차동 입력 전압을 수신하고, 단종단 전압을 출력하는 하이브리드 차동 파형 검출기 및 전체 포락선 정류기를 제공함에 있다.
본 발명의 또 다른 목적은 차동 입력 전압과 전류로 변환된 단종단 전압을 출력하는 하이브리드 차동 파형 검출기 및 전체 포락선 정류기를 제공함에 있다.
본 발명의 또 다른 목적은 입력 트랜지스터의 관련된 크기의 변화에 의해 변화될 수 있는 최소 출력 전압 및 전류에 대한 하이브리드 차동 파형 검출기 및 전체 포락선 정류기를 제공함에 있다.
본 발명에 따른 하이브리드 차동 파형 검출기 및 전체 포락선 정류기는 전원 공급 전압에 연결된 소스, 게이트, 및 상기 게이트에 연결된 드레인을 갖는 제 1 피-채널 전계 효과 트랜지스터(PFET: P-channel Field Effect Transistor), 상기 전원 공급 전압에 연결된 소스, 상기 제 1 PFET의 게이트에 연결된 게이트, 및 드레인을 갖는 제 2 PFET, 소스, 제 1 입력 전압을 수신하기 위한 게이트, 및 상기 제 1 PFET의 드레인에 연결된 드레인을 갖는 제 1 엔-채널 전계 효과 트랜지스터(NFET: N-channel Field Effect Transistor), 상기 제 1 NFET의 소스에 연결된 소스, 제 2 입력 전압을 수신하기 위한 게이트, 및 상기 제 1 NFET의 드레인에 연결된 드레인을 갖는 제 2 NFET, 상기 제 1 NFET의 소스에 연결된 소스, 전압(Vout)이 나타나는 게이트, 및 상기 제 2 PFET의 드레인에 연결되는 드레인을 갖는 제 3 NFET, 그라운드 포텐셜에 연결된 소스, 제 1 바이어스 전압을 수신하기 위한 게이트, 및 상기 제 1 NFET의 소스에 연결된 드레인을 갖는 제 4 NFET, 상기 제 3 NFET의 게이트에 연결된 소스, 상기 제 2 PFET의 드레인에 연결된 게이트, 상기 전원 공급 전압에 연결된 드레인을 갖는 제 5 NFET, 출력 버스를 갖는 제어기, 제 2 바이어스 전압을 수신하기 위한 입력, 상기 제어기의 상기 출력 버스에 연결되는 입력 버스, 및 상기 제 3 NFET의 게이트에 연결되는 드레인 입력을 갖는 가변 트랜지스터, 및 상기 제어기의 상기 출력 버스에 연결되는 입력 버스와, 상기 제 3 NFET의 게이트에 연결된 출력 터미널을 갖는 가변 커패시터를 포함한다.
이 실시예에 있어서, 상기 하이브리드 파형 검출기 및 전파 정류기는 씨모스(CMOS), 엔모스(NMOS), 피모스(PMOS), 갈륨비소(GaAs), 인듐 갈륨비소(InGaAs), 핀펫(FinFET), 및 바이폴라(Bipolar)로부터 선택된 기술로 구현된다.
이 실시예에 있어서, 상기 가변 트랜지스터는 복수의 스위치들, 및 복수의 NFET들을 포함하고, 상기 복수의 스위치들 각각은 상기 그라운드 포텐셜에 연결된 제 1 입력, 상기 제 2 바이어스 전압을 수신하기 위한 제 2 입력, 상기 입력 버스에 연결되는 제 3 입력, 및 출력을 포함하고, 상기 복수의 NFET들 각각은 상기 그라운드 포텐셜에 연결된 소스, 상기 복수의 스위치들 중 하나의 출력에 연결되는 게이트, 및 상기 드레인 입력에 연결되는 드레인을 포함한다.
이 실시예에 있어서, 상기 가변 커패시터는 복수의 스위치들, 및 복수의 커패시터들을 포함하고, 상기 복수의 스위치들 각각은 상기 입력 버스에 연결된 제 1 입력, 제 2 입력, 및 상기 출력 단자에 연결된 출력을 포함하고, 상기 복수의 커패시터들 각각은 상기 그라운드 포텐셜에 연결되는 제 1 단자와, 상기 복수의 스위치들 중 하나의 상기 제 2 입력에 연결되는 제 2 단자를 포함한다.
이 실시예에 있어서, 상기 전원 공급 전압에 연결되는 소스, 게이트, 및 상기 게이트에 연결되는 드레인을 갖는 제 3 PEET, 상기 전원 공급 전압에 연결되는 소스, 게이트, 및 상기 게이트에 연결되는 드레인을 갖는 제 4 PEET, 상기 전원 공급 전압에 연결되는 소스, 상기 제 4 PFET의 게이트에 연결되는 게이트, 및 Idynamic이 나타나는 드레인을 갖는 제 5 PEET, 기준 전압(VBASE)을 수신하기 위한 게이트, 상기 제 3 PFET의 드레인에 연결되는 드레인을 갖는 제 6 NFET, Vout을 수신하기 위한 게이트, 상기 제 4 PFET의 드레인에 연결되는 드레인을 갖는 제 7 NFET, 상기 제 6 NFET의 드레인에 연결되는 제 1 단자와, 상기 제 7 NFET의 드레인에 연결되는 제 2 단자를 갖는 레지스터, 상기 그라운드 포텐셜에 연결된 소스, 제 3 바이어스 전압을 수신하기 위한 게이트, 및 상기 제 6 NFET의 소스에 연결되는 드레인을 갖는 제 8 NFET, 및 상기 그라운드 포텐셜에 연결된 소스, 상기 제 3 바이어스 전압을 수신하기 위한 게이트, 및 상기 제 7 NFET의 소스에 연결되는 드레인을 갖는 제 9 NFET를 더 포함한다.
이 실시예에 있어서, 상기 제 1 입력 전압과 상기 제 2 입력 전압은 파형 검출 및 전파 정류를 위한 신호의 하나이고, 상기 파형 검출을 위한 신호는 협대역 신호, 단일 톤, 적어도 두 개의 톤들의 조합, 또는 하나의 자원 블록 와이드인 4G LTE이고, 상기 전파 정류를 위한 신호는 와이드 밴드 신호, 2G GMSK 입력 신호, 2G EDGE 입력 신호, 3G WCDMA, 또는 전체 자원 블록 와이드인 4G LTE 입력 신호이다.
이 실시예에 있어서, 상기 제 1 NFET, 상기 제 2 NFET, 및 상기 제 3 NFET는 동일한 크기이다.
이 실시예에 있어서, 상기 가변 트랜지스터는 파형 검출 모드일 때, 16uA의 방전을 위해 제어되고, 전파 정류 모드일 때, 20uA의 방전을 위해 제어된다.
이 실시예에 있어서, 상기 가변 커패시터는 전파 정류 모드에서 0.1pF의 유효 커패시턴스 값을 갖고, 상기 파형 검출 모드에서 10pF의 유효 커패시턴스 값을 갖도록 제어된다.
이 실시예에 있어서, 상기 제 4 PFET에 의해 나누어진 상기 제 5 PFET의 크기는 Idynamic를 결정한다.
본 발명에 따른 하이브리드 파형 검출기 및 전파 정류기는 그라운드 포텐셜에 연결된 소스, 게이트, 및 상기 게이트에 연결된 드레인을 갖는 제 1 엔-채널 전계 효과 트랜지스터(NFET: N-channel Field Effect Transistor), 상기 그라운드 포텐셜에 연결된 소스, 상기 제 1 NFET의 게이트에 연결된 게이트, 및 드레인을 갖는 제 2 NFET, 소스, 제 1 입력 전압을 수신하기 위한 게이트, 및 상기 제 1 NFET의 드레인에 연결된 드레인을 갖는 제 1 피-채널 전계 효과 트랜지스터(PFET: P-channel Field Effect Transistor), 상기 제 1 PFET의 소스에 연결된 소스, 제 2 입력 전압을 수신하기 위한 게이트, 및 상기 제 1 PFET의 드레인에 연결된 드레인을 갖는 제 2 PFET, 상기 제 1 PFET의 소스에 연결된 소스, 전압(Vout)이 나타나는 게이트, 및 상기 제 2 NFET의 드레인에 연결되는 드레인을 갖는 제 3 PFET, 전원 공급 전압에 연결된 소스, 제 1 바이어스 전압을 수신하기 위한 게이트, 및 상기 제 1 PFET의 소스에 연결된 드레인을 갖는 제 4 PFET, 상기 제 3 PFET의 게이트에 연결된 소스, 상기 제 2 NFET의 드레인에 연결된 게이트, 상기 그라운드 포텐셜에 연결된 드레인을 갖는 제 5 PFET, 출력 버스를 갖는 제어기, 제 2 바이어스 전압을 수신하기 위한 입력, 상기 제어기의 상기 출력 버스에 연결되는 입력 버스, 및 상기 제 3 PFET의 게이트에 연결되는 드레인 출력을 갖는 가변 트랜지스터, 및 상기 제어기의 상기 출력 버스에 연결되는 입력 버스와, 상기 제 3 PFET의 게이트에 연결된 출력 터미널을 갖는 가변 커패시터를 포함한다.
이 실시예에 있어서, 상기 하이브리드 파형 검출기 및 전파 정류기는 씨모스(CMOS), 엔모스(NMOS), 피모스(PMOS), 갈륨비소(GaAs), 인듐 갈륨비소(InGaAs), 핀펫(FinFET), 및 바이폴라(Bipolar)로부터 선택된 기술로 구현된다.
이 실시예에 있어서, 상기 가변 트랜지스터는 복수의 스위치들, 및 복수의 PFET들을 포함하고, 상기 복수의 스위치들 각각은 상기 전원 공급 전압에 연결된 제 1 입력, 상기 제 2 바이어스 전압을 수신하기 위한 제 2 입력, 상기 입력 버스에 연결되는 제 3 입력, 및 출력을 포함하고, 상기 복수의 PFET들 각각은 상기 전원 공급 전압에 연결된 소스, 상기 복수의 스위치들 중 하나의 출력에 연결되는 게이트, 및 상기 드레인 출력에 연결되는 드레인을 포함한다.
이 실시예에 있어서, 상기 가변 커패시터는 복수의 스위치들, 및 복수의 커패시터들을 포함하고, 상기 복수의 스위치들 각각은 상기 입력 버스에 연결된 제 1 입력, 제 2 입력, 및 상기 출력 단자에 연결된 출력을 포함하고, 상기 복수의 커패시터들 각각은 상기 전원 공급 전압에 연결되는 제 1 단자와, 상기 복수의 스위치들 중 하나의 상기 제 2 입력에 연결되는 제 2 단자를 포함한다.
이 실시예에 있어서, 상기 그라운드 포텐셜에 연결되는 소스, 게이트, 및 상기 게이트에 연결되는 드레인을 갖는 제 3 NEET, 상기 그라운드 포텐셜에 연결되는 소스, 게이트, 및 상기 게이트에 연결되는 드레인을 갖는 제 4 NEET, 상기 그라운드 포텐셜에 연결되는 소스, 상기 제 4 NFET의 게이트에 연결되는 게이트, 및 Idynamic이 나타나는 드레인을 갖는 제 5 NEET, 기준 전압(VBASE)을 수신하기 위한 게이트, 상기 제 3 NFET의 드레인에 연결되는 드레인을 갖는 제 6 PFET, Vout을 수신하기 위한 게이트, 상기 제 4 NFET의 드레인에 연결되는 드레인을 갖는 제 7 PFET, 상기 제 6 PFET의 드레인에 연결되는 제 1 단자와, 상기 제 7 PFET의 드레인에 연결되는 제 2 단자를 갖는 레지스터, 상기 전원 공급 전압에 연결된 소스, 제 3 바이어스 전압을 수신하기 위한 게이트, 및 상기 제 6 PFET의 소스에 연결되는 드레인을 갖는 제 8 PFET, 및 상기 전원 공급 전압에 연결된 소스, 상기 제 3 바이어스 전압을 수신하기 위한 게이트, 및 상기 제 7 PFET의 소스에 연결되는 드레인을 갖는 제 9 PFET를 더 포함한다.
이 실시예에 있어서, 상기 제 1 입력 전압과 상기 제 2 입력 전압은 파형 검출 및 전파 정류를 위한 신호의 하나이고, 상기 파형 검출을 위한 신호는 협대역 신호, 단일 톤, 적어도 두 개의 톤들의 조합, 또는 하나의 자원 블록 와이드인 4G LTE이고, 상기 전파 정류를 위한 신호는 와이드 밴드 신호, 2G GMSK 입력 신호, 2G EDGE 입력 신호, 3G WCDMA, 또는 전체 자원 블록 와이드인 4G LTE 입력 신호이다.
이 실시예에 있어서, 상기 제 1 PFET, 상기 제 2 PFET, 및 상기 제 3 PFET는 동일한 크기이다.
이 실시예에 있어서, 상기 가변 트랜지스터는 파형 검출 모드일 때, 16uA의 방전을 위해 제어되고, 전파 정류 모드일 때, 20uA의 방전을 위해 제어된다.
이 실시예에 있어서, 상기 가변 커패시터는 전파 정류 모드에서 0.1pF의 유효 커패시턴스 값을 갖고, 상기 파형 검출 모드에서 10pF의 유효 커패시턴스 값을 갖도록 제어된다.
이 실시예에 있어서, 상기 제 4 NFET에 의해 나누어진 상기 제 5 NFET의 크기는 Idynamic를 결정한다.
본 발명에 따른 하이브리드 차동 파형 검출기 및 전체 포락선 정류기는 하나의 회로에서 두 개의 기능들의 조합에 의해, 더 적은 전원을 소모할 수 있고, 두 개의 분리된 회로들로서 구현된 균등한 기능들보다 집적된 회로의 더 작은 영역을 점유할 수 있다. 또한, 본 발명의 하이브리드 차동 파형 검출기 및 전파 정류기는 차동 입력 신호를 수신하고, 입력 신호의 공통 모드 전압을 참조하는 단-종단 출력 전압 또는 전류를 생산할 수 있음으로 대칭적으로 로드되기 위한 신호 소스를 허용할 수 있고, 반파 정류기 대신에 전파 정류기의 구현을 허용할 수 있다.
도 1은 본 발명에 따른 차동 파형 검출기 및 전파 정류기의 조합을 예시적으로 도시한 도면,
도 2는 본 발명에 따른 가변 트랜지스터를 예시적으로 도시한 도면,
도 3은 본 발명에 따른 가변 커패시터를 예시적으로 도시한 도면,
도 4는 본 발명에 따른 트랜스컨덕터를 예시적으로 도시한 도면,
도 5는 본 발명에 따른 필터를 포함하는 트랜스컨덕터를 예시적으로 도시한 도면,
도 6은 본 발명에 따른 차동 포락선 검출기 및 전파 정류기의 조합을 예시적으로 도시한 도면,
도 7은 본 발명에 따른 가변 트랜지스터를 예시적으로 도시한 도면,
도 8은 본 발명에 따른 가변 커패시터를 예시적으로 도시한 도면,
도 9는 본 발명에 따른 트랜스컨덕터를 예시적으로 도시한 도면, 및
도 10은 본 발명에 따른 필터를 포함하는 트랜스컨덕터를 예시적으로 도시한 도면이다.
하기에서는 본 발명의 실시에들은 첨부된 도면을 참조하여 상세히 설명하기로 한다. 동일한 엘리먼트들은 다른 도면들 내에서 도시되더라도 동일한 참조번호들에 의해 지정될 수 있음에 주의하여야 한다. 다음 기술들에서, 상세한 구성들 및 컴포넌트들의 특정한 상세들은 단지 본 발명의 실시예들의 전체적인 이해를 돕기 위해 단지 제공된다. 그러므로, 여기에 기술된 실시예들의 다양한 변경들 및 수정들은 본 발명의 범위와 사상으로부터 벗어나지 않도록 만들어질 수 있음은 해당 기술분야에서 자명할 수 있다. 또한, 잘 알려진 기능들 및 구조들의 상세한 설명은 명확성과 간결성을 위해 생략될 수 있다. 하기에 기술된 용어들은 본 발명에 따른 기능들을 고려하여 정의되고, 사용자들, 사용자들의 의도, 또는 소비자들에 따라 다를 수 있다. 그러므로, 용어들의 정의는 상세한 설명을 통한 컨텐츠들에 근거하여 결정되어야 한다.
본 발명은 첨부된 도면들을 참조로 하는 상세하게 기술되어 있는 실시예들 사이에서 다양한 수정들과 다양한 실시예들을 가질 수 있다. 그러나, 본 발명이 그러한 실시예들로 제한되지 않으나, 본 발명에 기재된 사상과 범위 내에서 모든 수정들, 균등물들, 및 대체들을 포함할 수 있다.
비록, 제 1, 제 2 등과 같은 순차적인 번호를 포함하는 용어들은 다양한 엘리먼트들을 기술하기 위해 사용될 수 있고, 그러한 구조적 엘리먼트들은 그러한 용어들에 의해 제한되지 않는다. 그러한 용어들은 단지 하나의 엘리먼트를 다른 엘리먼트로부터 구분하기 위해서만 사용될 수 있다. 예를 들면, 본 발명의 기재된 범위를 벗어나지 않는 한, 제 1 구조적 엘리먼트는 제 2 구조적 엘리먼트로서 참조될 수 있다. 유사하게, 제 2 구조적 엘리먼트는 제 1 구조적 엘리먼트로서 참조될 수도 있다. 여기에서 사용된 바와 같은 용어 "및/또는"은 하나 이상의 연관된 아이템들을 일부 및 모두의 조합을 포함한다.
여기에서 사용된 용어들은 단지 본 발명에 기재된 다양한 실시예들을 기술하기 위해 사용되지만, 본 발명의 기재들로 한정되기 위해 의도되지 않는다. 단일 형태들은 문맥에서 다른 것을 명확히 지시하지 않는 한 수수한 형태들을 포함하기 위해 의도된다. 본 발명의 기재에서, "포함하는" 또는 "갖는"의 용어는 특징, 수, 단계, 동악, 구조적 엘리먼트, 부분들, 또는 그것들의 조합의 존재를 나타내고, 하나 이상의 다른 특징들, 수들, 단계들, 동작들, 구조적 엘리먼트들, 부분들, 또는 그것들의 조합의 부가의 존재 또는 확률을 배제하지 않는다.
다르게 정의되지 않는 한, 기술적 전문용어들 또는 과학적 전문용어들을 포함하는 여기에 사용된 모든 용어들은 본 발명의 기재에 따라 해당 기술분야의 당업자에 의해 이해되도록 동일한 의미를 갖는다. 일반적으로 사용된 사전에서 정의된 그러한 용어들은 해당 기술분야에서 문맥적 의미들과 동일한 의미를 가질 수 있고, 본 발명의 기재에서 명확히 정의되지 않는 한 이상적이거나 과도하게 형식적인 의미를 갖기 위해 해석되지 않는다.
비록, 본 발명의 실시예들에서 다음과 같은 기술들은 상보형 금속 산화 반도체(씨모스)(CMOS: Complementary Metal Oxide Semiconductor) 전계 효과 트랜지스터들(FETs: Field Effect Transistors)(즉, 엔-채널 금속 산화막 반도체 전계 효과 트랜지스터들(엔모스)(N-channel MOSFETs(NMOS)), 또는 엔-채널 전계 효과 트랜지스터(NFET: N-channel Field Effect Transistor), 및 피-채널 금속 산화막 반도체 전계 효과 트랜지스터들(P-channel MOSFETs(PMOS)), 또는 피-채널 전계 효과 트랜지스터(PFET: P-channel Field Effect Transistor))을 위해 정의된 용어들과 명칭들을 사용하고, 본 발명은 이러한 용어들과 명칭들에 의해 제한되지 않고, 다른 유사한 기술들(예를 들면, 엔모스(NMOS), 피모스(PMOS), 핀-형상 펫(Fin-shaped FET(핀펫(FinFET)), 바이폴라(Bipolar), 갈륨비소(GaAs: Gallium Arsenide), 인듐 갈륨비소(InGaAs: Indium GaAs) 등)이 동일하게 적용가능하다.
본 발명은 하이브리드 차동 파형 검출기 및 전파 정류기를 기술한다. 하나의 회로에서 두 개의 기능들의 조합에 의해, 본 발명에 기술된 하이브리드 차동 파형 검출기 및 전파 정류기는 더 적은 전원을 소모하고, 두 개의 분리된 회로들로서 구현된 균등한 기능들보다 집적된 회로의 더 작은 영역을 점유한다. 추가로, 본 발명의 하이브리드 차동 파형 검출기 및 전파 정류기는 차동 입력 신호를 수신하고, 입력 신호의 공통 모드 전압을 참조하는 단-종단 출력 전압 또는 전류를 생산한다. 이것은 대칭적으로 로드되기 위한 신호 소스를 허용하고, 반파 정류기(half-wave rectifier) 대신에 전파 정류기(full-wave rectifier)의 구현을 허용한다.
본 발명의 입력 차동 신호의 공통 모드 전압 상에서 스윙하는 최소 출력 전압 또는 전류는 입력 트랜지스터의 관련된 크기의 설정에 의해 선택가능하다. 이것은 본 발명의 하이브리드 차동 파형 검출기 및 전파 정류기가 검출할 수 있는 최소 전압 레벨의 설정을 허용한다.
가변 트랜스터와 가변 커패시터는 출력 전압 변화들에서 속도를 초과하는 제어를 허용하고, 차동 파형 검출기 및 하이브리드 전파 정류기의 구현을 허용한다.
도 1은 본 발명에 따른 차동 파형 검출기 및 전파 정류기의 조합을 예시적으로 도시한 도면이다.
도 1을 참조하면, 본 발명에 따른 하이브리드 차동 파형 검출기 및 전파 정류기(100)를 도시한다. 하이브리드 차동 파형 검출기 및 전파 정류기(100)는 제 1 피-채널 전계 효과 트랜지스터(이하 'PFET'이라 칭하기로 함)(M1), 제 2 PFET(M2), 제 1 엔-채널 전계 효과 트랜지스터(이하 'NFET'라 칭하기로 함)(M3), 제 2 NFET(M4), 제 3 NFET(M5), 제 4 NFET(M6), 제 7 NFET(M7), 제어기(101), 가변 트랜지스터(variable transistor)(103), 및 가변 커패시터(variable capacitor)(105)를 포함한다. 그러나, 본 발명은 NFET들과 PFET들의 사용 또는 도 1에서 도시된 바와 같이 구성된 하이브리드 차동 파형 검출기 및 전파 정류기(100)로 제한되지 않는다. 예를 들면, 도 6에서 도시된 바와 같이, 다른 형태의 트랜지스터들과 배열들이 가능할 수 있고, 하기에서 설명된다. 본 발명의 하이브리드 차동 파형 검출기 및 전파 정류기(100)는 완전히 PFET들, 완전히 NFET들, 또는 임의의 다른 적합한 트랜지스터 타입(예를 들면, CMOS, NMOS, PMOS, Bipolar, FinFET, GaAs, InGaAs 등)의 사용으로 구현될 수 있다.
제 1 PFET(M1)은 전원 공급 전압(예를 들면, VDD)에 연결된 그것의 소스, 그것의 드레인, 제 2 PFET(M2)의 게이트, 제 1 NFET(M3)의 드레인, 및 제 2 NFET(M4)의 드레인에 연결된 그것의 게이트를 갖는다.
제 2 PFET(M2)은 전원 공급 전압(예를 들면, VDD)에 연결된 그것의 소스, 제 1 PFET(M1)의 게이트에 연결된 그것의 게이트, 및 제 3 NFET(M5)의 드레인과 제 5 NFET(M7)의 게이트에 연결된 그것의 드레인을 갖는다.
제 1 NFET(M3)은 제 1 PFET(M1)의 드레인, 제 2 NFET(M4)의 드레인에 연결된 그것의 드레인, 제 2 NFET(M4)의 소스, 제 3 NFET(M5)의 소스, 제 4 NFET(M6)의 드레인에 연결된 그것의 소스를 갖는다. 제 1 NFET(M3)의 게이트는 하이브리드 차동 파형 검출기 및 전파 정류기(100)의 양의 단자(positive terminal)이고, 양의 차동 입력 전압(예를 들면, Vin,p)을 수신한다.
제 2 NFET(M4)는 제 1 PFET(M1)의 드레인, 제 1 NFET(M3)의 드레인에 연결된 그것의 드레인, 제 1 NFET(M3)의 소스, 제 3 NFET(M5)의 소스, 제 4 NFET(M6)의 드레인에 연결된 그것의 소스를 갖는다. 제 2 NFET(M4)의 게이트는 하이브리드 차동 파형 검출기 및 전파 정류기(100)의 음의 단자(negative terminal)이고, 음의 차동 입력 전압(예를 들면, Vin,n)을 수신한다.
제 3 NFET(M5)는 제 1 NFET(M3)의 소스, 제 2 NFET(M4)의 소스, 및 제 4 NFET(M6)의 드레인에 연결된 그것의 소스를 갖는다. 제 3 NFET(M5)의 드레인은 제 2 PFET(M2)의 드레인과 제 5 NFET(M7)의 게이트에 연결된다. 제 3 NFET(M5)의 게이트는 제 5 NFET(M7)의 소스, 가변 트랜지스터(103)의 드레인 입력, 및 가변 커패시터(105)의 제 1 단자 입력에 연결된다. 하이브리드 차동 파형 검출기 및 전파 정류기(100)의 출력 전압(예를 들면, Vout)은 제 3 NFET(M5)의 게이트에서 나타난다.
제 4 NFET(M6)는 그라운드 포텐셜(ground potential)(예를 들면, VSS)에 연결된 그것의 소스와 제 1 NFET(M3)의 소스, 제 2 NFET(M4)의 소스, 및 제 3 NFET(M5)의 소스에 연결된 그것의 드레인을 갖는다. 제 4 NFET(M6)의 게이트는 제 4 NFET(M6)의 크기로 접합하는 제 1 바이어스 전압(예를 들면, VB1)을 수신하고, 하이브리드 차동 파형 검출기 및 전파 정류기(100)의 입력 단계를 위한 바이어스 전류(Ibias)를 설정한다.
제 5 NFET(M7)는 전원 공급 전압(예를 들면, VDD)에 연결된 그것의 드레인을 갖는다. 제 5 NFET(M7)의 게이트는 제 2 PFET(M2)의 드레인과 제 3 NFET(M5)의 드레인에 연결된다. 제 5 NFET(M7)의 소스는 제 3 NFET(M5)의 게이트, 가변 트랜지스터(103)의 드레인 입력, 가변 커패시터(105)의 제 1 단자 입력에 연결된다. 하이브리드 차동 파형 검출기 및 전파 정류기(100)의 출력 전압(예를 들면, Vout)은 제 5 NFET(M7)의 소스에서 나타날 수 있다.
제어기(101)는 가변 트랜지스터(103)의 제어 입력 버스와 가변 커패시터(105)의 제어 입력 버스에 연결된다. 제어기(101)는 가변 트랜지스터(103)의 유효 크기(effective size)(예를 들면, 폭(width))와 가변 커패시터(105)의 유효 커패시턴스를 제어한다.
가변 트랜지스터(103)는 제 2 바이어스 전압(예를 들면, VB2)을 수신하기 위한 게이트 입력, 제어기(101)에 연결되는 제어 입력 버스, 제 3 NFET(M5)의 게이트, 제 5 NFET(M7)의 소스, 및 가변 커패시터(105)의 제 1 단자에 연결되는 드레인 입력을 갖는다. 하이브리드 차동 파형 검출기 및 전파 정류기(100)의 출력 전압(예를 들면, Vout)은 가변 트랜지스터(103)의 드레인 입력에서 나타난다.
가변 커패시터(105)는 제어기(101)에 연결되는 제어 입력 버스, 제 3 NFET(M5)의 게이트, 제 5 NFET(M7)의 소스, 및 가변 트랜지스터(103)의 드레인 입력에 연결되는 단자를 갖는다. 하이브리드 차동 파형 검출기 및 전파 정류기(100)의 출력 전압(예를 들면, Vout)은 가변 커패시터(105)의 제 1 단자에서 나타난다. 그렇지 않으면, 가변 커패시터(105)의 제 2 단자는 그라운드 포텐셜과 다른 미리 결정된 직류 전압(Direct Current(DC) voltage)에 연결될 수 있다.
본 발명의 실시예에서, 제 1 NFET(M3), 제 2 NFET(M4), 및 제 3 NFET(M5)는 동일한 크기(예를 들면, 폭(width))를 갖는다. 따라서, Vin,p 또는 Vin,n 중 하나가 Vout보다 크면, 이후, 제 3 NFET(M5)는 턴 오프되고, 제 5 NFET(M7)의 게이트 상의 전압은 상승하고, 제 5 NFET(M7)는 턴 온된다. 이후, 충전 전류(charge current)(Icharge)는 가변 커패시터(105)의 유효 커패시턴스(C)의 변화를 위해 제 5 NFET(M7)의 소스로부터 흐른다.
만약, Vin,p 또는 Vin,n 중 하나가 Vout보다 작으면, 이후 제 3 NFET(M5)는 턴온되고, 제 5 NFET(M7)는 턴 오프되고, 방전 전류(discharge current)(Idischarge)를 통해 가변 커패시터(103)을 통해 디스차지되기 위한 가변 커패시터(105)의 유효 커패시턴스의 전압(Vout)을 야기한다.
제 5 NFET(M7)가 턴 오프될 때, 디스차지되는 전압(Vout)에서 레이트(rate)는 하기의 수학식 1과 같이 나타낼 수 있다.
Figure pat00001
제 5 NFET(M7)가 턴 온될 때, 상승하는 전압(Vout)에서 레이트(rate)는 하기의 수학식 2와 같이 나타낼 수 있다.
Figure pat00002
Idischarge의 값은 Idischarge의 값의 변경을 위해 변경될 수 있는 가변 트랜지스터(103)의 유효 크기에 의해서만 제어됨에 주의한다. 추가로, Icharge의 값은 전압(Vout)과 전압들(Vin,p, Vin,n)의 최대 전압 사이의 상대적인 차이에 의존한다.
하이브리드 차동 파형 검출기 및 전파 정류기(100)에서 하이 루프 이득은 Vout와 계속해서 작은(small) Vin,p 또는 Vin,n의 피크 전압(peak voltage) 사이의 고정된 차이(static difference)를 보장한다. 따라서, Vin,p 및 Vin,n 상의 DC 전압이 Vin,DC 볼트이면, Vin,p과 Vin,n는 +/- Vin,DC볼트에서 스윙하고, 이후, Vout 상에서 스윙하는 Vin,DC 볼트의 최대 전압은 Vin,DC + Vin,ac볼트이다. Vin,p와 Vin,n 모두가 그들의 Vin,DC 볼트의 "제로-크로싱(zero-crossing)" 값으로 근접(close)할 때, 제 1 NFET(M3), 제 2 NFET(M4), 및 제 3 NFET(M5) 각각은 Ibias/4, Ibias/4, 및 Ibias/2 각각을 공급한다. 제 1 NFET(M3), 제 2 NFET(M4), 및 제 3 NFET(M5)는 동일한 크기이고, 동일한 소스 전압을 갖고, 제 3 NFET(M5) 상에 생성된 게이트 소스 전압(gate-to-source voltage)은 Vin,DC보다 크다. 결과적으로, 생성된 Vout은 Vin,DC(예를 들면, 약 50mV에서 100mV로)보다 약간 크다.
커패시턴스(C)의 유효값과 디스차지 전류(Idischarge)는 전압(Vout)이 전압들(Vin,p와 Vin,n)의 대부분의 추적에 어떻게 근접하는지를 결정한다. 하이브리드 차동 파형 검출기 및 전파 정류기(100)의 모드에서 로우 값(예를 들면, 0.1pF)과 하이 값(예를 들면, 10pF) 사이의 C의 유효 커패시턴스값의 스위칭에 의해 전파 정류기로부터 그 차동 파형 검출기로 스위치된다.
커패시턴스(C)가 0.1pF일 때, Vout은 두 개의 전압들(Vin,p와 Vin,n)의 피크들을 천천히 추적하고, 하이브리드 차동 파형 검출기 및 전파 정류기(100)는 차동 파형 검출기(즉, Vout은 Vin,p와 Vin,n 대부분의 피크 검출 버전임)로서 기능을 한다. 커패시턴스 값(C)가 크면, Vout 노드는 느리게(파형 검출기의 대역폭을 효율적으로 감소하는) 충전 및 방전된다. 하이브리드 차동 파형 검출기 및 전파 정류기(100)의 모드는 차동 파형 검출기(예를 들면, 피크 검출기(peak detector))로 전환된다.
본 발명의 실시예에서, 하이브리드 차동 파형 검출기 및 전파 정류기(100)는 단일 톤(single tone)(예를 들면, 9MHz 주변을 중심으로 180KHz의 광역 신호(wide signal)), 둘 이상의 톤들의 조합, 하나의 자원 블록 폭(resource block wide)인 4세대 롱텀 에볼루션 시스템(4th Generation(4G) Long Term Evolution) 등과 같은 협대역 입력 신호(narrowband input signal)들을 위한 파형 검출 모드로 전환하고, 가변 커패시터(103)는 16uA의 Idischarge 전류를 설정하기 위해 제어기(101)에 의해 제어된다.
본 발명의 실시예에서, 하이브리드 차동 파형 검출기 및 전파 정류기(100)는
2세대 가우시안 최소 쉬프트 키잉(2nd Generation(2G) GMSK(Gaussian Minimum Shift Keying)) 입력 신호, 모바일 통신 에볼루션에 대한 글로벌 시스템을 위해 2G 강화된 데이터 전송(2G Enhanced data rates)(EDGE) 입력 신호, 3세대 광대역 코드 분할 다중 접속(3rd Generation(3G) WCDMA(Wideband Code Division Access)), 전체 자원 블록 폭인 4G LTE 입력 신호 등과 같은 광대역 입력 신호(wideband input signal)들(예를 들면, 0MHz를 중심으로 18MHz의 광역 신호(wide signal))을 위한 전파 정류기 모드로 전환하고, 가변 트랜지스터(103)는 20uA의 Idischarge 전류를 설정하기 위해 제어기(101)에 의해 제어된다.
도 2는 본 발명에 따른 가변 트랜지스터를 예시적으로 도시한 도면이다.
도 2를 참조하면, 본 발명에 따른 가변 트랜지스터(103)를 도시한다. 가변 트랜지스터(103)은 n개의 NFET들(M21, M23, ..., M25)과 n개의 스위치들(201, 203,..., 205)을 포함한다. 그러나, 본 발명은 NFET들을 사용하거나 도 2에서 도시된 바와 같은 구성의 가변 트랜지스터(103)로 제한되지 않는다. 다른 형태의 트랜지스터들 또는 배열이 가능하고, 예를 들면, 도 7에 도시된 바와 같으며, 하기에서 기술하기로 한다.
바이어스 전압(예를 들면, VB2)은 n개의 스위치들(201, 203,..., 205) 각각의 제 1 입력 단자로 연결되고, 수신된다. n개의 스위치들(201, 203,..., 205) 각각의제 2 입력 단자는 그라운드 포텐셜(예를 들면, VSS)에 연결된다. n개의 NFET들(M21, M23, ..., M25) 각각의 게이트는 n개의 스위치들(201, 203,..., 205) 중 하나의 출력 단자에 연결된다. n개의 NFET들(M21, M23, ..., M25) 각각의 소스는 그라운드 포텐셜(예를 들면, VSS)에 연결된다. n개의 NFET들(M21, M23, ..., M25) 각각의 드레인은 가변 트랜지스터(103)의 드레인 입력의 형성을 위해 함께 연결된다.
제어기(101)로부터 n개의 제어 비트들을 수신하기 위한 n개의 입력들을 갖는 제어 입력 버스는 n개의 스위치들(201, 203,..., 205)로 연결되고, n개의 NFET들(M21, M23, ..., M25)의 게이트들 중의 하나에 적용되는 그라운드 포텐셜(예를 들면, VSS) 또는 바이어스 전압(예를 들면, VB2) 중 하나의 야기에 의해, n개의 스위치들(201, 203,..., 205) 각각의 각 제어 입력은 제어기(101)로부터 n개의 제어 비트들 중 하나를 수신한다. n개의 NFET들(M21, M23, ..., M25) 중 하나의 게이트로 바이어스 전압(예를 들면, VB2)이 적용되면, 해당 NFET는 턴 온되고, n개의 NFET들(M21, M23, ..., M25) 중 하나의 게이트로 그라운드 포텐셜(예를 들면, VSS)가 적용되면, 해당 NFET는 턴 오프된다.
제어기(101)로부터 수신된 제어 비트들은 n개의 NFET들(M21, M23, ..., M25)이 턴 온 또는 턴 오프한지를 결정한다. 턴 온된 NFET들의 개수와 턴 온된 NFET들의 크기는 Idischarge를 결정한다. n개의 NFET들(M21, M23, ..., M25)의 크기는 동일하거나 그들 상호 간에 다를 수 있다. 만약, 크기들이 다르면, 그 차이는 미리 결정된 패턴(예를 들면, 정확도를 증가시키기 위한 사다리(ladder)(계단) 패턴)일 수 있다.
도 3은 본 발명에 따른 가변 커패시터를 예시적으로 도시한 도면이다.
도 3을 참조하면, 본 발명의 가변 커패시터(105)를 도시한다. 가변 커패시터(105)는 n개의 커패시터들(C31, C33,..., C35)과 n개의 스위치들(301, 303,..., 305)을 포함한다. 그러나, 본 발명은 도 3에 도시된 바와 같은 가변 커패시터(105)로 제한되지 않는다. 다른 형태의 배열들(예를 들면, 직렬, 직렬 및 병렬, 등)이 가능하다.
n개의 커패시터들(C31, C33,..., C35) 각각의 제 1 입력 단자는 n개의 스위치들(301, 303,..., 305) 각각의 입력 단자에 연결된다. n개의 커패시터들(C31, C33,..., C35) 각각의 제 2 단자는 그라운드 포텐셜(예를 들면, VSS)에 연결된다. n개의 스위치들(301, 303,..., 305) 각각의 제 2 단자는 가변 커패시터(105)의 단자를 형성하기 위해 함께 연결된다. 대체적으로, n개의 커패시터들(C31, C33,..., C35) 각각의 제 2 단자는 그라운드 포텐셜(예를 들면, VSS)과 다른 직류(DC) 전압에 연결될 수 있다.
제어기(101)로부터 n개의 제어 비트들을 수신하기 위한 n개의 입력들을 갖는 제어 입력 버스는 n개의 스위치들(301, 303,..., 305)에 연결되고, 가변 커패시터(105)의 단자로부터 연결되거나, 단자로부터 연결 해제되기 위한 n개의 커패시터들(C31, C33,..., C35) 중 하나의 야기에 의해, n개의 스위치들(301, 303,..., 305) 각각의 제어 입력은 제어기(101)로부터 n개의 제어 비트들 중 하나를 수신한다.
제어기(101)로부터 수신된 제어 비트들은 n개의 커패시터들(C31, C33,..., C35)이 가변 커패시터(105)의 단자에 연결되었는지를 결정한다. 가변 커패시터(105)의 단자에 연결되는 커패시터들의 개수, 커패시터들의 크기, 및 Idischarge는 Vin,p와 Vin,n의 추적이 Vout에 어떻게 근접하는지를 결정한다. n개의 커패시터들(C31, C33,..., C35)의 크기는 동일할 수 있고, 그들은 상호 간에 다를 수 있다. 만약, 크기들이 다르면, 그 차이는 미리 결정된 패턴(예를 들면, 정확도를 증가시키기 위한 사다리(ladder)(계단) 패턴)일 수 있다.
도 4는 본 발명에 따른 트랜스컨덕터를 예시적으로 도시한 도면이다.
도 4를 참조하면, Vout에 비례하는 전류(Iout)로 전압(Vout)을 변환하기 위한 본 발명의 트랜스컨덕터(transconductor)(400)를 도시한다. 트랜스컨덕터(400)(예를 들면, 다이오드 연결된 부하들을 갖는 소스-변질된 차동 증폭기(source-degenerated differential amplifier))는 제 1 PFET(M41), 제 2 PFET(M42), 제 3 PFET(M47), 제 1 NFET(M43), 제 2 NFET(M44), 저항(R41), 제 3 NFET(M45), 및 제 4 NFET(M46)를 포함한다. 다른 형태의 트랜지스터들 또는 배열들이 가능하고, 예를 들면, 도 5, 9, 10에 도시된 바와 같으며, 하기에서 기술하기로 한다.
제 1 NFET(M41)은 전원 공급 전압(예를 들면, VDD)에 연결된 소스와, 그것의 드레인, 제 1 NFET(M43)의 드레인에 연결된 게이트를 갖고, 제 1 PFET(M41)는 다이오드와 같이 연결된다. 제 2 PFET(M42)는 전원 공급 전압(예를 들면, VDD)에 연결된 소스와, 그것의 드레인, 제 2 NFET(M44)의 드레인, 및 제 3 PFET(M47)의 게이트에 연결된 게이트를 갖고, 제 2 PFET(M42)는 다이오드와 같이 연결된다. 제 1 NFET(M43)는 제 1 PFET(M41)의 드레인과 게이트 모두에 연결된 드레인, 기준 전압(예를 들면, VBASE)를 수신하기 위한 게이트, 및 저항(R41)의 제 1 끝단과 제 3 NFET(M45)의 드레인에 연결된 소스를 갖는다. 제 2 NFET(M44)는 제 3 PFET(M47)의 게이트와 제 2 PFET(M42)의 드레인과 게이트 모두에 연결된 드레인을 갖는다. 제 2 NFET(M44)는 Vout을 수신하기 위한 게이트와, 저항(R41)의 제 2 끝단과 제 4 NFET(M46)의 드레인에 연결된 소스도 갖는다. 제 3 NFET(M45)는 제 1 NFET(M43)의 소스와 저항(R41)의 제 1 끝단에 연결된 드레인을 갖는다. 제 3 NFET(M45)는 바이어스 전압(예를 들면, VB3)을 수신하기 위한 게이트와, 그라운드 포텐셜(VSS)에 연결된 소스도 갖는다. 제 4 NFET(M46)은 제 2 NFET(M44)의 소스와 저항(R41)의 제 2 끝단에 연결된 드레인을 갖는다. 제 4 NFET(M46)은 바이어스 전압(VB3)을 수신하기 위한 게이트와 그라운드 포텐셜(VSS)에 연결되는 소스도 갖는다. 제 3 PFET(M47)는 전원 공급 전압(예를 들면, VDD)에 연결된 소스와, 제 2 PFET(M42)의 게이트와 드레인 모두, 제 2 NFET(M44)의 드레인에 연결된 게이트를 갖는다. Iout은 제 2 PFET(M42)의 드레인에서 나타나고, Vout에 비례한다. Idynamic은 제 3 PFET(M47)의 드레인에서 나타나고, 제 2 PFET(M42)의 크기에 의해 분배된 제 3 PFET(M47)의 크기와 Iout의 곱(배수)과 동일하다.
VBASE 전압은 디지털 아날로그 변환기(DAC: Digital to Analog Converter)를 사용하여 내부적으로 생성되거나 외부적으로 적용될 수 있다. VBASE의 변화는 Iout 대 Vout 커브의 차단(intercept)으로 변화한다. 또한, 제 3 PFET(M47)의 크기와 제 2 PFET(M42)의 크기의 비율의 변화에 의해, Idynamic 대 Vout 커브의 기울기는 변화될 수 있다.
도 5는 본 발명에 따른 필터를 포함하는 트랜스컨덕터를 예시적으로 도시한 도면이다.
도 5를 참조하면, Vout에 비례하는 전류(Iout)로 전압(Vout)을 변환하고, 노이즈와 전압 리플(voltage ripple)을 감소하기 위한 필터(501)를 포함하는 본 발명의 트랜스컨덕터(500)를 도시한다.
트랜스컨덕터(500)(예를 들면, 다이오드 연결된 부하들을 갖는 소스-변질된 차동 증폭기)는 제 1 PFET(M51), 제 2 PFET(M52), 제 3 PFET(M57), 제 1 NFET(M53), 제 2 NFET(M54), 저항(R51), 제 3 NFET(M55), 제 4 NFET(M56), 필터(501)를 포함한다. 다른 형태의 트랜지스터들 또는 배열들이 가능하고, 예를 들면, 도 4, 9, 10에 도시된 바와 같으며, 위에 및 하기에서 기술하기로 한다.
제 1 NFET(M51)은 전원 공급 전압(예를 들면, VDD)에 연결된 소스와, 그것의 드레인, 제 1 NFET(M53)의 드레인에 연결된 게이트를 갖고, 제 1 PFET(M51)는 다이오드와 같이 연결된다. 제 2 PFET(M52)는 전원 공급 전압(예를 들면, VDD)에 연결된 소스와, 그것의 드레인, 제 2 NFET(M54)의 드레인, 및 필터(501)의 입력에 연결된 게이트를 갖고, 제 2 PFET(M52)는 다이오드와 같이 연결된다. 제 1 NFET(M53)는 제 1 PFET(M51)의 드레인과 게이트 모두에 연결된 드레인, 기준 전압(예를 들면, VBASE)를 수신하기 위한 게이트, 및 저항(R51)의 제 1 끝단과 제 3 NFET(M55)의 드레인에 연결된 소스를 갖는다. 제 2 NFET(M54)는 제 2 PFET(M52)의 드레인과 게이트 모두와 필터(501)의 입력에 연결된 드레인을 갖는다. 제 2 NFET(M54)는 Vout을 수신하기 위한 게이트와, 저항(R51)의 제 2 끝단과 제 4 NFET(M56)의 드레인에 연결된 소스도 갖는다. 제 3 NFET(M55)는 제 1 NFET(M53)의 소스와 저항(R51)의 제 1 끝단에 연결된 드레인을 갖는다. 제 3 NFET(M55)는 바이어스 전압(예를 들면, VB3)을 수신하기 위한 게이트와 그라운드 포텐셜(VSS)에 연결된 소스도 갖는다. 제 4 NFET(M56)은 제 2 NFET(M54)의 소스와 저항(R51)의 제 2 끝단에 연결된 드레인을 갖는다. 제 4 NFET(M56)은 바이어스 전압(VB3)을 수신하기 위한 게이트와 그라운드 포텐셜(VSS)에 연결되는 소스도 갖는다. 필터(501)는 제 2 PFET(M52)의 게이트와 드레인 모두와, 제 2 NFET(M54)의 드레인에 연결된 입력을 갖는다. 필터(501)는 제 3 PFET(M57)의 게이트에 연결된 출력도 갖는다. 제 3 PFET(M57)는 전원 공급 전압(예를 들면, VDD)에 연결된 소스와, 필터(501)의 출력에 연결된 게이트를 갖고, 드레인에서 Idynamic이 나타난다. Iout은 제 2 PFET(M52)의 드레인에서 나타나고, Vout에 비례한다. Idynamic은 제 3 PFET(M57)의 드레인에서 나타나고, 제 2 PFET(M52)의 크기에 의해 분배된 제 3 PFET(M57)의 크기의 비율과 Iout의 곱(배수)과 동일하다.
VBASE 전압은 디지털 아날로그 변환기(DAC)를 사용하여 내부적으로 생성되거나 외부적으로 적용될 수 있다. VBASE의 변화는 Iout 대 Vout 커브의 차단(intercept)으로 변화한다. 또한, 제 3 PFET(M57)의 크기와 제 2 PFET(M52)의 크기의 비율의 변화에 의해, Idynamic 대 Vout 커브의 기울기는 변화될 수 있다.
필터(501)는, 예를 들면, 저항-커패시터(RC) 필터이고, 저항(Rfilt)은 제 2 PFET(M52)와 제 3 PFET(M57)의 게이트들 사이에 연결되고, 커패시터(Cfilt)는 제 3 PFET(M57)의 게이트와 전원 공급 전압(예를 들면, VDD) 사이에 연결된다. 그러나, 다른 형태의 필터들이 사용될 수 있다. 대체적으로, 필터(501) 내 커패시터(Cfilt)를 위한 전원 공급 전압은 NFET 또는 PFET가 연결되는 전원 공급 전압(예를 들면, VDD)과는 다른 임의의 DC 전원 공급 전압일 수 있다.
도 6은 본 발명에 따른 차동 포락선 검출기 및 전파 정류기의 조합을 예시적으로 도시한 도면이다.
도 6을 참조하면, 사용된 도 1의 구성과는 다른(즉, PFET 풀업 트랜지스터(pullup transistor)들 대신에 NFET 풀다운 트랜지스터(pulldown transistor)들, NFET 입력 트랜지스터들 대신에 PFET 입력 트랜지스터들, 및 NFET 방전 트랜지스터(discharging transistor) 대신에 PFET 방전 트랜지스터) 본 발명의 하이브리드 차동 파형 검출기 및 전파 정류기(600)를 도시한다.
하이브리드 차동 파형 검출기 및 전파 정류기(600)는 제 1 NFET(M61), 제 2 NFET(M62), 제 1 PFET(M63), 제 2 PFET(M64), 제 3 PFET(M65), 제 4 PFET(M66), 제 5 PFET(M67), 제어기(601), 가변 트랜지스터(603), 및 가변 커패시터(605)를 포함한다. 그러나, 본 발명은 NFET들 및 PFET들을 사용하거나 도 6에 도시된 구성을 갖는 하이브리드 차동 파형 검출기 및 전파 정류기(600)로 제한되지 않는다. 예를 들면, 도 1에서 도시된 바와 같이, 다른 형태의 트랜지스터들과 배열들이 가능할 수 있고, 위에서 설명되었다. 본 발명의 하이브리드 차동 파형 검출기 및 전파 정류기(600)는 완전히 PFET들, 완전히 NFET들, 또는 임의의 다른 적합한 트랜지스터 타입(예를 들면, CMOS, NMOS, PMOS, Bipolar, FinFET, GaAs, InGaAs 등)의 사용으로 구현될 수 있다.
제 1 NFET(M61)은 그라운드 포텐셜(예를 들면, VSS)에 연결된 그것의 소스, 그것의 드레인, 제 2 NFET(M62)의 게이트, 제 1 PFET(M63)의 드레인, 및 제 2 PFET(M64)의 드레인에 연결된 그것의 게이트를 갖는다.
제 2 NFET(M62)는 그라운드 포텐셜(예를 들면, VSS)에 연결된 그것의 소스, 제 1 NFET(M61)의 게이트에 연결된 그것의 게이트, 및 제 3 PFET(M65)의 드레인과 제 5 PFET(M67)의 게이트에 연결된 그것의 드레인을 갖는다.
제 1 PFET(M63)는 제 1 NFET(M61)의 드레인과 제 2 NFET(M62)의 드레인에 연결된 그것의 드레인, 제 2 PFET(64)의 소스, 제 3 PFET(M65)의 소스, 및 제 4 PFET(M66)의 드레인에 연결된 그것의 소스를 갖는다. 제 1 PFET(M63)의 게이트는 하이브리드 차동 파형 검출기 및 전파 정류기(600)의 양의 단자이고, 양의 차동 입력 전압(예를 들면, Vin,p)을 수신한다.
제 2 PFET(M64)는 제 1 NFET(M61)의 드레인과 제 1 PFET(M63)의 드레인에 연결된 그것의 드레인, 제 1 PFET(M63)의 소스, 제 3 PFET(M65)의 소스, 및 제 4 PFET(M66)의 드레인에 연결된 그것의 소스를 갖는다. 제 2 PFET(M64)의 게이트는 하이브리드 차동 파형 검출기 및 전파 정류기(600)의 음의 단자이고, 음의 차동 입력 전압(예를 들면, Vin,n)을 수신한다.
제 3 PFET(M65)는 제 1 PFET(M63)의 소스, 제 2 PFET(M64)의 소스, 및 제 4 PFET(M66)의 드레인에 연결된 그것의 소스를 갖는다. 제 3 PFET(M65)의 드레인은 제 2 NFET(M62)의 드레인과 제 5 PFET(M67)의 게이트에 연결된다. 제 3 PFET(M65)의 게이트는 제 5 PFET(M67)의 소스, 가변 트랜지스터(603)의 드레인 입력, 및 가변 커패시터(605)의 제 1 단자 입력에 연결된다. 하이브리드 차동 파형 검출기 및 전파 정류기(600)의 출력 전압(예를 들면, Vout)은 제 3 PFET(M65)의 게이트에서 나타난다.
제 4 PFET(M66)은 전원 공급 전압(예를 들면, VDD)에 연결된 그것의 소스, 제 1 PFET(M63)의 소스, 제 2 PFET(M64)의 소스, 및 제 3 PFET(M65)의 소스에 연결된 그것의 드레인을 갖는다. 제 4 PFET(M66)의 게이트는 제 4 PFET(M66)의 크기로 접합하는 제 1 바이어스 전압(예를 들면, VB1)을 수신하고, 하이브리드 차동 파형 검출기 및 전파 정류기(600)의 입력 단계를 위한 바이어스 전류(Ibias)를 설정한다.
제 5 PFET(M67)은 그라운드 포텐셜(예를 들면, Vss)에 연결된 그것의 드레인을 갖는다. 제 5 PFET(M67)의 게이트는 제 2 NFET(M62)의 드레인과 제 3 PFET(M65)의 드레인에 연결된다. 제 5 PFET(M67)의 소스는 제 3 PFET(M65의 게이트, 가변 트랜지스터(603)의 드레인 출력, 및 가변 커패시터(605)의 제 1 단자 입력에 연결된다. 하이브리드 차동 파형 검출기 및 전파 정류기(600)의 출력 전압(예를 들면, Vout)은 제 5 PFET(M67)의 소스에서 나타날 수 있다.
제어기(601)는 가변 트랜지스터(603)의 제어 입력 버스와 가변 커패시터(605)의 제어 입력 버스에 연결된다. 제어기(601)는 가변 트랜지스터(603)의 유효 크기(effective size)(예를 들면, 폭(width))와 가변 커패시터(605)의 유효 커패시턴스를 제어한다.
가변 트랜지스터(603)는 제 2 바이어스 전압(예를 들면, VB2)을 수신하기 위한 게이트 입력, 제어기(601)에 연결되는 제어 입력 버스, 제 3 PFET(M65)의 게이트, 제 5 PFET(M67)의 소스, 및 가변 커패시터(605)의 제 1 단자에 연결되는 드레인 출력을 갖는다. 하이브리드 차동 파형 검출기 및 전파 정류기(600)의 출력 전압(예를 들면, Vout)은 가변 트랜지스터(603)의 드레인 출력에서 나타난다.
가변 커패시터(605)는 제어기(601)에 연결되는 제어 입력 버스, 제 3 PFET(M65)의 게이트, 제 5 PFET(M67)의 소스, 및 가변 트랜지스터(603)의 드레인 출력에 연결되는 단자를 갖는다. 하이브리드 차동 파형 검출기 및 전파 정류기(600)의 출력 전압(예를 들면, Vout)은 가변 커패시터(105)의 제 1 단자에서 나타난다. 그렇지 않으면, 가변 커패시터(605)의 제 2 단자는 미리 결정된 직류(DC) 전압에 연결될 수 있다.
도 7은 본 발명에 따른 가변 트랜지스터를 예시적으로 도시한 도면이다.
도 7을 참조하면, 본 발명의 가변 트랜지스터(603)를 도시한다. 가변 트랜지스터(603)는 n개의 PFET들(M71, M73, ..., M75)과 n개의 스위치들(701, 703,..., 705)을 포함한다. 그러나, 본 발명은 PFET들을 사용하거나 도 7에서 도시된 바와 같은 구성의 가변 트랜지스터(603)로 제한되지 않는다. 다른 형태의 트랜지스터들 또는 배열이 가능하고, 예를 들면, 도 7에 도시된 바와 같으며, 위에서 기술되었다.
바이어스 전압(예를 들면, VB2)은 n개의 스위치들(701, 703,..., 705) 각각의 제 1 입력 단자로 연결되고, 수신된다. n개의 스위치들(701, 703,..., 705) 각각의제 2 입력 단자는 전원 공급 전압(예를 들면, VDD)에 연결된다. n개의 PFET들(M71, M73, ..., M75) 각각의 게이트는 n개의 스위치들(701, 703,..., 705) 중 하나의 출력 단자에 연결된다. n개의 PFET들(M71, M73, ..., M75) 각각의 소스는 전원 공급 전압(예를 들면, VDD)에 연결된다. n개의 PFET들(M71, M73, ..., M75) 각각의 드레인은 가변 트랜지스터(603)의 드레인 출력의 형성을 위해 함께 연결된다.
제어기(601)로부터 n개의 제어 비트들을 수신하기 위한 n개의 입력들을 갖는 제어 입력 버스는 n개의 스위치들(701, 703,..., 705)로 연결되고, n개의 PFET들(M71, M73, ..., M75)의 게이트들 중의 하나에 적용되는 전원 공급 전압(예를 들면, VDD) 또는 바이어스 전압(예를 들면, VB2) 중 하나의 야기에 의해, n개의 스위치들(701, 703,..., 705) 각각의 각 제어 입력은 제어기(601)로부터 n개의 제어 비트들 중 하나를 수신한다. n개의 PFET들(M71, M73, ..., M75) 중 하나의 게이트로 바이어스 전압(예를 들면, VB2)이 적용되면, 해당 NFET는 턴 온되고, n개의 PFET들(M71, M73, ..., M75) 중 하나의 게이트로 전원 공급 전압(예를 들면, VDD)이 적용되면, 해당 PFET는 턴 오프된다.
제어기(601)로부터 수신된 제어 비트들은 n개의 PFET들(M71, M73, ..., M75)이 턴 온 또는 턴 오프한지를 결정한다. 턴 온된 PFET들의 개수와 턴 온된 PFET들의 크기는 Idischarge를 결정한다. n개의 PFET들(M71, M73, ..., M75)의 크기는 동일하거나 그들 상호 간에 다를 수 있다. 만약, 크기들이 다르면, 그 차이는 미리 결정된 패턴(예를 들면, 정확도를 증가시키기 위한 사다리(ladder)(계단) 패턴)일 수 있다.
도 8은 본 발명에 따른 가변 커패시터를 예시적으로 도시한 도면이다.
도 8을 참조하면, 본 발명의 가변 커패시터(605)를 도시한다. 가변 커패시터(605)는 n개의 커패시터들(C81, C83,..., C85)과 n개의 스위치들(801, 803,..., 805)을 포함한다. 그러나, 본 발명은 도 3에 도시된 바와 같은 가변 커패시터(605)로 제한되지 않는다. 다른 형태의 배열들(예를 들면, 직렬, 직렬 및 병렬, 등)이 가능하다.
n개의 커패시터들(C81, C83,..., C85) 각각의 제 1 입력 단자는 n개의 스위치들(801, 803,..., 805) 각각의 입력 단자에 연결된다. n개의 커패시터들(C81, C83,..., C85) 각각의 제 2 단자는 전원 공급 전압(예를 들면, VDD)에 연결된다. n개의 스위치들(801, 803,..., 805) 각각의 제 2 단자는 가변 커패시터(605)의 단자를 형성하기 위해 함께 연결된다. 대체적으로, n개의 커패시터들(C81, C83,..., C85) 각각의 제 2 단자는 전원 공급 전압(예를 들면, VDD)과 다른 직류(DC) 전압에 연결될 수 있다.
제어기(601)로부터 n개의 제어 비트들을 수신하기 위한 n개의 입력들을 갖는 제어 입력 버스는 n개의 스위치들(801, 803,..., 805)에 연결되고, 가변 커패시터(605)의 단자로부터 연결되거나, 단자로부터 연결 해제되기 위한 n개의 커패시터들(C81, C83,..., C85) 중 하나의 야기에 의해, n개의 스위치들(801, 803,..., 805) 각각의 제어 입력은 제어기(601)로부터 n개의 제어 비트들 중 하나를 수신한다.
제어기(601)로부터 수신된 제어 비트들은 n개의 커패시터들(C81, C83,..., C85)이 가변 커패시터(605)의 단자에 연결되었는지를 결정한다. 가변 커패시터(605)의 단자에 연결되는 커패시터들의 개수, 커패시터들의 크기, 및 Idischarge는 Vin,p와 Vin,n의 추적이 Vout에 어떻게 근접하는지를 결정한다. n개의 커패시터들(C81, C83,..., C85)의 크기는 동일할 수 있고, 그들은 상호 간에 다를 수 있다. 만약, 크기들이 다르면, 그 차이는 미리 결정된 패턴(예를 들면, 정확도를 증가시키기 위한 사다리(ladder)(계단) 패턴)일 수 있다.
도 9는 본 발명에 따른 트랜스컨덕터를 예시적으로 도시한 도면이다.
도 9를 참조하면, Vout에 비례하는 전류(Iout)로 전압(Vout)을 변환하기 위한 본 발명의 트랜스컨덕터(transconductor)(900)를 도시한다. 트랜스컨덕터(900)(예를 들면, 다이오드 연결된 부하들을 갖는 소스-변질된 차동 증폭기(source-degenerated differential amplifier))는 제 1 NFET(M91), 제 2 NFET(M92), 제 3 NFET(M97), 제 1 PFET(M93), 제 2 PFET(M94), 저항(R91), 제 3 PFET(M95), 및 제 4 PFET(M96)를 포함한다. 다른 형태의 트랜지스터들 또는 배열들이 가능하고, 예를 들면, 도 4, 5, 10에 도시된 바와 같으며, 위와 하기에서 기술하기로 한다.
제 1 NFET(M91)은 그라운드 포텐셜(예를 들면, VSS)에 연결된 소스와, 그것의 드레인, 제 1 PFET(M93)의 드레인에 연결된 게이트를 갖고, 제 1 NFET(M91)는 다이오드와 같이 연결된다. 제 2 NFET(M92)는 그라운드 포텐셜(예를 들면, VSS)에 연결된 소스와, 그것의 드레인, 제 2 PFET(M94)의 드레인, 및 제 3 NFET(M97)의 게이트에 연결된 게이트를 갖고, 제 2 NFET(M92)는 다이오드와 같이 연결된다. 제 1 PFET(M93)는 제 1 NFET(M91)의 드레인과 게이트 모두에 연결된 드레인, 기준 전압(예를 들면, VBASE)를 수신하기 위한 게이트, 및 저항(R91)의 제 1 끝단과 제 3 PFET(M95)의 드레인에 연결된 소스를 갖는다. 제 2 PFET(M94)는 제 3 NFET(M97)의 게이트와 제 2 NFET(M92)의 드레인과 게이트 모두에 연결된 드레인을 갖는다. 제 2 PFET(M94)는 Vout을 수신하기 위한 게이트와, 저항(R91)의 제 2 끝단과 제 4 PFET(M96)의 드레인에 연결된 소스도 갖는다. 제 3 PFET(M95)는 제 1 PFET(M93)의 소스와 저항(R91)의 제 1 끝단에 연결된 드레인을 갖는다. 제 3 PFET(M95)는 바이어스 전압(예를 들면, VB3)을 수신하기 위한 게이트와, 전원 공급 전압(VDD)에 연결된 소스도 갖는다. 제 4 PFET(M96)은 제 2 PFET(M94)의 소스와 저항(R91)의 제 2 끝단에 연결된 드레인을 갖는다. 제 4 PFET(M96)은 바이어스 전압(VB3)을 수신하기 위한 게이트와 전원 공급 전압(VDD)에 연결되는 소스도 갖는다. 제 3 NFET(M97)는 그라운드 포텐셜(VDD)에 연결된 소스와, 제 2 NFET(M92)의 게이트와 드레인 모두, 제 2 PFET(M94)의 드레인에 연결된 게이트를 갖는다. Iout은 제 2 NFET(M92)의 드레인에서 나타나고, Vout에 비례한다. Idynamic은 제 3 NFET(M97)의 드레인에서 나타나고, 제 2 NFET(M92)의 크기에 의해 분배된 제 3 NFET(M97)의 크기와 Iout의 곱(배수)과 동일하다.
VBASE 전압은 디지털 아날로그 변환기(DAC)를 사용하여 내부적으로 생성되거나 외부적으로 적용될 수 있다. VBASE의 변화는 Iout 대 Vout 커브의 차단(intercept)으로 변화한다. 또한, 제 3 NFET(M97)의 크기와 제 2 NFET(M92)의 크기의 비율의 변화에 의해, Idynamic 대 Vout 커브의 기울기는 변화될 수 있다.
도 10은 본 발명에 따른 필터를 포함하는 트랜스컨덕터를 예시적으로 도시한 도면이다.
도 10을 참조하면, Vout에 비례하는 전류(Iout)로 전압(Vout)을 변환하고, 노이즈와 전압 리플(voltage ripple)을 감소하기 위한 필터(1001)을 포함하는 본 발명의 트랜스컨덕터(1000)를 도시한다.
트랜스컨덕터(1000)(예를 들면, 다이오드 연결된 부하들을 갖는 소스-변질된 차동 증폭기)는 제 1 NFET(M101), 제 2 NFET(M102), 제 3 NFET(M107), 제 1 PFET(M103), 제 2 PFET(M104), 제 3 PFET(M105), 제 4 PFET(M106), 및 필터(1001)를 포함한다. 다른 형태의 트랜지스터들 또는 배열들이 가능하고, 예를 들면, 도 4, 5, 10에 도시된 바와 같으며, 위에 및 하기에서 기술하기로 한다.
제 1 NFET(M101)은 그라운드 포텐셜(예를 들면, VSS)에 연결된 소스와, 그것의 드레인, 제 1 PFET(M103)의 드레인에 연결된 게이트를 갖고, 제 1 NFET(M101)는 다이오드와 같이 연결된다. 제 2 NFET(M102)는 그라운드 포텐셜(예를 들면, VSS)에 연결된 소스와, 그것의 드레인, 제 2 PFET(M104)의 드레인, 및 필터(1001)의 입력에 연결된 게이트를 갖고, 제 2 NFET(M102)는 다이오드와 같이 연결된다. 제 1 PFET(M103)는 제 1 NFET(M101)의 드레인과 게이트 모두에 연결된 드레인, 기준 전압(예를 들면, VBASE)를 수신하기 위한 게이트, 및 저항(R101)의 제 1 끝단과 제 3 PFET(M105)의 드레인에 연결된 소스를 갖는다. 제 2 PFET(M104)는 제 2 NFET(M102)의 드레인과 게이트 모두와 필터(1001)의 입력에 연결된 드레인을 갖는다. 제 2 PFET(M104)는 Vout을 수신하기 위한 게이트와, 저항(R101)의 제 2 끝단과 제 4 PFET(M106)의 드레인에 연결된 소스도 갖는다. 제 3 PFET(M105)는 제 1 PFET(M103)의 소스와 저항(R101)의 제 1 끝단에 연결된 드레인을 갖는다. 제 3 PFET(M105)는 바이어스 전압(예를 들면, VB3)을 수신하기 위한 게이트와 전원 공급 전압(VDD)에 연결된 소스도 갖는다. 제 4 PFET(M106)는 제 2 PFET(M104)의 소스와 저항(R101)의 제 2 끝단에 연결된 드레인을 갖는다. 제 4 PFET(M106)은 바이어스 전압(VB3)을 수신하기 위한 게이트와 전원 공급 전압(VDD)에 연결되는 소스도 갖는다. 필터(1001)는 제 2 NFET(M102)의 게이트와 드레인 모두와, 제 2 PFET(M104)의 드레인에 연결된 입력을 갖는다.
필터(1001)는 제 3 NFET(M107)의 게이트에 연결된 출력도 갖는다. 제 3 NFET(M107)는 그라운드 포텐셜(예를 들면, VSS)에 연결된 소스와, 필터(1001)의 출력에 연결된 게이트를 갖고, 드레인에서 Idynamic이 나타난다. Iout은 제 2 NFET(M102)의 드레인에서 나타나고, Vout에 비례한다. Idynamic은 제 3 NFET(M107)의 드레인에서 나타나고, 제 2 NFET(M102)의 크기에 의해 분배된 제 3 NFET(M107)의 크기의 비율과 Iout의 곱(배수)과 동일하다.
VBASE 전압은 디지털 아날로그 변환기(DAC)를 사용하여 내부적으로 생성되거나 외부적으로 적용될 수 있다. VBASE의 변화는 Iout 대 Vout 커브의 차단(intercept)으로 변화한다. 또한, 제 3 NFET(M107)의 크기와 제 2 NFET(M102)의 크기의 비율의 변화에 의해, Idynamic 대 Vout 커브의 기울기는 변화될 수 있다.
필터(1001)는, 예를 들면, 저항-커패시터(RC) 필터이고, 저항(Rfilt)은 제 2 NFET(M102)와 제 3 NFET(M107)의 게이트들 사이에 연결되고, 커패시터(Cfilt)는 제 3 NFET(M107)의 게이트와 그라운드 포텐셜(예를 들면, VSS) 사이에 연결된다. 그러나, 다른 형태의 필터들이 사용될 수 있다.
비록, 본 발명의 특정 실시예들이 상세한 설명에서 기술되지만, 본 발명은 본 발명의 범위로부터 벗어나지 않는 다양한 형태들로 수정될 수 있다. 따라서, 본 발명의 범위는 단지 기술된 실시예들에 의해서만 결정되지 않으며, 특허청구범위와 특허청구범위의 균등물에 근거하여 결정될 수도 있다.
100: 하이브리드 차동 파형 검출기 및 전파 정류기
101 제어기 103: 가변 트랜지스터
105: 가변 커패시터 M1, M2: PFET들
M3, M4, M5, M6, M7: NFET들 M21, M23, M25: NFET들
201, 203, 205, 301, 303, 305: 스위치들
C31, C33, C35: 커패시터들 400: 트랜스컨덕터
M41, M42, M47: PFET들 M43, M44, M45, M46: NFET들
R41: 저항 500: 트랜스컨덕터
501: 필터 M51, M52, M57: PFET들
M53, M54, M55, M56: NFET들 R51: 저항
600: 하이브리드 차동 파형 검출기 및 전파 정류기
601: 제어기 603: 가변 트랜지스터
605: 가변 커패시터 M61, M62: NFET들
M63, M64, M65, M66, M67: PFET들 M71, M73, M75: PFET들
701, 703, 705, 801, 803, 805: 스위치들
C81, C83, C85: 커패시터들 900: 트랜스컨덕터
M91, M92, M97: NFET들 M93, M94, M95, M96: PFET들
R91: 저항 1000: 트랜스컨덕터
1001: 필터 M101, M102, M107: NFET들
M103, M104, M55, M56: PFET들 R101: 저항

Claims (10)

  1. 전원 공급 전압에 연결된 소스, 게이트, 및 상기 게이트에 연결된 드레인을 갖는 제 1 피-채널 전계 효과 트랜지스터(PFET: P-channel Field Effect Transistor);
    상기 전원 공급 전압에 연결된 소스, 상기 제 1 PFET의 게이트에 연결된 게이트, 및 드레인을 갖는 제 2 PFET;
    소스, 제 1 입력 전압을 수신하기 위한 게이트, 및 상기 제 1 PFET의 드레인에 연결된 드레인을 갖는 제 1 엔-채널 전계 효과 트랜지스터(NFET: N-channel Field Effect Transistor);
    상기 제 1 NFET의 소스에 연결된 소스, 제 2 입력 전압을 수신하기 위한 게이트, 및 상기 제 1 NFET의 드레인에 연결된 드레인을 갖는 제 2 NFET;
    상기 제 1 NFET의 소스에 연결된 소스, 전압(Vout)이 나타나는 게이트, 및 상기 제 2 PFET의 드레인에 연결되는 드레인을 갖는 제 3 NFET;
    그라운드 포텐셜에 연결된 소스, 제 1 바이어스 전압을 수신하기 위한 게이트, 및 상기 제 1 NFET의 소스에 연결된 드레인을 갖는 제 4 NFET;
    상기 제 3 NFET의 게이트에 연결된 소스, 상기 제 2 PFET의 드레인에 연결된 게이트, 상기 전원 공급 전압에 연결된 드레인을 갖는 제 5 NFET;
    출력 버스를 갖는 제어기;
    제 2 바이어스 전압을 수신하기 위한 입력, 상기 제어기의 상기 출력 버스에 연결되는 입력 버스, 및 상기 제 3 NFET의 게이트에 연결되는 드레인 입력을 갖는 가변 트랜지스터; 및
    상기 제어기의 상기 출력 버스에 연결되는 입력 버스와, 상기 제 3 NFET의 게이트에 연결된 출력 터미널을 갖는 가변 커패시터를 포함하는 하이브리드 파형 검출기 및 전파 정류기.
  2. 제 1 항에 있어서,
    상기 하이브리드 파형 검출기 및 전파 정류기는 씨모스(CMOS), 엔모스(NMOS), 피모스(PMOS), 갈륨비소(GaAs), 인듐 갈륨비소(InGaAs), 핀펫(FinFET), 및 바이폴라(Bipolar)로부터 선택된 기술로 구현되는 하이브리드 파형 검출기 및 전파 정류기.
  3. 제 1 항에 있어서,
    상기 가변 트랜지스터는
    복수의 스위치들; 및
    복수의 NFET들을 포함하고,
    상기 복수의 스위치들 각각은 상기 그라운드 포텐셜에 연결된 제 1 입력, 상기 제 2 바이어스 전압을 수신하기 위한 제 2 입력, 상기 입력 버스에 연결되는 제 3 입력, 및 출력을 포함하고,
    상기 복수의 NFET들 각각은 상기 그라운드 포텐셜에 연결된 소스, 상기 복수의 스위치들 중 하나의 출력에 연결되는 게이트, 및 상기 드레인 입력에 연결되는 드레인을 포함하는 하이브리드 파형 검출기 및 전파 정류기.
  4. 제 1 항에 있어서,
    상기 가변 커패시터는
    복수의 스위치들; 및
    복수의 커패시터들을 포함하고,
    상기 복수의 스위치들 각각은 상기 입력 버스에 연결된 제 1 입력, 제 2 입력, 및 상기 출력 단자에 연결된 출력을 포함하고,
    상기 복수의 커패시터들 각각은 상기 그라운드 포텐셜에 연결되는 제 1 단자와, 상기 복수의 스위치들 중 하나의 상기 제 2 입력에 연결되는 제 2 단자를 포함하는 하이브리드 파형 검출기 및 전파 정류기.
  5. 제 1 항에 있어서,
    상기 전원 공급 전압에 연결되는 소스, 게이트, 및 상기 게이트에 연결되는 드레인을 갖는 제 3 PEET;
    상기 전원 공급 전압에 연결되는 소스, 게이트, 및 상기 게이트에 연결되는 드레인을 갖는 제 4 PEET;
    상기 전원 공급 전압에 연결되는 소스, 상기 제 4 PFET의 게이트에 연결되는 게이트, 및 Idynamic이 나타나는 드레인을 갖는 제 5 PEET;
    기준 전압(VBASE)을 수신하기 위한 게이트, 상기 제 3 PFET의 드레인에 연결되는 드레인을 갖는 제 6 NFET;
    Vout을 수신하기 위한 게이트, 상기 제 4 PFET의 드레인에 연결되는 드레인을 갖는 제 7 NFET;
    상기 제 6 NFET의 드레인에 연결되는 제 1 단자와, 상기 제 7 NFET의 드레인에 연결되는 제 2 단자를 갖는 레지스터;
    상기 그라운드 포텐셜에 연결된 소스, 제 3 바이어스 전압을 수신하기 위한 게이트, 및 상기 제 6 NFET의 소스에 연결되는 드레인을 갖는 제 8 NFET; 및
    상기 그라운드 포텐셜에 연결된 소스, 상기 제 3 바이어스 전압을 수신하기 위한 게이트, 및 상기 제 7 NFET의 소스에 연결되는 드레인을 갖는 제 9 NFET를 더 포함하는 하이브리드 파형 검출기 및 전파 정류기.
  6. 제 1 항에 있어서,
    상기 제 1 입력 전압과 상기 제 2 입력 전압은 파형 검출 및 전파 정류를 위한 신호의 하나이고,
    상기 파형 검출을 위한 신호는 협대역 신호, 단일 톤, 적어도 두 개의 톤들의 조합, 또는 하나의 자원 블록 와이드인 4G LTE이고,
    상기 전파 정류를 위한 신호는 와이드 밴드 신호, 2G GMSK 입력 신호, 2G EDGE 입력 신호, 3G WCDMA, 또는 전체 자원 블록 와이드인 4G LTE 입력 신호인 하이브리드 파형 검출기 및 전파 정류기.
  7. 제 1 항에 있어서,
    상기 제 1 NFET, 상기 제 2 NFET, 및 상기 제 3 NFET는 동일한 크기인 하이브리드 파형 검출기 및 전파 정류기.
  8. 제 1 항에 있어서,
    상기 가변 트랜지스터는 파형 검출 모드일 때, 16uA의 방전을 위해 제어되고, 전파 정류 모드일 때, 20uA의 방전을 위해 제어되는 하이브리드 파형 검출기 및 전파 정류기.
  9. 제 1 항에 있어서,
    상기 가변 커패시터는 전파 정류 모드에서 0.1pF의 유효 커패시턴스 값을 갖고, 상기 파형 검출 모드에서 10pF의 유효 커패시턴스 값을 갖도록 제어되는 하이브리드 파형 검출기 및 전파 정류기.
  10. 제 1 항에 있어서,
    상기 제 4 PFET에 의해 나누어진 상기 제 5 PFET의 크기는 Idynamic를 결정하는 하이브리드 파형 검출기 및 전파 정류기.
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