KR20160028242A - Semiconductor device and method for fabricating the same - Google Patents

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Abstract

An objective of the present invention is to provide a semiconductor device and a manufacturing method thereof which reduce a height of a pin playing a role of a seed of an epitaxial film used as a source/drain to reduce a size of the source/drain and improve reliability. The semiconductor device comprises: a first pin-shaped active pattern which is formed on a substrate, is extended in a first direction, and comprises a first to a third portion sequentially arranged in the first direction, and wherein a height from an upper surface of the substrate to an upper surface of the first portion is higher than a height from the upper surface of the substrate to an upper surface of the second portion, and the height from the upper surface of the substrate to the upper surface of the second portion is higher than a height from the upper surface of the substrate to an upper surface of the third portion; a gate electrode extended in a second direction different from the first direction, and formed on the first portion; and a first source/drain formed on the third portion.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device and a manufacturing method thereof.

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same.

반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다. As one of scaling techniques for increasing the density of semiconductor devices, there is a multi-gate technique for forming a fin-shaped silicon body on a substrate and forming a gate on the surface of the silicon body. Transistors have been proposed.

이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.Since such a multi-gate transistor uses a three-dimensional channel, scaling is easy. Further, the current control capability can be improved without increasing the gate length of the multi-gate transistor. In addition, the short channel effect (SCE) in which the potential of the channel region is affected by the drain voltage can be effectively suppressed.

본 발명이 해결하려는 과제는, 소오스/드레인으로 사용되는 에피택셜막의 씨드 역할을 하는 핀의 높이를 줄여줌으로써, 소오스/드레인의 크기를 감소시키고 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. A problem to be solved by the present invention is to provide a semiconductor device capable of reducing the size of a source / drain and improving reliability by reducing the height of a pin serving as a seed of an epitaxial film used as a source / drain.

본 발명이 해결하려는 다른 과제는, 소오스/드레인으로 사용되는 에피택셜막의 씨드 역할을 하는 핀의 높이를 줄여줌으로써, 소오스/드레인의 크기를 감소시키고 신뢰성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다. Another object of the present invention is to provide a semiconductor device manufacturing method capable of reducing the size of a source / drain and improving reliability by reducing the height of a pin serving as a seed of an epitaxial film used as a source / drain will be.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에 형성되고, 제1 방향으로 연장되고, 제1 내지 제3 부분을 포함하는 제1 핀형 액티브 패턴으로, 상기 제1 내지 제3 부분은 상기 제1 방향으로 순차적으로 배치되고, 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이보다 높은 제1 핀형 액티브 패턴, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 상에 형성되는 게이트 전극, 및 상기 제3 부분 상에 형성되는 제1 소오스/드레인을 포함한다.An aspect of the semiconductor device of the present invention for solving the above problems is a first pinned active pattern formed on a substrate and extending in a first direction and including first through third portions, Wherein a height from an upper surface of the substrate to an upper surface of the first portion is higher than a height from an upper surface of the substrate to an upper surface of the second portion, The height from the upper surface of the first portion to the upper surface of the second portion is higher than the height from the upper surface of the substrate to the upper surface of the third portion, the second pinned active pattern extending in the second direction different from the first direction, And a first source / drain formed on the third portion.

본 발명의 몇몇 실시예에서, 상기 기판 상에 형성되고, 상기 제1 핀형 액티브 패턴의 측벽 일부와 접하는 필드 절연막을 더 포함하고, 상기 제3 부분의 측벽은 상기 필드 절연막과 전체적으로 접한다.In some embodiments of the present invention, a field insulating film formed on the substrate and in contact with a part of the sidewalls of the first pinned active pattern, the sidewalls of the third portion being entirely in contact with the field insulating film.

본 발명의 몇몇 실시예에서, 상기 필드 절연막의 상면으로부터 제1 높이에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 크다.In some embodiments of the present invention, at a first height from an upper surface of the field insulating film, the width of the first portion is larger than the width of the second portion.

본 발명의 몇몇 실시예에서, 상기 제2 부분의 상면과 상기 제1 부분의 상면의 프로파일은 비연속되고, 상기 제2 방향으로 마주하는 상기 제2 부분의 양 측벽과, 상기 제2 방향으로 마주하는 상기 제1 부분의 양 측벽의 프로파일은 비연속된다.In some embodiments of the present invention, the top surface of the second portion and the top surface profile of the first portion are discontinuous, and both side walls of the second portion facing in the second direction, The profiles of both side walls of the first portion are discontinuous.

본 발명의 몇몇 실시예에서, 상기 제1 부분은 연결 측벽을 포함하고, 상기 연결 측벽은 상기 제1 부분의 상면과 상기 제2 부분의 상면을 연결하고, 상기 제1 부분의 양 측벽과 상기 제2 부분의 양 측벽을 연결한다.In some embodiments of the present invention, the first portion includes a connecting sidewall, the connecting sidewall connects an upper surface of the first portion and an upper surface of the second portion, Connect the two side walls.

본 발명의 몇몇 실시예에서, 상기 제2 부분 상에 형성되고, 상기 제2 방향으로 연장되는 게이트 스페이서를 더 포함하고, 상기 게이트 스페이서는 상기 연결 측벽과 오버랩된다.In some embodiments of the invention, the device further comprises a gate spacer formed on the second portion and extending in the second direction, the gate spacer overlapping the connecting sidewall.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 내지 제3 부분을 포함하고 상기 제1 내지 제3 부분은 상기 제1 방향으로 순차적으로 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제3 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제4 내지 제6 부분을 포함하고 상기 제4 내지 제6 부분은 상기 제3 방향으로 순차적으로 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제4 부분 상에 형성되는 제2 게이트 전극과, 상기 제6 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고, 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이 및 상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제6 부분의 상면까지의 높이보다 높다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a substrate including a first region and a second region; a first transistor formed in the first region, wherein the first transistor is formed on the substrate A first pinned active pattern extending in a first direction and including first through third portions, the first through third portions being sequentially arranged in the first direction; and a second pinned active pattern extending in a second direction different from the first direction A first transistor including a first gate electrode formed on the first portion and a first source / drain formed on the third portion, and a second transistor formed in the second region, 2 transistor is formed on the substrate and extends in a third direction and includes fourth to sixth portions, and the fourth to sixth portions are formed in a second pinned active A second gate electrode extending in a fourth direction different from the third direction and formed on the fourth portion, and a second transistor including a second source / drain formed on the sixth portion The height from the upper surface of the substrate to the upper surface of the first portion is higher than the height from the upper surface of the substrate to the upper surface of the second portion, Wherein a height from an upper surface of the substrate to an upper surface of the third portion and a height from an upper surface of the substrate to an upper surface of the fourth portion and a height from an upper surface of the substrate to an upper surface of the fifth portion, 6 < / RTI >

본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이와 동일하다. In some embodiments of the present invention, the height from the upper surface of the substrate to the upper surface of the fourth portion is equal to the height from the upper surface of the substrate to the upper surface of the fifth portion.

본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 상기 제2 부분 상에 형성되는 제1 게이트 스페이서를 더 포함하고, 상기 제2 트랜지스터는 상기 제5 부분 상에 형성되는 제2 게이트 스페이서를 더 포함한다.In some embodiments of the present invention, the first transistor further comprises a first gate spacer formed on the second portion, and the second transistor further comprises a second gate spacer formed on the fifth portion do.

본 발명의 몇몇 실시예에서, 상기 기판 상에 형성되고, 상기 제1 핀형 액티브 패턴의 측벽 일부와 접하는 필드 절연막을 더 포함하고, 상기 제3 부분의 측벽은 상기 필드 절연막과 전체적으로 접한다.In some embodiments of the present invention, a field insulating film formed on the substrate and in contact with a part of the sidewalls of the first pinned active pattern, the sidewalls of the third portion being entirely in contact with the field insulating film.

본 발명의 몇몇 실시예에서, 상기 제1 영역은 SRAM 영역이고, 상기 제2 영역은 로직 영역이다.In some embodiments of the present invention, the first area is an SRAM area, and the second area is a logic area.

본 발명의 몇몇 실시예에서, 상기 제1 영역은 SRAM의 PMOS 형성 영역이고, 상기 제2 영역은 SRAM의 NMOS 형성 영역이다. In some embodiments of the present invention, the first region is a PMOS forming region of the SRAM, and the second region is an NMOS forming region of the SRAM.

본 발명의 몇몇 실시예에서, 상기 제2 소오스/드레인의 상기 제4 방향으로의 폭은 상기 제1 소오스/드레인의 상기 제2 방향으로의 폭보다 크다.In some embodiments of the present invention, the width of the second source / drain in the fourth direction is larger than the width of the first source / drain in the second direction.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제2 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제3 방향으로 양측에 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고, 상기 제2 소오스/드레인의 상기 제4 방향으로의 폭은 상기 제1 소오스/드레인의 상기 제2 방향으로의 폭보다 크다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a substrate including a first region and a second region; a first transistor formed in the first region; A first pinned active pattern extending in a first direction and including a first portion and a second portion and the second portion disposed on both sides in the first direction about the first portion, A first transistor including a first gate electrode extended in another second direction and formed on the first portion, and a first source / drain formed on the second portion, and a second transistor formed on the second region, 2 transistor, wherein the second transistor is formed on the substrate and extends in a third direction and includes a third portion and a fourth portion, and the fourth portion is formed on the substrate in the third direction A second gate electrode formed on the first portion and a second source / drain formed on the fourth portion; a second gate electrode formed on the first portion, And a width of the second source / drain in the fourth direction is larger than a width of the first source / drain in the second direction.

본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이보다 높다.In some embodiments of the present invention, the height from the top surface of the substrate to the top surface of the first portion is higher than the height from the top surface of the substrate to the top surface of the second portion, Is higher than the height from the upper surface of the substrate to the upper surface of the fourth portion.

본 발명의 몇몇 실시예에서, 상기 제1 핀형 액티브 패턴은 상기 제1 부분과 상기 제2 부분 사이에 배치되는 제5 부분을 포함하고, 상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 낮고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높다.In some embodiments of the present invention, the first fin-shaped active pattern includes a fifth portion disposed between the first portion and the second portion, wherein a height from an upper surface of the substrate to an upper surface of the fifth portion is greater than a height Is lower than the height from the upper surface of the substrate to the upper surface of the first portion and higher than the height from the upper surface of the substrate to the upper surface of the second portion.

본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 높다.In some embodiments of the present invention, the height from the upper surface of the substrate to the upper surface of the third portion is higher than the height from the upper surface of the substrate to the upper surface of the first portion.

본 발명의 몇몇 실시예에서, 상기 제2 소오스/드레인의 높이는 상기 제1 소오스/드레인의 높이보다 높다.In some embodiments of the present invention, the height of the second source / drain is higher than the height of the first source / drain.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제2 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터, 및 상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제3 방향으로 양측에 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고, 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 높다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a substrate including a first region and a second region; a first transistor formed in the first region; A first pinned active pattern extending in a first direction and including a first portion and a second portion and the second portion disposed on both sides in the first direction about the first portion, A first transistor including a first gate electrode extended in another second direction and formed on the first portion, and a first source / drain formed on the second portion, and a second transistor formed on the second region, 2 transistor, wherein the second transistor is formed on the substrate and extends in a third direction and includes a third portion and a fourth portion, and the fourth portion is formed on the substrate in the third direction A second gate electrode formed on the first portion and a second source / drain formed on the fourth portion; a second gate electrode formed on the first portion, Wherein a height from an upper surface of the substrate to an upper surface of the first portion is higher than a height from an upper surface of the substrate to an upper surface of the second portion, The height from the upper surface of the substrate to the upper surface of the fourth portion is higher than the height from the upper surface of the substrate to the upper surface of the third portion, Respectively.

상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 필드 절연막에 의해 정의되고, 제1 방향으로 연장되고, 상기 제1 방향으로 순차적으로 배열되는 제1 내지 제3 부분을 포함하고, 상기 필드 절연막의 상면보다 위로 돌출되는 핀형 액티브 패턴을 형성하고, 상기 제1 부분 상에서, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 핀형 액티브 패턴과 교차하는 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극을 마스크로 이용하여, 상기 필드 절연막의 상면 위로 돌출된 상기 제2 부분 및 제3 부분을 트리밍하고, 상기 트리밍 후, 상기 제2 부분 및 상기 더미 게이트 전극의 측벽 상에 게이트 스페이서를 형성하고, 상기 더미 게이트 전극을 마스크로 이용하여, 상기 제3 부분 내에 리세스를 형성하고, 상기 제3 부분 상에, 상기 리세스를 채우는 소오스/드레인을 형성하는 것을 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device including first to third portions defined by a field insulating film and extending in a first direction and sequentially arranged in the first direction, Forming a dummy gate electrode extending in a second direction different from the first direction on the first portion and intersecting with the pinned active pattern, The second portion and the third portion protruding above the upper surface of the field insulating film are trimmed using the dummy gate electrode as a mask, and after the trimming, gate spacers are formed on the sidewalls of the second portion and the dummy gate electrode Forming a recess in the third portion using the dummy gate electrode as a mask, and forming, on the third portion, Filling the recess includes forming a source / drain.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the invention are included in the detailed description and drawings.

도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1에서, 핀형 액티브 패턴 및 필드 절연막만을 도시한 도면이다.
도 3 및 도 4는 각각 도 1의 반도체 장치의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도이다.
도 5 및 도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 7 내지 도 9는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 11은 도 10의 A - A 및 E - E를 따라 절단한 단면도이다.
도 12는 도 10의 C - C 및 F - F를 따라 절단한 단면도이다.
도 13은 도 10의 D - D 및 G - G를 따라서 절단한 단면도이다.
도 14는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15 내지 도 17은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 18은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19 내지 도 21은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 22 및 도 23은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 24는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 25 내지 도 32는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 33 및 도 34는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 36 및 도 37은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.1 is a perspective view illustrating a semiconductor device according to a first embodiment of the present invention.
Fig. 2 is a view showing only the pinned active pattern and the field insulating film in Fig. 1. Fig.
3 and 4 are sectional views taken along line A - A, B - B, C - C and D - D, respectively, of the semiconductor device of FIG.
5 and 6 are views for explaining a semiconductor device according to a second embodiment of the present invention.
7 to 9 are views for explaining a semiconductor device according to a third embodiment of the present invention.
10 is a perspective view illustrating a semiconductor device according to a fourth embodiment of the present invention.
11 is a cross-sectional view taken along line A-A and E-E in Fig.
12 is a cross-sectional view taken along line C-C and F-F in Fig.
13 is a cross-sectional view taken along line D-D and G-G in Fig.
14 is a cross-sectional view illustrating a semiconductor device according to a fifth embodiment of the present invention.
15 to 17 are views for explaining a semiconductor device according to a sixth embodiment of the present invention.
18 is a cross-sectional view illustrating a semiconductor device according to a seventh embodiment of the present invention.
19 to 21 are views for explaining a semiconductor device according to an eighth embodiment of the present invention.
22 and 23 are a circuit diagram and a layout diagram for explaining a semiconductor device according to a ninth embodiment of the present invention.
24 is a conceptual diagram for explaining a semiconductor device according to a tenth embodiment of the present invention.
FIGS. 25 to 32 are intermediate steps for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
33 and 34 are intermediate diagrams for explaining a semiconductor device manufacturing method according to another embodiment of the present invention.
35 is a block diagram of an electronic system including a semiconductor device according to some embodiments of the present invention.
36 and 37 are exemplary semiconductor systems to which a semiconductor device according to some embodiments of the present invention may be applied.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The relative sizes of layers and regions in the figures may be exaggerated for clarity of illustration. Like reference numerals refer to like elements throughout the specification.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. One element is referred to as being "connected to " or" coupled to "another element, either directly connected or coupled to another element, One case. On the other hand, when one element is referred to as being "directly connected to" or "directly coupled to " another element, it does not intervene another element in the middle. Like reference numerals refer to like elements throughout the specification. "And / or" include each and every combination of one or more of the mentioned items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. It is to be understood that when an element or layer is referred to as being "on" or " on "of another element or layer, All included. On the other hand, a device being referred to as "directly on" or "directly above " indicates that no other device or layer is interposed in between.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although the first, second, etc. are used to describe various elements, components and / or sections, it is needless to say that these elements, components and / or sections are not limited by these terms. These terms are only used to distinguish one element, element or section from another element, element or section. Therefore, it goes without saying that the first element, the first element or the first section mentioned below may be the second element, the second element or the second section within the technical spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다. Hereinafter, a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 4. FIG.

도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1에서, 핀형 액티브 패턴 및 필드 절연막만을 도시한 도면이다. 도 3 및 도 4는 각각 도 1의 반도체 장치의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도이다. 설명의 편의를 위해서, 도 1에서는 층간 절연막(150)을 도시하지 않았다.1 is a perspective view illustrating a semiconductor device according to a first embodiment of the present invention. Fig. 2 is a view showing only the pinned active pattern and the field insulating film in Fig. 1. Fig. 3 and 4 are sectional views taken along line A - A, B - B, C - C and D - D, respectively, of the semiconductor device of FIG. For convenience of explanation, the interlayer insulating film 150 is not shown in Fig.

도 1 내지 도 4를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 필드 절연막(105), 제1 핀형 액티브 패턴(110), 제1 게이트 전극(120), 제1 게이트 스페이서(140), 제1 소오스/드레인(130) 등을 포함할 수 있다. 1 to 4, a semiconductor device 1 according to a first embodiment of the present invention includes a substrate 100, a field insulating film 105, a first finned active pattern 110, a first gate electrode 120 A first gate spacer 140, a first source / drain 130, and the like.

기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.The substrate 100 may be, for example, bulk silicon or silicon-on-insulator (SOI). Alternatively, the substrate 100 may be a silicon substrate or may include other materials, such as silicon germanium, indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide . Alternatively, the substrate 100 may have an epilayer formed on the base substrate.

제1 핀형 액티브 패턴(110)은 기판(100)으로부터 돌출되어, 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 액티브 패턴(110)의 측벽 일부를 덮고 있기 때문에, 제1 핀형 액티브 패턴(110)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있다. 필드 절연막(105)은 제1 핀형 액티브 패턴(110)의 측벽 일부와 접한다. 제1 핀형 액티브 패턴(110)은 필드 절연막(105)에 의해 정의된다. The first pinned active pattern 110 may protrude from the substrate 100 and be formed on the substrate 100. The first pinned active pattern 110 protrudes above the field insulating film 105 formed on the substrate 100 because the field insulating film 105 covers a part of the side wall of the first pinned active pattern 110. [ The field insulating film 105 is in contact with a part of the side wall of the first pinned active pattern 110. The first pinned active pattern 110 is defined by a field insulating film 105.

제1 핀형 액티브 패턴(110)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 핀형 액티브 패턴(110)은 제1 부분(111), 제2 부분(112) 및 제3 부분(113)을 포함한다. 제1 핀형 액티브 패턴(110)의 제1 부분(111), 제2 부분(112) 및 제3 부분(113)은 제1 방향(X1)으로 순차적으로 배치될 수 있다. The first fin-shaped active pattern 110 may be elongated along the first direction X1. The first pinned active pattern 110 includes a first portion 111, a second portion 112, and a third portion 113. The first portion 111, the second portion 112 and the third portion 113 of the first pinned active pattern 110 may be sequentially arranged in the first direction X1.

다시 말하면, 제1 핀형 액티브 패턴의 제2 부분(112)은 제1 핀형 액티브 패턴의 제1 부분(111)을 중심으로 제1 방향(X1)으로 양측에 배치된다. 또한, 제1 핀형 액티브 패턴의 제3 부분(113)은 제1 핀형 액티브 패턴의 제1 부분(111)을 중심으로 제1 방향(X1)으로 양측에 배치된다.In other words, the second portion 112 of the first pinned active pattern is disposed on both sides in the first direction X1 about the first portion 111 of the first pinned active pattern. Also, the third portion 113 of the first pinned active pattern is disposed on both sides in the first direction X1 about the first portion 111 of the first pinned active pattern.

도 2에서 도시된 것과 같이, 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)과 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)은 필드 절연막의 상면(105u)보다 위로 돌출되어 있다. 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u)은 필드 절연막의 상면(105u)보다 위로 돌출되지 않을 수 있지만, 이에 제한되는 것은 아니다. 2, the upper surface 111u of the first portion 111 of the first fin-shaped active pattern and the upper surface 112u of the second portion 112 of the first fin-shaped active pattern are formed on the upper surface 105u of the field insulating film ). The top surface 113u of the third portion 113 of the first pinned active pattern may not protrude above the top surface 105u of the field insulating film, but is not limited thereto.

제1 핀형 액티브 패턴의 제1 부분(111) 및 제1 핀형 액티브 패턴의 제2 부분(112)은 필드 절연막(105) 위로 돌출될 수 있고, 제1 핀형 액티브 패턴의 제3 부분(113)은 필드 절연막(105) 위로 돌출되지 않을 수 있다. 제1 핀형 액티브 패턴의 제3 부분(113)의 측벽(113s)는 필드 절연막(105)과 전체적으로 접할 수 있다. The first portion 111 of the first pinned active pattern and the second portion 112 of the first pinned active pattern may protrude above the field insulating layer 105 and the third portion 113 of the first pinned active pattern And may not protrude above the field insulating film 105. The side wall 113s of the third portion 113 of the first pinned active pattern can be entirely in contact with the field insulating film 105. [

기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)까지의 높이는 제1 높이(h1)이고, 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)까지의 높이는 제2 높이(h2)이고, 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u)까지의 높이는 제3 높이(h3)이다. The height from the upper surface of the substrate 100 to the upper surface 111u of the first portion 111 of the first pinned active pattern is the first height h1 and the height from the upper surface of the substrate 100 to the second The height from the top surface of the substrate 100 to the top surface 113u of the third portion 113 of the first pinned active pattern is a height (h3).

제1 핀형 액티브 패턴의 제2 부분(112)은 제1 핀형 액티브 패턴의 제1 부분(111)보다 리세스되어 있고, 제1 핀형 액티브 패턴의 제3 부분(113)은 제1 핀형 액티브 패턴의 제2 부분(112)보다 리세스되어 있다. The second portion 112 of the first pinned active pattern is recessed relative to the first portion 111 of the first pinned active pattern and the third portion 113 of the first pinned active pattern is recessed And is recessed from the second portion 112.

다시 말하면, 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)까지의 높이(h1)은 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)까지의 높이(h2)보다 높다. 또한, 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)까지의 높이(h2)은 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u)까지의 높이(h3)보다 높다. In other words, the height h1 from the upper surface of the substrate 100 to the upper surface 111u of the first portion 111 of the first pinned active pattern is greater than the height h1 from the upper surface of the substrate 100 to the second portion of the first pinned active pattern Is higher than the height h2 to the upper surface 112u of the base plate 112. [ The height h2 from the upper surface of the substrate 100 to the upper surface 112u of the second portion 112 of the first pinned active pattern is greater than the height h2 from the upper surface of the substrate 100 to the third portion of the first pinned active pattern 113) to the upper surface (113u).

기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)까지의 높이(h1)은 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)까지의 높이(h2)보다 높기 때문에, 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)과, 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)의 프로파일은 연속적이지 않을 수 있다. The height h1 from the top surface of the substrate 100 to the top surface 111u of the first portion 111 of the first pinned active pattern is greater than the height h1 from the top surface of the substrate 100 to the second portion 112 of the first pinned active pattern, The upper surface 111u of the first portion 111 of the first pinned active pattern and the upper surface 112u of the second portion 112 of the first pinned active pattern are higher than the height h2 of the second pinned active pattern 112a ) May not be continuous.

즉, 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)과 제1 핀형 액티브 패턴의 제2 부분(112) 사이에, 예를 들어, 계단과 같은 단차가 있을 수 있다. That is, between the top surface 111u of the first portion 111 of the first pinned active pattern and the second portion 112 of the first pinned active pattern, for example, there may be a step like a step.

제1 핀형 액티브 패턴의 제1 부분(111)은 제2 방향(Y1)으로 마주하는 측벽(111s)과, 제1 방향(X1)으로 마주하는 연결 측벽(111c)를 포함할 수 있다. 제1 핀형 액티브 패턴의 제2 부분(112)은 제2 방향(Y1)으로 마주하는 측벽(112s)과, 제1 방향(X1)으로 마주하는 연결 측벽(112c)를 포함할 수 있다. The first portion 111 of the first pinned active pattern may include a side wall 111s facing in the second direction Y1 and a connecting side wall 111c facing in the first direction X1. The second portion 112 of the first pinned active pattern may include sidewalls 112s facing in a second direction Y1 and connecting sidewalls 112c facing in a first direction X1.

도 2에서 도시된 것과 같이, 제2 방향(Y1)으로 마주하는 제1 핀형 액티브 패턴의 제1 부분(111)의 측벽(111s)과, 제2 방향(Y1)으로 마주하는 제1 핀형 액티브 패턴의 제2 부분(112)의 측벽(112s)의 프로파일은 연속적이지 않을 수 있지만, 이에 제한되는 것은 아니다. As shown in Fig. 2, a first pinned active pattern 111a facing the side wall 111s of the first portion 111 of the first pinned active pattern facing in the second direction Y1 in the second direction Y1, The profile of the sidewalls 112s of the second portion 112 of the first portion 112 may not be continuous but is not limited thereto.

즉, 제2 방향(Y1)으로 마주하는 제1 핀형 액티브 패턴의 제1 부분(111)의 측벽(111s)과, 제2 방향(Y1)으로 마주하는 제1 핀형 액티브 패턴의 제2 부분(112)의 측벽(112s)의 프로파일은 연속적일 수 있고, 제1 핀형 액티브 패턴의 제2 부분(112)만이 제1 핀형 액티브 패턴의 제1 부분(111)보다 리세스될 수 있다. That is, the side wall 111s of the first part 111 of the first pinned active pattern facing in the second direction Y1 and the second part 112 of the first pinned active pattern facing in the second direction Y1 May be continuous and only the second portion 112 of the first pinned active pattern may be recessed than the first portion 111 of the first pinned active pattern.

하지만, 설명의 편의상, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u) 및 측벽(111s)는 각각 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u) 및 측벽(112s)과 불연속적으로 만나는 것으로 설명한다. However, for convenience of explanation, in the semiconductor device according to the embodiments of the present invention, the upper surface 111u and the sidewall 111s of the first portion 111 of the first pinned active pattern are respectively connected to the second The upper surface 112u of the portion 112 and the side wall 112s.

제1 핀형 액티브 패턴의 제1 부분(111)의 연결 측벽(111c)는 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)과 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)을 연결한다. 또한, 제1 핀형 액티브 패턴의 제1 부분(111)의 연결 측벽(111c)는 제1 핀형 액티브 패턴의 제1 부분(111)의 측벽(111s)과 제1 핀형 액티브 패턴의 제2 부분(112)의 측벽(112s)을 연결한다. The connecting sidewall 111c of the first portion 111 of the first pinned active pattern is connected to the top surface 111u of the first portion 111 of the first pinned active pattern and the second portion 112 of the first pinned active pattern And connects the upper surface 112u. The connecting sidewall 111c of the first portion 111 of the first pinned active pattern is also connected to the side wall 111s of the first portion 111 of the first pinned active pattern and the second portion 112 of the first pinned active pattern To the side walls 112s of the first and second plates.

제1 핀형 액티브 패턴(110)과 필드 절연막의 상면(105u)이 만나는 경계에서, 제1 핀형 액티브 패턴의 제1 부분(111)의 제1 폭(w1)과, 제1 핀형 액티브 패턴의 제2 부분(112)의 제2 폭(w2)과, 제1 핀형 액티브 패턴의 제3 부분(113)의 제3 폭(w3)은 서로 동일하다. At a boundary between the first pinned active pattern 110 and the top surface 105u of the field insulating film, a first width w1 of the first portion 111 of the first pinned active pattern and a second width w1 of the second pinned active pattern The second width w2 of the portion 112 and the third width w3 of the third portion 113 of the first pinned active pattern are equal to each other.

하지만, 필드 절연막의 상면(105u)으로부터 필드 절연막(105) 상으로 제1 거리(L)만큼 이격된 지점에서, 제1 핀형 액티브 패턴의 제1 부분(111)의 폭(w11)과, 제1 핀형 액티브 패턴의 제2 부분(112)의 폭(w21)은 서로 다를 수 있다. 예를 들어, 제1 핀형 액티브 패턴의 제1 부분(111)의 폭(w11)은 제1 핀형 액티브 패턴의 제2 부분(112)의 폭(w21)보다 클 수 있다. However, at a point apart from the top surface 105u of the field insulating film by the first distance L onto the field insulating film 105, the width w11 of the first portion 111 of the first pinned active pattern, The width w21 of the second portion 112 of the pinned active pattern may be different from each other. For example, the width w11 of the first portion 111 of the first pinned active pattern may be greater than the width w21 of the second portion 112 of the first pinned active pattern.

설명의 편의성을 위해서, 필드 절연막의 상면(105u)은 평평한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 실시예들에 따른 반도체 장치에서, 필드 절연막의 상면(105u)으로부터 필드 절연막(105) 상으로 제1 거리(L)는 제1 핀형 액티브 패턴(110)과 필드 절연막의 상면(105u)이 접하는 지점을 기준으로 측정한다.For convenience of explanation, the top surface 105u of the field insulating film is shown as being flat, but it is not limited thereto. In the semiconductor device according to the embodiments of the present invention, the first distance L from the upper surface 105u of the field insulating film 105 to the field insulating film 105 is the distance between the first finned active pattern 110 and the upper surface 105u of the field insulating film, The measurement is based on the point of contact.

제1 핀형 액티브 패턴의 제2 부분(112)과 필드 절연막의 상면(105u)이 접하는 경계에서, 필드 절연막(105)과 접하는 부분의 제1 핀형 액티브 패턴(110)의 폭과, 필드 절연막(105) 위로 돌출된 부분의 제1 핀형 액티브 패턴(110)의 폭은 제2 폭(w2)으로 동일할 수 있지만, 이에 제한되는 것은 아니다. The width of the first pinned active pattern 110 at the portion contacting the field insulating film 105 and the width of the first pinned active pattern 110 at the boundary between the second portion 112 of the first pinned active pattern and the top surface 105u of the field insulating film, The width of the first pinned active pattern 110 of the protruding portion may be equal to the second width w2, but is not limited thereto.

제1 핀형 액티브 패턴(110)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 액티브 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 액티브 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 액티브 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 핀형 액티브 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.The first pinned active pattern 110 may be part of the substrate 100 and may include an epitaxial layer grown from the substrate 100. The first pinned active pattern 110 may comprise, for example, silicon or germanium, which is an elemental semiconductor material. In addition, the first fin-shaped active pattern 110 may include a compound semiconductor, for example, a compound semiconductor of Group IV-IV or a group III-V compound semiconductor. Specifically, as an example of the IV-IV group compound semiconductor, the first pinned active pattern 110 is a binary type active layer including at least two of carbon (C), silicon (Si), germanium (Ge), and tin A binary compound, a ternary compound, or a compound doped with a Group IV element thereon. The first pinned active pattern 110 is a group III element and includes at least one of aluminum (Al), gallium (Ga), indium (In) and indium (In) A ternary compound, a ternary compound or a siliceous compound in which one of arsenic (As) and antimony (Sb) is combined and formed.

본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 액티브 패턴(110)은 실리콘을 포함하는 것으로 설명한다. In the semiconductor device according to the embodiments of the present invention, the first pinned active pattern 110 is described as including silicon.

제1 게이트 전극(120)은 제2 방향(Y1)으로 연장되어, 제1 핀형 액티브 패턴(110)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120)은 제1 핀형 액티브 패턴(110) 및 필드 절연막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 제1 게이트 전극(120)은 제1 핀형 액티브 패턴의 제1 부분(111) 상에 형성된다. The first gate electrode 120 may extend in the second direction Y1 and intersect the first pinned active pattern 110. [ The first gate electrode 120 may be formed on the first finned active pattern 110 and the field insulating film 105. More specifically, the first gate electrode 120 is formed on the first portion 111 of the first pinned active pattern.

제1 게이트 전극(120)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(120)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG2)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 예를 들어, W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(120)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(120)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다. The first gate electrode 120 may include metal layers MG1 and MG2. The first gate electrode 120 may be formed by stacking two or more metal layers MG1 and MG2, as shown in FIG. The first metal layer MG1 functions to control the work function and the second metal layer MG2 functions to fill a space formed by the first metal layer MG2. For example, the first metal layer MG1 may include at least one of TiN, TaN, TiC, and TaC. Further, the second metal layer MG2 may include, for example, W or Al. Alternatively, the first gate electrode 120 may be made of Si, SiGe or the like instead of a metal. The first gate electrode 120 may be formed through, for example, a replacement process, but is not limited thereto.

제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(120)의 측벽 상에 형성될 수 있다. The first gate spacer 140 may be formed on the sidewall of the first gate electrode 120 extending in the second direction Y1.

제1 게이트 스페이서(140)는 제1 핀형 액티브 패턴의 제2 부분(112) 상에 형성될 수 있다. 좀 더 구체적으로, 제1 게이트 스페이서(140)는 필드 절연막(105) 위로 돌출된 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u) 및 측벽(112s) 상에 형성될 수 있다. A first gate spacer 140 may be formed on the second portion 112 of the first pinned active pattern. More specifically, the first gate spacer 140 may be formed on the upper surface 112u and the sidewalls 112s of the second portion 112 of the first fin-shaped active pattern protruding above the field insulating film 105. [

기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)까지의 높이(h1)은 기판(100)의 상면으로부터 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u)까지의 높이(h2)보다 높기 때문에, 제1 게이트 스페이서(140)의 일부는 제1 핀형 액티브 패턴의 제1 부분(111)의 연결 측벽(111c)과 오버랩될 수 있다. 예를 들어, 제1 게이트 스페이서(140)의 일부는 제1 핀형 액티브 패턴의 제1 부분(111)의 연결 측벽(111c)과 접촉할 수 있다. The height h1 from the top surface of the substrate 100 to the top surface 111u of the first portion 111 of the first pinned active pattern is greater than the height h1 from the top surface of the substrate 100 to the second portion 112 of the first pinned active pattern, A portion of the first gate spacer 140 may overlap with the connecting sidewall 111c of the first portion 111 of the first pinned active pattern because it is higher than the height h2 to the top surface 112u of the first pinned active pattern. For example, a portion of the first gate spacer 140 may contact the connecting sidewall 111c of the first portion 111 of the first pinned active pattern.

제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다.A first gate spacer 140 may include, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), silicon shot nitride (SiOCN) and at least one of a combination of . Although the first gate spacer 140 is shown as a single film, it is understood that it is not limited thereto and may have a multi-film structure.

제1 게이트 절연막(125)은 제1 핀형 액티브 패턴(110)과 제1 게이트 전극(120) 사이에 형성될 수 있다. 또한, 제1 게이트 절연막(125)은 제1 게이트 스페이서(140)와 제1 게이트 전극(120) 사이에 형성될 수 있다. The first gate insulating layer 125 may be formed between the first finned active pattern 110 and the first gate electrode 120. Also, a first gate insulating film 125 may be formed between the first gate spacer 140 and the first gate electrode 120.

제1 게이트 절연막(125)은 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u)과 측벽(111s)에 형성될 수 있다. 제1 게이트 절연막(110)은 제1 게이트 전극(120)과 필드 절연막(105) 사이에 배치될 수 있다. 또한, 제1 게이트 절연막(125)은 제1 게이트 스페이서(140)의 측벽을 따라 형성될 수 있다. The first gate insulating layer 125 may be formed on the upper surface 111u and the sidewall 111s of the first portion 111 of the first fin-shaped active pattern. The first gate insulating layer 110 may be disposed between the first gate electrode 120 and the field insulating layer 105. Also, the first gate insulating layer 125 may be formed along the sidewalls of the first gate spacer 140.

제1 게이트 절연막(125)은 제1 핀형 액티브 패턴의 제1 부분(111) 상에 형성되고, 제1 게이트 스페이서(140)는 제1 핀형 액티브 패턴의 제2 부분(112) 상에 형성된다. 따라서, 제1 핀형 액티브 패턴의 제1 부분(111)의 상면(111u) 상에서 제1 게이트 스페이서(140)의 측벽을 따라서 형성된 제1 게이트 절연막(125)의 높이는 제1 핀형 액티브 패턴의 제2 부분(112)의 상면(112u) 상에서의 제1 게이트 스페이서(140)의 높이보다 낮다. A first gate insulating layer 125 is formed on the first portion 111 of the first pinned active pattern and a first gate spacer 140 is formed on the second portion 112 of the first pinned active pattern. The height of the first gate insulating layer 125 formed along the sidewall of the first gate spacer 140 on the top surface 111u of the first portion 111 of the first pinned active pattern is greater than the height of the second portion of the first pinned active pattern, Is lower than the height of the first gate spacer (140) on the upper surface (112u) of the first gate spacer (112).

제1 게이트 절연막(125)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(125)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.The first gate insulating film 125 may include a high dielectric constant material having a higher dielectric constant than the silicon oxide film. For example, the first gate insulating layer 125 may include hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, Zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, and may include one or more of oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate. It is not.

제1 소오스/드레인(130)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140)의 양측에, 제1 핀형 액티브 패턴(110) 상에 형성된다. 제1 소오스/드레인(130)은 제1 핀형 액티브 패턴의 제3 부분(113) 상에 형성된다. A first source / drain 130 is formed on the first pinned active pattern 110, on both sides of the first gate electrode 120 and the first gate spacer 140. A first source / drain 130 is formed on the third portion 113 of the first pinned active pattern.

좀 더 구체적으로, 제1 소오스/드레인(130)은 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u) 및 제1 핀형 액티브 패턴의 제2 부분(112)의 연결 측면(112c) 상에 형성된다. More specifically, the first source / drain 130 is connected to the upper surface 113u of the third portion 113 of the first pinned active pattern and the connecting side 112c of the second portion 112 of the first pinned active pattern, As shown in FIG.

제1 소오스/드레인(130)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 소오스/드레인(130)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 1 및 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다. The outer circumferential surface of the first source / drain 130 may have various shapes. For example, the outer circumferential surface of the first source / drain 130 may be at least one of a diamond shape, a circular shape, and a rectangular shape. Figures 1 and 4 illustrate diamond shapes (or pentagonal or hexagonal shapes).

본 발명의 제1 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 제1 소오스/드레인(130)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 액티브 패턴(110)(예를 들어, 제1 핀형 액티브 패턴의 제1 부분(111))에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. When the semiconductor device 1 according to the first embodiment of the present invention is a PMOS transistor, the first source / drain 130 may include a compressive stress material. For example, the compressive stress material may be a material having a larger lattice constant than Si, and may be, for example, SiGe. The compressive stress material may exert a compressive stress on the first pinned active pattern 110 (e.g., the first portion 111 of the first pinned active pattern) to improve the mobility of carriers in the channel region .

이와는 달리, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 제1 소오스/드레인(130)은 제1 핀형 액티브 패턴(110)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 제1 핀형 액티브 패턴(110)이 Si일 때, 제1 소오스/드레인(130)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC 또는 탄소를 포함하는 실리콘(Si:C))일 수 있다. Alternatively, when the semiconductor device 1 is an NMOS transistor, the first source / drain 130 may be the same material as the first pinned active pattern 110, or a tensile stressed material. For example, when the first pinned active pattern 110 is Si, the first source / drain 130 may be Si or a material with a smaller lattice constant than Si (e.g., SiC or silicon containing silicon : C).

덧붙여, 도 1 내지 도 4에서 도시하지 않았지만, 제1 소오스/드레인(130)과 제1 핀형 액티브 패턴 사이에 씨드층(seed layer)이 형성되어 있을 수 있다. 이 때, 씨드층은 제1 소오스/드레인(130)에 포함되는 층일 수 있다.In addition, although not shown in FIGS. 1 to 4, a seed layer may be formed between the first source / drain 130 and the first pinned active pattern. At this time, the seed layer may be a layer included in the first source / drain 130.

또한, 도 1, 도 3 및 도 4에서 도시하지 않았지만, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인(130)은 제1 소오스/드레인(130) 상에 형성되는 금속 실리사이드층을 더 포함할 수 있다.In addition, in the semiconductor device according to the embodiments of the present invention, although not shown in FIGS. 1, 3, and 4, the first source / drain 130 includes a metal silicide Layer. ≪ / RTI >

도 5 및 도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 5 and 6 are views for explaining a semiconductor device according to a second embodiment of the present invention. For convenience of explanation, the differences from those described with reference to Figs. 1 to 4 will be mainly described.

도 5 및 도 6을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 제1 핀 스페이서(135)를 더 포함한다. 5 and 6, the semiconductor device 2 according to the second embodiment of the present invention further includes a first pin spacer 135. [

본 발명의 제2 실시예에 따른 반도체 장치에서, 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u)은 필드 절연막의 상면(105u)보다 위로 돌출되어 있을 수 있다. 즉, 제1 핀형 액티브 패턴의 제3 부분(113)은 필드 절연막(105) 위로 돌출되어 있다. In the semiconductor device according to the second embodiment of the present invention, the upper surface 113u of the third portion 113 of the first fin-shaped active pattern may protrude above the upper surface 105u of the field insulating film. That is, the third portion 113 of the first fin-shaped active pattern protrudes above the field insulating film 105.

제1 핀형 액티브 패턴의 제3 부분(113)과 필드 절연막의 상면(105u) 사이의 경계에서 제1 핀형 액티브 패턴의 제3 부분(113)의 폭은, 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u)의 폭보다 좁은 것으로 도시하였지만, 이에 제한되는 것은 아니다. The width of the third portion 113 of the first pinned active pattern at the boundary between the third portion 113 of the first pinned active pattern and the top surface 105u of the field insulating film is greater than the width of the third portion 113 of the first pinned active pattern 113, but the present invention is not limited thereto.

제1 핀 스페이서(135)는 필드 절연막의 상면(105u)보다 위로 돌출된 제1 핀형 액티브 패턴의 제3 부분(113)의 측벽(113s) 상에 형성된다. The first pin spacer 135 is formed on the side wall 113s of the third portion 113 of the first pinned active pattern protruding above the upper surface 105u of the field insulating film.

필드 절연막의 상면(105u)으로부터 제1 핀 스페이서(135)의 최상부까지의 높이는 필드 절연막의 상면(105u)보다 위로 돌출된 제1 핀형 액티브 패턴의 제3 부분(113)의 높이와 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다. The height from the top surface 105u of the field insulating film to the top of the first pin spacer 135 is shown to be equal to the height of the third portion 113 of the first pinned active pattern protruding above the top surface 105u of the field insulating film , But is not limited thereto.

제1 핀 스페이서(135)은 돌출된 제1 핀형 액티브 패턴의 제3 부분(113)의 측벽(113s) 상에 형성되므로, 제1 핀 스페이서(135)는 제1 방향(X1)으로 연장될 수 있다. The first pin spacer 135 is formed on the side wall 113s of the third portion 113 of the protruding first pinned active pattern so that the first pin spacer 135 can extend in the first direction X1 have.

제1 핀 스페이서(135)는 제1 게이트 전극(120)의 측벽에 형성된 제1 게이트 스페이서(140)와 물질적으로 서로 연결된다. 제1 핀 스페이서(135) 및 제1 게이트 스페이서(140)가 서로 연결되는 것은 제1 핀 스페이서(135) 및 제1 게이트 스페이서(140)가 동일 레벨에서 형성되기 때문이다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.The first fin spacers 135 are physically connected to the first gate spacers 140 formed on the sidewalls of the first gate electrodes 120. The first pin spacer 135 and the first gate spacer 140 are connected to each other because the first pin spacer 135 and the first gate spacer 140 are formed at the same level. Here, "the same level" means that it is formed by the same manufacturing process.

제1 핀 스페이서(135)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 핀 스페이서(135)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있음은 물론이다. First pin spacer 135 may include, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), silicon shot nitride (SiOCN) and at least one of a combination of . Although the first pin spacer 135 is shown as a single film, it is of course not limited thereto and may have a multi-film structure.

제1 소오스/드레인(130)은 필드 절연막의 상면(105u)보다 위로 돌출된 제1 핀형 액티브 패턴의 제3 부분(113)의 상면(113u) 상에 형성된다. The first source / drain 130 is formed on the upper surface 113u of the third portion 113 of the first pinned active pattern protruding above the upper surface 105u of the field insulating film.

도 7 내지 도 9는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 7 to 9 are views for explaining a semiconductor device according to a third embodiment of the present invention. For convenience of explanation, the differences from those described with reference to Figs. 1 to 4 will be mainly described.

도 7 내지 도 9를 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 핀형 액티브 패턴(110) 및 제4 핀형 액티브 패턴(410)은 기판(100) 상에 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 핀형 액티브 패턴(110)과 제4 핀형 액티브 패턴(410)은 필드 절연막(105)을 사이에 두고, 인접하여 형성된다.7 to 9, in the semiconductor device 3 according to the third embodiment of the present invention, the first pinned active pattern 110 and the fourth finned active pattern 410 are formed on the substrate 100 Can be elongated along one direction (X1). The first pinned active pattern 110 and the fourth pinned active pattern 410 are formed adjacent to each other with the field insulating film 105 therebetween.

제4 핀형 액티브 패턴(410)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있다. 제4 핀형 액티브 패턴(410)은 제1 핀형 액티브 패턴(110)과 마찬가지로 필드 절연막(105)에 의해 정의된다.The fourth pinned active pattern 410 protrudes above the field insulating film 105 formed on the substrate 100. The fourth pinned active pattern 410 is defined by the field insulating film 105 like the first pinned active pattern 110. [

제4 핀형 액티브 패턴(410)은 제1 부분(411), 제2 부분(412) 및 제3 부분(413)을 포함한다. 제4 핀형 액티브 패턴(410)의 제1 부분(411), 제2 부분(412) 및 제3 부분(413)은 제1 방향(X1)으로 순차적으로 배치될 수 있다. The fourth pinned active pattern 410 includes a first portion 411, a second portion 412, and a third portion 413. The first portion 411, the second portion 412 and the third portion 413 of the fourth pinned active pattern 410 may be sequentially arranged in the first direction X1.

다시 말하면, 제4 핀형 액티브 패턴의 제2 부분(412)은 제4 핀형 액티브 패턴의 제1 부분(411)을 중심으로 제1 방향(X1)으로 양측에 배치된다. 또한, 제4 핀형 액티브 패턴의 제3 부분(413)은 제4 핀형 액티브 패턴의 제1 부분(411)을 중심으로 제1 방향(X1)으로 양측에 배치된다.In other words, the second portion 412 of the fourth pinned active pattern is disposed on both sides in the first direction X1 about the first portion 411 of the fourth pinned active pattern. In addition, the third portion 413 of the fourth pinned active pattern is disposed on both sides in the first direction X1 about the first portion 411 of the fourth pinned active pattern.

도 7 및 도 9에서 도시된 것과 같이, 제4 핀형 액티브 패턴의 제1 부분(411)의 상면과 제4 핀형 액티브 패턴의 제2 부분(412)의 상면은 필드 절연막의 상면(105u)보다 위로 돌출되어 있다. 제4 핀형 액티브 패턴의 제3 부분(413)의 상면은 필드 절연막의 상면(105u)보다 위로 돌출되지 않을 수 있지만, 이에 제한되는 것은 아니다. 7 and 9, the upper surface of the first portion 411 of the fourth fin-shaped active pattern and the upper surface of the second portion 412 of the fourth fin-shaped active pattern are located above the upper surface 105u of the field insulating film Respectively. The upper surface of the third portion 413 of the fourth pinned active pattern may not project above the upper surface 105u of the field insulating film, but is not limited thereto.

제4 핀형 액티브 패턴의 제2 부분(412)은 제4 핀형 액티브 패턴의 제1 부분(411)보다 리세스되어 있고, 제4 핀형 액티브 패턴의 제3 부분(413)은 제4 핀형 액티브 패턴의 제2 부분(412)보다 리세스되어 있다. The second portion 412 of the fourth pinned active pattern is recessed relative to the first portion 411 of the fourth pinned active pattern and the third portion 413 of the fourth pinned active pattern is recessed And is recessed from the second portion 412.

다시 말하면, 기판(100)의 상면으로부터 제4 핀형 액티브 패턴의 제1 부분(411)의 상면까지의 높이(h41)은 기판(100)의 상면으로부터 제4 핀형 액티브 패턴의 제2 부분(412)의 상면까지의 높이(h42)보다 높다. 또한, 기판(100)의 상면으로부터 제4 핀형 액티브 패턴의 제2 부분(412)의 상면까지의 높이(h42)은 기판(100)의 상면으로부터 제4 핀형 액티브 패턴의 제3 부분(413)의 상면까지의 높이(h43)보다 높다. In other words, the height h41 from the upper surface of the substrate 100 to the upper surface of the first portion 411 of the fourth pinned active pattern is greater than the height h41 of the second portion 412 of the fourth pinned active pattern from the upper surface of the substrate 100, Is higher than the height (h42) The height h42 from the upper surface of the substrate 100 to the upper surface of the second portion 412 of the fourth pinned active pattern is greater than the height h42 of the third portion 413 of the fourth pinned active pattern from the upper surface of the substrate 100 Is higher than the height (h43) to the upper surface.

제1 게이트 전극(120)은 제2 방향(Y1)으로 연장되어, 제1 핀형 액티브 패턴(110) 및 제4 핀형 액티브 패턴(410)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120)은 제1 핀형 액티브 패턴(110)과, 제4 핀형 액티브 패턴(410)과, 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 핀형 액티브 패턴의 제1 부분(111) 및 제4 핀형 액티브 패턴의 제1 부분(411) 상에 형성된다. The first gate electrode 120 may extend in the second direction Y1 and may be formed to intersect the first pinned active pattern 110 and the fourth pinned active pattern 410. [ The first gate electrode 120 may be formed on the first finned active pattern 110, the fourth finned active pattern 410, and the field insulating film 105. [ A first gate electrode 120 is formed on the first portion 111 of the first pinned active pattern and the first portion 411 of the fourth pinned active pattern.

제1 게이트 스페이서(140)는 제2 방향(Y1)으로 연장되고, 제1 핀형 액티브 패턴의 제2 부분(112) 및 제4 핀형 액티브 패턴의 제2 부분(412) 상에 형성될 수 있다. The first gate spacer 140 may extend in the second direction Y1 and may be formed on the second portion 112 of the first pinned active pattern and the second portion 412 of the fourth pinned active pattern.

제1 게이트 절연막(125)은 제1 핀형 액티브 패턴(110)과 제1 게이트 전극(120) 사이 및, 제4 핀형 액티브 패턴(410)과 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(125)은 제1 핀형 액티브 패턴의 제1 부분(111)의 상면 및 측벽과, 제4 핀형 액티브 패턴의 제1 부분(411)의 상면 및 측벽에 형성될 수 있다.The first gate insulating layer 125 may be formed between the first finned active pattern 110 and the first gate electrode 120 and between the fourth finned active pattern 410 and the first gate electrode 120. The first gate insulating layer 125 may be formed on the top and sidewalls of the first portion 111 of the first pinned active pattern and on the top and sidewalls of the first portion 411 of the fourth pinned active pattern.

제4 소오스/드레인(430)은 제1 게이트 전극(120)의 양측에, 제4 핀형 액티브 패턴(410) 상에 형성된다. 다시 말하면, 제4 소오스/드레인(430)은 제4 핀형 액티브 패턴의 제3 부분(413) 상에 형성될 수 있다. A fourth source / drain 430 is formed on the fourth pinned active pattern 410 on both sides of the first gate electrode 120. In other words, the fourth source / drain 430 may be formed on the third portion 413 of the fourth pinned active pattern.

제4 소오스/드레인(430)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제4 소오스/드레인(430)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 7에서는 예시적으로 다이아몬드 형상(또는 오각형 형상)을 도시하였으나, 이에 한정되지 않는다. The outer circumferential surface of the fourth source / drain 430 may have various shapes. For example, the outer circumferential surface of the fourth source / drain 430 may be at least one of a diamond shape, a circular shape, and a rectangular shape. In FIG. 7, a diamond shape (or a pentagon shape) is illustrated as an example, but the present invention is not limited thereto.

제4 소오스/드레인(430)은 제1 소오스/드레인(130)과 동일한 도전형을 가질 수 있다. 또한, 제4 소오스/드레인(430)은 제1 소오스/드레인(130)과 동일한 물질을 포함할 수 있다. The fourth source / drain 430 may have the same conductivity type as the first source / drain 130. In addition, the fourth source / drain 430 may include the same material as the first source / drain 130.

본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제4 소오스/드레인(430)은 제1 소오스/드레인(130)과 접촉하여 연결될 수 있다. 즉, 제4 소오스/드레인(430)은 제1 소오스/드레인(130)과 전기적으로 연결될 수 있다. In the semiconductor device 3 according to the third embodiment of the present invention, the fourth source / drain 430 may be in contact with and connected to the first source / drain 130. That is, the fourth source / drain 430 may be electrically connected to the first source / drain 130.

제1 소오스/드레인(130)과 제4 소오스/드레인(430)이 접하므로, 제1 소오스/드레인(130)과 제4 소오스/드레인(430) 사이에는, 층간 절연막(150)이 형성되지 않아서, 에어갭(air gap)(155)이 배치될 수 있다. The interlayer insulating layer 150 is not formed between the first source / drain 130 and the fourth source / drain 430 because the first source / drain 130 and the fourth source / drain 430 are in contact with each other , And an air gap 155 may be disposed.

도 10 내지 도 13을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치에 대해 설명한다. A semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIGS. 10 to 13. FIG.

도 10은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 11은 도 10의 A - A 및 E - E를 따라 절단한 단면도이다. 도 12는 도 10의 C - C 및 F - F를 따라 절단한 단면도이다. 도 13은 도 10의 D - D 및 G - G를 따라서 절단한 단면도이다. 10 is a perspective view illustrating a semiconductor device according to a fourth embodiment of the present invention. 11 is a cross-sectional view taken along line A-A and E-E in Fig. 12 is a cross-sectional view taken along line C-C and F-F in Fig. 13 is a cross-sectional view taken along line D-D and G-G in Fig.

도 10 내지 도 13을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 기판(100), 제2 핀형 액티브 패턴(210), 제3 핀형 액티브 패턴(310), 제2 게이트 전극(220), 제3 게이트 전극(320), 제2 게이트 스페이서(240), 제3 게이트 스페이서(340), 제2 소오스/드레인(230) 및 제3 소오스/드레인(330) 등을 포함할 수 있다. 10 to 13, a semiconductor device 4 according to a fourth embodiment of the present invention includes a substrate 100, a second pinned active pattern 210, a third pinned active pattern 310, The second gate spacer 240, the third gate spacer 340, the second source / drain 230, the third source / drain 330, and the like .

기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.The substrate 100 may include a first region I and a second region II. The first region I and the second region II may be spaced apart from each other or may be connected to each other.

제1 영역(I)에는 제1 트랜지스터(201)가 형성되고, 제2 영역(II)에는 제2 트랜지스터(301)가 형성될 수 있다. The first transistor 201 may be formed in the first region I and the second transistor 301 may be formed in the second region II.

제1 트랜지스터(201)는 제2 핀형 액티브 패턴(210)과, 제2 게이트 전극(220)과, 제2 게이트 스페이서(240)와, 제2 소오스/드레인(230) 등을 포함한다. The first transistor 201 includes a second finned active pattern 210, a second gate electrode 220, a second gate spacer 240, a second source / drain 230, and the like.

제2 핀형 액티브 패턴(210)에 대한 설명은 도 1 내지 도 4에서 설명한 제1 핀형 액티브 패턴(110)에 대한 설명과 실질적으로 동일할 수 있으므로, 간략히 설명한다. The description of the second pinned active pattern 210 may be substantially the same as the description of the first pinned active pattern 110 described in Figs. 1 to 4, and therefore will be briefly described.

제2 핀형 액티브 패턴(210)은 기판(100) 상에, 제3 방향(X2)을 따라서 길게 연장될 수 있다. 제2 핀형 액티브 패턴(210)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있다. 제2 핀형 액티브 패턴(210)은 필드 절연막(105)에 의해 정의된다. The second fin-shaped active pattern 210 may be extended on the substrate 100 along the third direction X2. The second pinned active pattern 210 protrudes above the field insulating film 105 formed on the substrate 100. The second pinned active pattern 210 is defined by a field insulating film 105.

제2 핀형 액티브 패턴(210)은 제1 부분(211), 제2 부분(212) 및 제3 부분(213)을 포함한다. 제2 핀형 액티브 패턴(210)의 제1 부분(211), 제2 부분(212) 및 제3 부분(213)은 제3 방향(X2)으로 순차적으로 배치될 수 있다. The second finned active pattern 210 includes a first portion 211, a second portion 212, and a third portion 213. The first portion 211, the second portion 212 and the third portion 213 of the second pinned active pattern 210 may be sequentially arranged in the third direction X2.

제2 핀형 액티브 패턴의 제2 부분(212) 및 제2 핀형 액티브 패턴의 제3 부분(213)은 각각 제2 핀형 액티브 패턴의 제1 부분(211)을 중심으로 제3 방향(X2)으로 양측에 배치된다. The second portion 212 of the second pinned active pattern and the third portion 213 of the second pinned active pattern are formed on both sides in the third direction X2 about the first portion 211 of the second pinned active pattern, .

제2 핀형 액티브 패턴의 제1 부분(211)의 상면과 제2 핀형 액티브 패턴의 제2 부분(212)의 상면은 필드 절연막의 상면(105u)보다 위로 돌출되어 있다. The upper surface of the first portion 211 of the second pinned active pattern and the upper surface of the second portion 212 of the second pinned active pattern protrude above the upper surface 105u of the field insulating film.

제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u)은 필드 절연막의 상면(105u)보다 위로 돌출되지 않을 수 있지만, 이에 제한되는 것은 아니다. 즉, 제2 핀형 액티브 패턴의 제3 부분(213)의 측벽은 필드 절연막(105)과 전체적으로 접할 수 있다.The top surface 213u of the third portion 213 of the second pinned active pattern may not protrude above the top surface 105u of the field insulating film, but is not limited thereto. That is, the sidewalls of the third portion 213 of the second fin-shaped active pattern can be entirely in contact with the field insulating film 105.

기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제1 부분(211)의 상면까지의 높이(h4)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)보다 높다. 또한, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제3 부분(213)의 상면까지의 높이(h6)보다 높다. The height h4 from the top surface of the substrate 100 to the top surface of the first portion 211 of the second pinned active pattern is from the top surface of the substrate 100 to the top surface of the second portion 212 of the second pinned active pattern (H5). The height h5 from the upper surface of the substrate 100 to the upper surface of the second portion 212 of the second pinned active pattern is greater than the height h3 of the third portion 213 of the second pinned active pattern from the upper surface of the substrate 100 Is higher than the height h6 to the upper surface.

예를 들어, 제2 핀형 액티브 패턴의 제1 부분(211)의 상면과, 제2 핀형 액티브 패턴의 제2 부분(212)의 상면의 프로파일은 연속적이지 않을 수 있다. 즉, 제2 핀형 액티브 패턴의 제1 부분(211)의 상면과 제2 핀형 액티브 패턴의 제2 부분(212) 사이에, 예를 들어, 계단과 같은 단차가 있을 수 있다. For example, the top surface of the first portion 211 of the second pinned active pattern and the top surface of the second portion 212 of the second pinned active pattern may not be continuous. That is, between the top surface of the first portion 211 of the second fin-shaped active pattern and the second portion 212 of the second fin-shaped active pattern, there may be a step such as a step, for example.

도 12에서, 제2 핀형 액티브 패턴의 제2 부분(212)에서, 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212)의 폭은 필드 절연막(105)과 접하는 제2 핀형 액티브 패턴의 제2 부분(212)의 폭보다 큰 것으로 도시하였지만, 이에 제한되는 것은 아니다. 12, in the second portion 212 of the second pinned active pattern, the width of the second portion 212 of the second fin-shaped active pattern protruding above the upper surface 105u of the field insulating film is larger than the width of the field insulating film 105 Is greater than the width of the second portion 212 of the second pinned active pattern which is in contact with the first pinned active pattern. However, the present invention is not limited thereto.

제2 게이트 전극(220)은 제4 방향(Y2)으로 연장되어, 제2 핀형 액티브 패턴의 제1 부분(211) 상에 형성될 수 있다. 제2 게이트 전극(220)은 금속층(MG3, MG4)을 포함할 수 있다. 제2 게이트 전극(220)은 도시된 것과 같이, 2층 이상의 금속층(MG3, MG4)이 적층될 수 있다. 제2 게이트 전극(220)은 도 1 내지 도 4를 통해 설명한 제1 게이트 전극(120)에 포함되는 물질을 포함할 수 있다. The second gate electrode 220 may extend in the fourth direction Y2 and may be formed on the first portion 211 of the second pinned active pattern. The second gate electrode 220 may include metal layers MG3 and MG4. The second gate electrode 220 may be formed by stacking two or more metal layers MG3 and MG4, as shown in FIG. The second gate electrode 220 may include a material included in the first gate electrode 120 described with reference to FIGS.

제2 게이트 스페이서(240)는 제4 방향(Y2)으로 연장된 제2 게이트 전극(220)의 측벽 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 핀형 액티브 패턴의 제2 부분(212) 상에 형성될 수 있다. The second gate spacers 240 may be formed on the sidewalls of the second gate electrode 220 extending in the fourth direction Y2. A second gate spacer 240 may be formed on the second portion 212 of the second pinned active pattern.

제2 게이트 절연막(225)은 제2 핀형 액티브 패턴(210)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 또한, 제2 게이트 절연막(225)은 제2 게이트 스페이서(240)와 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 절연막(225)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. The second gate insulating layer 225 may be formed between the second finned active pattern 210 and the second gate electrode 220. In addition, a second gate insulating film 225 may be formed between the second gate spacer 240 and the second gate electrode 220. The second gate insulating film 225 may include a high dielectric constant material having a higher dielectric constant than the silicon oxide film.

제2 게이트 절연막(225)은 제2 핀형 액티브 패턴의 제1 부분(211) 상에 형성되고, 제2 게이트 스페이서(240)는 제2 핀형 액티브 패턴의 제2 부분(212) 상에 형성된다. 따라서, 제2 핀형 액티브 패턴의 제1 부분(211)의 상면 상에서 제2 게이트 스페이서(240)의 측벽을 따라서 형성된 제2 게이트 절연막(225)의 높이는 제2 핀형 액티브 패턴의 제2 부분(212)의 상면 상에서의 제2 게이트 스페이서(240)의 높이보다 낮다.A second gate insulating layer 225 is formed on the first portion 211 of the second pinned active pattern and a second gate spacer 240 is formed on the second portion 212 of the second pinned active pattern. The height of the second gate insulating film 225 formed along the sidewalls of the second gate spacer 240 on the upper surface of the first portion 211 of the second pinned active pattern is greater than the height of the second portion 212 of the second pinned active pattern, Is lower than the height of the second gate spacer (240) on the upper surface of the second gate spacer (240).

제2 소오스/드레인(230)은 제2 게이트 전극(220)의 양측에, 제2 핀형 액티브 패턴(210) 상에 형성된다. 제2 소오스/드레인(230)은 제2 핀형 액티브 패턴의 제3 부분(213) 상에 형성된다. The second source / drain 230 is formed on the second pinned active pattern 210 on both sides of the second gate electrode 220. A second source / drain 230 is formed on the third portion 213 of the second fin-shaped active pattern.

좀 더 구체적으로, 제2 소오스/드레인(230)은 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u) 및 제2 핀형 액티브 패턴의 제2 부분(212)의 연결 측면(212c) 상에 형성된다. More specifically, the second source / drain 230 is connected to the upper surface 213u of the third portion 213 of the second pinned active pattern and the connecting side 212c of the second portion 212 of the second pinned active pattern, As shown in FIG.

제2 트랜지스터(301)는 제3 핀형 액티브 패턴(310)과, 제3 게이트 전극(320)과, 제3 게이트 스페이서(340)와, 제3 소오스/드레인(330) 등을 포함한다. The second transistor 301 includes a third pinned active pattern 310, a third gate electrode 320, a third gate spacer 340, a third source / drain 330, and the like.

제3 핀형 액티브 패턴(310)은 기판(100) 상에, 제5 방향(X3)을 따라서 길게 연장될 수 있다. 제3 핀형 액티브 패턴(310)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있다. 제3 핀형 액티브 패턴(310)은 필드 절연막(105)에 의해 정의된다. The third pinned active pattern 310 may be extended on the substrate 100 along the fifth direction X3. The third pinned active pattern 310 protrudes above the field insulating film 105 formed on the substrate 100. The third pinned active pattern 310 is defined by the field insulating film 105.

제3 핀형 액티브 패턴(310)은 제1 부분(311), 제2 부분(312) 및 제3 부분(313)을 포함한다. 제3 핀형 액티브 패턴(310)의 제1 부분(311), 제2 부분(312) 및 제3 부분(313)은 제5 방향(X3)으로 순차적으로 배치될 수 있다. The third pinned active pattern 310 includes a first portion 311, a second portion 312, and a third portion 313. The first portion 311, the second portion 312 and the third portion 313 of the third pinned active pattern 310 may be sequentially arranged in the fifth direction X3.

제3 핀형 액티브 패턴의 제2 부분(312) 및 제3 핀형 액티브 패턴의 제3 부분(313)은 각각 제3 핀형 액티브 패턴의 제1 부분(311)을 중심으로 제5 방향(X3)으로 양측에 배치된다. The second portion 312 of the third pinned active pattern and the third portion 313 of the third pinned active pattern are formed on both sides in the fifth direction X3 about the first portion 311 of the third pinned active pattern, .

제3 핀형 액티브 패턴의 제1 부분(311)의 상면과 제3 핀형 액티브 패턴의 제2 부분(312)의 상면은 필드 절연막의 상면(105u)보다 위로 돌출되어 있다. The upper surface of the first portion 311 of the third pinned active pattern and the upper surface of the second portion 312 of the third pinned active pattern protrude above the upper surface 105u of the field insulating film.

제3 핀형 액티브 패턴의 제3 부분(313)의 상면(313u)은 필드 절연막의 상면(105u)보다 위로 돌출되지 않을 수 있지만, 이에 제한되는 것은 아니다. 즉, 제3 핀형 액티브 패턴의 제3 부분(313)의 측벽은 필드 절연막(105)과 전체적으로 접할 수 있다. The upper surface 313u of the third portion 313 of the third pinned active pattern may not protrude above the upper surface 105u of the field insulating film, but is not limited thereto. That is, the side wall of the third portion 313 of the third fin-shaped active pattern can be entirely in contact with the field insulating film 105.

기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제3 부분(312)의 상면까지의 높이(h9)보다 높다. 또한, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제3 부분(313)의 상면까지의 높이(h9)보다 높다. The height h7 from the top surface of the substrate 100 to the top surface of the first portion 311 of the third pinned active pattern is set to be from the top surface of the substrate 100 to the top surface of the third portion 312 of the third pinned active pattern (H9). The height h8 from the upper surface of the substrate 100 to the upper surface of the second portion 312 of the third pinned active pattern is greater than the height h3 of the third portion 313 of the third pinned active pattern from the upper surface of the substrate 100 Is higher than the height h9 to the upper surface.

본 발명의 제4 실시예에 따른 반도체 장치에서, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)와 동일할 수 있다. In the semiconductor device according to the fourth embodiment of the present invention, the height h7 from the upper surface of the substrate 100 to the upper surface of the first portion 311 of the third pinned active pattern extends from the upper surface of the substrate 100 to the upper surface May be the same as the height h8 to the top surface of the second portion 312 of the pin-shaped active pattern.

즉, 제3 핀형 액티브 패턴의 제1 부분(311)의 상면과, 제3 핀형 액티브 패턴의 제2 부분(312)의 상면의 프로파일은 연속적일 수 있다. That is, the top surface of the first portion 311 of the third pinned active pattern and the top surface of the second portion 312 of the third pinned active pattern may be continuous.

또한, 도 12에서 도시된 것과 같이, 제3 핀형 액티브 패턴의 제2 부분(312)과 필드 절연막의 상면(105u) 사이의 경계 부근에서, 제3 핀형 액티브 패턴의 제2 부분(312)의 폭은 급속히 줄어들지 않을 수 있다. 12, in the vicinity of the boundary between the second portion 312 of the third pinned active pattern and the upper surface 105u of the field insulating film, the width of the second portion 312 of the third pinned active pattern May not decrease rapidly.

제3 게이트 전극(320)은 제6 방향(Y3)으로 연장되어, 제3 핀형 액티브 패턴의 제1 부분(311) 상에 형성될 수 있다. 제3 게이트 전극(320)은 금속층(MG5, MG6)을 포함할 수 있다. 제3 게이트 전극(320)은 도시된 것과 같이, 2층 이상의 금속층(MG5, MG6)이 적층될 수 있다. 제3 게이트 전극(320)은 도 1 내지 도 4를 통해 설명한 제1 게이트 전극(120)에 포함되는 물질을 포함할 수 있다. The third gate electrode 320 may extend in the sixth direction Y3 and be formed on the first portion 311 of the third pinned active pattern. The third gate electrode 320 may include metal layers MG5 and MG6. As shown in the figure, the third gate electrode 320 may be formed by stacking two or more metal layers MG5 and MG6. The third gate electrode 320 may include a material included in the first gate electrode 120 described with reference to FIGS.

제3 게이트 스페이서(340)는 제6 방향(Y3)으로 연장된 제3 게이트 전극(320)의 측벽 상에 형성될 수 있다. 제3 게이트 스페이서(340)는 제3 핀형 액티브 패턴의 제2 부분(312) 상에 형성될 수 있다. The third gate spacer 340 may be formed on the sidewall of the third gate electrode 320 extending in the sixth direction Y3. A third gate spacer 340 may be formed on the second portion 312 of the third pinned active pattern.

제3 게이트 절연막(325)은 제3 핀형 액티브 패턴(310)과 제3 게이트 전극(320) 사이에 형성될 수 있다. 또한, 제3 게이트 절연막(325)은 제3 게이트 스페이서(340)와 제3 게이트 전극(320) 사이에 형성될 수 있다. 제3 게이트 절연막(325)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. A third gate insulating layer 325 may be formed between the third fin active pattern 310 and the third gate electrode 320. Also, a third gate insulating film 325 may be formed between the third gate spacer 340 and the third gate electrode 320. The third gate insulating film 325 may include a high dielectric constant material having a higher dielectric constant than the silicon oxide film.

제3 게이트 절연막(325)은 제3 핀형 액티브 패턴의 제1 부분(311) 상에 형성되고, 제3 게이트 스페이서(340)는 제3 핀형 액티브 패턴의 제2 부분(312) 상에 형성된다. A third gate insulating film 325 is formed on the first portion 311 of the third pinned active pattern and a third gate spacer 340 is formed on the second portion 312 of the third pinned active pattern.

기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)와 동일하기 때문에, 제3 핀형 액티브 패턴의 제1 부분(311)의 상면 상에서 제3 게이트 스페이서(340)의 측벽을 따라서 형성된 제3 게이트 절연막(225)의 높이는 제3 핀형 액티브 패턴의 제2 부분(312)의 상면 상에서의 제3 게이트 스페이서(240)의 높이와 실질적으로 동일하다. The height h7 from the upper surface of the substrate 100 to the upper surface of the first portion 311 of the third pinned active pattern is greater than the height h7 from the upper surface of the substrate 100 to the upper surface of the second portion 312 of the third pinned active pattern The height of the third gate insulating film 225 formed along the sidewall of the third gate spacer 340 on the upper surface of the first portion 311 of the third pinned active pattern is the same as the height of the third fin- Is substantially the same as the height of the third gate spacer 240 on the upper surface of the second portion 312 of the pattern.

제3 소오스/드레인(330)은 제3 게이트 전극(320)의 양측에, 제3 핀형 액티브 패턴(310) 상에 형성된다. 제3 소오스/드레인(330)은 제3 핀형 액티브 패턴의 제3 부분(313) 상에 형성된다. A third source / drain 330 is formed on the third pinned active pattern 310, on both sides of the third gate electrode 320. A third source / drain 330 is formed on the third portion 313 of the third pinned active pattern.

좀 더 구체적으로, 제3 소오스/드레인(330)은 제3 핀형 액티브 패턴의 제3 부분(313)의 상면(313u) 및 제3 핀형 액티브 패턴의 제2 부분(312)의 연결 측면(312c) 상에 형성된다. More specifically, the third source / drain 330 is connected to the upper surface 313u of the third portion 313 of the third pinned active pattern and the connecting side 312c of the second portion 312 of the third pinned active pattern, As shown in FIG.

본 발명의 제4 실시예에 따른 반도체 장치에서, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제1 부분(211)의 상면까지의 높이(h4)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)와 실질적으로 동일할 수 있다. In the semiconductor device according to the fourth embodiment of the present invention, the height h4 from the top surface of the substrate 100 to the top surface of the first portion 211 of the second pinned active pattern extends from the top surface of the substrate 100 to the top surface May be substantially the same as the height h7 to the top surface of the first portion 311 of the pin-shaped active pattern.

따라서, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)보다 높다. The height h8 from the top surface of the substrate 100 to the top surface of the second portion 312 of the third pinned active pattern is greater than the height h2 from the top surface of the substrate 100 to the top surface of the second portion 212 of the second pinned active pattern Is higher than the height h5 to the upper surface.

본 발명의 제4 실시예에 따른 반도체 장치에서, 제3 소오스/드레인(330)의 제6 방향(Y3)으로의 폭(S2)은 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭(S1)보다 크다. 또한, 제3 소오스/드레인(330)의 높이(D2)는 제2 소오스/드레인(230)의 높이(D1)보다 높다. In the semiconductor device according to the fourth embodiment of the present invention, the width S2 in the sixth direction Y3 of the third source / drain 330 is greater than the width S2 in the fourth direction Y2 of the second source / (S1). Also, the height D2 of the third source / drain 330 is higher than the height D1 of the second source / drain 230.

좀 더 구체적으로 설명하면, 제2 소오스/드레인(230)은 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u) 상에 형성됨과 동시에, 제2 핀형 액티브 패턴의 제2 부분(212)의 연결 측면(212c) 상에 형성되기도 한다. 즉, 제2 소오스/드레인(230)의 높이(D1)는 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212)의 높이에 영향을 받는다. More specifically, the second source / drain 230 is formed on the upper surface 213u of the third portion 213 of the second fin-shaped active pattern while the second portion 212 of the second fin- (Not shown). That is, the height D1 of the second source / drain 230 is affected by the height of the second portion 212 of the second pinned active pattern protruding above the top surface 105u of the field insulating film.

다시 말하면, 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212)의 높이가 증가하면, 제2 소오스/드레인(230)의 높이(D1)는 높아진다. 반대로, 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212)의 높이가 감소하면, 제2 소오스/드레인(230)의 높이(D1)는 낮아진다. In other words, when the height of the second portion 212 of the second fin-shaped active pattern protruded above the upper surface 105u of the field insulating film is increased, the height D1 of the second source / drain 230 is increased. Conversely, when the height of the second portion 212 of the second pinned active pattern protruded above the upper surface 105u of the field insulating film is reduced, the height D1 of the second source / drain 230 is lowered.

따라서, 필드 절연막의 상면(105u)보다 위로 돌출된 제3 핀형 액티브 패턴의 제2 부분(312)의 높이가 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212)의 높이보다 크기 때문에, 제3 소오스/드레인(330)의 높이(D2)는 제2 소오스/드레인(230)의 높이(D1)보다 높을 수 있다. Thus, the second portion 312 of the third pinned active pattern, which is protruded above the top surface 105u of the field insulating film, has a second portion 212 of the second pinned active pattern protruding above the top surface 105u of the field insulating film The height D2 of the third source / drain 330 may be higher than the height D1 of the second source / drain 230. In this case,

덧붙여, 예를 들어, 제2 소오스/드레인(230) 및 제3 소오스/드레인(330)은 각각 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310) 상에 성장된 에피택셜막일 수 있다. 에피택셜막을 성장하는 조건에 따라 차이는 있을 수 있지만, 에피택셜막은 패싯(facet)이 발달할 수 있다. 이와 같은 패싯의 발달로 인해, 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭(S1)은 제2 소오스/드레인(230)의 높이(D1)에 영향을 받는다. In addition, for example, the second source / drain 230 and the third source / drain 330 may be the epitaxial films grown on the second pinned active pattern 210 and the third pinned active pattern 310, have. Although there may be differences depending on the conditions for growing the epitaxial film, the epitaxial film may develop a facet. The width S1 in the fourth direction Y2 of the second source / drain 230 is affected by the height D1 of the second source / drain 230 due to the development of the facet.

따라서, 제3 소오스/드레인(330)의 높이(D2)는 제2 소오스/드레인(230)의 높이(D1)보다 높기 때문에, 제3 소오스/드레인(330)의 제6 방향(Y3)으로의 폭(S2)은 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭(S1)보다 크다. Therefore, since the height D2 of the third source / drain 330 is higher than the height D1 of the second source / drain 230, the height D2 of the third source / drain 330 in the sixth direction Y3 of the third source / The width S2 is larger than the width S1 of the second source / drain 230 in the fourth direction Y2.

도 14는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 10 내지 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다. 참고적으로, 도 14는 도 10의 A - A 및 E - E를 따라 절단한 단면도이다. 14 is a cross-sectional view illustrating a semiconductor device according to a fifth embodiment of the present invention. For convenience of explanation, differences from those described with reference to Figs. 10 to 13 will be mainly described. For reference, Fig. 14 is a cross-sectional view taken along line A-A and E-E in Fig.

도 14를 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제1 부분(211)의 상면까지의 높이(h4)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)와 동일할 수 있다. 14, in the semiconductor device 5 according to the fifth embodiment of the present invention, the height h4 from the upper surface of the substrate 100 to the upper surface of the first portion 211 of the second pinned active pattern is May be the same as the height h5 from the upper surface of the substrate 100 to the upper surface of the second portion 212 of the second fin-shaped active pattern.

즉, 제2 핀형 액티브 패턴의 제1 부분(211)의 상면과, 제2 핀형 액티브 패턴의 제2 부분(212)의 상면의 프로파일은 연속적일 수 있다. That is, the profile of the top surface of the first portion 211 of the second pinned active pattern and the top surface of the second portion 212 of the second pinned active pattern may be continuous.

덧붙여, 제2 핀형 액티브 패턴의 제1 부분(211)을 Y2-Z2 면으로 자른 단면은 도 12의 C - C를 따라 절단한 단면과 유사할 수 있다. In addition, the cross section of the first portion 211 of the second fin-shaped active pattern taken along the Y2-Z2 plane may be similar to the cross section taken along the line C-C of Fig.

본 발명의 제5 실시예에 따른 반도체 장치에서, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제1 부분(211)의 상면까지의 높이(h4)보다 높다. In the semiconductor device according to the fifth embodiment of the present invention, the height h7 from the upper surface of the substrate 100 to the upper surface of the first portion 311 of the third pinned active pattern extends from the upper surface of the substrate 100 to the upper surface Is higher than the height h4 to the top surface of the first portion 211 of the pinned active pattern.

또한, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)는 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)보다 높다. The height h8 from the upper surface of the substrate 100 to the upper surface of the second portion 312 of the third pinned active pattern is greater than the height h2 of the second portion 212 of the second pinned active pattern from the upper surface of the substrate 100 Is higher than the height h5 to the upper surface.

따라서, 필드 절연막(105)보다 위로 돌출된 제3 핀형 액티브 패턴(310)의 높이는 필드 절연막(105)보다 위로 돌출된 제2 핀형 액티브 패턴(210)의 높이보다 높다. Therefore, the third pinned active pattern 310 protruded above the field insulating film 105 is higher than the second pinned active pattern 210 protruded above the field insulating film 105.

제3 소오스/드레인(330)의 제6 방향(Y3)으로의 폭(S2)은 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭(S1)보다 크고, 제3 소오스/드레인(330)의 높이(D2)는 제2 소오스/드레인(230)의 높이(D1)보다 높다. The width S2 in the sixth direction Y3 of the third source / drain 330 is larger than the width S1 in the fourth direction Y2 of the second source / drain 230, and the width S2 of the third source / The height D2 of the drain 330 is higher than the height D1 of the second source / drain 230.

도 15 내지 도 17은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 10 내지 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다. 15 to 17 are views for explaining a semiconductor device according to a sixth embodiment of the present invention. For convenience of explanation, differences from those described with reference to Figs. 10 to 13 will be mainly described.

참고적으로, 도 15은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 16은 도 15의 A - A 및 E - E를 따라 절단한 단면도이다. 도 17은 도 15의 D - D 및 G - G를 따라서 절단한 단면도이다. 15 is a perspective view for explaining a semiconductor device according to a sixth embodiment of the present invention. 16 is a cross-sectional view taken along line A-A and E-E in Fig. 17 is a cross-sectional view taken along line D-D and G-G in Fig.

도 15 내지 도 17을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 제2 핀 스페이서(235)를 더 포함한다. 좀 더 구체적으로, 제1 트랜지스터(201)는 제2 핀 스페이서(235)를 더 포함한다. Referring to Figs. 15 to 17, the semiconductor device 6 according to the sixth embodiment of the present invention further includes a second pin spacer 235. Fig. More specifically, the first transistor 201 further includes a second pin spacer 235.

본 발명의 제6 실시예에 따른 반도체 장치에서, 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u)은 필드 절연막의 상면(105u)보다 위로 돌출되어 있을 수 있다. 즉, 제2 핀형 액티브 패턴의 제3 부분(213)은 필드 절연막(105) 위로 돌출되어 있다. In the semiconductor device according to the sixth embodiment of the present invention, the upper surface 213u of the third portion 213 of the second fin-shaped active pattern may protrude above the upper surface 105u of the field insulating film. That is, the third portion 213 of the second fin-shaped active pattern protrudes above the field insulating film 105.

제2 핀형 액티브 패턴의 제3 부분(213)과 필드 절연막의 상면(105u) 사이의 경계에서 제2 핀형 액티브 패턴의 제3 부분(213)의 폭은, 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u)의 폭보다 좁은 것으로 도시하였지만, 이에 제한되는 것은 아니다. The width of the third portion 213 of the second fin-shaped active pattern at the boundary between the third portion 213 of the second fin-shaped active pattern and the top surface 105u of the field insulating film is greater than the width of the third portion 213 of the second fin- 213, but the present invention is not limited thereto.

제2 핀 스페이서(235)는 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제3 부분(213)의 측벽 상에 형성된다. The second pin spacer 235 is formed on the sidewall of the third portion 213 of the second pinned active pattern protruding above the top surface 105u of the field insulating film.

필드 절연막의 상면(105u)으로부터 제2 핀 스페이서(235)의 최상부까지의 높이는 필드 절연막의 상면(105u)보다 위로 돌출된 제2 핀형 액티브 패턴의 제3 부분(213)의 높이와 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다. The height from the top surface 105u of the field insulating film to the top of the second pin spacer 235 is shown to be equal to the height of the third portion 213 of the second pinned active pattern protruding above the top surface 105u of the field insulating film , But is not limited thereto.

제2 핀 스페이서(235)은 돌출된 제2 핀형 액티브 패턴의 제3 부분(213)의 측벽 상에 형성되므로, 제2 핀 스페이서(235)는 제3 방향(X2)으로 연장될 수 있다. Since the second pin spacer 235 is formed on the sidewall of the third portion 213 of the protruding second pinned active pattern, the second pin spacer 235 may extend in the third direction X2.

제2 핀 스페이서(235)는 제2 게이트 전극(220)의 측벽에 형성된 제2 게이트 스페이서(240)와 물질적으로 서로 연결된다. 또한, 제2 핀 스페이서(235)는 제2 게이트 스페이서(240)와 동일한 물질을 포함할 수 있다. Second pin spacers 235 are materially interconnected with second gate spacers 240 formed on the sidewalls of second gate electrode 220. Also, the second fin spacers 235 may comprise the same material as the second gate spacers 240.

도 18은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 15 내지 도 17을 이용하여 설명한 것과 다른 점을 위주로 설명한다. 18 is a cross-sectional view illustrating a semiconductor device according to a seventh embodiment of the present invention. For convenience of explanation, differences from those described with reference to Figs. 15 to 17 will be mainly described.

참고적으로, 도 15에서 제3 소오스/드레인(330)의 크기가 작아질 경우, 본 발명의 제7 실시예에 따른 반도체 장치의 사시도는 도 15와 실질적으로 동일할 수 있다. 이 때, 도 18은 도 15의 A - A 및 E - E를 따라 절단한 단면도이다. 15, the perspective view of the semiconductor device according to the seventh embodiment of the present invention may be substantially the same as that of FIG. 15 when the size of the third source / drain 330 is reduced. At this time, Fig. 18 is a sectional view taken along line A-A and E-E in Fig.

도 18을 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)보다 높을 수 있다.18, in the semiconductor device 7 according to the seventh embodiment of the present invention, the height h7 from the top surface of the substrate 100 to the top surface of the first portion 311 of the third pinned active pattern is May be higher than the height h8 from the top surface of the substrate 100 to the top surface of the second portion 312 of the third pinned active pattern.

본 발명의 제7 실시예에 따른 반도체 장치에서, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제1 부분(211)의 상면까지의 높이(h4)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제1 부분(311)의 상면까지의 높이(h7)와 동일할 수 있다. 또한, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제2 부분(212)의 상면까지의 높이(h5)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제2 부분(312)의 상면까지의 높이(h8)와 동일할 수 있다. In the semiconductor device according to the seventh embodiment of the present invention, the height h4 from the top surface of the substrate 100 to the top surface of the first portion 211 of the second pinned active pattern extends from the top surface of the substrate 100 to the top surface May be the same as the height h7 to the top surface of the first portion 311 of the pin-shaped active pattern. The height h5 from the upper surface of the substrate 100 to the upper surface of the second portion 212 of the second pinned active pattern is greater than the height h2 of the second portion 312 of the third pinned active pattern from the upper surface of the substrate 100. [ And may be equal to the height h8 to the top surface.

하지만, 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u)은 필드 절연막의 상면(105u)보다 위로 돌출되어 있지만, 제3 핀형 액티브 패턴의 제3 부분(313)의 상면(313u)은 필드 절연막의 상면(105u)보다 위로 돌출되지 않을 수 있다. 즉, 제3 핀형 액티브 패턴의 제3 부분(313)의 측벽은 필드 절연막(105)과 전체적으로 접할 수 있다. The top surface 213u of the third portion 213 of the second pinned active pattern protrudes above the top surface 105u of the field insulating film but the top surface 313u of the third portion 313 of the third pinned active pattern, May not protrude above the upper surface 105u of the field insulating film. That is, the side wall of the third portion 313 of the third fin-shaped active pattern can be entirely in contact with the field insulating film 105.

따라서, 기판(100)의 상면으로부터 제2 핀형 액티브 패턴의 제3 부분(213)의 상면(213u)까지의 높이(h6)는 기판(100)의 상면으로부터 제3 핀형 액티브 패턴의 제3 부분(313)의 상면(313u)까지의 높이(h9)보다 높다. The height h6 from the top surface of the substrate 100 to the top surface 213u of the third portion 213 of the second pinned active pattern extends from the top surface of the substrate 100 to the third portion of the third pinned active pattern 313u to the top surface 313u of the second substrate 313.

다시 말하면, 제2 소오스/드레인(230)이 형성되는 제2 핀형 액티브 패턴의 제2 부분(212)의 연결 측벽(212c)의 높이가, 제3 소오스/드레인(330)이 형성되는 제3 핀형 액티브 패턴의 제2 부분(312)의 연결 측벽(312c)의 높이보다 낮다. In other words, the height of the connecting sidewall 212c of the second portion 212 of the second fin-shaped active pattern in which the second source / drain 230 is formed is larger than that of the third fin- Is lower than the height of the connecting side wall 312c of the second portion 312 of the active pattern.

이에 따라, 제3 소오스/드레인(330)의 제6 방향(Y3)으로의 폭은 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭보다 크고, 제3 소오스/드레인(330)의 높이는 제2 소오스/드레인(230)의 높이보다 높을 수 있다. The width of the third source / drain 330 in the sixth direction Y3 is greater than the width of the second source / drain 230 in the fourth direction Y2, and the third source / drain 330 May be higher than the height of the second source / drain (230).

도 19 내지 도 21은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 10 내지 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다.19 to 21 are views for explaining a semiconductor device according to an eighth embodiment of the present invention. For convenience of explanation, differences from those described with reference to Figs. 10 to 13 will be mainly described.

참고적으로, 도 20은 도 19의 J - J 및 K - K를 따라서 절단한 단면도이고, 도 21은 도 21의 D - D 및 G - G를 따라서 절단한 단면도이다. 도 19의 A - A 및 E - E를 따라서 절단한 단면도는 도 11과 동일할 수 있다.20 is a sectional view taken along line J - J and K - K in FIG. 19, and FIG. 21 is a sectional view taken along line D - D and G - G in FIG. A sectional view taken along line A-A and E-E in Fig. 19 can be the same as Fig.

도 19 내지 도 21을 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 제2 핀형 액티브 패턴(210) 및 제5 핀형 액티브 패턴(260)은 기판(100) 상에 제3 방향(X2)을 따라서 길게 연장될 수 있다. 제2 핀형 액티브 패턴(210)과 제5 핀형 액티브 패턴(260)은 필드 절연막(105)을 사이에 두고, 인접하여 형성된다.19 to 21, in the semiconductor device 8 according to the eighth embodiment of the present invention, the second finned active pattern 210 and the fifth finned active pattern 260 are formed on the substrate 100 It can be elongated along three directions X2. The second finned active pattern 210 and the fifth finned active pattern 260 are formed adjacent to each other with the field insulating film 105 therebetween.

제3 핀형 액티브 패턴(310) 및 제6 핀형 액티브 패턴(360)은 기판(100) 상에 제5 방향(X3)을 따라서 길게 연장될 수 있다. 제3 핀형 액티브 패턴(310)과 제6 핀형 액티브 패턴(360)은 필드 절연막(105)을 사이에 두고, 인접하여 형성된다.The third pinned active pattern 310 and the sixth pinned active pattern 360 may be elongated along the fifth direction X3 on the substrate 100. [ The third pinned active pattern 310 and the sixth pinned active pattern 360 are formed adjacent to each other with the field insulating film 105 therebetween.

제5 핀형 액티브 패턴(260) 및 제6 핀형 액티브 패턴(360)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있다. 제5 핀형 액티브 패턴(260) 및 제6 핀형 액티브 패턴(360)은 필드 절연막(105)에 의해 정의된다.The fifth pinned active pattern 260 and the sixth pinned active pattern 360 protrude above the field insulating film 105 formed on the substrate 100. The fifth pinned active pattern 260 and the sixth pinned active pattern 360 are defined by the field insulating film 105.

제5 핀형 액티브 패턴(260)은 제1 부분(261), 제2 부분(262) 및 제3 부분(263)을 포함한다. 제5 핀형 액티브 패턴(260)의 제1 부분(261), 제2 부분(262) 및 제3 부분(263)은 제3 방향(X2)으로 순차적으로 배치될 수 있다.The fifth pinned active pattern 260 includes a first portion 261, a second portion 262, and a third portion 263. The first portion 261, the second portion 262 and the third portion 263 of the fifth pinned active pattern 260 may be sequentially arranged in the third direction X2.

제6 핀형 액티브 패턴(360)은 제1 부분(361), 제2 부분(362) 및 제3 부분(363)을 포함한다. 제6 핀형 액티브 패턴(360)의 제1 부분(361), 제2 부분(362) 및 제3 부분(363)은 제5 방향(X3)으로 순차적으로 배치될 수 있다.The sixth pinned active pattern 360 includes a first portion 361, a second portion 362, and a third portion 363. The first portion 361, the second portion 362 and the third portion 363 of the sixth pinned active pattern 360 may be sequentially arranged in the fifth direction X3.

제2 핀형 액티브 패턴(210)과 마찬가지로, 제5 핀형 액티브 패턴의 제2 부분(262)은 제5 핀형 액티브 패턴의 제1 부분(261)보다 리세스되어 있고, 제5 핀형 액티브 패턴의 제3 부분(263)은 제5 핀형 액티브 패턴의 제2 부분(262)보다 리세스되어 있다.Like the second pinned active pattern 210, the second portion 262 of the fifth pinned active pattern is recessed relative to the first portion 261 of the fifth pinned active pattern, and the third portion 262 of the fifth pinned active pattern is recessed The portion 263 is recessed relative to the second portion 262 of the fifth pinned active pattern.

하지만, 제6 핀형 액티브 패턴(360)은 제3 핀형 액티브 패턴(310)에 관한 설명과 유사할 수 있다. However, the sixth pinned active pattern 360 may be similar to the description of the third pinned active pattern 310. [

다시 말하면, 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제1 부분(361)의 상면까지의 높이는 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제3 부분(362)의 상면까지의 높이보다 높다. 또한, 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제2 부분(362)의 상면까지의 높이는 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제3 부분(363)의 상면까지의 높이보다 높다. In other words, the height from the top surface of the substrate 100 to the top surface of the first portion 361 of the sixth pinned active pattern is the height from the top surface of the substrate 100 to the top surface of the third portion 362 of the sixth pinned active pattern It is higher than the height. The height from the upper surface of the substrate 100 to the upper surface of the second portion 362 of the sixth pinned active pattern is set to a height from the upper surface of the substrate 100 to the upper surface of the third portion 363 of the sixth pinned active pattern Respectively.

하지만, 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제1 부분(361)의 상면까지의 높이는 기판(100)의 상면으로부터 제6 핀형 액티브 패턴의 제2 부분(362)의 상면까지의 높이와 동일할 수 있다. 즉, 제6 핀형 액티브 패턴의 제1 부분(361)의 상면과, 제6 핀형 액티브 패턴의 제2 부분(362)의 상면은 동일 평면 상에 놓일 수 있다.However, the height from the top surface of the substrate 100 to the top surface of the first portion 361 of the sixth pinned active pattern is the height from the top surface of the substrate 100 to the top surface of the second portion 362 of the sixth pinned active pattern ≪ / RTI > That is, the top surface of the first portion 361 of the sixth pinned active pattern and the top surface of the second portion 362 of the sixth pinned active pattern may be on the same plane.

제2 게이트 전극(220)은 제4 방향(Y2)으로 연장되어, 제2 핀형 액티브 패턴의 제1 부분(211) 및 제5 핀형 액티브 패턴의 제1 부분(261) 상에 형성될 수 있다. 제3 게이트 전극(320)은 제6 방향(Y3)으로 연장되어, 제3 핀형 액티브 패턴의 제1 부분(311) 및 제6 핀형 액티브 패턴의 제1 부분(361) 상에 형성될 수 있다.The second gate electrode 220 extends in the fourth direction Y2 and may be formed on the first portion 211 of the second pinned active pattern and the first portion 261 of the fifth pinned active pattern. The third gate electrode 320 may extend in the sixth direction Y3 and may be formed on the first portion 311 of the third pinned active pattern and the first portion 361 of the sixth pinned active pattern.

제2 게이트 스페이서(240)는 제4 방향(Y2)으로 연장되고, 제2 핀형 액티브 패턴의 제2 부분(212) 및 제5 핀형 액티브 패턴의 제2 부분(262) 상에 형성될 수 있다. 제3 게이트 스페이서(340)는 제6 방향(Y3)으로 연장되고, 제3 핀형 액티브 패턴의 제2 부분(312) 및 제6 핀형 액티브 패턴의 제2 부분(362) 상에 형성될 수 있다.The second gate spacer 240 may extend in the fourth direction Y2 and may be formed on the second portion 212 of the second pinned active pattern and the second portion 262 of the fifth pinned active pattern. A third gate spacer 340 extends in a sixth direction Y3 and may be formed on the second portion 312 of the third pinned active pattern and the second portion 362 of the sixth pinned active pattern.

제5 소오스/드레인(280)은 제2 게이트 전극(220)의 양측에, 제5 핀형 액티브 패턴(260) 상에 형성된다. 다시 말하면, 제5 소오스/드레인(280)은 제5 핀형 액티브 패턴의 제3 부분(263) 상에 형성될 수 있다. A fifth source / drain 280 is formed on the fifth pinned active pattern 260 on both sides of the second gate electrode 220. In other words, the fifth source / drain 280 may be formed on the third portion 263 of the fifth pinned active pattern.

제6 소오스/드레인(380)은 제3 게이트 전극(320)의 양측에, 제6 핀형 액티브 패턴(360) 상에 형성된다. 다시 말하면, 제6 소오스/드레인(380)은 제6 핀형 액티브 패턴의 제3 부분(363) 상에 형성될 수 있다.A sixth source / drain 380 is formed on the sixth pinned active pattern 360 on both sides of the third gate electrode 320. In other words, the sixth source / drain 380 may be formed on the third portion 363 of the sixth pinned active pattern.

제5 소오스/드레인(280)은 제2 소오스/드레인(230)과 동일한 도전형을 가질 수 있고, 제2 소오스/드레인(230)과 동일한 물질을 포함할 수 있다. 마찬가지로, 제6 소오스/드레인(380)은 제3 소오스/드레인(330)과 동일한 도전형을 가질 수 있고, 제3 소오스/드레인(330)과 동일한 물질을 포함할 수 있다.The fifth source / drain 280 may have the same conductivity type as the second source / drain 230 and may include the same material as the second source / drain 230. Similarly, the sixth source / drain 380 may have the same conductivity type as the third source / drain 330 and may include the same material as the third source / drain 330.

본 발명의 제8 실시예에 따른 반도체 장치에서, 제2 소오스/드레인(230)과 제5 소오스/드레인(280)은 서로 간에 연결되지 않고, 이격된다. 하지만, 제3 소오스/드레인(330)과 제6 소오스/드레인(380)은 서로 간에 접촉하여 연결될 수 있다. In the semiconductor device according to the eighth embodiment of the present invention, the second source / drain 230 and the fifth source / drain 280 are not connected to each other but are spaced apart from each other. However, the third source / drain 330 and the sixth source / drain 380 may be connected to each other in contact with each other.

좀 더 구체적으로, 제2 핀형 액티브 패턴(210)과 제5 핀형 액티브 패턴(260) 사이의 이격된 거리는 제3 핀형 액티브 패턴(310)과 제6 핀형 액티브 패턴(360) 사이의 이격된 거리가 동일할 수 있다. The spaced distance between the second pinned active pattern 210 and the fifth pinned active pattern 260 is such that the spaced distance between the third pinned active pattern 310 and the sixth pinned active pattern 360 is < RTI ID = 0.0 > Can be the same.

또한, 도 13을 통해 설명한 것과 같이, 제2 소오스/드레인(230)의 제4 방향(Y2)으로의 폭은 제3 소오스/드레인(330)의 제6 방향(Y3)으로의 폭보다 좁다. 마찬가지로, 제5 소오스/드레인(280)의 제4 방향(Y2)으로의 폭은 제6 소오스/드레인(380)의 제6 방향(Y3)으로의 폭보다 좁다. 13, the width of the second source / drain 230 in the fourth direction Y2 is narrower than the width of the third source / drain 330 in the sixth direction Y3. Similarly, the width of the fifth source / drain 280 in the fourth direction Y2 is narrower than the width of the sixth source / drain 380 in the sixth direction Y3.

따라서, 제6 방향(Y3)으로의 폭이 큰 제3 소오스/드레인(330)과 제6 소오스/드레인(380)은 서로 간에 접촉하여 연결될 수 있다. 하지만, 제4 방향(Y2)으로의 폭이 작은 제2 소오스/드레인(230)과 제5 소오스/드레인(280)은 서로 간에 이격될 수 있다.Therefore, the third source / drain 330 and the sixth source / drain 380 having a large width in the sixth direction Y3 can be connected to each other in contact with each other. However, the second source / drain 230 and the fifth source / drain 280 having a small width in the fourth direction Y2 may be spaced apart from each other.

도 22 및 도 23은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.22 and 23 are a circuit diagram and a layout diagram for explaining a semiconductor device according to a ninth embodiment of the present invention.

도 22를 참조하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.22, a semiconductor device 9 according to the ninth embodiment of the present invention includes a pair of inverters INV1 and INV2 connected in parallel between a power supply node Vcc and a ground node Vss, And a first pass transistor PS1 and a second pass transistor PS2 connected to the output node of each inverter INV1 and INV2. The first pass transistor PS1 and the second pass transistor PS2 may be connected to the bit line BL and the complementary bit line / BL, respectively. The gates of the first pass transistor PS1 and the second pass transistor PS2 may be connected to the word line WL.

제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.The first inverter INV1 includes a first pull-up transistor PU1 and a first pull-down transistor PD1 connected in series and a second inverter INV2 includes a second pull-up transistor PU2 and a second pull- And a transistor PD2. The first pull-up transistor PU1 and the second pull-up transistor PU2 are PMOS transistors, and the first pull-down transistor PD1 and the second pull-down transistor PD2 may be NMOS transistors.

또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.The first inverter INV1 and the second inverter INV2 are connected to the output node of the second inverter INV2 so that the input node of the first inverter INV1 is configured to constitute one latch circuit , The input node of the second inverter INV2 is connected to the output node of the first inverter INV1.

여기서, 도 22 및 도 23을 참조하면, 서로 이격된 제7 핀형 액티브 패턴(510), 제8 핀형 액티브 패턴(520), 제9 핀형 액티브 패턴(530), 제10 핀형 액티브 패턴(540)은 일 방향(예를 들어, 도 23의 상하방향)으로 길게 연장되도록 형성된다. 제8 핀형 액티브 패턴(520), 제9 핀형 액티브 패턴(530)은 제7 핀형 액티브 패턴(510), 제10 핀형 액티브 패턴(540)보다 연장 길이가 짧을 수 있다. Referring to FIGS. 22 and 23, a seventh pinned active pattern 510, an eighth pinned active pattern 520, a ninth finned active pattern 530, and a tenth finned active pattern 540, which are spaced apart from each other, (For example, the up-and-down direction in Fig. 23). The eighth pinned active pattern 520 and the ninth finned active pattern 530 may be shorter in extension than the seventh pinned active pattern 510 and the tenth pinned active pattern 540.

또한, 제5 게이트 전극(551), 제6 게이트 전극(552), 제7 게이트 전극(553), 제8 게이트 전극(554)은 타 방향(예를 들어, 도 23의 좌우 방향)으로 길게 연장되고, 제7 핀형 액티브 패턴(510) 내지 제10 핀형 액티브 패턴(540)을 교차하도록 형성된다. 구체적으로, 제5 게이트 전극(551)은 제7 핀형 액티브 패턴(510)과 제8 핀형 액티브 패턴(520)을 완전히 교차하고, 제9 핀형 액티브 패턴(530)의 종단과 일부 오버랩될 수 있다. 제7 게이트 전극(553)은 제10 핀형 액티브 패턴(540)과 제9 핀형 액티브 패턴(530)을 완전히 교차하고, 제8 핀형 액티브 패턴(520)의 종단과 일부 오버랩될 수 있다. 제6 게이트 전극(552), 제8 게이트 전극(554)은 각각 제7 핀형 액티브 패턴(510), 제10 핀형 액티브 패턴(540)을 교차하도록 형성된다.The fifth gate electrode 551, the sixth gate electrode 552, the seventh gate electrode 553 and the eighth gate electrode 554 are elongated in the other direction (for example, the left-right direction in FIG. 23) And are formed so as to intersect the seventh pinned active pattern 510 to the tenth pinned active pattern 540. Specifically, the fifth gate electrode 551 completely intersects the seventh pinned active pattern 510 and the eighth pinned active pattern 520, and may partially overlap the end of the ninth pinned active pattern 530. [ The seventh gate electrode 553 completely overlaps the tenth pinned active pattern 540 and the ninth pinned active pattern 530 and may partially overlap the end of the eighth pinned active pattern 520. [ The sixth gate electrode 552 and the eighth gate electrode 554 are formed so as to intersect the seventh pinned active pattern 510 and the tenth pinned active pattern 540, respectively.

도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제5 게이트 전극(551)과 제8 핀형 액티브 패턴(520)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제5 게이트 전극(551)과 제7 핀형 액티브 패턴(510)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제6 게이트 전극(552)과 제7 핀형 액티브 패턴(510)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제7 게이트 전극(553)과 제9 핀형 액티브 패턴(530)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제7 게이트 전극(553)과 제10 핀형 액티브 패턴(540)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제8 게이트 전극(554)과 제10 핀형 액티브 패턴(540)이 교차되는 영역 주변에 정의된다.As shown, the first pull-up transistor PU1 is defined around the region where the fifth gate electrode 551 and the eighth pinned active pattern 520 intersect, the first pull-down transistor PD1 is defined around the fifth gate electrode 551, The first pass transistor PS1 is defined around the region where the seventh pinned active pattern 510 intersects with the seventh pinned active pattern 510. The first pass transistor PS1 is defined around the region where the sixth gate electrode 552 and the seventh pinned active pattern 510 cross Lt; / RTI > The second pull-down transistor PD2 is defined around the region where the seventh gate electrode 553 and the ninth fin active pattern 530 intersect and the second pull-down transistor PD2 is defined around the region where the seventh gate electrode 553 and the ninth fin- The second pass transistor PS2 is defined around the region where the eighth gate electrode 554 and the tenth pinned active pattern 540 intersect.

명확하게 도시하지 않았으나, 제5 내지 제8 게이트 전극(551~554)과, 제7 내지 제10 핀형 액티브 패턴(510, 520, 530, 540)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있다.Recesses are formed on both sides of the region where the fifth to eighth gate electrodes 551 to 554 and the seventh to tenth pinned active patterns 510, 520, 530 and 540 intersect, The source / drain can be formed in the recess.

또한, 다수의 컨택(550)이 형성될 수 있다. Also, a plurality of contacts 550 may be formed.

뿐만 아니라, 공유 컨택(shared contact)(561)은 제8 핀형 액티브 패턴(520), 제7 게이트 전극(553)과, 배선(571)을 동시에 연결한다. 공유 컨택(562)은 제9 핀형 액티브 패턴(530), 제5 게이트 전극(551)과, 배선(572)을 동시에 연결한다. In addition, the shared contact 561 connects the eighth pinned active pattern 520, the seventh gate electrode 553, and the wiring 571 at the same time. The shared contact 562 connects the ninth pinned active pattern 530, the fifth gate electrode 551, and the wiring 572 at the same time.

제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 모두 핀형 트랜지스터로 구현될 수 있으며, 도 10 내지 도 21을 이용하여 전술한 구성을 가질 수 있다. The first pull-up transistor PU1, the first pull-down transistor PD1, the first pass transistor PS1, the second pull-up transistor PU2, the second pull-down transistor PD2 and the second pass transistor PS2 are all of a pin- And may have the above-described configuration using Figs. 10 to 21. Fig.

예를 들어, 제1 풀업 트랜지스터(PU1)를 H - H를 따라 절단한 단면도는 도 11, 도 14, 도 16 및 도 18의 A - A를 따라 절단한 단면도와 실질적으로 동일할 수 있다. 또한, 제1 풀다운 트랜지스터(PD1)를 I - I를 따라 절단한 단면도는 도 11, 도 14, 도 16 및 도 18의 E - E를 따라 절단한 단면도와 실질적으로 동일할 수 있다. 덧붙여, 제1 패스 트랜지스터(PS1)도 제1 풀다운 트랜지스터(PD1)와 실질적으로 동일한 단면을 가질 수 있다. For example, the cross-sectional view of the first pull-up transistor PU1 taken along the line H-H may be substantially the same as the cross-sectional view taken along line A-A of FIGS. 11, 14, 16, and 18. Also, the cross-sectional view of the first pull-down transistor PD1 taken along the line I - I may be substantially the same as the cross-sectional view taken along line E - E of FIGS. 11, 14, 16, and 18. In addition, the first pass transistor PS1 may have substantially the same cross section as the first pull-down transistor PD1.

도 24는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다. 24 is a conceptual diagram for explaining a semiconductor device according to a tenth embodiment of the present invention.

도 24를 참고하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)에서, SRAM 영역(610)에 제1 핀형 트랜지스터(611)가 배치되고, Logic 영역(620)에 제2 핀형 트랜지스터(621)가 배치될 수 있다. 24, in the semiconductor device 10 according to the tenth embodiment of the present invention, the first fin type transistor 611 is arranged in the SRAM region 610 and the second fin type transistor 611 is provided in the logic region 620 621 may be disposed.

제1 핀형 트랜지스터(611)는 도 10 내지 도 17 및 도 19 내지 도 21을 통해 설명한 제1 트랜지스터(201)일 수 있고, 제2 핀형 트랜지스터(621)는 도 10 내지 도 17 및 도 19 내지 도 21을 통해 설명한 제2 트랜지스터(301)일 수 있다. The first fin type transistor 611 may be the first transistor 201 described with reference to FIGS. 10 to 17 and FIGS. 19 to 21, and the second fin type transistor 621 may be the same as that shown in FIGS. 10 to 17 and FIGS. The second transistor 301 described with reference to FIG.

제1 핀형 트랜지스터(611)의 소오스/드레인의 크기(예를 들어, 폭, 높이, 부피 등)는 제2 핀형 트랜지스터(621)의 소오스/드레인의 크기보다 작다. The size (e.g., width, height, volume, etc.) of the source / drain of the first fin type transistor 611 is smaller than the size of the source / drain of the second fin type transistor 621.

도 25 내지 도 32를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 25 내지 도 32의 과정을 통해 형성되는 반도체 장치는 도 10 내지 도 13을 통해 설명한 반도체 장치(4)일 수 있다. 25 to 32, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described. The semiconductor device formed through the processes of FIGS. 25 to 32 may be the semiconductor device 4 described with reference to FIGS. 10 to 13. FIG.

도 25 내지 도 32는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. FIGS. 25 to 32 are intermediate steps for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 25를 참고하면, 기판(100) 상의 제1 영역(I)에 제1 프리 핀형 액티브 패턴(210p)을 형성하고, 기판(100) 상의 제2 영역(II)에 제2 프리 핀형 액티브 패턴(310p)을 형성한다.25, a first pre-finned active pattern 210p is formed on a first region I on a substrate 100 and a second pre-finned active pattern 210p is formed on a second region II on a substrate 100 310p.

구체적으로, 기판(100) 상에 제1 영역(I) 및 제2 영역(II)에 각각 제1 마스크 패턴(2103a) 및 제2 마스크 패턴(2103b)을 형성한 후, 식각 공정을 진행하여 제1 프리 핀형 액티브 패턴(210p) 및 제2 프리 핀형 액티브 패턴(310p)을 형성한다. Specifically, a first mask pattern 2103a and a second mask pattern 2103b are formed on the first region I and the second region II, respectively, on the substrate 100, 1 free-fin-shaped active pattern 210p and a second free-fin-shaped active pattern 310p are formed.

제1 프리 핀형 액티브 패턴(210p)은 제3 방향(X2)을 따라 연장되고, 제2 프리 핀형 액티브 패턴(310p)은 제5 방향(X3)을 따라 연장될 수 있다. 제1 프리 핀형 액티브 패턴(210p) 및 제2 프리 핀형 액티브 패턴(310p)의 주변에는 각각 트렌치가 형성된다. 제1 마스크 패턴(2103a) 및 제2 마스크 패턴(2103b)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.The first free pin type active pattern 210p may extend along the third direction X2 and the second free pin type active pattern 310p may extend along the fifth direction X3. A trench is formed around each of the first free-fin-shaped active pattern 210p and the second free-fin-shaped active pattern 310p. The first mask pattern 2103a and the second mask pattern 2103b may be formed of a material including at least one of, for example, a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

도 26을 참고하면, 기판(100) 상에 필드 절연막(105)을 형성한다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.Referring to FIG. 26, a field insulating film 105 is formed on a substrate 100. The field insulating film 105 may be formed of a material including at least one of, for example, a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

구체적으로, 기판(100) 상에 제1 프리 핀형 액티브 패턴(210p) 및 제2 프리 핀형 액티브 패턴(310p)을 덮는 필드 절연막(105)을 형성한다. 평탄화 공정을 통해, 제2 핀형 액티브 패턴(210), 제3 핀형 액티브 패턴(310) 및 필드 절연막(105)은 동일 평면 상에 놓일 수 있다. 평탄화 공정을 진행하면서, 제1 마스크 패턴(2103a) 및 제2 마스크 패턴(2103b)은 제거될 수 있지만, 이에 제한되는 것은 아니다. 즉, 제1 마스크 패턴(2103a) 및 제2 마스크 패턴(2103b)은 필드 절연막(105)의 형성 이전에 제거되거나, 이후에 진행되는 필드 절연막(105) 리세스 공정 이후에 제거될 수 있다.Specifically, a field insulating film 105 is formed on the substrate 100 so as to cover the first free-form active pattern 210p and the second free-form active pattern 310p. Through the planarization process, the second finned active pattern 210, the third finned active pattern 310, and the field insulating film 105 can be placed on the same plane. While the planarization process is being performed, the first mask pattern 2103a and the second mask pattern 2103b can be removed, but are not limited thereto. That is, the first mask pattern 2103a and the second mask pattern 2103b may be removed prior to the formation of the field insulating film 105, or may be removed after the subsequent field insulating film 105 recessing process.

이어서, 필드 절연막(105)의 일부를 리세스한다. 이를 통해, 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)은 필드 절연막(105)의 상면보다 위로 돌출되게 된다. 즉, 필드 절연막(105)은 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)의 측벽 일부에 접하도록 형성된다. Subsequently, a part of the field insulating film 105 is recessed. Accordingly, the second pinned active pattern 210 and the third pinned active pattern 310 protrude above the upper surface of the field insulating film 105. That is, the field insulating film 105 is formed to contact a part of the side wall of the second fin-shaped active pattern 210 and the third fin-shaped active pattern 310.

이를 통해, 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)은 필드 절연막(105)에 의해 정의될 수 있다. 제2 핀형 액티브 패턴(210)은 제3 방향(X2)으로 순차적으로 배열된 제1 부분(211)과 제2 부분(212)과 제3 부분(213)을 포함한다. 제3 핀형 액티브 패턴(310)은 제5 방향(X3)으로 순차적으로 배열되는 제1 부분(311)과, 제2 부분(312)과, 제3 부분(313)을 포함한다. In this way, the second fin-shaped active pattern 210 and the third fin-shaped active pattern 310 can be defined by the field insulating film 105. The second pinned active pattern 210 includes a first portion 211, a second portion 212 and a third portion 213 sequentially arranged in a third direction X2. The third pinned active pattern 310 includes a first portion 311, a second portion 312 and a third portion 313 which are sequentially arranged in the fifth direction X3.

한편, 필드 절연막(105) 위로 돌출된 제2 핀형 액티브 패턴(210)의 일부 및 제3 핀형 액티브 패턴(310)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 평탄화 공정을 통해 필드 절연막(105) 형성 후, 필드 절연막(105)의 리세스 공정 없이 필드 절연막(105)에 의하여 노출된 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)의 상면을 각각 씨드로 하는 에피 공정에 진행한다. 이를 통해, 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)의 일부가 각각 형성될 수 있다. On the other hand, a part of the second finned active pattern 210 protruding above the field insulating film 105 and a part of the third finned active pattern 310 may be formed by an epitaxial process. Specifically, after forming the field insulating film 105 through the planarization process, the second pinned active pattern 210 and the third pinned active pattern 310 exposed by the field insulating film 105 without recessing the field insulating film 105 ) Are seeded, respectively. Thereby, portions of the second pinned active pattern 210 and the third pinned active pattern 310 can be respectively formed.

또한, 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)에 각각 문턱 전압 조절용 도핑이 수행될 수 있다. 제2 핀형 액티브 패턴(210)을 이용하여 NMOS 핀형 트랜지스터를 제조하는 경우, 불순물은 붕소(B)일 수 있다. 제2 핀형 액티브 패턴(210)을 이용하여 NMOS 핀형 트랜지스터를 제조하는 경우, 불순물은 인(P) 또는 비소(As)일 수 있다. 제3 핀형 액티브 패턴(310)을 이용하여 제조하는 핀형 트랜지스터의 형태에 따라 도핑되는 불순물은 달라질 수 있다. Also, doping for threshold voltage adjustment may be performed on the second pinned active pattern 210 and the third pinned active pattern 310, respectively. When the NMOS finned transistor is fabricated using the second pinned active pattern 210, the impurity may be boron (B). When an NMOS finned transistor is fabricated using the second pinned active pattern 210, the impurity may be phosphorous (P) or arsenic (As). Depending on the type of the pin-type transistor fabricated using the third pinned active pattern 310, doped impurities may vary.

도 27을 참고하면, 제3 마스크 패턴(2104a)을 이용하여 식각 공정을 진행하여, 제2 핀형 액티브 패턴(210)과 교차하여 제4 방향(Y2)으로 연장되는 제1 더미 게이트 패턴(226)을 형성한다. 또한, 제4 마스크 패턴(2104b)을 이용하여 식각 공정을 진행하여, 제3 핀형 액티브 패턴(310)과 교차하여 제6 방향(Y3)으로 연장되는 제2 더미 게이트 패턴(326)을 형성한다. 27, the etching process is performed using the third mask pattern 2104a to form a first dummy gate pattern 226 which intersects the second fin-shaped active pattern 210 and extends in the fourth direction Y2, . The etch process is performed using the fourth mask pattern 2104b to form a second dummy gate pattern 326 that intersects the third pinned active pattern 310 and extends in the sixth direction Y3.

예를 들어, 제1 더미 게이트 패턴(226)은 제2 핀형 액티브 패턴의 제1 부분(211) 상에 형성되고, 제2 더미 게이트 패턴(326)은 제3 핀형 액티브 패턴의 제1 부분(311) 상에 형성될 수 있다. For example, a first dummy gate pattern 226 is formed on the first portion 211 of the second fin-shaped active pattern and a second dummy gate pattern 326 is formed on the first portion 311 of the third fin- ). ≪ / RTI >

제1 더미 게이트 패턴(226)은 제1 더미 게이트 절연막(227)과 제1 더미 게이트 전극(228)을 포함한다. 제2 더미 게이트 패턴(326)은 제2 더미 게이트 절연막(327)과 제2 더미 게이트 전극(328)을 포함한다. 예를 들어, 제1 더미 게이트 절연막(227) 및 제2 더미 게이트 절연막(327)은 실리콘 산화막일 수 있고, 제1 더미 게이트 전극(228) 및 제2 더미 게이트 전극(328)은 폴리 실리콘일 수 있다. The first dummy gate pattern 226 includes a first dummy gate insulating film 227 and a first dummy gate electrode 228. The second dummy gate pattern 326 includes a second dummy gate insulating film 327 and a second dummy gate electrode 328. For example, the first dummy gate insulating film 227 and the second dummy gate insulating film 327 may be silicon oxide films, and the first dummy gate electrode 228 and the second dummy gate electrode 328 may be polysilicon have.

본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 리플레이스먼트 게이트 전극을 형성하기 위해 제1 더미 게이트 패턴(226) 및 제2 더미 게이트 패턴(326)을 형성하는 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 더미 게이트 패턴이 아닌, 트랜지스터의 게이트 절연막 및 게이트 전극으로 사용될 물질을 이용하여 게이트 패턴을 형성할 수 있음은 물론이다. The first dummy gate pattern 226 and the second dummy gate pattern 326 are formed to form the replacement gate electrode in the semiconductor device manufacturing method according to the embodiment of the present invention, It is not. That is, it is needless to say that a gate pattern can be formed by using a material to be used as a gate insulating film and a gate electrode of a transistor, not a dummy gate pattern.

이어서, 도면에 도시되지 않았지만, 제1 더미 게이트 패턴(226), 제2 더미 게이트 패턴(326), 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)을 덮는 보호막을 형성할 수 있다. 보호막은 이후에 진행되는 트리밍 공정에서, 제1 더미 게이트 패턴(226)의 제1 더미 게이트 전극(228)이 식각 공정에 대해 노출되지 않도록 하는 역할을 할 수 있다.A protective film covering the first dummy gate pattern 226, the second dummy gate pattern 326, the second finned active pattern 210, and the third finned active pattern 310 can be formed have. The protective film may serve to prevent the first dummy gate electrode 228 of the first dummy gate pattern 226 from being exposed to the etching process in a subsequent trimming process.

도 28을 참고하면, 제2 영역(II)을 덮는 블로킹 패턴(20)을 형성한다. 블로킹 패턴(20)은 제2 영역(II)에만 형성되므로, 제1 영역(I)은 블로킹 패턴(20)에 의해 노출된다.Referring to FIG. 28, a blocking pattern 20 covering the second region II is formed. Since the blocking pattern 20 is formed only in the second region II, the first region I is exposed by the blocking pattern 20.

블로킹 패턴(20)은 필드 절연막(105) 상에 형성된다. 블로킹 패턴(20)은 제2 더미 게이트 패턴(326) 및 제3 핀형 액티브 패턴(310)을 덮는다. The blocking pattern 20 is formed on the field insulating film 105. The blocking pattern 20 covers the second dummy gate pattern 326 and the third pinned active pattern 310.

반면, 제1 영역(I)에 형성된 제1 더미 게이트 패턴(226) 및 제2 핀형 액티브 패턴(210)은 노출되어 있다. On the other hand, the first dummy gate pattern 226 and the second fin-shaped active pattern 210 formed in the first region I are exposed.

도 29를 참고하면, 제1 영역(I)에서, 제1 더미 게이트 패턴(226)을 마스크로 이용하여, 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212) 및 제2 핀형 액티브 패턴의 제3 부분(213)을 트리밍한다. 29, the second portion 212 of the second fin-shaped active pattern protruding above the upper surface of the field insulating film 105 is formed by using the first dummy gate pattern 226 as a mask in the first region I And the third portion 213 of the second fin-shaped active pattern.

제2 핀형 액티브 패턴의 제2 부분(212) 및 제2 핀형 액티브 패턴의 제3 부분(213)을 트리밍하는 것은 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 액티브 패턴의 제2 부분(212) 및 제2 핀형 액티브 패턴의 제3 부분(213)의 높이 및 폭을 감소시키는 것을 포함한다. The trimming of the second portion 212 of the second pinned active pattern and the third portion 213 of the second pinned active pattern may be performed by trimming the second portion of the second pinned active pattern 212 and the third portion 213 of the second fin-shaped active pattern.

제2 핀형 액티브 패턴(210)을 트리밍하는 것은 예를 들어, 식각 공정(30)을 이용할 수 있다. 예를 들어, 식각 공정(30)은 제2 핀형 액티브 패턴(210)에 대한 식각 선택비를 갖는 물질을 이용할 수 있다. 즉, 식각 공정(30)에 의해, 제2 핀형 액티브 패턴의 제2 부분(212) 및 제3 부분(213)만이 식각되고, 필드 절연막(105)은 식각되지 않을 수 있다. The second pinned active pattern 210 may be trimmed, for example, using the etching process 30. For example, the etch process 30 may utilize a material having an etch selectivity for the second finned active pattern 210. That is, only the second portion 212 and the third portion 213 of the second fin-shaped active pattern are etched by the etching process 30, and the field insulating film 105 may not be etched.

이어서, 제2 영역(II)을 덮는 블로킹 패턴(20)을 제거한다. Then, the blocking pattern 20 covering the second region II is removed.

도 30을 참고하면, 제1 더미 게이트 패턴(226)의 측벽 상에 제2 게이트 스페이서(240)를 형성한다. 또한, 제2 더미 게이트 패턴(326)의 측벽 상에 제3 게이트 스페이서(340)를 형성한다. Referring to FIG. 30, a second gate spacer 240 is formed on the sidewalls of the first dummy gate pattern 226. A third gate spacer 340 is also formed on the sidewalls of the second dummy gate pattern 326.

제2 게이트 스페이서(240)는 제2 핀형 액티브 패턴의 제2 부분(212) 상에 형성되고, 제3 게이트 스페이서(340)는 제3 핀형 액티브 패턴의 제2 부분(312) 상에 형성될 수 있다. A second gate spacer 240 may be formed on the second portion 212 of the second pinned active pattern and a third gate spacer 340 may be formed on the second portion 312 of the third pinned active pattern have.

구체적으로, 제1 더미 게이트 패턴(226), 제2 더미 게이트 패턴(326), 제2 핀형 액티브 패턴(210) 및 제3 핀형 액티브 패턴(310)을 덮는 스페이서막을 형성한다. 이 후, 에치백 공정을 진행하여, 제2 게이트 스페이서(240) 및 제3 게이트 스페이서(340)를 형성할 수 있다. Specifically, a spacer film covering the first dummy gate pattern 226, the second dummy gate pattern 326, the second finned active pattern 210, and the third finned active pattern 310 is formed. Thereafter, the etch back process may be performed to form the second gate spacer 240 and the third gate spacer 340.

덧붙여, 제1 더미 게이트 패턴(226)을 마스크로 이용하여, 제1 더미 게이트 패턴(226)의 양측에 노출된 제2 핀형 액티브 패턴의 제3 부분(213)의 일부를 제거하여, 제2 핀형 액티브 패턴의 제3 부분(213) 내에 제1 리세스(230r)을 형성한다. A part of the third portion 213 of the second pinned active pattern exposed on both sides of the first dummy gate pattern 226 is removed using the first dummy gate pattern 226 as a mask, The first recess 230r is formed in the third portion 213 of the active pattern.

제2 더미 게이트 패턴(326)을 마스크로 이용하여, 제2 더미 게이트 패턴(326)의 양측에 노출된 제3 핀형 액티브 패턴의 제3 부분(313)의 일부를 제거하여, 제3 핀형 액티브 패턴의 제3 부분(313) 내에 제2 리세스(330r)을 형성한다. A part of the third portion 313 of the third pinned active pattern exposed on both sides of the second dummy gate pattern 326 is removed using the second dummy gate pattern 326 as a mask, The second recess 330r is formed in the third portion 313 of the second substrate 310. [

이 때, 제2 리세스(330r)에 의해 노출되는 제3 핀형 액티브 패턴의 제2 부분(312)의 높이(h22)는 제1 리세스(230r)에 의해 노출되는 제2 핀형 액티브 패턴의 제2 부분(212)의 높이(h21)보다 높다. At this time, the height h22 of the second portion 312 of the third pinned active pattern exposed by the second recess 330r is equal to the height h22 of the second pinned active pattern exposed by the first recess 230r Is higher than the height (h21) of the two portions (212).

제2 핀형 액티브 패턴의 제2 부분(212)은 트리밍이 되어 높이가 감소하였지만, 제3 핀형 액티브 패턴의 제2 부분(312)은 트리밍이 되지 않았기 때문이다. The second portion 212 of the second pinned active pattern has been trimming to a reduced height, but the second portion 312 of the third pinned active pattern has not been trimmed.

도 31을 참고하면, 제2 핀형 액티브 패턴의 제3 부분(213) 상에, 제1 리세스(230r)을 채우는 제2 소오스/드레인(230)을 형성한다. Referring to FIG. 31, a second source / drain 230 filling the first recess 230r is formed on the third portion 213 of the second fin-shaped active pattern.

제3 핀형 액티브 패턴의 제3 부분(313) 상에, 제2 리세스(330r)을 채우는 제3 소오스/드레인(330)을 형성한다.On the third portion 313 of the third pinned active pattern, a third source / drain 330 filling the second recess 330r is formed.

제2 소오스/드레인(230)과 제3 소오스/드레인(330)은 예를 들어, 에피택셜 성장법을 이용하여 형성할 수 있다. The second source / drain 230 and the third source / drain 330 can be formed by, for example, epitaxial growth.

도 32를 참고하면, 제2 소오스/드레인(230), 제3 소오스/드레인(330), 제1 더미 게이트 패턴(226) 및 제2 더미 게이트 패턴(326) 등을 덮는 층간 절연막(150)을 필드 절연막(105) 상에 형성한다. 32, an interlayer insulating film 150 covering the second source / drain 230, the third source / drain 330, the first dummy gate pattern 226, the second dummy gate pattern 326, Is formed on the field insulating film 105.

층간 절연막(150)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.The interlayer insulating film 150 may include at least one of a low dielectric constant material, an oxide film, a nitride film, and an oxynitride film. Low dielectric constant materials include, for example, FOX (Flowable Oxide), TONZ Silicon (TOSZ), Undoped Silica Glass (USG), Borosilica Glass (BSG), PhosphoSilaca Glass (PSG), Borophosphosilicate Glass (BPSG), Plasma Enhanced Tetra Ethyl Ortho Silicate, Fluoride Silicate Glass (FSG), High Density Plasma (HDP) oxide, Plasma Enhanced Oxide (PEOX), FCVD (Flowable CVD) oxide or a combination thereof.

이어서, 제1 더미 게이트 전극(228) 및 제2 더미 게이트 전극(328)의 상면이 노출될 때까지, 층간 절연막(150)을 평탄화한다. 그 결과, 제3 마스크 패턴(2104a) 및 제4 마스크 패턴(2104b)이 제거되고 제1 더미 게이트 전극(228) 및 제2 더미 게이트 전극(328)의 상면이 노출될 수 있다. Then, the interlayer insulating film 150 is planarized until the upper surfaces of the first dummy gate electrode 228 and the second dummy gate electrode 328 are exposed. As a result, the third mask pattern 2104a and the fourth mask pattern 2104b may be removed and the top surfaces of the first dummy gate electrode 228 and the second dummy gate electrode 328 may be exposed.

이어서, 제1 더미 게이트 패턴(226) 및 제2 더미 게이트 패턴(326)은 제거한다. 제1 더미 게이트 패턴(226) 및 제2 더미 게이트 패턴(326)이 각각 제거됨으로써 형성된 공간을 각각 채워줌으로써, 도 10에서 도시되는 제2 게이트 전극(220) 및 제3 게이트 전극(320)을 형성한다. Subsequently, the first dummy gate pattern 226 and the second dummy gate pattern 326 are removed. The second gate electrode 220 and the third gate electrode 320 shown in FIG. 10 are formed by filling the space formed by removing the first dummy gate pattern 226 and the second dummy gate pattern 326, respectively, do.

도 25 내지 도 27, 도 30 내지 도 34를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 25 내지 도 27, 도 30 내지 도 34의 과정을 통해 형성되는 반도체 장치는 도 14를 통해 설명한 반도체 장치(5)일 수 있다. A method of manufacturing a semiconductor device according to another embodiment of the present invention will be described with reference to FIGS. 25 to 27 and 30 to 34. FIG. The semiconductor device formed through the processes of FIGS. 25 to 27 and 30 to 34 may be the semiconductor device 5 described with reference to FIG.

도 33 및 도 34는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.33 and 34 are intermediate diagrams for explaining a semiconductor device manufacturing method according to another embodiment of the present invention.

도 33을 참고하면, 제2 영역(II)을 덮는 블로킹 패턴(20)을 형성한다. 블로킹 패턴(20)은 제2 영역(II)에만 형성되므로, 제1 영역(I)은 블로킹 패턴(20)에 의해 노출된다.Referring to Fig. 33, a blocking pattern 20 covering the second region II is formed. Since the blocking pattern 20 is formed only in the second region II, the first region I is exposed by the blocking pattern 20.

블로킹 패턴(20)은 필드 절연막(105) 상에 형성된다. 블로킹 패턴(20)은 제3 핀형 액티브 패턴(310)을 덮는다. 반면, 제1 영역(I)에 형성된 제2 핀형 액티브 패턴(210)은 노출되어 있다.The blocking pattern 20 is formed on the field insulating film 105. The blocking pattern 20 covers the third pinned active pattern 310. On the other hand, the second pinned active pattern 210 formed in the first region I is exposed.

도 34를 참고하면, 블로킹 패턴(20)을 마스크로 이용하여, 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 액티브 패턴(210)을 트리밍한다. 구체적으로, 제2 핀형 액티브 패턴(210)의 제1 부분(211), 제2 부분(212) 및 제3 부분(213)을 트리밍한다. 34, the second pinned active pattern 210 protruding above the upper surface of the field insulating film 105 is trimmed by using the blocking pattern 20 as a mask. Specifically, the first portion 211, the second portion 212, and the third portion 213 of the second pinned active pattern 210 are trimmed.

제2 핀형 액티브 패턴(210)을 트리밍하는 것은 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 액티브 패턴(210)의 높이 및 폭을 감소시키는 것을 포함한다. Trimming the second fin-shaped active pattern 210 includes reducing the height and width of the second fin-shaped active pattern 210 protruding above the top surface of the field insulating film 105.

이어서, 제2 영역(II)을 덮는 블로킹 패턴(20)을 제거한다.Then, the blocking pattern 20 covering the second region II is removed.

도 27, 도 30 내지 도 32를 참고하면, 제3 마스크 패턴(2104a)을 이용하여 식각 공정을 진행하여, 제4 방향(Y2)으로 연장되는 제1 더미 게이트 패턴(226)을 제2 핀형 액티브 패턴의 제1 부분(211) 상에 형성한다. 또한, 제4 마스크 패턴(2104b)을 이용하여 식각 공정을 진행하여, 제6 방향(Y3)으로 연장되는 제2 더미 게이트 패턴(326)을 제3 핀형 액티브 패턴의 제1 부분(311) 상에 형성한다.Referring to FIGS. 27 and 30 to 32, the etching process is performed using the third mask pattern 2104a to form the first dummy gate pattern 226 extending in the fourth direction Y2 as the second fin- Is formed on the first portion 211 of the pattern. The etching process is performed by using the fourth mask pattern 2104b so that the second dummy gate pattern 326 extending in the sixth direction Y3 is formed on the first portion 311 of the third pinned active pattern .

이어서, 제2 핀형 액티브 패턴의 제2 부분(212) 상에 제2 게이트 스페이서(240)를 형성하고, 제3 핀형 액티브 패턴의 제2 부분(312) 상에 제3 게이트 스페이서(340)를 형성한다. A second gate spacer 240 is then formed on the second portion 212 of the second pinned active pattern and a third gate spacer 340 is formed on the second portion 312 of the third pinned active pattern do.

또한, 제1 더미 게이트 패턴(226)을 마스크로 이용하여, 제2 핀형 액티브 패턴의 제3 부분(213) 내에 제1 리세스(230r)을 형성하고, 제2 더미 게이트 패턴(326)을 마스크로 이용하여, 제3 핀형 액티브 패턴의 제3 부분(313) 내에 제2 리세스(330r)을 형성한다.The first recess 230r is formed in the third portion 213 of the second fin-shaped active pattern using the first dummy gate pattern 226 as a mask, To form a second recess 330r in the third portion 313 of the third pinned active pattern.

이어서, 제2 핀형 액티브 패턴의 제3 부분(213) 상에, 제1 리세스(230r)을 채우는 제2 소오스/드레인(230)을 형성한다. 제3 핀형 액티브 패턴의 제3 부분(313) 상에, 제2 리세스(330r)을 채우는 제3 소오스/드레인(330)을 형성한다.Then, on the third portion 213 of the second fin-shaped active pattern, a second source / drain 230 filling the first recess 230r is formed. On the third portion 313 of the third pinned active pattern, a third source / drain 330 filling the second recess 330r is formed.

도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다. 35 is a block diagram of an electronic system including a semiconductor device according to some embodiments of the present invention.

도 35를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.35, an electronic system 1100 according to an embodiment of the present invention includes a controller 1110, an input / output device 1120, a memory device 1130, an interface 1140, and a bus 1150, bus). The controller 1110, the input / output device 1120, the storage device 1130, and / or the interface 1140 may be coupled to each other via a bus 1150. The bus 1150 corresponds to a path through which data is moved.

컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.The controller 1110 may include at least one of a microprocessor, a digital signal process, a microcontroller, and logic elements capable of performing similar functions. The input / output device 1120 may include a keypad, a keyboard, a display device, and the like. The storage device 1130 may store data and / or instructions and the like. The interface 1140 may perform the function of transmitting data to or receiving data from the communication network. Interface 1140 may be in wired or wireless form. For example, the interface 1140 may include an antenna or a wired or wireless transceiver. Although not shown, the electronic system 1100 is an operation memory for improving the operation of the controller 1110, and may further include a high-speed DRAM and / or an SRAM. The semiconductor device according to the embodiments of the present invention may be provided in the storage device 1130 or may be provided as a part of the controller 1110, the input / output device 1120, the I / O, and the like.

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.Electronic system 1100 can be a personal digital assistant (PDA) portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player a music player, a memory card, or any electronic device capable of transmitting and / or receiving information in a wireless environment.

도 36 및 도 37은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 36은 태블릿 PC이고, 도 37은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자(1~10) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.36 and 37 are exemplary semiconductor systems to which a semiconductor device according to some embodiments of the present invention may be applied. Fig. 36 is a tablet PC, and Fig. 37 is a notebook. At least one of the semiconductor devices 1 to 10 according to the embodiments of the present invention can be used for a tablet PC, a notebook computer, and the like. It will be apparent to those skilled in the art that semiconductor devices according to some embodiments of the present invention may be applied to other integrated circuit devices not illustrated.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

100: 기판 105: 필드 절연막
110, 210, 260, 310, 360, 410: 핀형 액티브 패턴
120, 220, 320: 게이트 전극
130, 230, 280, 330, 380, 430: 소오스/드레인
135, 235: 핀 스페이서 140, 240, 340: 게이트 스페이서100: substrate 105: field insulating film
110, 210, 260, 310, 360, 410: a pinned active pattern
120, 220, 320: gate electrode
130, 230, 280, 330, 380, 430: source / drain
135, 235: pin spacer 140, 240, 340: gate spacer

Claims (20)

기판 상에 형성되고, 제1 방향으로 연장되고, 제1 내지 제3 부분을 포함하는 제1 핀형 액티브 패턴으로, 상기 제1 내지 제3 부분은 상기 제1 방향으로 순차적으로 배치되고, 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이보다 높은 제1 핀형 액티브 패턴;
상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 부분 상에 형성되는 게이트 전극; 및
상기 제3 부분 상에 형성되는 제1 소오스/드레인을 포함하는 반도체 장치.A first pinned active pattern formed on a substrate and extending in a first direction, the first pinned active pattern comprising first through third portions, wherein the first through third portions are sequentially arranged in the first direction, Wherein the height from the upper surface to the upper surface of the first portion is higher than the height from the upper surface of the substrate to the upper surface of the second portion and the height from the upper surface of the substrate to the upper surface of the second portion, A first pinned active pattern higher than a height to an upper surface of the portion;
A gate electrode extending in a second direction different from the first direction, the gate electrode being formed on the first portion; And
And a first source / drain formed on the third portion. 제1 항에 있어서,
상기 기판 상에 형성되고, 상기 제1 핀형 액티브 패턴의 측벽 일부와 접하는 필드 절연막을 더 포함하고,
상기 제3 부분의 측벽은 상기 필드 절연막과 전체적으로 접하는 반도체 장치.The method according to claim 1,
Further comprising a field insulating film formed on the substrate and in contact with a part of a side wall of the first pinned active pattern,
And the sidewalls of the third portion are entirely in contact with the field insulating film. 제2 항에 있어서,
상기 필드 절연막의 상면으로부터 제1 높이에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 큰 반도체 장치.3. The method of claim 2,
Wherein a width of the first portion is greater than a width of the second portion at a first height from an upper surface of the field insulating film. 제1 항에 있어서,
상기 제2 부분의 상면과 상기 제1 부분의 상면의 프로파일은 비연속되고,
상기 제2 방향으로 마주하는 상기 제2 부분의 양 측벽과, 상기 제2 방향으로 마주하는 상기 제1 부분의 양 측벽의 프로파일은 비연속되는 반도체 장치.The method according to claim 1,
The upper surface of the second portion and the upper surface of the first portion are discontinuous,
Wherein both side walls of the second portion facing in the second direction and the profiles of both side walls of the first portion facing the second direction are discontinuous. 제4 항에 있어서,
상기 제1 부분은 연결 측벽을 포함하고,
상기 연결 측벽은 상기 제1 부분의 상면과 상기 제2 부분의 상면을 연결하고, 상기 제1 부분의 양 측벽과 상기 제2 부분의 양 측벽을 연결하는 반도체 장치.5. The method of claim 4,
The first portion including a connecting sidewall,
The connecting sidewall connects an upper surface of the first portion and an upper surface of the second portion, and connects both sidewalls of the first portion and both sidewalls of the second portion. 제5 항에 있어서,
상기 제2 부분 상에 형성되고, 상기 제2 방향으로 연장되는 게이트 스페이서를 더 포함하고,
상기 게이트 스페이서는 상기 연결 측벽과 오버랩되는 반도체 장치.6. The method of claim 5,
And a gate spacer formed on the second portion and extending in the second direction,
And the gate spacer overlaps with the connection sidewall. 제1 영역 및 제2 영역을 포함하는 기판;
상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 내지 제3 부분을 포함하고 상기 제1 내지 제3 부분은 상기 제1 방향으로 순차적으로 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제3 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터; 및
상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제4 내지 제6 부분을 포함하고 상기 제4 내지 제6 부분은 상기 제3 방향으로 순차적으로 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제4 부분 상에 형성되는 제2 게이트 전극과, 상기 제6 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고,
상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이보다 높고,
상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이 및 상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제6 부분의 상면까지의 높이보다 높은 반도체 장치.A substrate comprising a first region and a second region;
Wherein the first transistor is formed on the substrate and extends in a first direction and includes first to third portions and the first to third portions are formed in the first direction A first gate electrode extending in a second direction different from the first direction and formed on the first portion; and a second source / drain region formed on the first portion, the first source / A first transistor including a drain; And
A second transistor formed in the second region, the second transistor being formed on the substrate and extending in a third direction and including fourth to sixth portions, the fourth to sixth portions being formed in the third direction A second gate electrode extending in a fourth direction different from the third direction and formed on the fourth portion; and a second source / drain region formed on the sixth portion, the second source / And a second transistor including a drain,
Wherein a height from an upper surface of the substrate to an upper surface of the first portion is higher than a height from an upper surface of the substrate to an upper surface of the second portion, The height of the third portion is higher than the height of the third portion,
Wherein the height from the upper surface of the substrate to the upper surface of the fourth portion and the height from the upper surface of the substrate to the upper surface of the fifth portion are higher than the height from the upper surface of the substrate to the upper surface of the sixth portion. 제7 항에 있어서,
상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이와 동일한 반도체 장치.8. The method of claim 7,
Wherein a height from an upper surface of the substrate to an upper surface of the fourth portion is equal to a height from an upper surface of the substrate to an upper surface of the fifth portion. 제8 항에 있어서,
상기 제1 트랜지스터는 상기 제2 부분 상에 형성되는 제1 게이트 스페이서를 더 포함하고,
상기 제2 트랜지스터는 상기 제5 부분 상에 형성되는 제2 게이트 스페이서를 더 포함하는 반도체 장치.9. The method of claim 8,
Wherein the first transistor further comprises a first gate spacer formed on the second portion,
And the second transistor further comprises a second gate spacer formed on the fifth portion. 제8 항에 있어서,
상기 기판 상에 형성되고, 상기 제1 핀형 액티브 패턴의 측벽 일부와 접하는 필드 절연막을 더 포함하고,
상기 제3 부분의 측벽은 상기 필드 절연막과 전체적으로 접하는 반도체 장치.9. The method of claim 8,
Further comprising a field insulating film formed on the substrate and in contact with a part of a side wall of the first pinned active pattern,
And the sidewalls of the third portion are entirely in contact with the field insulating film. 제10 항에 있어서,
상기 제1 영역은 SRAM 영역이고, 상기 제2 영역은 로직 영역인 반도체 장치.11. The method of claim 10,
Wherein the first region is an SRAM region and the second region is a logic region. 제10 항에 있어서,
상기 제1 영역은 SRAM의 PMOS 형성 영역이고, 상기 제2 영역은 SRAM의 NMOS 형성 영역인 반도체 장치.11. The method of claim 10,
Wherein the first region is a PMOS formation region of the SRAM, and the second region is an NMOS formation region of the SRAM. 제7 항에 있어서,
상기 제2 소오스/드레인의 상기 제4 방향으로의 폭은 상기 제1 소오스/드레인의 상기 제2 방향으로의 폭보다 큰 반도체 장치.8. The method of claim 7,
And the width of the second source / drain in the fourth direction is larger than the width of the first source / drain in the second direction. 제1 영역 및 제2 영역을 포함하는 기판;
상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제2 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터; 및
상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제3 방향으로 양측에 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고,
상기 제2 소오스/드레인의 상기 제4 방향으로의 폭은 상기 제1 소오스/드레인의 상기 제2 방향으로의 폭보다 큰 반도체 장치.A substrate comprising a first region and a second region;
Wherein the first transistor is formed on the substrate and extends in a first direction and includes a first portion and a second portion and the second portion includes a first portion formed in the first region, A first gate electrode formed on the first portion and extending in a second direction different from the first direction and formed on the second portion; A first transistor including a first source / drain; And
Wherein the second transistor is formed on the substrate and extends in a third direction and includes a third portion and a fourth portion and the fourth portion is formed in the second region, A second gate electrode formed on the third portion and extending in a fourth direction different from the third direction and formed on the fourth portion; And a second transistor including a second source / drain,
And the width of the second source / drain in the fourth direction is larger than the width of the first source / drain in the second direction. 제14 항에 있어서,
상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고,
상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이보다 높은 반도체 장치.15. The method of claim 14,
The height from the upper surface of the substrate to the upper surface of the first portion is higher than the height from the upper surface of the substrate to the upper surface of the second portion,
Wherein the height from the upper surface of the substrate to the upper surface of the third portion is higher than the height from the upper surface of the substrate to the upper surface of the fourth portion. 제15 항에 있어서,
상기 제1 핀형 액티브 패턴은 상기 제1 부분과 상기 제2 부분 사이에 배치되는 제5 부분을 포함하고,
상기 기판의 상면으로부터 상기 제5 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 낮고, 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높은 반도체 장치.16. The method of claim 15,
The first pinned active pattern comprising a fifth portion disposed between the first portion and the second portion,
Wherein the height from the upper surface of the substrate to the upper surface of the fifth portion is lower than the height from the upper surface of the substrate to the upper surface of the first portion and higher than the height from the upper surface of the substrate to the upper surface of the second portion. 제15 항에 있어서,
상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 높은 반도체 장치.16. The method of claim 15,
Wherein the height from the upper surface of the substrate to the upper surface of the third portion is higher than the height from the upper surface of the substrate to the upper surface of the first portion. 제14 항에 있어서,
상기 제2 소오스/드레인의 높이는 상기 제1 소오스/드레인의 높이보다 높은 반도체 장치.15. The method of claim 14,
And the height of the second source / drain is higher than the height of the first source / drain. 제1 영역 및 제2 영역을 포함하는 기판;
상기 제1 영역에 형성되는 제1 트랜지스터로서, 상기 제1 트랜지스터는 상기 기판 상에 형성되고 제1 방향으로 연장되고 제1 부분 및 제2 부분을 포함하고 상기 제2 부분은 상기 제1 부분을 중심으로 상기 제1 방향으로 양측에 배치되는 제1 핀형 액티브 패턴과, 상기 제1 방향과 다른 제2 방향으로 연장되고 상기 제1 부분 상에 형성되는 제1 게이트 전극과, 상기 제2 부분 상에 형성되는 제1 소오스/드레인을 포함하는 제1 트랜지스터; 및
상기 제2 영역에 형성되는 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 기판 상에 형성되고 제3 방향으로 연장되고 제3 부분 및 제4 부분을 포함하고 상기 제4 부분은 상기 제3 부분을 중심으로 상기 제3 방향으로 양측에 배치되는 제2 핀형 액티브 패턴과, 상기 제3 방향과 다른 제4 방향으로 연장되고 상기 제3 부분 상에 형성되는 제2 게이트 전극과, 상기 제4 부분 상에 형성되는 제2 소오스/드레인을 포함하는 제2 트랜지스터를 포함하고,
상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제2 부분의 상면까지의 높이보다 높고,
상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제4 부분의 상면까지의 높이보다 높고,
상기 기판의 상면으로부터 상기 제3 부분의 상면까지의 높이는 상기 기판의 상면으로부터 상기 제1 부분의 상면까지의 높이보다 높은 반도체 장치.A substrate comprising a first region and a second region;
Wherein the first transistor is formed on the substrate and extends in a first direction and includes a first portion and a second portion and the second portion includes a first portion formed in the first region, A first gate electrode formed on the first portion and extending in a second direction different from the first direction and formed on the second portion; A first transistor including a first source / drain; And
Wherein the second transistor is formed on the substrate and extends in a third direction and includes a third portion and a fourth portion and the fourth portion is formed in the second region, A second gate electrode formed on the third portion and extending in a fourth direction different from the third direction and formed on the fourth portion; And a second transistor including a second source / drain,
The height from the upper surface of the substrate to the upper surface of the first portion is higher than the height from the upper surface of the substrate to the upper surface of the second portion,
The height from the upper surface of the substrate to the upper surface of the third portion is higher than the height from the upper surface of the substrate to the upper surface of the fourth portion,
Wherein the height from the upper surface of the substrate to the upper surface of the third portion is higher than the height from the upper surface of the substrate to the upper surface of the first portion. 필드 절연막에 의해 정의되고, 제1 방향으로 연장되고, 상기 제1 방향으로 순차적으로 배열되는 제1 내지 제3 부분을 포함하고, 상기 필드 절연막의 상면보다 위로 돌출되는 핀형 액티브 패턴을 형성하고,
상기 제1 부분 상에서, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 핀형 액티브 패턴과 교차하는 더미 게이트 전극을 형성하고,
상기 더미 게이트 전극을 마스크로 이용하여, 상기 필드 절연막의 상면 위로 돌출된 상기 제2 부분 및 제3 부분을 트리밍하고,
상기 트리밍 후, 상기 제2 부분 및 상기 더미 게이트 전극의 측벽 상에 게이트 스페이서를 형성하고,
상기 더미 게이트 전극을 마스크로 이용하여, 상기 제3 부분 내에 리세스를 형성하고,
상기 제3 부분 상에, 상기 리세스를 채우는 소오스/드레인을 형성하는 것을 포함하는 반도체 장치 제조 방법.Forming a pinned active pattern which is defined by a field insulating film and extends in a first direction and which includes first to third portions sequentially arranged in the first direction and which protrudes above the upper surface of the field insulating film,
Forming a dummy gate electrode on the first portion, the dummy gate electrode extending in a second direction different from the first direction and intersecting the pinned active pattern,
Using the dummy gate electrode as a mask, trimming the second portion and the third portion protruding above the upper surface of the field insulating film,
After the trimming, a gate spacer is formed on the sidewalls of the second portion and the dummy gate electrode,
Forming a recess in the third portion using the dummy gate electrode as a mask,
And forming a source / drain on the third portion to fill the recess.
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US15/344,834 US10163913B2 (en) 2014-09-03 2016-11-07 Semiconductor device and method for fabricating the same
US16/196,197 US10770467B2 (en) 2014-09-03 2018-11-20 Semiconductor device and method for fabricating the same

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102227128B1 (en) * 2014-09-03 2021-03-12 삼성전자주식회사 Semiconductor device and method for fabricating the same
KR102224849B1 (en) * 2015-03-24 2021-03-08 삼성전자주식회사 Semiconductor device having stressor and method of fabricating the same
US10593801B2 (en) * 2015-04-10 2020-03-17 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US10177143B2 (en) * 2015-10-28 2019-01-08 Taiwan Semiconductor Manufacturing Company Limited FinFET device and method for fabricating the same
US9768178B2 (en) * 2015-11-11 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, static random access memory cell and manufacturing method of semiconductor device
KR102509925B1 (en) * 2015-12-03 2023-03-15 삼성전자주식회사 Method of fabricating the semiconductor device
US9935199B2 (en) * 2016-01-15 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure
KR102486477B1 (en) * 2016-05-31 2023-01-06 삼성전자주식회사 Semiconductor device and method for fabricating the same
KR102514097B1 (en) * 2016-08-03 2023-03-23 삼성전자주식회사 Semiconductor device and method for fabricating the same
US9748382B1 (en) 2016-10-24 2017-08-29 International Business Machines Corporation Self aligned top extension formation for vertical transistors
CN108122976B (en) * 2016-11-29 2020-11-03 中芯国际集成电路制造(上海)有限公司 Semiconductor structure, forming method thereof and SRAM
US10453943B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
US10290738B2 (en) 2017-04-10 2019-05-14 Globalfoundries Inc. Methods of forming epi semiconductor material on a recessed fin in the source/drain regions of a FinFET device
US10483266B2 (en) * 2017-04-20 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible merge scheme for source/drain epitaxy regions
US10121868B1 (en) * 2017-05-03 2018-11-06 Globalfoundries Inc. Methods of forming epi semiconductor material on a thinned fin in the source/drain regions of a FinFET device
KR102365109B1 (en) 2017-08-22 2022-02-18 삼성전자주식회사 Integrated circuit devices
US10510894B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
US10720334B2 (en) * 2018-07-20 2020-07-21 Asm Ip Holding B.V. Selective cyclic dry etching process of dielectric materials using plasma modification
US10720337B2 (en) 2018-07-20 2020-07-21 Asm Ip Holding B.V. Pre-cleaning for etching of dielectric materials
KR102618493B1 (en) 2018-08-03 2023-12-27 삼성전자주식회사 Semiconductor devices
US11616144B2 (en) * 2018-09-05 2023-03-28 Samsung Electronics Co., Ltd. Semiconductor device
TWI808513B (en) * 2021-06-30 2023-07-11 大陸商長江存儲科技有限責任公司 Storage device having three dimensional transistor
TWI807457B (en) * 2021-06-30 2023-07-01 大陸商長江存儲科技有限責任公司 Storage device having three dimensional transistor
TWI831063B (en) * 2021-06-30 2024-02-01 大陸商長江存儲科技有限責任公司 Three dimensional storage device having three dimensional transistor and forming method thereof
TWI808511B (en) * 2021-06-30 2023-07-11 大陸商長江存儲科技有限責任公司 Memory peripheral circuit with three-dimensional transistors and its manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070002739A (en) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 Semiconductor device and method for fabrication of the same
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
US20110147842A1 (en) * 2009-12-23 2011-06-23 Annalisa Cappellani Multi-gate semiconductor device with self-aligned epitaxial source and drain
US20130270652A1 (en) * 2012-04-13 2013-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for FinFETs

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050062088A1 (en) * 2003-09-22 2005-03-24 Texas Instruments Incorporated Multi-gate one-transistor dynamic random access memory
KR100550343B1 (en) * 2003-11-21 2006-02-08 삼성전자주식회사 Method of manufacturing semiconductor device having multiple channels MOS transistor
KR100594282B1 (en) 2004-06-28 2006-06-30 삼성전자주식회사 Semiconductor device comprising FinFET and fabricating method thereof
US7525160B2 (en) * 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
KR100751803B1 (en) * 2006-08-22 2007-08-23 삼성전자주식회사 Method of forming a semiconductor device
KR20090011886A (en) * 2007-07-27 2009-02-02 삼성전자주식회사 Capacitorless dram and methods of manufacturing and operating the same
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
CN101911302B (en) * 2008-01-10 2013-07-03 富士通半导体股份有限公司 Semiconductor device and manufacturing method thereof
KR20100081667A (en) 2009-01-07 2010-07-15 삼성전자주식회사 Semiconductor devices having strained channels and methods of manufacturing the same
US8373238B2 (en) 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8937353B2 (en) 2010-03-01 2015-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Dual epitaxial process for a finFET device
US9076817B2 (en) * 2011-08-04 2015-07-07 International Business Machines Corporation Epitaxial extension CMOS transistor
US8643108B2 (en) 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
US8658505B2 (en) * 2011-12-14 2014-02-25 International Business Machines Corporation Embedded stressors for multigate transistor devices
JP5816560B2 (en) 2012-01-10 2015-11-18 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof
KR101823105B1 (en) * 2012-03-19 2018-01-30 삼성전자주식회사 Method for fabricating field effect transistor
KR101912582B1 (en) 2012-04-25 2018-12-28 삼성전자 주식회사 Semiconductor device and fabricated method thereof
US8901615B2 (en) * 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
KR102073967B1 (en) * 2013-07-30 2020-03-02 삼성전자주식회사 Semiconductor device including field effect transistor
KR20150093543A (en) * 2014-02-07 2015-08-18 삼성전자주식회사 Semiconductor device including fin-type field effect transistor
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
KR102227128B1 (en) * 2014-09-03 2021-03-12 삼성전자주식회사 Semiconductor device and method for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070002739A (en) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 Semiconductor device and method for fabrication of the same
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
US20110147842A1 (en) * 2009-12-23 2011-06-23 Annalisa Cappellani Multi-gate semiconductor device with self-aligned epitaxial source and drain
US20130270652A1 (en) * 2012-04-13 2013-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for FinFETs

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Publication number Publication date
US20190088662A1 (en) 2019-03-21
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