KR20170088260A - Semiconductor device - Google Patents

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KR20170088260A
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김기환
박기관
유정균
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삼성전자주식회사
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Abstract

Provided is a semiconductor device with improved operation properties. The semiconductor device comprises: a first pin-shaped pattern protruding more than a substrate, and including first and second short sides respectively located in the opposite directions; a first gate electrode crossing the first pin-shaped pattern on the first pin-shaped pattern, and including first and second side surfaces opposite to each other; a first recess formed in the first side surface of the first gate electrode, and formed adjacently to the first short side; a second recess formed in the second side surface of the first gate electrode, adjacently formed to the second short side, and having a different shape with a shape of the first recess; a first source/drain filling the first recess; and second source/drain filling the second recess.

Description

반도체 장치{Semiconductor device}[0001]

본 발명은 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device.

반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다. As one of scaling techniques for increasing the density of semiconductor devices, there is a scaling technique for forming a fin body or a nanowire-shaped silicon body on a substrate and forming a gate on the surface of the silicon body (multi gate transistors have been proposed.

이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.Since such a multi-gate transistor uses a three-dimensional channel, scaling is easy. Further, the current control capability can be improved without increasing the gate length of the multi-gate transistor. In addition, the short channel effect (SCE) in which the potential of the channel region is affected by the drain voltage can be effectively suppressed.

본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.A problem to be solved by the present invention is to provide a semiconductor device with improved operational characteristics.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 보다 돌출되고, 서로 반대되는 방향에 제1 및 제2 단변을 포함하는 제1 핀형 패턴, 상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차하고, 서로 반대되는 제1 및 제2 측면을 포함하는 제1 게이트 전극, 상기 제1 게이트 전극의 상기 제1 측면에 형성되고, 상기 제1 단변에 인접하게 형성되는 제1 리세스, 상기 제1 게이트 전극의 상기 제2 측면에 형성되고, 상기 제2 단변에 인접하게 형성되고, 상기 제1 리세스의 형상과 다른 형상을 가지는 제2 리세스, 상기 제1 리세스를 채우는 제1 소스/드레인 및 상기 제2 리세스를 채우는 제2 소스/드레인을 포함한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a first fin-shaped pattern protruding from a substrate and including first and second short sides in directions opposite to each other; A first gate electrode intersecting the first fin-shaped pattern and including opposite first and second sides, a first gate electrode formed on the first side of the first gate electrode and formed adjacent to the first short side, A second recess formed in the second side surface of the first gate electrode and formed adjacent to the second short side and having a shape different from that of the first recess, A first source / drain to fill and a second source / drain to fill the second recess.

여기서, 상기 제1 핀형 패턴의 제1 단변에서 이격되는 제2 핀형 패턴과, 상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 필드 절연막과, 상기 필드 절연막 상에 나란하게 형성되는 제1 및 제2 더미 게이트 전극을 더 포함할 수 있다.The first and second pin-shaped patterns may include a second fin-shaped pattern spaced apart from the first short side of the first fin-shaped pattern, a first field insulating film formed between the first and second fin- And a second dummy gate electrode.

상기 제1 리세스의 측벽과 상기 제1 단변의 거리와 상기 제2 리세스의 측벽과 상기 제2 단변의 거리는 서로 다를 수 있다.The distance between the side wall of the first recess and the first short side may be different from the distance between the side wall of the second recess and the second short side.

상기 제2 단변에 접하는 제2 필드 절연막을 더 포함하고, 상기 제1 필드 절연막은 상기 제1 단변에 접하고, 상기 제1 소스/드레인은 상기 제1 필드 절연막에 접하고, 상기 제2 소스/드레인은 상기 제2 필드 절연막에 접하지 않을 수 있다.Wherein the first field insulating film is in contact with the first short side, the first source / drain is in contact with the first field insulating film, and the second source / drain is in contact with the second short side, And may not contact the second field insulating film.

상기 기판은 제1 및 제2 영역을 포함하고, 상기 제1 핀형 패턴은 상기 제1 영역에 형성되고, 상기 제2 영역에 형성되고, 상기 기판보다 돌출되고, 서로 반대되는 방향에 제3 및 제4 단변을 포함하는 제3 핀형 패턴과, 상기 제3 핀형 패턴 상에 상기 제2 핀형 패턴과 교차하고, 서로 반대되는 제3 및 제4 측면을 포함하는 제2 게이트 전극과, 상기 제2 게이트 전극의 상기 제3 측면에 형성되고, 상기 제3 단변에 인접하게 형성되는 제3 리세스와, 상기 제1 게이트 전극의 상기 제4 측면에 형성되고, 상기 제4 단변에 인접하게 형성되고, 상기 제3 리세스의 형상과 다른 형상을 가지는 제4 리세스와, 상기 제3 리세스를 채우는 제3 소스/드레인와, 상기 제4 리세스를 채우는 제4 소스/드레인을 더 포함하고, 상기 제1 리세스는 상기 제1 단변과 접하고, 상기 제2 내지 제4 리세스는 각각 상기 제2 내지 제4 단변과 접하지 않을 수 있다.Wherein the substrate includes first and second regions, the first fin-shaped pattern is formed in the first region, and the third and fourth regions are formed in the second region and protrude from the substrate, A second gate electrode crossing the second fin-shaped pattern and including third and fourth sides opposite to each other on the third fin-shaped pattern; A third recess formed in the third side of the first gate electrode and formed adjacent to the third short side and formed on the fourth side of the first gate electrode and formed adjacent to the fourth short side, Further comprising: a fourth recess having a shape different from the shape of the recess; a third source / drain that fills the third recess; and a fourth source / drain that fills the fourth recess, The second short side being in contact with the first short side, It may or may not be in contact with each of the second to fourth short side.

상기 제2 리세스의 폭은 상기 제3 리세스의 폭 및 제4 리세스의 폭보다 클 수 있다.The width of the second recess may be greater than the width of the third recess and the width of the fourth recess.

상기 제1 핀형 패턴의 제1 단변에서 이격되는 제2 핀형 패턴과, 상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 필드 절연막과, 상기 필드 절연막 상에 형성되고, 상기 제1 및 제2 핀형 패턴과 오버랩되는 제1 더미 게이트 전극을 포함할 수 있다.A first field insulating film formed between the first and second pinned patterns and spaced apart from a first short side of the first pinned pattern; and a second field insulating film formed on the field insulating film, And may include a first dummy gate electrode overlapping the pin-shaped pattern.

상기 제1 소스/드레인의 상면은 제1 패싯(facet)을 포함하고, 상기 제2 소스/드레인의 상면은 상기 제1 패싯과 기울기가 다른 제2 패싯을 포함할 수 있다.The top surface of the first source / drain may include a first facet, and the top surface of the second source / drain may include a second facet having a different slope from the first facet.

상기 제1 패싯의 기울기와 상기 제2 패싯의 기울기의 부호는 서로 반대일 수 있다.The slope of the first facet and the slope of the second facet may be opposite to each other.

상기 제1 패싯과 상기 제1 단변이 만나는 지점의 높이는 상기 제2 패싯과 상기 제2 단변이 만나는 지점의 높이와 서로 다를 수 있다.The height of the point where the first facet meets the first facet may be different from the height of the point where the second facet meets the second facet.

상기 제2 핀형 패턴은 서로 반대되는 방향에 제3 및 제4 단변을 포함하되, 상기 제3 단변은 상기 제1 단변과 마주보고, 상기 제3 단변에 인접하게 형성되는 제3 리세스와, 상기 제3 리세스를 채우는 제3 소스/드레인을 더 포함하되, 상기 제3 소스/드레인의 상면은 제3 패싯을 포함하고, 상기 제3 패싯의 기울기는 상기 제2 패싯과 동일할 수 있다.Wherein the second fin-shaped pattern includes third and fourth short sides in directions opposite to each other, the third short side facing the first short side and being formed adjacent to the third short side, Drain, the top surface of the third source / drain comprises a third facet, and the slope of the third facet may be the same as the second facet.

상기 제1 소스/드레인의 부피는 상기 제2 소스/드레인의 부피와 서로 다를 수 있다.The volume of the first source / drain may be different from the volume of the second source / drain.

상기 제1 리세스는 상기 제1 단변과 접하고, 상기 제2 리세스는 상기 제2 단변과 접할 수 있다.The first recess may be in contact with the first short side, and the second recess may be in contact with the second short side.

상기 제1 필드 절연막의 상면은 상기 제1 및 제2 핀형 패턴의 상면보다 높을 수 있다.The upper surface of the first field insulating layer may be higher than the upper surfaces of the first and second fin-shaped patterns.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판 보다 돌출되고, 제1 방향으로 연장되고, 상기 제1 방향으로 서로 이격되는 제1 및 제2 핀형 패턴, 상기 제1 및 제2 핀형 패턴의 측면의 일부를 둘러싸는 제1 부분과, 상기 제1 부분에서 돌출되고, 상기 제1 및 제2 핀형 패턴 사이에 형성되는 제2 부분을 포함하는 필드 절연막으로서, 상기 제2 부분은 상기 제1 핀형 패턴과 접하는 제1 측면과, 상기 제2 핀형 패턴과 접하는 제2 측면을 포함하는 필드 절연막, 상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극, 상기 제2 핀형 패턴 상에 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극, 상기 제1 핀형 패턴 상에 상기 제1 게이트 전극과 상기 필드 절연막의 상기 제2 부분 사이에 형성되는 제1 리세스, 상기 제2 핀형 패턴 상에 상기 제2 게이트 전극과 상기 필드 절연막의 상기 제2 부분 사이에 형성되고, 상기 제1 리세스와 서로 다른 형상을 가지는 제2 리세스, 상기 제1 리세스를 채우는 제1 소스/드레인 및 상기 제2 리세스를 채우는 제2 소스/드레인을 포함한다.According to an aspect of the present invention, there is provided a semiconductor device including first and second fin-shaped patterns protruding from a substrate, extending in a first direction and spaced apart from each other in the first direction, A field insulating film comprising a first portion surrounding a portion of a side surface of a two-pin pattern and a second portion protruding from the first portion and formed between the first and second fin-shaped patterns, A field insulating film including a first side in contact with the first fin-shaped pattern and a second side in contact with the second fin-shaped pattern, a first gate electrode crossing the first fin-shaped pattern on the first fin- A second gate electrode crossing the second fin-shaped pattern on the two-pin pattern; a first recess formed on the first fin-shaped pattern between the first gate electrode and the second portion of the field insulating film; 2-pin type A first source / drain formed between the second gate electrode and the second portion of the field insulating film on the turn, the second recess having a different shape from the first recess, a first source / drain filling the first recess, And a second source / drain to fill the second recess.

상기 필드 절연막 상에 형성되는 제1 및 제2 더미 게이트 전극을 더 포함하고, 상기 제1 더미 게이트 전극은 상기 제1 핀형 패턴과 오버랩되고, 상기 제2 더미 게이트 전극은 상기 제2 핀형 패턴과 오버랩될 수 있다.Wherein the first dummy gate electrode overlaps with the first dummy gate electrode and the second dummy gate electrode overlaps with the second dummy gate electrode with the second dummy gate electrode, .

상기 제1 소스/드레인은 상기 필드 절연막의 제2 부분과 접하고, 상기 제2 소스/드레인은 상기 필드 절연막의 제2 부분과 접하지 않을 수 있다.The first source / drain may be in contact with the second portion of the field insulating film, and the second source / drain may be in contact with the second portion of the field insulating film.

상기 필드 절연막 상에 형성되는 제1 더미 게이트 전극을 더 포함하고, 상기 제1 더미 게이트 전극은 상기 제1 및 제2 핀형 패턴과 오버랩될 수 있다.And a first dummy gate electrode formed on the field insulating film, wherein the first dummy gate electrode overlaps with the first and second fin-shaped patterns.

상기 제2 부분의 상면은 상기 제1 및 제2 핀형 패턴의 상면보다 높을 수 있다.The top surface of the second portion may be higher than the top surface of the first and second fin-shaped patterns.

상기 제1 및 제2 소스/드레인은 상기 제2 부분과 접할 수 있다.The first and second source / drain may be in contact with the second portion.

상기 제1 소스/드레인의 상면은 제1 기울기의 제1 패싯을 가지고, 상기 제2 소스/드레인의 상면은 상기 제1 기울기와 다른 제2 기울기의 제2 패싯을 가질 수 있다.The top surface of the first source / drain may have a first facet of a first slope and the top surface of the second source / drain may have a second facet of a second slope different from the first slope.

상기 제1 및 제2 소스/드레인의 상면은 상기 제1 더미 게이트로부터 멀어질수록 높아질 수 있다.The upper surfaces of the first and second source / drains may become higher as they are away from the first dummy gate.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 기판 및 핀형 패턴들을 설명하기 위한 부분 사시도이다.
도 3은 도 1의 A - A'로 자른 단면도이다.
도 4는 도 1의 B - B'로 자른 단면도이다.
도 5는 도 1의 C - C'로 자른 단면도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 8은 도 7의 A - A' 및 D - D'로 자른 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 12는 도 11의 핀형 패턴들과 필드 절연막을 설명하기 위한 부분 사시도이다.
도 13 도 11의 E - E'로 자른 단면도이다.
도 14 도 11의 F - F'로 자른 단면도이다.
도 15 도 11의 G - G'로 자른 단면도이다.
도 16 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 17 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 18 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.1 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention.
FIG. 2 is a partial perspective view for explaining the substrate and the pinned patterns of FIG. 1; FIG.
3 is a sectional view taken along line A-A 'in FIG.
4 is a cross-sectional view taken along line B-B 'in FIG.
5 is a cross-sectional view taken along line C-C 'in Fig.
6 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention.
7 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention.
8 is a cross-sectional view taken along line A-A 'and D-D' in FIG.
9 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention.
10 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention.
11 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention.
12 is a partial perspective view for explaining the pinned patterns and the field insulating film of FIG.
13 is a sectional view taken along line E-E 'in Fig.
14 is a sectional view taken along line F-F 'of FIG.
15 is a cross-sectional view taken along line G-G 'in FIG.
16 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention.
17 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention.
18 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention.
19 is a block diagram of an electronic system including a semiconductor device according to some embodiments of the present invention.
20 and 21 are exemplary semiconductor systems to which a semiconductor device according to some embodiments of the present invention may be applied.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The relative sizes of layers and regions in the figures may be exaggerated for clarity of illustration. Like reference numerals refer to like elements throughout the specification.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. One element is referred to as being "connected to " or" coupled to "another element, either directly connected or coupled to another element, One case. On the other hand, when one element is referred to as being "directly connected to" or "directly coupled to " another element, it does not intervene another element in the middle.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. Like reference numerals refer to like elements throughout the specification. "And / or" include each and every combination of one or more of the mentioned items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. It is to be understood that when an element or layer is referred to as being "on" or " on "of another element or layer, All included. On the other hand, a device being referred to as "directly on" or "directly above" indicates that no other device or layer is interposed in between.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although the first, second, etc. are used to describe various elements, components and / or sections, it is needless to say that these elements, components and / or sections are not limited by these terms. These terms are only used to distinguish one element, element or section from another element, element or section. Therefore, it goes without saying that the first element, the first element or the first section mentioned below may be the second element, the second element or the second section within the technical spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.Hereinafter, with reference to Figs. 1 to 5, a semiconductor device according to some embodiments of the present invention will be described.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 2는 도 1의 기판 및 핀형 패턴들을 설명하기 위한 부분 사시도이다. 도 3은 도 1의 A - A'로 자른 단면도이고, 도 4는 도 1의 B - B'로 자른 단면도이다. 도 5는 도 1의 C - C'로 자른 단면도이다.FIG. 1 is a perspective view for explaining a semiconductor device according to some embodiments of the present invention, and FIG. 2 is a partial perspective view for explaining the substrate and the pinned patterns of FIG. FIG. 3 is a cross-sectional view taken along the line A-A 'in FIG. 1, and FIG. 4 is a cross-sectional view taken along line B-B' in FIG. 5 is a cross-sectional view taken along line C-C 'in Fig.

도 1 내지 도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 핀형 패턴(F1~F3), 복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1) 등을 포함할 수 있다.1 to 5, a semiconductor device according to some embodiments of the present invention includes a plurality of fin-shaped patterns F1 to F3, a plurality of dummy gate electrodes DG1 to DG4, a first gate electrode G1, .

복수의 핀형 패턴(F1~F3)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 핀형 패턴(F1~F3)은 기판(50)의 일부일 수도 있고, 기판(50)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 도면에서는 예시적으로 3개의 핀형 패턴(F1~F3)이 길이 방향으로 서로 나란히 배치된 것으로 도시하였으나, 이에 한정되지 않는다.The plurality of fin-shaped patterns F1 to F3 can be elongated along the first direction X1. The pinned patterns F1 to F3 may be part of the substrate 50 or may include an epitaxial layer grown from the substrate 50. [ In the drawing, three pin-shaped patterns F1 to F3 are illustrated as being arranged side by side in the longitudinal direction. However, the present invention is not limited thereto.

제1 핀형 패턴(F1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. The first fin-shaped pattern F1 may comprise, for example, silicon or germanium, which is an elemental semiconductor material. Further, the first fin type pattern F1 may include a compound semiconductor, and may include, for example, an IV-IV group compound semiconductor or a III-V group compound semiconductor.

예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.For example, in the case of the IV-IV group compound semiconductors, the first fin type pattern F1 may be a binary pattern including at least two of carbon (C), silicon (Si), germanium (Ge) A binary compound, a ternary compound, or a compound doped with a Group IV element thereon.

III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.The first fin-shaped pattern F1 is a group III element, and at least one of aluminum (Al), gallium (Ga), and indium (In) and phosphorus (P), which is a group V element, arsenic Based compound, ternary compound, or siliceous compound in which one of As (As) and antimony (Sb) is bonded and formed.

본 발명의 몇몇 실시예에서는 제1 핀형 패턴(F1)은 실리콘 및 실리콘 저마늄이 교차되어 적층된 나노 와이어 구조체일 수도 있다. 단, 이하에서 본 발명의 실시예들에 따른 반도체 장치의 제1 핀형 패턴(F1)은 실리콘을 포함하는 것으로 설명한다.In some embodiments of the present invention, the first fin pattern F1 may be a nanowire structure in which silicon and silicon germanium are crossed and stacked. However, the first pinned pattern F1 of the semiconductor device according to the embodiments of the present invention will be described as including silicon.

도면에서는, 예시적으로 핀형 패턴(F1~F3)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 핀형 패턴(F1~F3)은 모따기된 형상일 수 있다. 즉, 모서리 부분이 둥글게 된 형상일 수도 있다. 핀형 패턴(F1~F3)은 제1 방향(X1)을 따라서 길게 형성되어 있기 때문에, 제1 방향(X1)을 따라 형성된 장변(M1, M2)과, 제2 방향(Y1)을 따라 형성된 단변(P1~P4)을 포함할 수 있다. 구체적으로, 제1 핀형 패턴(F1)은 제1 단변(P1), 제2 단변(P2) 및 제1 장변(M1)을 포함하고, 제2 핀형 패턴(F2)은 제3 단변(P3)과 제2 장변(M2)을 포함할 수 있다. 제3 핀형 패턴(F3)은 제4 단변(P4)과 제3 장변(M3)을 포함할 수 있다.In the drawing, the pin-shaped patterns F1 to F3 are illustrated as being formed in a rectangular parallelepiped shape by way of example, but the present invention is not limited thereto. That is, the pin-shaped patterns F1 to F3 may be chamfered shapes. That is, it may be a shape in which the corner portion is rounded. Since the pin-shaped patterns F1 to F3 are elongated along the first direction X1, the long sides M1 and M2 formed along the first direction X1 and the short sides M1 and M2 formed along the second direction Y1 P1 to P4). Specifically, the first fin type pattern F1 includes a first short side P1, a second short side P2 and a first long side M1, a second fin type pattern F2 includes a third short side P3, And a second long side M2. The third pinned pattern F3 may include a fourth short side P4 and a third long side M3.

도시된 것과 같이, 핀형 패턴(F1~F3)은 제1 단변(P1)과 제3 단변(P2) 및 제2 단변(P2)과 제4 단변(P4)이 서로 마주보도록 형성될 수 있다. 핀형 패턴(F1~F3)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변(M1~M3) 및 단변(P1~P4)을 구분할 수 있음은 자명하다.As shown, the pinned patterns F1 to F3 can be formed such that the first short side P1 and the third short side P2 and the second short side P2 and the fourth short side P4 are opposed to each other. It is obvious that a person skilled in the art to which the present invention belongs can distinguish the long sides M1 to M3 and the short sides P1 to P4 even if the corner portions of the pin type patterns F1 to F3 are rounded.

핀형 패턴(F1~F3)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 핀형 패턴(F1~F3)의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀형 패턴(F1~F3)의 서로 마주보는 2면에 채널이 형성될 수도 있다.The pin-shaped patterns F1 to F3 denote active patterns used in a multi-gate transistor. That is, channels may be connected to each other along three surfaces of the pin-shaped patterns F1 to F3, or channels may be formed on two opposite surfaces of the pin-shaped patterns F1 to F3.

또한, 도 3에 도시된 것과 같이, 제1 트렌치(T1)는 핀형 패턴(F1~F3)의 장변(M1~M3)에 접하도록 형성될 수 있다. 제2 트렌치(T2)는 핀형 패턴(F1~F3)의 단변(P1~P4)에 접하도록 형성될 수 있다. 구체적으로, 제1 트렌치(T1)는 제1 내지 제3 핀형 패턴(F1~F3)의 측면에 형성될 수 있다. 또한 제2 트렌치(T2)는 서로 마주보는 제1 핀형 패턴(F1)의 단변(P1)과, 제2 핀형 패턴(F2)의 단변(P3) 사이와, 제1 핀형 패턴(F1)의 단변(P2)과, 제3 핀형 패턴(F3)의 단변(P4) 사이에 배치될 수 있다.3, the first trench T1 may be formed to be in contact with the long sides M1 to M3 of the pin-shaped patterns F1 to F3. The second trench T2 may be formed so as to contact the short sides P1 to P4 of the pin-shaped patterns F1 to F3. Specifically, the first trench T1 may be formed on the side surfaces of the first through third fin-shaped patterns F1 through F3. The second trench T2 is formed between the short side P1 of the first fin type pattern F1 and the short side P3 of the second fin type pattern F2 facing each other and the short side P3 of the first fin type pattern F1 P2 and the short side P4 of the third fin-shaped pattern F3.

여기서, 제1 트렌치(T1)의 깊이와 제2 트렌치(T2)의 깊이는 서로 동일할 수 있으나, 이에 한정되지 않는다. 왜냐하면, 제1 트렌치(T1)와 제2 트렌치(T2)를 동시에 형성하기 때문이다. 다만, 제1 트렌치(T1)와 제2 트렌치(T2)를 별도로 형성할 경우, 각각의 깊이가 서로 다를 수도 있다.Here, the depth of the first trench T1 and the depth of the second trench T2 may be equal to each other, but are not limited thereto. This is because the first trench T1 and the second trench T2 are formed at the same time. However, when the first trench T1 and the second trench T2 are separately formed, the depths of the first trench T1 and the second trench T2 may be different from each other.

한편, 도 1에 도시된 것과 같이, 필드 절연막(107)은 기판(50) 상에 형성되고, 복수의 핀형 패턴(F1~F3)의 적어도 일부를 둘러싸도록 형성될 수 있다. 필드 절연막(107)은 제1 부분(104)과 제2 부분(105)을 포함할 수 있다.On the other hand, as shown in FIG. 1, the field insulating film 107 is formed on the substrate 50 and may be formed so as to surround at least a part of the plurality of the pin-shaped patterns F1 to F3. The field insulating film 107 may include a first portion 104 and a second portion 105.

제1 부분(104)은 제1 방향(X1)으로 길게 연장되도록 형성되고, 제2 부분(105)은 제2 방향(Y1)으로 길게 연장되도록 형성될 수 있다. 이러한 필드 절연막(107)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.The first portion 104 may be formed to extend in the first direction X1 and the second portion 105 may extend to extend in the second direction Y1. The field insulating film 107 may be, for example, an oxide film, a nitride film, an oxynitride film, or a combination film thereof.

제1 부분(104)은 제1 트렌치(T1)의 적어도 일부에 형성되고, 제2 부분(105)은 제2 트렌치(T2)의 적어도 일부에 형성된다. 다르게 설명하면, 제1 부분(104)은 핀형 패턴(F1~F3)의 장변(M1~M3)과 접하도록 형성되고, 제2 부분(105)은 핀형 패턴(F1~F3)의 단변(P1~P4)과 접하도록 형성될 수 있다. 즉, 제2 부분(105)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 사이의 제2 트렌치(T2-1)와, 제1 핀형 패턴(F1) 및 제3 핀형 패턴(F3) 사이의 제2 트렌치(T2-2) 사이에 형성되는바, 핀형 패턴(F1~F3)의 측벽에 직접 접촉할 수 있다.The first portion 104 is formed in at least a portion of the first trench T1 and the second portion 105 is formed in at least a portion of the second trench T2. In other words, the first portion 104 is formed to be in contact with the long sides M1 to M3 of the pin-shaped patterns F1 to F3, and the second portion 105 is formed in contact with the short sides P1 to F3 of the pin- P4). That is, the second portion 105 includes the second trench T2-1 between the first fin type pattern F1 and the second fin type pattern F2, the first fin type pattern F1 and the third fin type pattern F3 (T2-2) between the first trench T2 and the second trench T2-2, and can directly contact the sidewalls of the pinned patterns F1 through F3.

제1 부분(104)은 제1 트렌치(T1)의 일부에만 형성될 수 있다. 또한, 제2 부분(105)은 제2 트렌치(T2)를 완전히 채울 수 있다. 그 결과, 제1 부분(104)의 상면은, 제2 부분(105)의 상면보다 낮을 수 있다. 구체적으로, 제2 부분(105)은 제2 트렌치(T2-1)를 채우는 부분(105-1)과 제2 트렌치(T2-2)를 채우는 부분(105-2)을 포함할 수 있다.The first portion 104 may be formed only in a part of the first trench T1. In addition, the second portion 105 can completely fill the second trench T2. As a result, the upper surface of the first portion 104 may be lower than the upper surface of the second portion 105. Specifically, the second portion 105 may include a portion 105-1 filling the second trench T2-1 and a portion 105-2 filling the second trench T2-2.

또한 제2 부분(105)의 폭은 제1 및 제2 더미 게이트 전극(DG1~DG4)의 폭보다 넓을 수 있다. 여기에서 폭은, 제2 방향(Y1)으로의 폭을 포함한다. The width of the second portion 105 may be wider than the width of the first and second dummy gate electrodes DG1 to DG4. Here, the width includes the width in the second direction Y1.

한편, 제2 부분(105)의 상면은 인접한 핀형 패턴(F1~F3)의 상면과 동일 평면에 형성될 수 있다. 여기서, "동일 평면에 형성된다"는 것은, 공정에 의해서 약간의 오차가 발생하는 것을 포함하는 개념이다. 이에 따라, 핀형 패턴(예를 들어, F1) 상에 형성되는 제1 게이트 전극(G1)의 높이와, 제2 부분(105) 및 제1 핀형 패턴(F1) 상에 형성되는 더미 게이트 전극(예를 들어, DG1)의 높이는 서로 동일할 수 있다. 즉, 복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1)의 높이의 산포가 상당히 줄어들 수 있다. 전술한 것과 같이, 복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1)은 폴리 실리콘 및 금속을 이용하여 형성할 수 있고, 복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1)의 높이가 서로 달라지면 동작 특성이 달라질 수 있다. 따라서, 복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1)의 높이의 산포가 적으면, 동작 특성도 일정한 범위 내에서 용이하게 컨트롤할 수 있다.On the other hand, the upper surface of the second portion 105 can be formed in the same plane as the upper surfaces of the adjacent pin-shaped patterns F1 to F3. Here, "formed in the same plane" is a concept including that some error occurs due to the process. Thus, the height of the first gate electrode G1 formed on the fin-shaped pattern (for example, F1) and the height of the dummy gate electrode (second example) formed on the second portion 105 and the first fin- For example, the heights of DG1 may be equal to each other. That is, the scattering of the heights of the plurality of dummy gate electrodes DG1 to DG4 and the first gate electrode G1 can be considerably reduced. As described above, the plurality of dummy gate electrodes DG1 to DG4 and the first gate electrode G1 can be formed using polysilicon and metal, and the plurality of dummy gate electrodes DG1 to DG4 and the first gate If the heights of the electrodes G1 are different from each other, the operation characteristics may be changed. Therefore, if the heights of the dummy gate electrodes DG1 to DG4 and the first gate electrode G1 are small, the operation characteristics can be easily controlled within a certain range.

복수의 더미 게이트 전극(DG1~DG4) 및 제1 게이트 전극(G1)은 대응되는 핀형 패턴(F1~F3) 상에, 대응되는 핀형 패턴(F1~F3)과 교차하도록 형성될 수 있다. 예를 들어, 제1 핀형 패턴(F1) 상에는 제1 더미 게이트 전극(DG1), 제3 더미 게이트 전극(DG3) 및 제1 게이트 전극(G1)이 형성되고, 제2 핀형 패턴(F2) 상에는 제2 더미 게이트 전극(DG2)이 형성될 수 있다. 제3 핀형 패턴(F3) 상에는 제4 더미 게이트 전극(DG4)이 형성될 수 있다. The plurality of dummy gate electrodes DG1 to DG4 and the first gate electrode G1 may be formed to cross the corresponding pinned patterns F1 to F3 on the corresponding pinned patterns F1 to F3. For example, a first dummy gate electrode DG1, a third dummy gate electrode DG3 and a first gate electrode G1 are formed on the first fin pattern F1, and on the second fin pattern F2, 2 dummy gate electrode DG2 may be formed. A fourth dummy gate electrode DG4 may be formed on the third fin pattern F3.

구체적으로, 제1 더미 게이트 전극(DG1)은 제1 핀형 패턴(F1)의 제1 단변(P1)과 제1 및 제2 필드 절연막(107) 상에 오버랩되어 배치되고, 제2 더미 게이트 전극(DG2)은 제2 핀형 패턴(F2)의 제3 단변(P3), 제1 및 제2 필드 절연막(107) 상에 오버랩되어 배치될 수 있다. 제3 더미 게이트 전극(DG3)은 제2 핀형 패턴(F2)의 제3 단변(P3), 제1 및 제2 필드 절연막(107) 상에 오버랩되어 배치될 수 있다. 제4 더미 게이트 전극(DG2)은 제3 핀형 패턴(F3)의 제4 단변(P4), 제1 및 제2 필드 절연막(107) 상에 오버랩되어 배치될 수 있다.Specifically, the first dummy gate electrode DG1 is disposed so as to overlap the first short side P1 of the first fin type pattern F1 and the first and second field insulating films 107, and the second dummy gate electrode DG2 may be disposed so as to overlap on the third short side P3 of the second fin type pattern F2, the first and second field insulating films 107, The third dummy gate electrode DG3 may be disposed so as to overlap on the third short side P3 of the second fin type pattern F2 and the first and second field insulating films 107. [ The fourth dummy gate electrode DG2 may be disposed so as to overlap on the fourth short side P4 of the third fin pattern F3 and the first and second field insulating films 107. [

또한 제1 게이트 전극(G1)은 제1 핀형 패턴(F1) 및 제1 부분(104) 상에 오버랩되어 배치될 수 있다. 전술한 바와 같이, 필드 절연막(107)과 제1 핀형 패턴(F1) 상에 제1 더미 게이트 전극(DG1) 및 제3 더미 게이트 전극(DG3)이 형성되고, 필드 절연막(107)과 제2 핀형 패턴(F2) 상에 제2 더미 게이트 전극(DG2)이 형성된다. 또한, 필드 절연막(107)과 제3 핀형 패턴(F3) 상에 제4 더미 게이트 전극(DG4)이 형성된다. Also, the first gate electrode G1 may be disposed overlapping on the first fin pattern F1 and the first portion 104. [ As described above, the first dummy gate electrode DG1 and the third dummy gate electrode DG3 are formed on the field insulating film 107 and the first fin pattern F1, and the field insulating film 107 and the second fin- And a second dummy gate electrode DG2 is formed on the pattern F2. In addition, a fourth dummy gate electrode DG4 is formed on the field insulating film 107 and the third fin pattern F3.

여기에서 도 3에 도시된 것과 같이, 제1 더미 게이트 전극(DG1)의 양 측에는 더미 게이트 스페이서(160)가 형성되고, 제2 더미 게이트 전극(DG2)의 양 측에는 더미 게이트 스페이서(260)가 형성될 수 있다.3, dummy gate spacers 160 are formed on both sides of the first dummy gate electrode DG1 and dummy gate spacers 260 are formed on both sides of the second dummy gate electrode DG2 .

도 3을 참고하면, 기판(50)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.Referring to FIG. 3, the substrate 50 may be made of one or more semiconductor materials selected from the group consisting of Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs and InP. A silicon on insulator (SOI) substrate may also be used.

제1 게이트 전극(G1)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(G1)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG1)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 이러한 제1 게이트 전극(G1)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.The first gate electrode G1 may include metal layers MG1 and MG2. As shown in the figure, the first gate electrode G1 may be formed by stacking two or more metal layers MG1 and MG2. The first metal layer MG1 controls the work function and the second metal layer MG1 functions to fill a space formed by the first metal layer MG1. For example, the first metal layer MG1 may include at least one of TiN, TaN, TiC, and TaC. In addition, the second metal layer MG2 may include W or Al. The first gate electrode G1 may be formed through, for example, a replacement process (or a gate last process), but is not limited thereto.

제1 더미 게이트 전극(DG1)은 제1 게이트 전극(G1)의 구조와 유사할 수 있다. 제1 더미 게이트 전극(DG1)은 도시된 것과 같이, 2층 이상의 금속층(DMG1, DMG2)이 적층될 수 있다. 예를 들어, 제1 더미 금속층(DMG1)은 일함수 조절을 하고, 제2 더미 금속층(DMG2)은 제1 더미 금속층(DMG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 제1 더미 게이트 전극(DG1)은 제1 게이트 전극(G1)과 실질적으로 동일한 물질을 포함할 수 있다.The first dummy gate electrode DG1 may be similar in structure to the first gate electrode G1. As shown in the drawing, the first dummy gate electrode DG1 may be formed by stacking two or more metal layers DMG1 and DMG2. For example, the first dummy metal layer DMG1 may control the work function and the second dummy metal layer DMG2 may fill the space formed by the first dummy metal layer DMG1. The first dummy gate electrode DG1 may comprise substantially the same material as the first gate electrode G1.

제2 더미 게이트 전극(DG2)은 제1 게이트 전극(G1) 및 제1 더미 게이트 전극(DG1)의 구조와 유사할 수 있다. 제2 더미 게이트 전극(DG2)은 도시된 것과 같이, 2층 이상의 금속층(DMG3, DMG4)이 적층될 수 있다. 예를 들어, 제3 더미 금속층(DMG3)은 일함수 조절을 하고, 제4 더미 금속층(DMG4)은 제3 더미 금속층(DMG3)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 제3 더미 게이트 전극(DG3)은 제1 게이트 전극(G1)과 실질적으로 동일한 물질을 포함할 수 있다.The second dummy gate electrode DG2 may be similar in structure to the first gate electrode G1 and the first dummy gate electrode DG1. As shown in the drawing, the second dummy gate electrode DG2 can be formed by stacking two or more metal layers DMG3 and DMG4. For example, the third dummy metal layer DMG3 may control the work function and the fourth dummy metal layer DMG4 may fill the space formed by the third dummy metal layer DMG3. The third dummy gate electrode DG3 may comprise substantially the same material as the first gate electrode G1.

제1 더미 게이트 전극(DG1)은 게이트 절연막(155) 상에 형성될 수 있다. 제2 더미 게이트 전극(DG2)은 게이트 절연막(255) 상에 형성될 수 있다. 제1 게이트 전극(G1)은 게이트 절연막(125) 상에 형성될 수 있다. 또한 제1 더미 게이트 전극(DG1), 제2 더미 게이트 전극(DG2) 및 제1 게이트 전극(G1)은 폴리 실리콘 및 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다.The first dummy gate electrode DG1 may be formed on the gate insulating film 155. And the second dummy gate electrode DG2 may be formed on the gate insulating film 255. [ The first gate electrode G1 may be formed on the gate insulating film 125. [ In addition, the first dummy gate electrode DG1, the second dummy gate electrode DG2, and the first gate electrode G1 may include polysilicon and metal, but are not limited thereto.

게이트 절연막(125)은 제1 핀형 패턴(F1)과 제1 게이트 전극(G1) 사이에 형성될 수 있다. 도 4에 도시된 것과 같이, 게이트 절연막(125)은 제1 핀형 패턴(F1)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(125)은 제1 게이트(G1)와 제1 부분(104) 사이에 배치될 수 있다. The gate insulating film 125 may be formed between the first fin pattern F1 and the first gate electrode G1. As shown in Fig. 4, the gate insulating film 125 may be formed on the upper surface and the upper surface of the first fin-shaped pattern F1. Further, the gate insulating film 125 may be disposed between the first gate G1 and the first portion 104. [

게이트 절연막(155)은 제1 핀형 패턴(F1)과 제1 더미 게이트 전극(DG1) 사이 및 필드 절연막(107)의 제2 부분(105-1)과 제1 더미 게이트 전극(DG1) 사이에 형성될 수 있다. The gate insulating film 155 is formed between the first fin pattern F1 and the first dummy gate electrode DG1 and between the second portion 105-1 of the field insulating film 107 and the first dummy gate electrode DG1 .

게이트 절연막(255)은 제1 핀형 패턴(F1)과 제2 더미 게이트 전극(DG2) 사이 및 필드 절연막(107)의 제2 부분(105-2)과 제2 더미 게이트 전극(DG2) 사이에 형성될 수 있다.The gate insulating film 255 is formed between the first fin pattern F1 and the second dummy gate electrode DG2 and between the second portion 105-2 of the field insulating film 107 and the second dummy gate electrode DG2 .

게이트 절연막(125, 155, 255)은 실리콘 산화막 및 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. The gate insulating films 125, 155, and 255 may include a silicon oxide film and a high dielectric constant material having a higher dielectric constant than the silicon oxide film.

제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 제1 게이트 전극(G1) 양 측에 형성될 수 있다. 구체적으로, 제1 소스/드레인(E1-1)은 제1 핀형 패턴(F1)의 제1 단변(P1)과 인접한 방향에 형성될 수 있고, 제2 소스/드레인(E1-2)은 제1 핀형 패턴(F1)의 제2 단변(P2)과 인접한 방향에 형성될 수 있다.The first source / drain E1-1 and the second source / drain E1-2 may be formed on both sides of the first gate electrode G1. Specifically, the first source / drain E1-1 may be formed in a direction adjacent to the first short side P1 of the first fin-shaped pattern F1, and the second source / drain E1-2 may be formed in the first direction And may be formed in a direction adjacent to the second short side P2 of the pin-shaped pattern F1.

제1 핀형 패턴(F1) 상의 트랜지스터가 pFET인 경우, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. If the transistor on the first fin pattern F1 is a pFET, the first source / drain E1-1 and the second source / drain E1-2 may comprise a compressive stress material. For example, the compressive stress material may be a material having a larger lattice constant than Si, and may be, for example, SiGe. The compressive stress material can increase the mobility of carriers in the channel region by applying compressive stress to the first fin-shaped pattern F1.

더미 게이트 스페이서(160, 260)는 산화물, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 또한 더미 게이트 스페이서(160, 260)는 각각 복수의 더미 게이트 전극(DG1~DG4)의 측벽에 형성될 수 있다.The dummy gate spacers 160 and 260 may include any one of an oxide, a nitride film, and an oxynitride film. Further, the dummy gate spacers 160 and 260 may be formed on the sidewalls of the plurality of dummy gate electrodes DG1 to DG4, respectively.

게이트 스페이서(130)는 산화물, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 또한 게이트 스페이서(130)는 제1 게이트 전극(G1)의 측벽에 형성될 수 있다.The gate spacer 130 may include any one of an oxide, a nitride film, and an oxynitride film. The gate spacer 130 may be formed on the sidewall of the first gate electrode G1.

제1 소스/드레인(E1-1)은 제1 핀형 패턴(F1) 상에 형성되는 리세스 내에 형성될 수 있다. 제1 소스/드레인(E1-1)은 제1 핀형 패턴(F1)의 제1 단변(P1)과 이격될 수 있다. 즉, 제1 소스/드레인(E1-1)의 하면 및 측면은 제1 핀형 패턴(F1)에 의해서 둘러싸일 수 있다. The first source / drain E1-1 may be formed in the recess formed on the first fin pattern F1. The first source / drain E1-1 may be spaced apart from the first short side P1 of the first fin-shaped pattern F1. That is, the lower surface and the side surface of the first source / drain E1-1 may be surrounded by the first fin-shaped pattern F1.

이에 반해서, 제2 소스/드레인(E1-2)은 제1 핀형 패턴(F1) 상에 형성되는 리세스 내에 형성되는 것은 동일하지만, 제1 핀형 패턴(F1)의 제2 단변(P2)과 접하게 될 수 있다. 즉, 제2 소스/드레인(E1-2)의 하면 및 측면의 일부는 제1 핀형 패턴(F1)에 의해서 둘러싸일 수 있으나, 제2 소스/드레인(E1-2)의 측면의 일부 구체적으로는, 제1 게이트 전극(G1)과 인접하지 않은 측면의 일부는 필드 절연막(107)의 제2 부분(105)과 접할 수 있다. On the other hand, the second source / drain E1-2 is formed in the recess formed on the first pinned pattern F1, but is in contact with the second short edge P2 of the first pinned pattern F1 . That is, a portion of the lower surface and the side surface of the second source / drain E1-2 may be surrounded by the first fin-shaped pattern F1, but a portion of the side surface of the second source / drain E1-2, And a portion of the side surface not adjacent to the first gate electrode G1 may contact the second portion 105 of the field insulating film 107. [

즉, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 서로 다른 형상을 가질 수 있다. 이는 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)의 미스얼라인(mis-align)에 의해서 발생되는 현상일 수 있다. 즉, 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)은 일정한 간격으로 이격되어 제1 내지 제3 핀형 패턴(F1~F3) 상에 교차되게 형성될 수 있다. 그러나, 공정 상의 원인 등에 의하여 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 의도한 위치와 달리 일정 방향으로 시프트되어 형성될 수 있다. 도 3은 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 제2 단변(P2) 방향으로 시프트된 경우를 나타낼 수 있다.That is, the first source / drain E1-1 and the second source / drain E1-2 may have different shapes. This may be a phenomenon caused by misalignment of the first gate electrode G1, the first dummy gate electrode DG1 and the second dummy gate electrode DG2. That is, the first gate electrode G1, the first dummy gate electrode DG1, and the second dummy gate electrode DG2 are spaced apart from each other by a predetermined distance to be formed on the first to third fin patterns F1 to F3 . However, the first gate electrode G1, the first dummy gate electrode DG1, and the second dummy gate electrode DG2 may be shifted in a predetermined direction, unlike the intended position, due to a process cause or the like. 3 shows a case where the first gate electrode G1, the first dummy gate electrode DG1 and the second dummy gate electrode DG2 are shifted in the second short side direction P2.

이러한 경우에도, 제1 게이트 전극(G1), 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 트랜지스터로서 정상동작을 할 수 있다. 즉, 일정한 시프트 마진을 확보하여 공정상의 수율을 높일 수 있다.In this case also, the first gate electrode G1, the first source / drain E1-1 and the second source / drain E1-2 can operate normally as transistors. That is, it is possible to secure a constant shift margin and increase the process yield.

식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.Etch stop layer 185 is, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), silicon shot nitride (SiOCN), silicon carbonitride (SiCN) and at least one of a combination of One can be included.

층간 절연막(180)은 제1 소스/드레인(E1-1)과, 제2 소스/드레인(E1-2)과, 식각 정지막(185) 상에 형성될 수 있다. 또한, 층간 절연막(180)은 제1 게이트 전극(G1)과, 제1 더미 게이트 전극(DG1)과, 제2 더미 게이트 전극(DG2)을 감싸도록 형성될 수 있다. The interlayer insulating layer 180 may be formed on the first source / drain E1-1, the second source / drain E1-2, and the etch stop layer 185. The interlayer insulating layer 180 may be formed to surround the first gate electrode G1, the first dummy gate electrode DG1, and the second dummy gate electrode DG2.

도 5를 참고하면, 제1 핀형 패턴(F1)의 제1 단변(P1)과 마주보는 제2 핀형 패턴(F2)의 제2 단변(P2) 사이에 2개의 더미 게이트 전극 즉, 제1 더미 게이트 전극(DG1) 및 제3 더미 게이트 전극(DG3)이 형성될 수 있다.5, two dummy gate electrodes are formed between the first short side P1 of the first fin type pattern F1 and the second short side P2 of the second fin type pattern F2 facing each other, The electrode DG1 and the third dummy gate electrode DG3 may be formed.

제3 더미 게이트 전극(DG3)은 제1 게이트 전극(G1) 및 제1 더미 게이트 전극(DG1)의 구조와 유사할 수 있다. 제3 더미 게이트 전극(DG3)은 도시된 것과 같이, 2층 이상의 금속층(DMG5, DMG6)이 적층될 수 있다. 예를 들어, 제5 더미 금속층(DMG5)은 일함수 조절을 하고, 제6 더미 금속층(DMG6)은 제5 더미 금속층(DMG5)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 제3 더미 게이트 전극(DG3)은 제1 게이트 전극(G1)과 실질적으로 동일한 물질을 포함할 수 있다.The third dummy gate electrode DG3 may be similar to the structure of the first gate electrode G1 and the first dummy gate electrode DG1. As shown in the drawing, the third dummy gate electrode DG3 may be formed by stacking two or more metal layers DMG5 and DMG6. For example, the fifth dummy metal layer (DMG5) may have a work function and the sixth dummy metal layer (DMG6) may serve to fill a space formed by the fifth dummy metal layer (DMG5). The third dummy gate electrode DG3 may comprise substantially the same material as the first gate electrode G1.

제3 더미 게이트 전극(DG3)은 게이트 절연막(155-1) 상에 형성될 수 있다. 게이트 절연막(155-1)은 필드 절연막(107)의 제2 부분(105-1)과 제3 더미 게이트 전극(DG3) 사이에 형성될 수 있다. 게이트 절연막(155-1)은 실리콘 산화막 및 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.The third dummy gate electrode DG3 may be formed on the gate insulating film 155-1. The gate insulating film 155-1 may be formed between the second portion 105-1 of the field insulating film 107 and the third dummy gate electrode DG3. The gate insulating film 155-1 may include a silicon oxide film and a high dielectric constant material having a higher dielectric constant than the silicon oxide film.

제3 소스/드레인(E2)은 제2 핀형 패턴(F2) 상에 형성되는 리세스 내에 형성될 수 있다. 제3 소스/드레인(E2)은 제2 핀형 패턴(F2)의 제3 단변(P3)과 접하게 될 수 있다. 즉, 제3 소스/드레인(E2)의 하면 및 측면의 일부는 제2 핀형 패턴(F2)에 의해서 둘러싸일 수 있으나, 제3 소스/드레인(E2)의 측면의 일부는 필드 절연막(107)의 제2 부분(105-1)과 접할 수 있다.A third source / drain E2 may be formed in the recess formed on the second fin-shaped pattern F2. And the third source / drain E2 may be in contact with the third short side P3 of the second fin-shaped pattern F2. A part of the side surface of the third source / drain E2 may be surrounded by the second fin pattern F2 while a part of the side surface of the third source / drain E2 may be surrounded by the second fin pattern F2. And can contact the second portion 105-1.

도 3 및 도 5를 참조하면, 제3 소스/드레인(E2)의 형상은 제2 소스/드레인(E1-2)의 형상과 유사할 수 있다. 즉, 제1 소스/드레인(E1-1), 제2 소스/드레인(E1-2) 및 제3 소스/드레인(E2)은 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1), 제2 더미 게이트 전극(DG2) 및 제3 더미 게이트 전극(DG3)이 전체적으로 일 방향으로 시프트됨에 따라서, 핀형 패턴(F1~F3)의 양단에 형성되는 소스/드레인의 형상이 서로 다르지만, 어느 한 핀형 패턴의 일단에 형성된 소스/드레인과 다음 핀형 패턴의 일단에 형성된 소스/드레인의 형상은 유사 내지 동일할 수 있다. 즉, 도 3 및 도 5에서는 제1 소스/드레인(E1-1) 및 제3 소스/드레인(E2)이 서로 유사하지만, 제2 소스/드레인(E1-2)의 형상은 제1 소스/드레인(E1-1) 및 제3 소스/드레인(E2)과 다를 수 있다.3 and 5, the shape of the third source / drain E2 may be similar to the shape of the second source / drain E1-2. In other words, the first source / drain E1-1, the second source / drain E1-2 and the third source / drain E2 are connected to the first gate electrode G1, the first dummy gate electrode DG1, As the second dummy gate electrode DG2 and the third dummy gate electrode DG3 are shifted in one direction as a whole, the shapes of the source / drain formed at both ends of the fin patterns F1 to F3 are different from each other. The shapes of the source / drain formed at one end of the pattern and the source / drain formed at one end of the next fin-shaped pattern may be similar or identical. In other words, the first source / drain E1-1 and the third source / drain E2 are similar to each other in FIGS. 3 and 5, but the shape of the second source / drain E1-2 is similar to that of the first source / (E1-1) and the third source / drain (E2).

이하, 도 1, 도 2, 도 4 및 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 1, 2, 4, and 6. FIG. The description overlapping with the above description is simplified or omitted.

도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6은 도 1의 A - A'로 자른 단면도이다.6 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention. 6 is a sectional view taken along line A-A 'in Fig.

도 6을 참조하면, 제1 소스/드레인(E1-1)은 제1 단변(P1)과 이격될 수 있다. 제1 소스/드레인(E1-1)의 하면과 측면은 제1 핀형 패턴(F1)에 의해서 둘러싸일 수 있다. 제1 소스/드레인(E1-1)과 제1 단변(P1)과의 거리는 제1 거리(S1)일 수 있다. 이에 따라, 제1 소스/드레인(E1-1)은 필드 절연막(107)의 제2 부분(105-1)과 접하지 않을 수 있다.Referring to FIG. 6, the first source / drain E1-1 may be spaced apart from the first short side P1. The lower surface and the side surface of the first source / drain E1-1 may be surrounded by the first fin-shaped pattern F1. The distance between the first source / drain E1-1 and the first short side P1 may be the first distance S1. Thus, the first source / drain E1-1 may not contact the second portion 105-1 of the field insulating film 107. [

제2 소스/드레인(E1-2)은 제2 단변(P2)과 이격될 수 있다. 제2 소스/드레인(E1-2)의 하면과 측면은 제1 핀형 패턴(F1)에 의해서 둘러싸일 수 있다. 제2 소스/드레인(E1-2)과 제2 단변(P2)과의 거리는 제2 거리(S2)일 수 있다. 이에 따라, 제2 소스/드레인(E1-2)은 필드 절연막(107)의 제2 부분(105-2)과 접하지 않을 수 있다.And the second source / drain E1-2 may be spaced apart from the second short side P2. The bottom and side surfaces of the second source / drain E1-2 may be surrounded by the first fin pattern F1. The distance between the second source / drain E1-2 and the second short side P2 may be the second distance S2. Thus, the second source / drain E1-2 may not contact the second portion 105-2 of the field insulating film 107. [

제1 거리(S1) 및 제2 거리(S2)는 서로 다를 수 있다. 구체적으로, 제1 거리(S1)는 제2 거리(S2)보다 클 수 있다. 이는 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 제1 내지 제3 핀형 패턴(F1~F3)에 비해 제1 단변(P1) 방향으로 시프트되어 있기 때문일 수 있다.The first distance S1 and the second distance S2 may be different from each other. Specifically, the first distance S1 may be greater than the second distance S2. This is because the first gate electrode G1, the first dummy gate electrode DG1 and the second dummy gate electrode DG2 are shifted in the first short side P1 direction relative to the first through third fin patterns F1 to F3 It may be because it is.

제1 핀형 패턴(F1) 상의 트랜지스터가 nFET인 경우, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 기판(50)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(50)이 Si일 때, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, Si:P, SiPC)일 수 있다. The first source / drain E1-1 and the second source / drain E1-2 may be the same material as the substrate 50 or may be a tensile stressed material if the transistor on the first fin pattern F1 is an nFET. have. For example, when the substrate 50 is Si, the first source / drain E1-1 and the second source / drain E1-2 are Si or a material having a lattice constant lower than that of Si (e.g., SiC, Si: P, SiPC).

인장 스트레스 물질은 제1 핀형 패턴(F1)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.The tensile stress material can increase the mobility of carriers in the channel region by applying tensile stress to the first fin pattern F1.

이하, 도 7 및 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, with reference to FIGS. 7 and 8, a semiconductor device according to some embodiments of the present invention will be described. FIG. The description overlapping with the above description is simplified or omitted.

도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 8은 도 7의 A - A' 및 D - D'로 자른 단면도이다.FIG. 7 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention, and FIG. 8 is a cross-sectional view taken along line A-A 'and D-D' in FIG.

도 7 및 도 8을 참조하면, 5Referring to Figures 7 and 8,

제2 영역(Ⅱ)은 복수의 핀형 패턴(F1'~F3'), 복수의 더미 게이트 전극(DG1'~DG4') 및 제2 게이트 전극(G1') 등을 포함할 수 있다.The second region II may include a plurality of pin-shaped patterns F1 'to F3', a plurality of dummy gate electrodes DG1 'to DG4', a second gate electrode G1 ', and the like.

복수의 핀형 패턴(F1'~F3')은 제3 방향(X2)을 따라서 길게 연장될 수 있다. 핀형 패턴(F1'~F3')은 기판(50)의 일부일 수도 있고, 기판(50)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 도면에서는 예시적으로 3개의 핀형 패턴(F1~F3)이 길이 방향으로 서로 나란히 배치된 것으로 도시하였으나, 이에 한정되지 않는다.The plurality of the pin-shaped patterns F1 'to F3' may be elongated along the third direction X2. The pinned patterns F1 'to F3' may be part of the substrate 50 and may include an epitaxial layer grown from the substrate 50. [ In the drawing, three pin-shaped patterns F1 to F3 are illustrated as being arranged side by side in the longitudinal direction. However, the present invention is not limited thereto.

필드 절연막(107')은 기판(50) 상에 형성되고, 복수의 핀형 패턴(F1'~F3')의 적어도 일부를 둘러싸도록 형성될 수 있다. 필드 절연막(107)은 제1 부분(104)과 제2 부분(105)을 포함할 수 있다.The field insulating film 107 'is formed on the substrate 50 and may be formed to surround at least a part of the plurality of the pin-shaped patterns F1' to F3 '. The field insulating film 107 may include a first portion 104 and a second portion 105.

제1 부분(104')은 제3 방향(X2)으로 길게 연장되도록 형성되고, 제2 부분(105')은 제4 방향(Y2)으로 길게 연장되도록 형성될 수 있다. 이러한 필드 절연막(107)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.The first portion 104 'may be formed to extend in the third direction X2 and the second portion 105' may be formed to extend in the fourth direction Y2. The field insulating film 107 may be, for example, an oxide film, a nitride film, an oxynitride film, or a combination film thereof.

한편, 제2 부분(105')의 상면은 인접한 핀형 패턴(F1'~F3')의 상면과 동일 평면에 형성될 수 있다. 여기서, "동일 평면에 형성된다"는 것은, 공정에 의해서 약간의 오차가 발생하는 것을 포함하는 개념이다. 이에 따라, 핀형 패턴(예를 들어, F1) 상에 형성되는 제2 게이트 전극(G1')의 높이와, 제2 부분(105') 및 제4 핀형 패턴(F1') 상에 형성되는 더미 게이트 전극(예를 들어, DG1')의 높이는 서로 동일할 수 있다. On the other hand, the upper surface of the second portion 105 'may be formed in the same plane as the upper surfaces of the adjacent pin-shaped patterns F1' to F3 '. Here, "formed in the same plane" is a concept including that some error occurs due to the process. Accordingly, the height of the second gate electrode G1 'formed on the pin-shaped pattern (for example, F1) and the height of the dummy gate formed on the second portion 105' and the fourth pinned pattern F1 ' The heights of the electrodes (e.g., DG1 ') may be equal to each other.

제2 영역(Ⅱ)의 제4 소스/드레인(E1-1')의 하면과 측면은 제4 핀형 패턴(F1')에 의해서 둘러싸일 수 있다. 제4 소스/드레인(E1-1')과 제4 핀형 패턴(F1')의 필드 절연막(107')의 제2 부분(105-1')과의 거리는 제1 거리(S1)ㄴㅇㄹ일 수 있다. 이에 따라, 제4 소스/드레인(E1-1')은 필드 절연막(107')의 제2 부분(105-1')과 접하지 않을 수 있다.The lower surface and the side of the fourth source / drain E1-1 'of the second region II may be surrounded by the fourth fin-shaped pattern F1'. The distance between the fourth source / drain E1-1 'and the second portion 105-1' of the field insulating film 107 'of the fourth fin pattern F1' may be a first distance S1 . Accordingly, the fourth source / drain E1-1 'may not contact the second portion 105-1' of the field insulating film 107 '.

제5 소스/드레인(E1-2')은 필드 절연막(107')의 제2 부분(105-2')과 이격될 수 있다. 제5 소스/드레인(E1-2')의 하면과 측면은 제4 핀형 패턴(F1')에 의해서 둘러싸일 수 있다. 제5 소스/드레인(E1-2')과 필드 절연막(107')의 제2 부분(105-1')과의 거리는 제2 거리(S2)일 수 있다. 이에 따라, 제5 소스/드레인(E1-2')은 필드 절연막(107)의 제2 부분(105-2')과 접하지 않을 수 있다.The fifth source / drain E1-2 'may be spaced apart from the second portion 105-2' of the field insulating film 107 '. The bottom and side surfaces of the fifth source / drain E1-2 'may be surrounded by a fourth fin pattern F1'. The distance between the fifth source / drain E1-2 'and the second portion 105-1' of the field insulating film 107 'may be the second distance S2. Accordingly, the fifth source / drain E1-2 'may not contact the second portion 105-2' of the field insulating film 107. [

제1 거리(S1) 및 제2 거리(S2)는 서로 다를 수 있다. 구체적으로, 제1 거리(S1)는 제2 거리(S2)보다 클 수 있다. 이는 제2 게이트 전극(G1'), 제5 더미 게이트 전극(DG1') 및 제6 더미 게이트 전극(DG2')이 제4 내지 제6 핀형 패턴(F1'~F3')에 비해 일 방향으로 시프트되어 있기 때문일 수 있다.The first distance S1 and the second distance S2 may be different from each other. Specifically, the first distance S1 may be greater than the second distance S2. This is because the second gate electrode G1 ', the fifth dummy gate electrode DG1' and the sixth dummy gate electrode DG2 'are shifted in one direction compared to the fourth to sixth pinned patterns F1' to F3 ' It may be because it is.

제4 핀형 패턴(F1') 상의 트랜지스터가 nFET인 경우, 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')은 기판(50)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(50)이 Si일 때, 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, Si:P, SiPC)일 수 있다. The fourth source / drain E1-1 'and the fifth source / drain E1-2' are formed of the same material as the substrate 50, or a tensile stress Lt; / RTI > For example, when the substrate 50 is Si, the fourth source / drain E1-1 'and the fifth source / drain E1-2' may be Si or a material having a smaller lattice constant than Si SiC, Si: P, SiPC).

인장 스트레스 물질은 제4 핀형 패턴(F1')에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. The tensile stress material can increase the mobility of carriers in the channel region by applying a tensile stress to the fourth pinned pattern F1 '.

제1 영역(Ⅰ)은 PMOS 트랜지스터가 형성되는 영역일 수 있고, 제2 영역(Ⅱ)은 NMOS 트랜지스터가 형성되는 영역일 수 있다. 제1 영역(Ⅰ)의 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 게이트 스페이서(130) 및 더미 게이트 스페이서(160, 260)와 오버랩되게 형성될 수 있다. The first region I may be a region where the PMOS transistor is formed and the second region II may be a region where the NMOS transistor is formed. The first source / drain E1-1 and the second source / drain E1-2 of the first region I may overlap with the gate spacer 130 and the dummy gate spacers 160 and 260 .

이에 반해, 제2 영역(Ⅱ)의 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')은 게이트 스페이서(130') 및 더미 게이트 스페이서(160', 260')과 오버랩되지 않을 수 있다. 즉, 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')의 측벽은 게이트 스페이서(130') 및 더미 게이트 스페이서(160', 260')의 측벽과 연속적일 수 있다.In contrast, the fourth source / drain E1-1 'and the fifth source / drain E1-2' of the second region II have the gate spacer 130 'and the dummy gate spacers 160' and 260 ' ). ≪ / RTI > That is, the sidewalls of the fourth source / drain E1-1 'and the fifth source / drain E1-2' are continuous with the sidewalls of the gate spacer 130 'and the dummy gate spacers 160' and 260 ' .

이는 PMOS 와 NMOS의 성장 제어에 따라, 각각의 리세스의 폭을 서로 달리하기 때문이다. 구체적으로 PMOS인 제1 영역(Ⅰ)에서의 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)의 폭은 NMOS인 제2 영역(Ⅱ)에서의 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')의 폭보다 넓을 수 있다.This is because the widths of the recesses are different according to the growth control of the PMOS and the NMOS. Specifically, the widths of the first source / drain E1-1 and the second source / drain E1-2 in the first region I as the PMOS are the same as the widths of the fourth source / drain E1-2 in the second region II, Drain E1-1 'and the fifth source / drain E1-2'.

제1 영역(Ⅰ)의 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)의 상면은 제1 핀형 패턴(F1)의 상면과 동일한 평면을 이룰 수 있다. 이에 반해서, 제2 영역(Ⅱ)의 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')은 제4 핀형 패턴(F1')의 상면보다 높게 형성될 수 있다.The upper surfaces of the first source / drain E1-1 and the second source / drain E1-2 of the first region I may be flush with the upper surface of the first fin type pattern F1. On the other hand, the fourth source / drain E1-1 'and the fifth source / drain E1-2' of the second region II may be formed higher than the upper surface of the fourth fin type pattern F1 ' .

이는, PMOS 영역의 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 리세스를 완전히 채우도록 성장 제어가 가능한 SiGe를 포함할 수 있지만, NMOS 영역의 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')은 P가 고농도로 도핑된 Si:P 를 포함하여 성장 제어가 상대적으로 어렵기 때문이다. 이 때문에, 제4 소스/드레인(E1-1') 및 제5 소스/드레인(E1-2')의 과다 성장이 일어날 수 있기 때문이다.This is because the first source / drain E1-1 and the second source / drain E1-2 of the PMOS region may include SiGe capable of growth control to completely fill the recess, / Drain E1-1 'and the fifth source / drain E1-2' include Si: P doped with P at a high concentration, so that growth control is relatively difficult. This is because excessive growth of the fourth source / drain E1-1 'and the fifth source / drain E1-2' may occur.

이하, 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, with reference to FIG. 9, a semiconductor device according to some embodiments of the present invention will be described. The description overlapping with the above description is simplified or omitted.

도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.9 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention.

도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(F1) 상에 형성되는 게이트 전극이 2개일 수 있다.Referring to FIG. 9, the semiconductor device according to some embodiments of the present invention may have two gate electrodes formed on the first fin pattern F1.

구체적으로, 제1 게이트 전극(G1) 및 제3 게이트 전극(G2)이 제1 핀형 패턴(F1) 상에 형성될 수 있다. 이에 따라, 제1 게이트 전극(G1), 제3 게이트 전극(G2) 및 제1 내지 제4 더미 게이트 전극(DG1~DG4)이 일 방향으로 시프트되어, 제1 핀형 패턴(F1)의 양 끝단에 형성되는 소스/드레인의 형상이 서로 달라질 수 있다.Specifically, the first gate electrode G1 and the third gate electrode G2 may be formed on the first fin pattern F1. Thus, the first gate electrode G1, the third gate electrode G2, and the first to fourth dummy gate electrodes DG1 to DG4 are shifted in one direction, so that both ends of the first fin type pattern F1 The shapes of the source / drain to be formed may be different from each other.

이하, 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, with reference to FIG. 10, a semiconductor device according to some embodiments of the present invention will be described. The description overlapping with the above description is simplified or omitted.

도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.10 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention.

도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(F1) 상에 형성되는 게이트 전극이 3개일 수 있다.Referring to FIG. 10, the semiconductor device according to some embodiments of the present invention may have three gate electrodes formed on the first fin pattern F1.

구체적으로, 제1 게이트 전극(G1), 제3 게이트 전극(G2) 및 제4 게이트 전극(G3)이 제1 핀형 패턴(F1) 상에 형성될 수 있다. 이에 따라, 제1 게이트 전극(G1), 제3 게이트 전극(G2) 및 제1 내지 제4 더미 게이트 전극(DG1~DG4)이 일 방향으로 시프트되어, 제1 핀형 패턴(F1)의 양 끝단에 형성되는 소스/드레인의 형상이 서로 달라질 수 있다.Specifically, a first gate electrode G1, a third gate electrode G2 and a fourth gate electrode G3 may be formed on the first fin pattern F1. Thus, the first gate electrode G1, the third gate electrode G2, and the first to fourth dummy gate electrodes DG1 to DG4 are shifted in one direction, so that both ends of the first fin type pattern F1 The shapes of the source / drain to be formed may be different from each other.

이하, 도 11 내지 15를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, with reference to Figs. 11 to 15, a semiconductor device according to some embodiments of the present invention will be described. The description overlapping with the above description is simplified or omitted.

도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 12는 도 11의 핀형 패턴들과 필드 절연막을 설명하기 위한 부분 사시도이다. 도 13 도 11의 E - E'로 자른 단면도이고, 도 14 도 11의 F - F'로 자른 단면도이다. 도 15 도 11의 G - G'로 자른 단면도이다.FIG. 11 is a perspective view illustrating a semiconductor device according to some embodiments of the present invention, and FIG. 12 is a partial perspective view illustrating a pinned pattern and a field insulating film of FIG. Fig. 13 is a sectional view taken along line E-E 'of Fig. 11, and Fig. 14 is a sectional view taken along line F-F' of Fig. 15 is a cross-sectional view taken along line G-G 'in FIG.

이하, 도 11 내지 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 핀형 패턴(F1~F3), 복수의 더미 게이트 전극(DG1, DG2) 및 제1 게이트 전극(G1), 제5 게이트 전극(G4) 및 제6 게이트 전극(G5) 등을 포함할 수 있다.11 to 15, a semiconductor device according to some embodiments of the present invention includes a plurality of fin-shaped patterns F1 to F3, a plurality of dummy gate electrodes DG1 and DG2, a first gate electrode G1, A fifth gate electrode G4, a sixth gate electrode G5, and the like.

기판(50)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(50)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(50)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.The substrate 50 may be, for example, bulk silicon or a silicon-on-insulator (SOI). Alternatively, the substrate 50 may be a silicon substrate or may include other materials, such as silicon germanium, indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide . Alternatively, the substrate 50 may be an epilayer formed on the base substrate.

제1 내지 제3 핀형 패턴(F1~F3)은 기판(50)으로부터 돌출되어 있을 수 있다. 제1 내지 제3 핀형 패턴(F1~F3)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 내지 제3 핀형 패턴(F1~F3)은 길이 방향으로 서로 나란히 배치되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. The first through third fin patterns F1 through F3 may protrude from the substrate 50. The first to third fin patterns F1 to F3 may be elongated along the first direction X1. Although the first through third fin patterns F1 through F3 are shown to be arranged side by side in the longitudinal direction, the present invention is not limited thereto.

제1 내지 제3 핀형 패턴(F1~F3)은 제1 방향(X1)을 따라서 길게 형성되어 있으므로, 제1 방향(X1)을 따라 연장되는 장변과, 제2 방향(Y1)을 따라 연장되는 단변을 각각 포함할 수 있다. 만약, 제1 내지 제3 핀형 패턴(F1~F3)의 모서리 부분이 둥글게 형성되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.Since the first to third fin patterns F1 to F3 are elongated along the first direction X1, the long side extending along the first direction X1 and the short side extending along the second direction Y1 Respectively. It is obvious that a person skilled in the art to which the present invention belongs can distinguish the long side and the short side even if the corner portions of the first to third fin patterns F1 to F3 are rounded.

또한, 제1 내지 제3 핀형 패턴(F1~F3)은 핀형 액티브 패턴 또는 와이어 패턴 형상의 바다일 수 있고, 도면에서는 예시적으로 핀형 액티브 패턴 형상을 도시하였다. In addition, the first to third fin-shaped patterns F1 to F3 may be a pin-shaped active pattern or a wire-shaped sea, and the pinned active pattern shape is illustrated as an example in the drawing.

제1 내지 제3 핀형 패턴(F1~F3)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 제1 내지 제3 핀형 패턴(F1~F3)이 핀형 액티브 패턴의 형상일 경우, 핀의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀의 서로 마주보는 2면에 채널이 형성될 수도 있다. 또는, 제1 내지 제3 핀형 패턴(F1~F3)이 와이어 패턴의 형상일 경우, 와이어 패턴의 주위를 따라서 채널이 형성될 수 있다. The first to third fin patterns F1 to F3 denote active patterns used in the multi-gate transistor. That is, when the first to third pinned patterns F1 to F3 are in the form of a pinned active pattern, the channels may be connected to each other along three surfaces of the pin, . Alternatively, when the first to third fin-shaped patterns F1 to F3 are in the shape of a wire pattern, a channel can be formed along the periphery of the wire pattern.

제1 내지 제3 핀형 패턴(F1~F3)은 기판(50)의 일부일 수도 있고, 기판(50) 으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제3 핀형 패턴(F1~F3)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제3 핀형 패턴(F1~F3)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. The first to third fin patterns F1 to F3 may be a part of the substrate 50 or may include an epitaxial layer grown from the substrate 50. [ The first to third fin patterns F1 to F3 may include, for example, silicon or germanium, which is an element semiconductor material. In addition, the first to third fin patterns F1 to F3 may include a compound semiconductor, for example, a compound semiconductor of Group IV-IV or a group III-V compound semiconductor.

필드 절연막(107)은 기판(50) 상에 형성되고, 제1 내지 제3 핀형 패턴(F1~F3)의 주변에 배치될 수 있다. 필드 절연막(107)은 제1 내지 제3 핀형 패턴(F1~F3)의 일부를 둘러싸도록 형성될 수 있다. 즉, 제1 내지 제3 핀형 패턴(F1~F3)은 필드 절연막(107)에 의해 정의될 수 있다. The field insulating film 107 is formed on the substrate 50 and can be disposed around the first to third fin patterns F1 to F3. The field insulating film 107 may be formed to surround a part of the first to third fin patterns F1 to F3. That is, the first to third fin patterns F1 to F3 may be defined by the field insulating film 107. [

구체적으로, 필드 절연막(107)은 서로 높이가 다른 제1 부분(104)과 제2 부분(105)을 포함할 수 있다. 필드 절연막의 제1 부분(104)의 높이는 H0이고, 필드 절연막의 제2 부분(105)의 높이는 H0 + H1 일 수 있다. 즉, 필드 절연막의 제2 부분(105)의 상면은 필드 절연막의 제1 부분(104)의 상면보다 위로 돌출되어 있을 수 있다. 덧붙여, 필드 절연막의 제1 부분(104)의 상면은 제1 내지 제3 핀형 패턴(F1~F3)의 상면보다 낮을 수 있다. Specifically, the field insulating film 107 may include a first portion 104 and a second portion 105 having different heights from each other. The height of the first portion 104 of the field insulating film may be H0 and the height of the second portion 105 of the field insulating film may be H0 + H1. That is, the upper surface of the second portion 105 of the field insulating film may protrude above the upper surface of the first portion 104 of the field insulating film. In addition, the upper surface of the first portion 104 of the field insulating film may be lower than the upper surfaces of the first to third fin-shaped patterns F1 to F3.

필드 절연막의 제2 부분(105)의 상면은 제1 내지 제3 핀형 패턴(F1~F3)의 상면보다 높을 수 있다. 도면에서는 예시적으로, 필드 절연막의 제2 부분(105)의 상면이 높이 H2만큼, 제1 내지 제3 핀형 패턴(F1~F3)의 상면보다 높은 경우를 도시하였다. The upper surface of the second portion 105 of the field insulating film may be higher than the upper surfaces of the first to third fin patterns F1 to F3. In the drawing, the upper surface of the second portion 105 of the field insulating film is higher than the upper surfaces of the first to third fin-shaped patterns F1 to F3 by a height H2.

예를 들면, 필드 절연막의 제2 부분(105)은 제1 내지 제3 핀형 패턴(F1~F3)의 단변과 접하도록 형성되고, 필드 절연막의 제1 부분(104)은 제1 내지 제3 핀형 패턴(F1~F3)의 장변과 접하도록 형성될 수 있다.For example, the second portion 105 of the field insulating film is formed to be in contact with the short sides of the first to third fin patterns F1 to F3, and the first portion 104 of the field insulating film is formed of the first to third pin- And may be formed so as to be in contact with the long sides of the patterns F1 to F3.

필드 절연막의 제2 부분(105)은 제1 핀형 패턴(F1)의 각각 양 측에 형성되는 일 단의 제2 부분(105-1)과 타 단의 제2 부분(105-2)을 포함할 수 있다. 일 단의 제2 부분(105-1)은 제1 더미 게이트 전극(DG1)의 아래에 형성되고, 타 단의 제2 부분(105-2)은 제2 더미 게이트 전극 아래에 형성될 수 있다. 필드 절연막의 제1 부분(104)은 제1 게이트 전극(G1) 아래에 형성될 수 있다. 다르게 말하면, 필드 절연막의 일 단의 제2 부분(105-1)은 서로 마주보는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 사이에 배치될 수 있고, 필드 절연막의 타단의 제2 부분(105-2)은 서로 마주보는 제1 핀형 패턴(F1) 및 제3 핀형 패턴(F3) 사이에 배치될 수 있다.The second portion 105 of the field insulating film includes a second portion 105-1 at one end and a second portion 105-2 at the other end formed on both sides of the first fin pattern F1 . One second portion 105-1 may be formed under the first dummy gate electrode DG1 and the second portion 105-2 at the other end may be formed under the second dummy gate electrode. A first portion 104 of the field insulating film may be formed under the first gate electrode G1. In other words, the second portion 105-1 of one end of the field insulating film can be disposed between the first pinned pattern F1 and the second pinned pattern F2 facing each other, and the second portion 105-1 of the other end of the field insulating film The portion 105-2 may be disposed between the first pin-type pattern F1 and the third pin-type pattern F3 facing each other.

또한, 도 3에서, 필드 절연막(107)은 제1 내지 제3 핀형 패턴(F1~F3)의 종단을 감싸는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 필드 절연막(107)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.In FIG. 3, the field insulating film 107 is shown to surround the ends of the first to third fin patterns F1 to F3, but the present invention is not limited thereto. The field insulating film 107 may be, for example, an oxide film, a nitride film, an oxynitride film, or a combination film thereof.

제1 더미 게이트 전극(DG1)은 제2 방향(Y1)으로 연장되어, 대응되는 필드 절연막의 제2 부분(105-1) 상에 배치될 수 있다. 제2 더미 게이트 전극(DG2)은 제2 방향(Y1)으로 연장되어, 대응되는 필드 절연막의 제2 부분(105-2) 상에 배치될 수 있다. 필드 절연막의 제2 부분(105) 상에, 더미 게이트 전극이 2개 이상 형성되지 않고, 1개가 형성됨에 따라, 레이아웃의 크기를 줄일 수 있다.The first dummy gate electrode DG1 may extend in the second direction Y1 and be disposed on the second portion 105-1 of the corresponding field insulating film. The second dummy gate electrode DG2 may extend in the second direction Y1 and be disposed on the second portion 105-2 of the corresponding field insulating film. Since two or more dummy gate electrodes are not formed on the second portion 105 of the field insulating film and one is formed, the size of the layout can be reduced.

필드 절연막의 제1 부분(104)과 필드 절연막의 제2 부분(105)은 서로 높이가 다르다. 필드 절연막의 제2 부분(105)의 높이는 H0+ H1 이고, 필드 절연막의 제2 부분(104)의 높이는 H0 일 수 있다. The first portion 104 of the field insulating film and the second portion 105 of the field insulating film are different in height from each other. The height of the second portion 105 of the field insulating film may be H0 + H1 and the height of the second portion 104 of the field insulating film may be H0.

필드 절연막의 제2 부분(105)의 상면은 제1 게이트 전극(G1)의 바닥면보다 높다. 제1 게이트 전극(G1)은 필드 절연막의 제1 부분(104), 제1 핀형 패턴(F1)의 상면 및 측벽을 따라 형성될 수 있다. 제1 게이트 전극(G1)의 "바닥면"의 의미는 제1 게이트 전극(G1)의 밑면 중에서 가장 낮은 부분을 의미하고, 도 11에서는 필드 절연막의 제1 부분(104)의 상면과 마주보는 면이 바닥면이 될 수 있다. The upper surface of the second portion 105 of the field insulating film is higher than the bottom surface of the first gate electrode G1. The first gate electrode G1 may be formed along the first portion 104 of the field insulating film, the upper surface and the sidewalls of the first fin pattern F1. The term "bottom surface" of the first gate electrode G1 means the lowest portion of the bottom surface of the first gate electrode G1. In FIG. 11, Can be the bottom surface.

또 다르게 설명하면, 제1 더미 게이트 전극(DG1)의 높이와, 제1 게이트 전극(G1)의 높이는 서로 다르다. 제1 더미 게이트 전극(DG1)의 상면과 제1 게이트 전극(G1)의 상면은 서로 나란할 수 있다. 예를 들어, 제1 더미 게이트 전극(DG1)과 제1 게이트 전극(G1)이 평탄화 공정을 통해서 만들어지는 경우, 상면이 동일 평면 상에 놓일 수 있다.In other words, the height of the first dummy gate electrode DG1 and the height of the first gate electrode G1 are different from each other. The upper surface of the first dummy gate electrode DG1 and the upper surface of the first gate electrode G1 may be aligned with each other. For example, when the first dummy gate electrode DG1 and the first gate electrode G1 are formed through the planarization process, the upper surface can be placed on the same plane.

본 발명의 몇몇 실시예에 따른 반도체 장치에서, 필드 절연막의 제2 부분(105)의 상면이 제1 내지 제3 핀형 패턴(F1~F3)의 상면보다 높고, 제1 더미 게이트 전극(DG1)은 필드 절연막의 제2 부분(105) 상에 형성되고, 제1 게이트 전극(G1)은 제1 내지 제3 핀형 패턴(F1~F3) 상에 형성되기 때문에, 단면도에서, 제1 더미 게이트 전극(DG1)의 하면의 높이는 제1 게이트 전극(G1)의 높이보다 높게 된다. In the semiconductor device according to some embodiments of the present invention, the upper surface of the second portion 105 of the field insulating film is higher than the upper surfaces of the first to third fin patterns F1 to F3, and the first dummy gate electrode DG1 Is formed on the second portion 105 of the field insulating film and the first gate electrode G1 is formed on the first to third fin patterns F1 to F3. Therefore, in the sectional view, the first dummy gate electrode DG1 Is higher than the height of the first gate electrode G1.

덧붙여, 도 1에서, 제1 게이트 전극(G1)은 필드 절연막의 제1 부분(104) 상에 형성되고, 제1 더미 게이트 전극(DG1)은 필드 절연막의 제2 부분(105) 상에 형성되고, 필드 절연막의 제2 부분(105)의 상면은 필드 절연막의 제1 부분(104)의 상면보다 위로 돌출되어 있기 때문에, 제1 더미 게이트 전극(DG1)의 높이(H4)는 제1 게이트 전극(G1)의 높이(H3)보다 낮게 된다.1, the first gate electrode G1 is formed on the first portion 104 of the field insulating film, the first dummy gate electrode DG1 is formed on the second portion 105 of the field insulating film The height H4 of the first dummy gate electrode DG1 is larger than the height H4 of the first gate electrode DG1 because the upper surface of the second portion 105 of the field insulating film protrudes above the upper surface of the first portion 104 of the field insulating film. G1, respectively.

게이트 스페이서(130)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(G1)의 측벽 상에 배치될 수 있다. 게이트 스페이서(130)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The gate spacer 130 may be disposed on the sidewall of the first gate electrode G1 extending in the second direction Y1. Gate spacer 130 may include, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), silicon shot nitride (SiOCN) and at least one of the combinations thereof, respectively.

제1 소스/드레인(E1-1)은 제1 게이트 전극(G1)과 필드 절연막의 제2 부분(105-1) 사이에 배치되고, 제1 핀형 패턴(F1) 상에 형성될 수 있다. 제1 소스/드레인(E1-1)은 필드 절연막의 제2 부분(105-1)과 접촉할 수 있다. 제1 소스/드레인(E1-1)은 에피층을 포함한다. The first source / drain E1-1 is disposed between the first gate electrode G1 and the second portion 105-1 of the field insulating film and may be formed on the first fin pattern F1. The first source / drain E1-1 may be in contact with the second portion 105-1 of the field insulating film. The first source / drain (E1-1) includes an epi layer.

제1 소스/드레인(E1-1)은 제1 패싯(facet)(E1-1f)을 포함할 수 있다. 제1 패싯(E1-1f)은 게이트 스페이서(130)부터 필드 절연막의 제2 부분(105-1) 까지 연장될 수 있다.The first source / drain E1-1 may comprise a first facet E1-1f. The first facet E1-1f may extend from the gate spacer 130 to the second portion 105-1 of the field insulating film.

제2 소스/드레인(E1-2)은 제1 게이트 전극(G1)과 필드 절연막의 제2 부분(105-2) 사이에 배치되고, 제1 핀형 패턴(F1) 상에 형성될 수 있다. 제2 소스/드레인(E1-2)은 필드 절연막의 제2 부분(105-2)과 접촉할 수 있다. 제2 소스/드레인(E1-2)은 에피층을 포함한다. The second source / drain E1-2 is disposed between the first gate electrode G1 and the second portion 105-2 of the field insulating film and may be formed on the first fin pattern F1. The second source / drain E1-2 may be in contact with the second portion 105-2 of the field insulating film. The second source / drain E1-2 includes an epi layer.

제2 소스/드레인(E1-2)은 제2 패싯(E1-2f)을 포함할 수 있다. 제2 패싯(E1-2f)은 게이트 스페이서(130)부터 필드 절연막의 제2 부분(105-2) 까지 연장될 수 있다.The second source / drain E1-2 may comprise a second facet E1-2f. The second facet E1-2f may extend from the gate spacer 130 to the second portion 105-2 of the field insulating film.

제1 패싯(E1-1f)의 기울기는 제2 패싯(E1-2f)의 기울기와 다를 수 있다. 구체적으로, 제1 패싯(E1-1f)의 기울기의 절대값은 제2 패싯(E1-2f)의 기울기의 절대값보다 클 수 있다. 제1 패싯(E1-1f)의 기울기의 부호는 제2 패싯(E1-2f)의 기울기의 부호와 서로 다를 수 있다. 즉, 제1 소스/드레인(E1-1)과 제2 소스/드레인(E1-2)은 제1 게이트 전극(G1)을 기준으로 서로 비대칭적이고, 서로 다른 형상을 가질 수 있다.The slope of the first facet E1-1f may be different from the slope of the second facet E1-2f. Specifically, the absolute value of the slope of the first facet E1-1f may be greater than the absolute value of the slope of the second facet E1-2f. The sign of the slope of the first facet E1-1f may be different from the sign of the slope of the second facet E1-2f. That is, the first source / drain E1-1 and the second source / drain E1-2 are asymmetric with respect to the first gate electrode G1 and may have different shapes.

필드 절연막의 제2 부분(105-1)의 측벽은 제1 패싯(E1-1f)의 시작점에 가까운 제1 지점과, 제1 지점보다 먼 제2 지점을 포함할 수 있다. 이 때, 제1 지점으로부터 제1 지점과 동일 레벨에 있는 제1 패싯(E1-1f)까지의 거리(L1)는 제2 지점으로부터 제2 지점과 동일 레벨에 있는 제1 패싯(E1-1f)까지의 거리(L2)보다 가까울 수 있다.The side wall of the second portion 105-1 of the field insulating film may include a first point near the starting point of the first facet E1-1f and a second point far from the first point. At this time, the distance L1 from the first point to the first facet E1-1f at the same level as the first point is the first facet E1-1f at the same level as the second point from the second point, May be closer than the distance L2 to the distance L2.

본 발명의 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. When the semiconductor device according to some embodiments of the present invention is a PMOS transistor, the first source / drain E1-1 and the second source / drain E1-2 may include a compressive stress material. For example, the compressive stress material may be a material having a larger lattice constant than Si, and may be, for example, SiGe. For example, the compressive stress material can increase the mobility of carriers in the channel region by applying compressive stress to the first pinned pattern F1.

이와는 달리, 반도체 장치가 NMOS 트랜지스터인 경우, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F1)이 Si일 때, 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP, SiPC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(F1)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.Alternatively, when the semiconductor device is an NMOS transistor, the first source / drain E1-1 and the second source / drain E1-2 may comprise a tensile stress material. For example, when the first fin-shaped pattern F1 is Si, the first source / drain E1-1 and the second source / drain E1-2 are made of a material having a smaller lattice constant than Si (for example, SiC, SiP, SiPC). For example, the tensile stress material may exert tensile stress on the first fin pattern F1 to improve the mobility of carriers in the channel region.

식각 정지막(185)는 제1 소스/드레인(E1-1) 및 제2 소스/드레인(E1-2) 상에 형성될 수 있다. 예를 들어, 식각 정지막(185)은 제1 소스/드레인(E1-1)의 제1 패싯(E1-1f)과, 제2 소스/드레인(E1-2)의 제2 패싯(E1-2f)과, 필드 절연막의 제2 부분(105)의 측벽을 따라서 형성될 수 있다. The etch stop layer 185 may be formed on the first source / drain E1-1 and the second source / drain E1-2. For example, the etch stop layer 185 may be formed between the first facet E1-1f of the first source / drain E1-1 and the second facet E1-2f of the second source / drain E1-2 And a sidewall of the second portion 105 of the field insulating film.

더미 게이트 스페이서(160)의 바닥면의 적어도 일부는 식각 정지막(185)과 접촉할 수 있다. At least a portion of the bottom surface of the dummy gate spacer 160 may contact the etch stop film 185.

식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.Etch stop layer 185 is, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), silicon shot nitride (SiOCN), silicon carbonitride (SiCN) and at least one of a combination of One can be included.

층간 절연막(180)은 제1 소스/드레인(E1-1)과, 제2 소스/드레인(E1-2)과, 식각 정지막(185) 상에 형성될 수 있다. 또한, 층간 절연막(180)은 제1 게이트 전극(G1)과, 제1 더미 게이트 전극(DG1)과, 제2 더미 게이트 전극(DG2)을 감싸도록 형성될 수 있다. The interlayer insulating layer 180 may be formed on the first source / drain E1-1, the second source / drain E1-2, and the etch stop layer 185. The interlayer insulating layer 180 may be formed to surround the first gate electrode G1, the first dummy gate electrode DG1, and the second dummy gate electrode DG2.

층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The interlayer insulating film 180 may include at least one of, for example, silicon oxide, silicon nitride, silicon oxynitride, and a low dielectric constant material. Low dielectric constant materials include, for example, FOX (Flowable Oxide), TOSZ (Tonen SilaZen), USG (Undoped Silica Glass), BSG (Borosilica Glass), PhosphoSilaca Glass (PSG), Borophosphosilicate Glass (BPSG), Plasma Enhanced Tetra Ethyl Ortho Silicate), Fluoride Silicate Glass (FSG), Carbon Doped Silicon Oxide (CDO), Xerogel, Aerogel, Amorphous Fluorinated Carbon, Organosilicate Glass (OSG), Parylene, Bis-benzocyclobutenes, SiLK, Polyimide, material, or a combination thereof.

도 15를 참고하면, 제1 핀형 패턴(F1)의 단변과 마주보는 제2 핀형 패턴(F2)의 단변 사이에 제1 더미 게이트 전극(DG1)이 형성되고, 제2 핀형 패턴(F2) 상에 제5 게이트 전극(G4)이 형성될 수 있다.15, a first dummy gate electrode DG1 is formed between a short side of the first fin type pattern F1 and a short side of the second fin type pattern F2 opposite to the first fin type pattern F2. On the second fin type pattern F2, A fifth gate electrode G4 may be formed.

제5 게이트 전극(G4)은 금속층(MG7, MG8)을 포함할 수 있다. 제5 게이트 전극(G4)은 도시된 것과 같이, 2층 이상의 금속층(MG7, MG8)이 적층될 수 있다. 제7 금속층(MG7)은 일함수 조절을 하고, 제8 금속층(MG8)은 제7 금속층(MG7)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제7 금속층(MG7)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제8 금속층(MG8)은 W 또는 Al을 포함할 수 있다. 이러한 제5 게이트 전극(G4)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.The fifth gate electrode G4 may include metal layers MG7 and MG8. The fifth gate electrode G4 may be formed by stacking two or more metal layers MG7 and MG8, as shown in the figure. The seventh metal layer MG7 controls the work function and the eighth metal layer MG8 functions to fill a space formed by the seventh metal layer MG7. For example, the seventh metal layer MG7 may include at least one of TiN, TaN, TiC, and TaC. In addition, the eighth metal layer MG8 may include W or Al. The fifth gate electrode G4 may be formed through, for example, a replacement process (or a gate last process), but is not limited thereto.

제3 소스/드레인(E2)은 제5 게이트 전극(G4)과 필드 절연막의 제2 부분(105-1) 사이에 배치되고, 제1 핀형 패턴(F1) 상에 형성될 수 있다. 제3 소스/드레인(E2)은 필드 절연막의 제2 부분(105-1)과 접촉할 수 있다. 제3 소스/드레인(E2)은 에피층을 포함한다. The third source / drain E2 is disposed between the fifth gate electrode G4 and the second portion 105-1 of the field insulating film and may be formed on the first fin pattern F1. And the third source / drain E2 may contact the second portion 105-1 of the field insulating film. The third source / drain E2 includes an epi layer.

제3 소스/드레인(E2)은 제3 패싯(E2f)을 포함할 수 있다. 제3 패싯(E2f)은 게이트 스페이서(130)부터 필드 절연막의 제2 부분(105-1) 까지 연장될 수 있다.And the third source / drain E2 may include a third facet E2f. The third facet E2f may extend from the gate spacer 130 to the second portion 105-1 of the field insulating film.

도 13 및 도 15를 참조하면, 제3 소스/드레인(E2)의 형상은 제2 소스/드레인(E1-2)의 형상과 유사할 수 있다. 즉, 제1 소스/드레인(E1-1), 제2 소스/드레인(E1-2) 및 제3 소스/드레인(E2)은 제1 게이트 전극(G1), 제1 더미 게이트 전극(DG1), 제2 더미 게이트 전극(DG2) 및 제3 더미 게이트 전극(DG3)이 전체적으로 일 방향으로 시프트됨에 따라서, 핀형 패턴(F1~F3)의 양단에 형성되는 소스/드레인의 형상이 서로 다르지만, 어느 한 핀형 패턴의 일단에 형성된 소스/드레인과 다음 핀형 패턴의 일단에 형성된 소스/드레인의 형상은 유사 내지 동일할 수 있다. 즉, 도 13 및 도 15에서는 제1 소스/드레인(E1-1) 및 제3 소스/드레인(E2)이 서로 유사하지만, 제2 소스/드레인(E1-2)의 형상은 제1 소스/드레인(E1-1) 및 제3 소스/드레인(E2)과 다를 수 있다.13 and 15, the shape of the third source / drain E2 may be similar to the shape of the second source / drain E1-2. In other words, the first source / drain E1-1, the second source / drain E1-2 and the third source / drain E2 are connected to the first gate electrode G1, the first dummy gate electrode DG1, As the second dummy gate electrode DG2 and the third dummy gate electrode DG3 are shifted in one direction as a whole, the shapes of the source / drain formed at both ends of the fin patterns F1 to F3 are different from each other. The shapes of the source / drain formed at one end of the pattern and the source / drain formed at one end of the next fin-shaped pattern may be similar or identical. That is, the first source / drain E1-1 and the third source / drain E2 are similar to each other in FIGS. 13 and 15, but the shape of the second source / drain E1-2 is similar to that of the first source / (E1-1) and the third source / drain (E2).

이하, 도 16을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, with reference to FIG. 16, a semiconductor device according to some embodiments of the present invention will be described. The description overlapping with the above description is simplified or omitted.

도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.16 is a perspective view for explaining a semiconductor device according to some embodiments of the present invention.

도 16을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(F1) 상에 형성되는 게이트 전극이 2개일 수 있다.Referring to FIG. 16, the semiconductor device according to some embodiments of the present invention may have two gate electrodes formed on the first fin pattern F1.

구체적으로, 제1 게이트 전극(G1) 및 제7 게이트 전극(G6)이 제1 핀형 패턴(F1) 상에 형성될 수 있다. 이에 따라, 제1 게이트 전극(G1), 제7 게이트 전극(G6), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 일 방향으로 시프트되어, 제1 핀형 패턴(F1)의 양 끝단에 형성되는 소스/드레인의 형상이 서로 달라질 수 있다.Specifically, the first gate electrode G1 and the seventh gate electrode G6 may be formed on the first fin pattern F1. Thus, the first gate electrode G1, the seventh gate electrode G6, the first dummy gate electrode DG1 and the second dummy gate electrode DG2 are shifted in one direction to form the first fin pattern F1, The shape of the source / drain formed at both ends of the gate electrode may be different from each other.

이하, 도 17을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, with reference to FIG. 17, a semiconductor device according to some embodiments of the present invention will be described. The description overlapping with the above description is simplified or omitted.

도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.17 is a perspective view for explaining a semiconductor device according to some embodiments of the present invention.

도 17을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(F1) 상에 형성되는 게이트 전극이 3개일 수 있다.Referring to FIG. 17, the semiconductor device according to some embodiments of the present invention may have three gate electrodes formed on the first fin pattern F1.

구체적으로, 제1 게이트 전극(G1), 제8 게이트 전극(G7) 및 제7 게이트 전극(G6)이 제1 핀형 패턴(F1) 상에 형성될 수 있다. 이에 따라, 제1 게이트 전극(G1), 제7 게이트 전극(G6), 제8 게이트 전극(G7), 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 일 방향으로 시프트되어, 제1 핀형 패턴(F1)의 양 끝단에 형성되는 소스/드레인의 형상이 서로 달라질 수 있다.Specifically, the first gate electrode G1, the eighth gate electrode G7 and the seventh gate electrode G6 may be formed on the first fin-shaped pattern F1. Thus, the first gate electrode G1, the seventh gate electrode G6, the eighth gate electrode G7, the first dummy gate electrode DG1, and the second dummy gate electrode DG2 are shifted in one direction , The shape of the source / drain formed at both ends of the first fin-shaped pattern F1 may be different from each other.

이하, 도 18을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, with reference to FIG. 18, a semiconductor device according to some embodiments of the present invention will be described. The description overlapping with the above description is simplified or omitted.

도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.18 is a perspective view for explaining a semiconductor device according to some embodiments of the present invention.

도 18을 참조하면, 본 발명의 몇몇 실시예를 가지는 반도체 장치는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 상술한 도 1의 반도체 장치와 동일할 수 있다. 제2 영역(Ⅱ)은 상술한 도 11의 반도체 장치와 동일할 수 있다. Referring to FIG. 18, a semiconductor device having some embodiments of the present invention may include a first region I and a second region II. The first region I may be the same as the semiconductor device of FIG. 1 described above. The second region II may be the same as the semiconductor device of FIG. 11 described above.

도 1의 반도체 장치는 핀형 패턴 사이의 간격에 2개의 게이트 전극이 들어가는 DDB(double diffusion braek) 장치일 수 있고, 도 11의 반도체 장치는 핀형 패턴 사이의 간격에 1개의 게이트 전극이 들어가는 SDB(single diffusion break) 장치일 수 있다.The semiconductor device of FIG. 1 may be a double diffusion bracket (DDB) device having two gate electrodes in an interval between the fin-shaped patterns, and the semiconductor device of FIG. 11 may have a single gate electrode diffusion break device.

도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다. 19 is a block diagram of an electronic system including a semiconductor device according to some embodiments of the present invention.

도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.19, an electronic system 1100 according to an embodiment of the present invention includes a controller 1110, an input / output device 1120, a memory device 1130, an interface 1140, and a bus 1150, bus). The controller 1110, the input / output device 1120, the storage device 1130, and / or the interface 1140 may be coupled to each other via a bus 1150. The bus 1150 corresponds to a path through which data is moved.

컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. The controller 1110 may include at least one of a microprocessor, a digital signal process, a microcontroller, and logic elements capable of performing similar functions. The input / output device 1120 may include a keypad, a keyboard, a display device, and the like. The storage device 1130 may store data and / or instructions and the like. The interface 1140 may perform the function of transmitting data to or receiving data from the communication network. Interface 1140 may be in wired or wireless form. For example, the interface 1140 may include an antenna or a wired or wireless transceiver. Although not shown, the electronic system 1100 is an operation memory for improving the operation of the controller 1110, and may further include a high-speed DRAM and / or an SRAM. The semiconductor device according to some embodiments of the present invention may be provided in the storage device 1130 or may be provided as a part of the controller 1110, the input / output device 1120, the I / O device, and the like.

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다. Electronic system 1100 can be a personal digital assistant (PDA) portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player a music player, a memory card, or any electronic device capable of transmitting and / or receiving information in a wireless environment.

도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 20은 태블릿 PC이고, 도 21은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.20 and 21 are exemplary semiconductor systems to which a semiconductor device according to some embodiments of the present invention may be applied. Fig. 20 shows a tablet PC, and Fig. 21 shows a notebook. At least one of the semiconductor devices according to some embodiments of the present invention may be used in a tablet PC, a notebook computer, or the like. It will be apparent to those skilled in the art that the semiconductor device according to some embodiments of the present invention may be applied to other integrated circuit devices not illustrated.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

50: 기판 F1: 제1 핀형 패턴
E1-1: 제1 소스/드레인 E1-2: 제2 소스/드레인
E1-1f: 제1 패싯 E1-2f: 제2 패싯50: substrate F1: first pinned pattern
E1-1: first source / drain E1-2: second source / drain
E1-1f: first facet E1-2f: second facet

Claims (10)

기판 보다 돌출되고, 서로 반대되는 방향에 제1 및 제2 단변을 포함하는 제1 핀형 패턴;
상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차하고, 서로 반대되는 제1 및 제2 측면을 포함하는 제1 게이트 전극;
상기 제1 게이트 전극의 상기 제1 측면에 형성되고, 상기 제1 단변에 인접하게 형성되는 제1 리세스;
상기 제1 게이트 전극의 상기 제2 측면에 형성되고, 상기 제2 단변에 인접하게 형성되고, 상기 제1 리세스의 형상과 다른 형상을 가지는 제2 리세스;
상기 제1 리세스를 채우는 제1 소스/드레인; 및
상기 제2 리세스를 채우는 제2 소스/드레인을 포함하는 반도체 장치.A first fin-shaped pattern protruding from the substrate and including first and second short sides in directions opposite to each other;
A first gate electrode crossing the first fin-shaped pattern on the first fin-shaped pattern, the first gate electrode including first and second sides opposite to each other;
A first recess formed in the first side of the first gate electrode and formed adjacent the first short side;
A second recess formed in the second side surface of the first gate electrode and formed adjacent to the second short side, the second recess having a shape different from that of the first recess;
A first source / drain to fill the first recess; And
And a second source / drain to fill the second recess. 제1 항에 있어서,
상기 제1 핀형 패턴의 제1 단변에서 이격되는 제2 핀형 패턴과,
상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 필드 절연막과,
상기 필드 절연막 상에 나란하게 형성되는 제1 및 제2 더미 게이트 전극을 더 포함하는 반도체 장치.The method according to claim 1,
A second fin-shaped pattern spaced apart from the first short side of the first fin-
A first field insulating film formed between the first and second fin-shaped patterns,
And first and second dummy gate electrodes formed in parallel on the field insulating film. 제2 항에 있어서,
상기 제1 리세스의 측벽과 상기 제1 단변의 거리와 상기 제2 리세스의 측벽과 상기 제2 단변의 거리는 서로 다른 반도체 장치.3. The method of claim 2,
Wherein the distance between the side wall of the first recess and the first short side is different from the distance between the side wall of the second recess and the second short side. 제2 항에 있어서,
상기 제2 단변에 접하는 제2 필드 절연막을 더 포함하고,
상기 제1 필드 절연막은 상기 제1 단변에 접하고,
상기 제1 소스/드레인은 상기 제1 필드 절연막에 접하고,
상기 제2 소스/드레인은 상기 제2 필드 절연막에 접하지 않는 반도체 장치.3. The method of claim 2,
And a second field insulating film in contact with the second short side,
Wherein the first field insulating film contacts the first short side,
Wherein the first source / drain contacts the first field insulating film,
And the second source / drain does not contact the second field insulating film. 제2 항에 있어서,
상기 기판은 제1 및 제2 영역을 포함하고,
상기 제1 핀형 패턴은 상기 제1 영역에 형성되고,
상기 제2 영역에 형성되고, 상기 기판보다 돌출되고, 서로 반대되는 방향에 제3 및 제4 단변을 포함하는 제3 핀형 패턴과,
상기 제3 핀형 패턴 상에 상기 제2 핀형 패턴과 교차하고, 서로 반대되는 제3 및 제4 측면을 포함하는 제2 게이트 전극과,
상기 제2 게이트 전극의 상기 제3 측면에 형성되고, 상기 제3 단변에 인접하게 형성되는 제3 리세스와,
상기 제1 게이트 전극의 상기 제4 측면에 형성되고, 상기 제4 단변에 인접하게 형성되고, 상기 제3 리세스의 형상과 다른 형상을 가지는 제4 리세스와,
상기 제3 리세스를 채우는 제3 소스/드레인와,
상기 제4 리세스를 채우는 제4 소스/드레인을 더 포함하고,
상기 제1 리세스는 상기 제1 단변과 접하고,
상기 제2 내지 제4 리세스는 각각 상기 제2 내지 제4 단변과 접하지 않는 반도체 장치.3. The method of claim 2,
Wherein the substrate comprises first and second regions,
Wherein the first fin-shaped pattern is formed in the first region,
A third fin-shaped pattern formed in the second region and protruding from the substrate and including third and fourth short sides in directions opposite to each other,
A second gate electrode crossing the second fin-shaped pattern on the third fin pattern and including third and fourth sides opposite to each other,
A third recess formed on the third side of the second gate electrode, the third recess being formed adjacent to the third short side,
A fourth recess formed on the fourth side surface of the first gate electrode and formed adjacent to the fourth short side and having a shape different from that of the third recess,
A third source / drain to fill the third recess,
And a fourth source / drain to fill the fourth recess,
The first recess being in contact with the first short side,
And the second to fourth recesses do not contact the second to fourth short sides, respectively. 제1 항에 있어서,
상기 제1 핀형 패턴의 제1 단변에서 이격되는 제2 핀형 패턴과,
상기 제1 및 제2 핀형 패턴 사이에 형성되는 제1 필드 절연막과,
상기 필드 절연막 상에 형성되고, 상기 제1 및 제2 핀형 패턴과 오버랩되는 제1 더미 게이트 전극을 포함하는 반도체 장치.The method according to claim 1,
A second fin-shaped pattern spaced apart from the first short side of the first fin-
A first field insulating film formed between the first and second fin-shaped patterns,
And a first dummy gate electrode formed on the field insulating film and overlapping with the first and second fin-shaped patterns. 제6 항에 있어서,
상기 제1 소스/드레인의 상면은 제1 패싯(facet)을 포함하고,
상기 제2 소스/드레인의 상면은 상기 제1 패싯과 기울기가 다른 제2 패싯을 포함하는 반도체 장치.The method according to claim 6,
Wherein the top surface of the first source / drain comprises a first facet,
And an upper surface of the second source / drain includes a second facet different in slope from the first facet. 제6 항에 있어서,
상기 제1 리세스는 상기 제1 단변과 접하고, 상기 제2 리세스는 상기 제2 단변과 접하는 반도체 장치.The method according to claim 6,
Wherein the first recess is in contact with the first short side and the second recess is in contact with the second short side. 제6 항에 있어서,
상기 제1 필드 절연막의 상면은 상기 제1 및 제2 핀형 패턴의 상면보다 높은 반도체 장치.The method according to claim 6,
Wherein the upper surface of the first field insulating film is higher than the upper surface of the first and second fin-shaped patterns. 기판 보다 돌출되고, 제1 방향으로 연장되고, 상기 제1 방향으로 서로 이격되는 제1 및 제2 핀형 패턴;
상기 제1 및 제2 핀형 패턴의 측면의 일부를 둘러싸는 제1 부분과, 상기 제1 부분에서 돌출되고, 상기 제1 및 제2 핀형 패턴 사이에 형성되는 제2 부분을 포함하는 필드 절연막으로서, 상기 제2 부분은 상기 제1 핀형 패턴과 접하는 제1 측면과, 상기 제2 핀형 패턴과 접하는 제2 측면을 포함하는 필드 절연막;
상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차하는 제1 게이트 전극;
상기 제2 핀형 패턴 상에 상기 제2 핀형 패턴과 교차하는 제2 게이트 전극;
상기 제1 핀형 패턴 상에 상기 제1 게이트 전극과 상기 필드 절연막의 상기 제2 부분 사이에 형성되는 제1 리세스;
상기 제2 핀형 패턴 상에 상기 제2 게이트 전극과 상기 필드 절연막의 상기 제2 부분 사이에 형성되고, 상기 제1 리세스와 서로 다른 형상을 가지는 제2 리세스;
상기 제1 리세스를 채우는 제1 소스/드레인; 및
상기 제2 리세스를 채우는 제2 소스/드레인을 포함하는 반도체 장치.First and second fin-shaped patterns protruding from the substrate, extending in a first direction, and spaced from each other in the first direction;
A field insulating film including a first portion surrounding a portion of a side surface of the first and second fin-shaped patterns, and a second portion protruding from the first portion, the second portion being formed between the first and second fin- The second portion includes a field insulating layer including a first side in contact with the first fin-shaped pattern and a second side in contact with the second fin-shaped pattern;
A first gate electrode crossing the first fin-shaped pattern on the first fin-shaped pattern;
A second gate electrode crossing the second fin-shaped pattern on the second fin-shaped pattern;
A first recess formed between the first gate electrode and the second portion of the field insulating film on the first fin pattern;
A second recess formed between the second gate electrode and the second portion of the field insulating film on the second fin-shaped pattern, the second recess having a different shape from the first recess;
A first source / drain to fill the first recess; And
And a second source / drain to fill the second recess.
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