KR20160027350A - 반도체장치 및 이를 포함하는 반도체시스템 - Google Patents

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Abstract

반도체시스템은 적어도 하나의 센싱코드와 온도코드를 비교하여 입력오프셋신호를 생성하는 오프셋신호생성부를 포함하는 제1 반도체장치; 및 상기 입력오프셋신호를 입력받아, 상기 입력오프셋신호에 따라 레벨이 조절되는 기준전압과 온도신호를 비교하여 상기 온도코드를 생성하는 온도코드생성부를 포함하는 제2 반도체장치를 포함한다.

Description

반도체장치 및 이를 포함하는 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 반도체장치 및 이를 포함하는 반도체시스템에 관한 것이다.
대용량의 메모리를 컨트롤러와 함께 같은 패키지에 담는 패키징 기술로는 SiP(System in Package) 패키징 기술 및 CoC(Chip on Chip) 패키징 기술 등이 있다. SiP(System in Package) 패키징 기술은 와이어 본딩으로 칩을 서로 연결하는 방식을 사용한다. CoC(Chip on Chip) 패키징 기술은 메모리의 고집적화와 메모리와 컨트롤러 간의 고속동작을 구현하는데 가장 유리하다. 이는 메모리와 컨트롤러가 마이크로 범프 패드를 통해 데이터를 포함한 신호들을 상호 전송하기 때문이다.
마이크로 범프 패드는 직경이 겨우 수십 마이크로미터(㎛)에 불과해서 저항, 인덕턴스 및 기생 커패시턴스 특성이 낮으므로 동작 주파수를 높이기가 더 수월하다. 따라서, 마이크로 범프 패드의 수를 늘리는 방법으로 데이터의 전송 속도를 용이하게 향상시킬 수 있다. CoC 패키징 기술에서 메모리와 컨트롤러에는 범프 패드들이 형성되고, 메모리와 컨트롤러에 형성된 마이크로 범프 패드들이 서로 접속되어 하나의 칩으로 형성된다.
한편, 반도체장치는 하나의 트랜지스터와 하나의 스토리지 커패시터로 구성된 메모리셀을 다수개 포함하고, 메모리셀의 데이터 리텐션(retention) 특성은 온도에 따라서도 매우 민감하게 나타난다. 따라서, 반도체장치의 내부온도의 변화에 따라서 반도체시스템 내에 있는 회로 블럭들의 동작조건을 조절할 필요가 생길 수 있다. 반도체시스템의 내부온도 변화에 따른 동작 조건 조절에는 DTSR(Digital Temperature Sensor Regulator), ATSR(Analog Temp Sensor Regulator) 및 DTCSR(Digital Temperature Compensated Self Refresh) 등의 온도센서가 사용된다.
본 발명은 반도체장치 간의 내부온도 차이에 따른 온도보정을 수행할 수 있는 반도체장치 및 이를 포함하는 반도체시스템를 제공한다.
이를 위해 본 발명은 적어도 하나의 센싱코드와 온도코드를 비교하여 입력오프셋신호를 생성하는 오프셋신호생성부를 포함하는 제1 반도체장치; 및 상기 입력오프셋신호를 입력받아, 상기 입력오프셋신호에 따라 레벨이 조절되는 기준전압과 온도신호를 비교하여 상기 온도코드를 생성하는 온도코드생성부를 포함하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 입력오프셋신호의 레벨 조합에 따라 레벨이 조절되는 기준전압을 생성하는 기준전압생성부; 및 상기 기준전압과 반도체장치의 내부온도에 따라 레벨이 설정되는 온도신호를 비교하여 상기 온도코드를 생성하는 비교부를 포함하되, 상기 입력오프셋신호는 상기 반도체장치와 적어도 하나의 패드를 통해 전기적으로 연결된 컨트롤러에서 적어도 하나의 센싱코드와 온도코드를 비교하여 생성되는 반도체장치를 제공한다.
본 발명에 의하면 오프셋신호가 보다 많은 비트를 포함하도록 코드를 변환함으로써 컨트롤러와 반도체장치 사이의 내부온도 차이에 따른 온도 보정을 보다 정밀하게 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 컨트롤러에서 변환된 코드를 포함하는 오프셋신호를 확인할 수 있어 반도체장치에서 어떠한 범위의 온도 보정 동작을 수행하고 있는지 여부를 용이하게 확인할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 온도코드생성부의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 온도코드생성부에 포함된 기준전압생성부의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 기준전압생성부에 포함된 신호변환부의 구성을 도시한 블럭도이다.
도 5는 도 3에 도시된 기준전압생성부에 포함된 전압분배부의 일 실시예에 따른 회로도이다.
도 6은 도 5에 도시된 전압분배부의 제1 전압제어부의 일 실시예에 따른 회로도이다.
도 7은 도 5에 도시된 전압분배부의 제2 전압제어부의 일 실시예에 따른 회로도이다.
도 8 내지 도 11은 본 실시예에 따른 반도체시스템의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체시스템은 제1 반도체장치(10) 및 제2 반도체장치(11)를 포함한다. 제1 반도체장치(10)는 제1 패드(101), 제2 패드(102), 제1 온도센서(103), 제2 온도센서(104), 제3 온도센서(105) 및 오프셋신호생성부(106)를 포함한다. 제2 반도체장치(11)는 제3 패드(111), 제4 패드(112) 및 온도코드생성부(113)를 포함한다. 제1 패드(101) 및 제3 패드(111)는 전기적으로 연결되어 온도코드생성부(113)에서 생성된 온도코드(TCODE<1:N>)를 제2 반도체장치(11)로 전달한다. 제2 패드(102) 및 제4 패드(112)는 전기적으로 연결되어 오프셋신호생성부(106)에서 생성된 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)를 제1 반도체장치(10)로 전달한다. 제1 반도체장치(10)는 제2 반도체장치(11)의 동작을 제어하기 위한 컨트롤러로 구현될 수 있다. 본 실시예에서는 입력오프셋신호가 2비트 신호로 구현되었지만 실시예에 따라서 다양한 비트의 신호로 구현될 수 있다.
제1 온도센서(103)는 제1 반도체장치(10)의 좌측 영역의 내부온도를 검출하여 제1 센싱코드(TC1<1:N>)를 생성한다. 제2 온도센서(104)는 제1 반도체장치(10)의 중앙 영역의 내부온도를 검출하여 제2 센싱코드(TC2<1:N>)를 생성한다. 제3 온도센서(105)는 제1 반도체장치(10)의 우측 영역의 내부온도를 검출하여 제3 센싱코드(TC3<1:N>)를 생성한다. 제1 온도센서(103), 제2 온도센서(104) 및 제3 온도센서(105)의 위치는 실시예에 따라 다양하게 설정할 수 있다. 또한, 제1 반도체장치(10)에 포함된 온도센서의 수와 센싱코드에 포함된 비트수(N)도 실시예에 따라서 다양하게 설정할 수 있다.
오프셋신호생성부(106)는 제1 온도센서(103), 제2 온도센서(104) 및 제3 온도센서(105)로부터 제1 센싱코드(TC1<1:N>), 제2 센싱코드(TC2<1:N>) 및 제3 센싱코드(TC3<1:N>)를 입력받는다. 오프셋신호생성부(106)는 제1 패드(101)를 통해 온도코드(TCODE<1:N>)를 입력받는다. 오프셋신호생성부(106)는 제1 센싱코드(TC1<1:N>), 제2 센싱코드(TC2<1:N>) 및 제3 센싱코드(TC3<1:N>)로부터 감지된 제1 반도체장치(10)의 내부온도와 온도코드(TCODE<1:N>)로부터 감지된 제2 반도체장치(11)의 내부온도를 비교하여 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)를 생성한다. 오프셋신호생성부(106)는 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)를 제2 패드(102)를 통해 제1 반도체장치(10)로 전달한다. 제1 센싱코드(TC1<1:N>), 제2 센싱코드(TC2<1:N>) 및 제3 센싱코드(TC3<1:N>)의 비트수(N)는 실시예에 따라서 다양하게 설정할 수 있다.
온도코드생성부(113)는 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)를 제4 패드(112)를 통해 입력받아 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)에 의한 온도 보정 동작을 수행하여 온도코드(TCODE<1:N>)를 생성한다. 온도코드생성부(113)는 온도코드(TCODE<1:N>)를 제3 패드(111)를 통해 출력한다. 온도코드생성부(113)의 구성 및 온도 보정 동작에 대한 보다 구체적인 설명은 도 2 내지 도 12를 참고하여 살펴본다.
도 2를 참고하면 온도코드생성부(113)는 기준전압생성부(20), 온도신호생성부(21) 및 비교부(22)를 포함한다. 기준전압생성부(20)는 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)의 논리 조합에 따라 기준전압(VREF<1:N>)의 레벨을 조절한다. 온도신호생성부(21)는 제2 반도체장치(11)의 내부온도를 센싱하여 온도에 대응하는 레벨을 갖는 온도신호(TS)를 생성한다. 비교부(22)는 기준전압(VREF<1:N>)과 온도신호(TS)의 레벨을 비교하여 온도코드(TCODE<1:N>)를 생성한다. 예를 들어, 기준전압(VREF<1>)이 80℃에 대응하는 레벨을 갖고, 기준전압(VREF<2>)이 90℃에 대응하는 레벨을 갖는 상태에서 온도신호(TS)가 기준전압(VREF<1>)의 레벨보다 크고, 기준전압(VREF<2>)의 레벨보다 작은 레벨을 갖는 경우 온도코드(TCODE<1>)는 로직하이레벨, 온도코드(TCODE<2>)는 로직로우레벨로 생성되도록 설정될 수 있다. 이와 같은 온도코드(TCODE<1:2>)의 레벨 조합, 즉, '로직하이레벨, 로직로우레벨'(이하'H, L'로 표시한다.)에 의해 제2 반도체장치(11)의 내부온도가 80℃ 및 90℃ 사이임을 확인할 수 있게 된다. 기준전압(VREF<1:N>)에 포함된 각 비트들의 레벨과 비트수(N)는 실시예에 따라 다양하게 설정될 수 있다. 온도코드(TCODE<1:N>)에 포함된 각 비트들의 레벨과 비트수(N)는 실시예에 따라 다양하게 설정될 수 있다.
도 3을 참고하면 기준전압생성부(20)는 신호변환부(30) 및 기준전압출력부(31)를 포함한다. 기준전압출력부(31)는 디코더(311) 및 전압분배부(312)를 포함한다. 신호변환부(30)는 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)를 변환하여 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)를 생성한다. 좀 더 구체적으로 신호변환부(30)는 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)의 레벨 조합에 따라 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)의 레벨 조합을 유지하거나 1 비트씩 가산한다. 디코더(311)는 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)의 레벨 조합에 따라 선택적으로 인에이블되는 제1 내지 제3 디코딩신호(DEC<1:3>)를 생성한다. 전압분배부(312)는 제1 내지 제3 디코딩신호(DEC<1:3>)의 레벨 조합에 따라 기준전압(VREF<1:N>)의 레벨을 조절한다.
도 4를 참고하면 신호변환부(30)는 제1 출력제어부(40), 제1 캐리부(41), 제2 출력제어부(42), 제2 캐리부(43) 및 제3 출력제어부(44)를 포함한다. 제1 출력제어부(40)는 배타적논리합소자(XOR401) 및 D플립플롭(FF401)을 포함한다. 제1 캐리부(41)는 제1 입력오프셋신호(OFFEST_IN<1>) 및 제1 출력오프셋신호(OFFSET_OUT<1>)를 입력받아 논리곱 연산을수행하여 제1 캐리신호(C1)를 생성한다. 제2 출력제어부(42)는 배타적논리합소자들(XOR421, XOR422) 및 D플립플롭(FF421)을 포함한다. 제2 캐리부(43)는 제1 캐리신호(C1), 배타적논리합소자(XOR421)의 출력신호, 제2 입력오프셋신호(OFFEST_IN<2>) 및 제2 출력오프셋신호(OFFSET_OUT<2>)를 입력받아 제2 캐리신호(C2)를 생성한다. 제3 출력제어부(44)는 배타적논리합소자들(XOR441, XOR442) 및 D플립플롭(FF441)을 포함한다. D플립플롭들(FF401, FF421, FF441)은 로직하이레벨의 리셋신호(RST)가 입력되는 경우 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)를 모두 로직로우레벨로 초기화한다. D플립플롭들(FF401, FF421, FF441)은 각각 입력펄스(INPUL)에 동기하여 입력신호들을 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)로 출력한다. 실시예에 따라서, 리셋신호(RST) 및 입력펄스(INPUL)는 제2 반도체장치(11) 내부 또는 외부에서 생성되도록 구현될 수 있고, 제1 반도체장치(10)에서 인가되도록 구현될 수도 있다.
신호변환부(30)는 입력펄스(INPUL)가 입력될 때마다 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)의 레벨 조합에 따라 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)의 레벨 조합을 유지하거나 1 비트씩 가산한다. 예를 들어, 입력펄스(INPUL)에 동기하여 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)가 'L, L'의 레벨 조합을 갖는 경우 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)의 레벨 조합을 유지한다. 또한, 입력펄스(INPUL)에 동기하여 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)가 'H, L'의 레벨 조합을 갖는 경우 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)의 레벨 조합은 1비트만큼 가산된다. 여기서, 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)가 'H, L'의 레벨 조합을 갖는 경우라함은 제1 입력오프셋신호(OFFEST_IN<1>)가 로직하이레벨, 제2 입력오프셋신호(OFFEST_IN<2>)가 로직로우레벨을 갖는 것을 의미한다. 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)의 레벨 조합은 1비트만큼 가산되는 경우 'L,L,L', 'H,L,L', 'L,H,L', 'H,H,L', 'L,L,H','H,L,H','L,H,H','H,H,H', 'L,L,L'의 순서로 순차적으로 변화한다.
도 5를 참고하면 전압분배부(312)는 제1 전압제어부(50), 제2 전압제어부(51) 및 저항부(52)를 포함한다. 제1 전압제어부(50)는 제1 내지 제3 디코딩신호(DEC<1:3>)에 응답하여 전원전압(VDD)과 노드(nd50) 사이의 저항값을 조절한다. 제2 전압제어부(51)는 제1 내지 제3 디코딩신호(DEC<1:3>)에 응답하여 노드(nd51)와 접지전압(VSS) 사이의 저항값을 조절한다. 저항부(52)는 노드(nd50) 및 노드(nd51) 사이에 연결된 다수의 저항소자들을 포함하여 전압분배를 통해 기준전압(VREF<1:N>)을 생성한다. 전압분배부(312)는 제1 전압제어부(50)의 저항값이 커지고, 제2 전압제어부(51)의 저항값이 작아질수록 낮은 레벨을 갖는 기준전압(VREF<1:N>)을 생성한다. 한편, 전압분배부(312)는 제1 전압제어부(50)의 저항값이 작아지고, 제2 전압제어부(51)의 저항값이 커질수록 높은 레벨을 갖는 기준전압(VREF<1:N>)을 생성한다. 디코딩신호(DEC<1:3>) 및 기준전압(VREF<1:N>)에 포함된 비트수는 실시예에 따라서 다양하게 설정할 수 있다.
도 6을 참고하면 제1 전압제어부(50)는 저항소자들(R60, R61, R62)과 전달게이트들(TG60, TG61, TG62)을 포함한다. 저항소자(R60)는 전원전압(VDD)과 노드(nd60) 사이에 연결된다. 저항소자(R61)는 노드(nd60)과 노드(nd61) 사이에 연결된다. 저항소자(R62)는 노드(nd61)과 노드(nd50) 사이에 연결된다. 전달게이트(TG60)는 제1 디코팅신호(DEC<1>)가 로직하이레벨로 설정된 경우 턴온되어 전원전압(VDD)과 노드(nd60) 사이를 전기적으로 연결한다. 전달게이트(TG61)는 제2 디코팅신호(DEC<2>)가 로직하이레벨로 설정된 경우 턴온되어 전원전압(VDD)과 노드(nd61) 사이를 전기적으로 연결한다. 전달게이트(TG62)는 제3 디코팅신호(DEC<3>)가 로직하이레벨로 설정된 경우 턴온되어 전원전압(VDD)과 노드(nd50) 사이를 전기적으로 연결한다. 제1 전압제어부(50)는 제1 디코팅신호(DEC<1>)가 로직하이레벨로 인에이블될 때 가장 큰 저항값을 갖고, 제3 디코팅신호(DEC<3>)가 로직하이레벨로 인에이블될 때 가장 작은 저항값을 갖도록 설정된다.
도 7을 참고하면 제2 전압제어부(51)는 저항소자들(R70, R71, R72)과 전달게이트들(TG70, TG71, TG72)을 포함한다. 저항소자(R70)는 노드(nd51)과 노드(nd70) 사이에 연결된다. 저항소자(R71)는 노드(nd70)과 노드(nd71) 사이에 연결된다. 저항소자(R72)는 노드(nd71)과 접지전압(VSS) 사이에 연결된다. 전달게이트(TG70)는 제1 디코팅신호(DEC<1>)가 로직하이레벨로 설정된 경우 턴온되어 노드(nd51)과 접지전압(VSS) 사이를 전기적으로 연결한다. 전달게이트(TG71)는 제2 디코팅신호(DEC<2>)가 로직하이레벨로 설정된 경우 턴온되어 노드(nd70)과 접지전압(VSS) 사이를 전기적으로 연결한다. 전달게이트(TG72)는 제3 디코팅신호(DEC<3>)가 로직하이레벨로 설정된 경우 턴온되어 노드(nd71)과 접지전압(VSS) 사이를 전기적으로 연결한다. 제2 전압제어부(51)는 제1 디코팅신호(DEC<1>)가 로직하이레벨로 인에이블될 때 가장 작은 저항값을 갖고, 제3 디코팅신호(DEC<3>)가 로직하이레벨로 인에이블될 때 가장 큰 저항값을 갖도록 설정된다.
이상 살펴본 바와 같이 구성된 반도체시스템의 동작을 살펴보면 다음과 같다.
제1 반도체장치(10)에 포함된 오프셋신호생성부(106)는 제1 센싱코드(TC1<1:N>), 제2 센싱코드(TC2<1:N>) 및 제3 센싱코드(TC3<1:N>)로부터 감지된 제1 반도체장치(10)의 내부온도와 온도코드(TCODE<1:N>)로부터 감지된 제2 반도체장치(11)의 내부온도를 비교하여 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)를 생성한다.
제2 반도체장치(11)에 포함된 온도코드생성부(113)는 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)에 의한 온도 보정 동작을 수행하여 온도코드(TCODE<1:N>)를 생성한다. 온도코드생성부(113)에 포함된 기준전압생성부(20)는 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)의 논리 조합에 따라 기준전압(VREF<1:N>)의 레벨을 조절한다. 이를 위해 신호변환부(30)는 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)를 변환하여 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)를 생성하고, 디코더(311)는 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)를 디코딩하여 제1 내지 제3 디코딩신호(DEC<1:3>)를 생성하며, 전압분배부(312)는 제1 내지 제3 디코딩신호(DEC<1:3>)의 레벨 조합에 따라 기준전압(VREF<1:N>)의 레벨을 조절한다. 신호변환부(30)에서 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)가 생성되는 동작은 도 8을 참고하여 구체적으로 살펴본다. 디코더(311)의 동작은 도 9를 통해 구체적으로 살펴보고, 온도코드(TCODE<1:N>)의 생성동작은 도 10 및 도 11을 참고하여 구체적으로 살펴본다.
도 8에 도시된 바와 같이, T81 시점에서 리셋신호(RST)가 인가되면 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)는 'L,L,L'로 초기화된다. 첫번째 입력펄스(INPUL)가 인가되는 T82 시점에서 제1 반도체장치(10) 및 제2 반도체장치(11)의 내부온도 간에 차이가 발생하여 'H, L'의 레벨 조합을 갖는 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)가 입력되는 경우 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)는 'H,L,L'로 1 비트만큼 가산된다. 두번째 입력펄스(INPUL)가 인가되는 T83 시점에서 제1 반도체장치(10) 및 제2 반도체장치(11)의 내부온도 간에 차이가 없어 'L, L'의 레벨 조합을 갖는 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)가 입력되는 경우 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)는 'H,L,L'의 레벨 조합을 유지한다. 세번째 입력펄스(INPUL)가 인가되는 T84 시점에서 제1 반도체장치(10) 및 제2 반도체장치(11)의 내부온도 간에 차이가 발생하여 'H, L'의 레벨 조합을 갖는 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)가 입력되는 경우 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)는 'L,H,L'로 1 비트만큼 가산된다.
도 9를 참고하면 디코더(311)는 'L,L,L'로 레벨 조합을 갖는 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)가 입력되는 경우 로직하이레벨로 인에이블된 제1 디코딩신호(DEC<1>)를 생성한다. 디코더(311)는 'L,L,H'로 레벨 조합을 갖는 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)가 입력되는 경우 로직하이레벨로 인에이블된 제2 디코딩신호(DEC<2>)를 생성한다. 디코더(311)는 'L,H,L'로 레벨 조합을 갖는 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)가 입력되는 경우 로직하이레벨로 인에이블된 제3 디코딩신호(DEC<3>)를 생성한다.
도 10을 참고하면 제1 디코딩신호(DEC<1>), 제2 디코딩신호(DEC<2>) 및 제3 디코딩신호(DEC<3>)가 순차적으로 인에이블되는 경우에 있어 레벨이 조절되는 기준전압(VREF<1:3>)을 확인할 수 있다. 즉, 제2 디코딩신호(DEC<2>)가 로직하이레벨로 인에이블되는 경우 제1 디코딩신호(DEC<1>)가 로직하이레벨로 인에이블된 경우에 비해 X만큼 레벨이 커지고, 제3 디코딩신호(DEC<3>)가 로직하이레벨로 인에이블되는 경우에는 제1 디코딩신호(DEC<1>)가 로직하이레벨로 인에이블된 경우에 비해 Y만큼 레벨이 커진다. 제3 디코딩신호(DEC<3>)가 로직하이레벨로 인에이블되는 경우 90℃에 대응하는 레벨을 갖는 기준전압(VREF<3>) 레벨이 제2 반도체장치(11)의 내부온도에 대응하는 레벨을 갖는 온도신호(TS)보다 높은 레벨이 된다. 따라서, 도 11에 도시된 바와 같이, 제3 디코딩신호(DEC<3>)가 로직하이레벨로 인에이블되는 경우에는 온도코드(TCODE<1:3>)가 모두 로직하이레벨로 생성된다. 온도코드(TCODE<1:3>)가 모두 로직하이레벨인 경우 제2 반도체장치(11)의 내부온도가 90℃ 이상으로 센싱됨을 의미한다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체시스템은 제2 반도체장치(11)의 내부온도가 80℃~90℃이더라도 제1 반도체장치(10)의 내부온도가 90℃ 이상인 경우 제1 반도체장치(10) 및 제2 반도체장치(11)가 서로 패드들(101, 102, 111, 112)를 통해 서로 접촉된 상태이므로, 제2 반도체장치(11)의 내부온도가 90℃ 이상으로 센싱되도록 온도코드(TCODE<1:3>)가 생성된다. 이를 위해 제2 반도체장치(11)에 구비된 온도코드생성부(113)는 오프셋신호생성부(106)에서 생성된 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)를 입력받아 기준전압(VREF<1:N>)의 레벨을 조절한다. 즉, CoC(Chip on Chip) 패키징 기술로 서로 접속된 제1 반도체장치(10) 및 제2 반도체장치(11) 간의 내부온도 차이에 따라 센싱된 제2 반도체장치(11)의 내부온도를 보정한다. 이때, 제2 반도체장치(11)의 내부온도를 보정하는 동작을 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)에서 변환된 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)를 이용하여 수행하므로, 보다 정확한 온도 보정 동작을 수행할 수 있다.
도 12에 도시된 바와 같이, 본 실시예에 따른 반도체시스템은 제1 반도체장치(12) 및 제2 반도체장치(13)를 포함한다. 제1 반도체장치(12)는 제1 패드(121), 제2 패드(122) 및 제3 패드(123)를 포함한다. 제2 반도체장치(13)는 제4 패드(131), 제5 패드(132), 제6 패드(133), 온도코드생성부(134) 및 모드레지스터(135)를 포함한다. 제1 패드(121) 및 제4 패드(131)는 전기적으로 연결되어 모드레지스터(135)에서 출력된 온도코드(TCODE<1:N>) 및 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)를 제1 반도체장치(12)에서 제2 반도체장치(11)로 전달한다. 제2 패드(122) 및 제5 패드(132)는 전기적으로 연결되어 모드레지스터리드커맨드(MRR)를 제2 반도체장치(13)에서 제1 반도체장치(12)로 인가한다. 제3 패드(123) 및 제6 패드(133)는 전기적으로 연결되어 제1 반도체장치(12)에서 생성된 제1 및 제2 입력오프셋신호(OFFSET_IN<1:2>)를 제2 반도체장치(13)로 전달한다. 제1 반도체장치(12)와 제2 반도체장치(13)에 포함된 온도코드생성부(134)의 구성 및 동작은 앞서 도1 내지 도 11을 통해 살펴본 반도체시스템과 동일하므로 구체적인 설명은 생략한다.
본 실시예에 따른 반도체시스템은 온도코드생성부(134)에서 생성된 온도코드(TCODE<1:N>) 및 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)를 저장하는 모드레지스터(135)를 구비한다는 점에서 도 1에 도시된 반도체시스템과 구별된다. 본 실시예에 따른 반도체시스템은 모드레지스터(135)에서 저장된 온도코드(TCODE<1:N>) 및 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)를 모드레지스터리드커맨드(MRR)에 따라 제2 반도체장치(13)에서 제1 반도체장치(12)로 전달한다. 제1 반도체장치(12)는 제1 내지 제3 출력오프셋신호(OFFSET_OUT<1:3>)를 확인함으로써, 제1 반도체장치(12) 및 제2 반도체장치(13) 간의 내부온도 차이에 따라 센싱된 제2 반도체장치(13)의 내부온도가 어떻게 보정되고 있는지를 확인할 수 있다.
10: 제1 반도체장치 11: 제2 반도체장치
101: 제1 패드 102: 제2 패드
103: 제1 온도센서 104: 제2 온도센서
105: 제3 온도센서 106: 오프셋신호생성부
111: 제3 패드 112: 제4 패드
113: 온도코드생성부 20: 기준전압생성부
21: 온도신호생성부 22: 비교부
30: 신호변환부 31: 기준전압출력부
311: 디코더 312: 전압분배부
40: 제1 출력제어부 41: 제1 캐리부
42: 제2 출력제어부 43: 제2 캐리부
44: 제3 출력제어부 50: 제1 전압제어부
51: 제2 전압제어부 52: 저항부

Claims (20)

  1. 적어도 하나의 센싱코드와 온도코드를 비교하여 입력오프셋신호를 생성하는 오프셋신호생성부를 포함하는 제1 반도체장치; 및
    상기 입력오프셋신호를 입력받아, 상기 입력오프셋신호에 따라 레벨이 조절되는 기준전압과 온도신호를 비교하여 상기 온도코드를 생성하는 온도코드생성부를 포함하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 제1 반도체장치는 상기 온도코드가 입력되는 제1 패드와, 상기 입력오프셋신호가 출력되는 제2 패드를 포함하는 반도체시스템.
  3. 제 2 항에 있어서, 상기 제2 반도체장치는 상기 온도코드가 출력되는 제3 패드와, 상기 입력오프셋신호가 입력되는 제4 패드를 포함하는 반도체시스템.
  4. 제 3 항에 있어서, 상기 제1 패드와 상기 제3 패드는 전기적으로 연결되고, 상기 제2 패드와 상기 제4 패드는 전기적으로 연결되는 반도체시스템.
  5. 제 1 항에 있어서, 상기 오프셋신호생성부는 상기 센싱코드에 의해 감지된 상기 제1 반도체장치의 내부온도와 상기 온도코드에 의해 감지된 상기 제2 반도체장치의 내부온도 간의 온도차를 감지하여 상기 입력오프셋신호의 레벨 조합을 설정하는 반도체시스템.
  6. 제 1 항에 있어서, 상기 제1 반도체장치는
    제1 영역에서 온도를 감지하여 제1 센싱코드를 생성하는 제1 온도센서; 및
    제2 영역에서 온도를 감지하여 제2 센싱코드를 생성하는 제2 온도센서를 더 포함하는 반도체시스템.
  7. 제 1 항에 있어서, 상기 온도코드생성부는
    상기 입력오프셋신호의 레벨 조합에 따라 레벨이 조절되는 기준전압을 생성하는 기준전압생성부; 및
    상기 기준전압과 상기 제2 반도체장치의 내부온도에 따라 레벨이 설정되는 온도신호를 비교하여 상기 온도코드를 생성하는 비교부를 포함하는 반도체시스템.
  8. 제 7 항에 있어서, 상기 기준전압은 상기 입력오프셋신호가 제1 레벨 조합을 갖는 경우 레벨을 유지하고, 상기 입력오프셋신호가 제2 레벨 조합을 갖는 경우 레벨이 변화되는 반도체시스템.
  9. 제 7 항에 있어서, 상기 기준전압생성부는
    상기 입력오프셋신호를 변환하여 출력오프셋신호를 생성하는 신호변환부; 및
    상기 출력오프셋신호에 응답하여 레벨이 설정된 상기 기준전압을 출력하는 기준전압출력부를 포함하는 반도체시스템.
  10. 제 9 항에 있어서, 상기 출력오프셋신호는 상기 입력오프셋신호보다 많은 비트들을 포함하고, 상기 입력오프셋신호가 제1 레벨 조합을 갖는 경우 레벨을 유지하고, 상기 입력오프셋신호가 제2 레벨 조합을 갖는 경우 1 비트만큼 가산되는 반도체시스템.
  11. 제 9 항에 있어서, 상기 출력오프셋신호는 상기 제1 반도체장치로 전달되는 반도체시스템.
  12. 제 9 항에 있어서, 상기 기준전압출력부는
    상기 출력오프셋신호를 디코딩하여 디코딩신호를 생성하는 디코더; 및
    상기 디코딩신호에 응답하여 전압분배 동작을 수행하여 상기 기준전압의 레벨을 설정하는 전압분배부를 포함하는 반도체시스템.
  13. 제 12 항에 있어서, 상기 전압분배부는
    전원전압과 제1 노드 사이에 연결되어, 상기 디코딩신호에 의해 설정되는 제1 저항값을 갖는 제1 전압제어부;
    상기 제1 노드와 제2 노드 사이에 연결된 다수의 저항소자를 포함하여 상기 기준전압을 출력하는 저항부; 및
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 디코딩신호에 의해 설정되는 제2 저항값을 갖는 제2 전압제어부를 포함하는 반도체시스템.
  14. 입력오프셋신호의 레벨 조합에 따라 레벨이 조절되는 기준전압을 생성하는 기준전압생성부; 및
    상기 기준전압과 반도체장치의 내부온도에 따라 레벨이 설정되는 온도신호를 비교하여 상기 온도코드를 생성하는 비교부를 포함하되, 상기 입력오프셋신호는 상기 반도체장치와 적어도 하나의 패드를 통해 전기적으로 연결된 컨트롤러에서 적어도 하나의 센싱코드와 온도코드를 비교하여 생성되는 반도체장치.
  15. 제 14 항에 있어서, 상기 입력오프셋신호의 레벨 조합은 상기 센싱코드에 의해 감지된 상기 컨트롤러의 내부온도와 상기 온도코드에 의해 감지된 상기 반도체장치의 내부온도 간의 온도차에 따라 설정되는 반도체장치.
  16. 제 14 항에 있어서, 상기 기준전압은 상기 입력오프셋신호가 제1 레벨 조합을 갖는 경우 레벨을 유지하고, 상기 입력오프셋신호가 제2 레벨 조합을 갖는 경우 레벨이 변화되는 반도체장치.
  17. 제 14 항에 있어서, 상기 기준전압생성부는
    상기 입력오프셋신호를 변환하여 출력오프셋신호를 생성하는 신호변환부; 및
    상기 출력오프셋신호에 응답하여 레벨이 설정된 상기 기준전압을 출력하는 기준전압출력부를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 출력오프셋신호는 상기 입력오프셋신호보다 많은 비트들을 포함하고, 상기 출력오프셋신호는 상기 입력오프셋신호가 제1 레벨 조합을 갖는 경우 레벨을 유지하고, 상기 입력오프셋신호가 제2 레벨 조합을 갖는 경우 1 비트만큼 가산되는 반도체장치.
  19. 제 17 항에 있어서, 상기 기준전압출력부는
    상기 출력오프셋신호를 디코딩하여 디코딩신호를 생성하는 디코더; 및
    상기 디코딩신호에 응답하여 전압분배 동작을 수행하여 상기 기준전압의 레벨을 설정하는 전압분배부를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 전압분배부는
    전원전압과 제1 노드 사이에 연결되어, 상기 디코딩신호에 의해 설정되는 제1 저항값을 갖는 제1 전압제어부;
    상기 제1 노드와 제2 노드 사이에 연결된 다수의 저항소자를 포함하여 상기 기준전압을 출력하는 저항부; 및
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 디코딩신호에 의해 설정되는 제2 저항값을 갖는 제2 전압제어부를 포함하는 반도체장치.
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US10839888B1 (en) * 2019-07-22 2020-11-17 Micron Technology, Inc. Interpolation-based temperature-dependent power supply generation

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US7451053B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. On die thermal sensor of semiconductor memory device and method thereof
KR100691374B1 (ko) 2006-01-20 2007-03-12 삼성전자주식회사 오프셋 데이터의 제어가 용이한 반도체 장치의 디지털 온도검출회로
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US10060655B2 (en) * 2014-08-11 2018-08-28 Raytheon Company Temperature control of multi-stage cryocooler with load shifting capabilities

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