KR20160026635A - 반송파 결합 및 비반송파 결합을 위한 저잡음 증폭기 및 그것의 방법 - Google Patents
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Abstract
본 발명에 따른 반송파 결합 및 비반송파 결합을 위한 저잡음 증폭기는, 복수의 시메트릭 하프(symmetric half) 회로들, 상기 복수의 시메트릭 하프 회로들 각각에 연결되는 복수의 바이어스 회로들; 적어도 하나의 요소 반송파(component carrier)를 갖는 RF 신호를 AC(alternating current) 연결하기 위한 상기 복수의 시메트릭 하프 회로들 각각에 연결된 복수의 캐퍼시터들, 및 하나의 요소 반송파 혹은 복수의 요소 반송파들을 처리하는 상기 저잡음 증폭기를 구성하기 위한 상기 복수의 시메트릭 하프 회로들 각각에 연결된 제어 로직 회로를 포함한다.
Description
본 발명은 반송파 결합 및 비반송파 결합을 위한 저잡음 증폭기 및 그것의 방법에 관한 것이다.
LTE(long term evolution)은 모바일 폰들과 데이터 터미널들을 위한 고속 무선 통신 표준이다. 고속을 위하여, 전송 대역폭은 싱글 반송파 혹은 채널을 이용하여 성취될 수 있는 것 이상으로 증가 된다. 이러한 방법은 일반적으로 반송파 결합(carrier aggregation, CA)라고 불리며, 적어도 하나의 반송파 혹은 요소 반송파는 효율적인 전송 대역폭을 증가하도록 결합 된다.
반송파 결합은 하나의 밴드(예를 들어, 인트라-밴드 반송파 결합) 혹은 복수의 밴드들(예를 들어, 인터-밴드 반송파 결합)에서 수행될 수 있다.
인트라-밴드 반송파 결합에서, 요소 반송파들은 (서로)인접하거나 비인접할 수 있다. 인터-밴드 반송파 결합에서, 요소 반송파들은 비인접 한다.
반송파 결합이 인접하는 결합된 채널은, 싱글 채널로 RF(radio frequency) 원근법으로부터 나타난다. 여기서 하나의 송수신기는 결합 신호를 처리하는데 필요하다. 하지만, 반송파 결합이 비인접 일 때, 종래 기술은 결합 신호를 처리하는데 하나의 이상의 송수신기에 요구된다.
본 발명의 목적은 반송파 결합이 인접하거나 비인접할 때, 결합 신호를 처리하는데 하나의 송수신기를 요구하는 저잡음 증폭기 및 그것의 방법을 제공하는데 있다.
본 발명은 반송파 결합 모드 및 비반송파 결합 모드를 지원하는 저잡음 증폭기를 제공한다.
실시 예에 있어서, 본 발명은 독립적인 패스 능동 이득 제어를 갖는 저잡음 증폭기를 제공한다.
실시 예에 있어서, 본 발명은 독립적인 바이어스 전압 제어를 갖는 저잡음증폭기를 제공한다.
실시 예에 있어서, 본 발명은 스위치드 소스 발생 인덕터를 갖는 저잡음 증폭기를 제공한다.
실시 예에 있어서, 본 발명은 소스 발생 캐퍼시터를 갖는 저잡음 증폭기를 제공한다.
실시 예에 있어서, 본 발명은 복수의 트랜스미션들을 갖는 신호들을 위하여 복수의 경로들을 이용하는 저잡음 증폭기를 제공한다.
본 발명의 실시 예에 따른 반송파 결합 및 비반송파 결합을 위한 저잡음 증폭기는: 복수의 시메트릭 하프(symmetric half) 회로들; 상기 복수의 시메트릭 하프 회로들 각각에 연결되는 복수의 바이어스 회로들; 적어도 하나의 요소 반송파(component carrier)를 갖는 RF 신호를 AC(alternating current) 연결하기 위한 상기 복수의 시메트릭 하프 회로들 각각에 연결된 복수의 캐퍼시터들; 및 하나의 요소 반송파 혹은 복수의 요소 반송파들을 처리하는 상기 저잡음 증폭기를 구성하기 위한 상기 복수의 시메트릭 하프 회로들 각각에 연결된 제어 로직 회로를 포함한다.
본 발명의 실시 예에 따른 비반송파 결합 모드에서 저잡음 증폭기의 방법은: 논리 1 전압을 상부 NFETs의 제 1 그룹의 어느 하나의 NFET의 게이트, 상부 NFETs의 제 2 그룹의 어느 하나의 NFET의 게이트, 및 상부 NEFTs의 제 3 그룹의 어느 하나의 NFET의 게이트에 인가하고, 논리 0 전압을 상기 제 1 그룹의 나머지 NFETs의 게이트들, 상기 제 2 그룹의 나머지 NEFTs의 게이트들, 및 상기 제 3 그룹의 나머지 NEFTs의 게이트들에 인가하는 단계를 포함하는 인가함으로써, 저잡음 증폭기의 하나의 출력 전류를 상기 제 1 그룹의 상기 어느 하나의 NFET의 소스, 상기 제 2 그룹의 상기 어느 하나의 NFET의 소스, 및 상기 제 3 그룹의 상기 어느 나의 NFET 소스로 다이렉트(direct)하는 단계를 포함한다.
본 발명의 실시 예에 다른 반송파 결합 모드에서 저잡음 증폭기의 방법은: 논리 1 전압을 상부 NFETs의 제 1 그룹의 어느 하나의 NFET의 게이트, 상부 NFETs의 제 2 그룹의 어느 하나의 NFET의 게이트, 및 상부 NEFTs의 제 3 그룹의 어느 하나의 NFET의 게이트에 인가하고, 논리 0 전압을 상기 제 1 그룹의 나머지 NFETs의 게이트들, 상기 제 2 그룹의 나머지 NEFTs의 게이트들, 및 상기 제 3 그룹의 나머지 NEFTs의 게이트들에 인가하는 단계를 포함하는 인가함으로써, 저잡음 증폭기의 제 1 출력 전류를 상부 NEFTs의 상기 제 1 그룹의 하나의 NFET의 소스 및 제 1 하부 NEFT의 소스로 다이렉트 하는 단계; 상기 저잡음 증폭기의 제 2 출력 전류를 상부 NEFTs의 상기 제 2 그룹의 하나의 NEFT의 소스 및 제 2 하부 NEFT의 소스로 다이렉트 하는 단계; 및 상기 저잡음 증폭기의 제 3 출력 전류를 상기 NEFTs의 상기 제 3 그룹의 하나의 NEFT의 소스 및 제 3 하부 NEFT의 소스로 다이렉트 하는 단계를 포함한다.
본 발명의 실시 예에 따른 저잡음 증폭기 그것의 방법은, 독립적인 바이어스 및 개별 채널의 이득 제어를 제공함으로써, 하나의 송수신기로 반송파 결합(carrier aggregation, CA) 모드 및 비반송파 결합(non-carrier aggregation) 모드를 지원할 수 있다.
도 1은 본 발명의 실시 예에 따른 저잡음 증폭기를 보여주는 다이어그램이다.
도 2는 본 발명의 실시 예에 따른 트랜지스터 어레이의 다이어그램이다.
도 3a은 본 발명의 실시 예에 따른 가변 인덕터의 다이어그램이다.
도 3b는 본 발명의 실시 예에 따른 가변 인덕터의 다이어그램이다.
도 4는 본 발명의 실시 예에 따른 가변 캐퍼시터의 다이어그램이다.
도 5는 반송파 결합 및 비반송파 결합을 지원하도록 구현된 본 발명의 실시 예에 따른 저잡음 증폭기의 다이어그램이다.
도 6은 본 발명의 실시 예에 따른 n 채널 저잡음 증폭기의 다이어그램이다.
도 2는 본 발명의 실시 예에 따른 트랜지스터 어레이의 다이어그램이다.
도 3a은 본 발명의 실시 예에 따른 가변 인덕터의 다이어그램이다.
도 3b는 본 발명의 실시 예에 따른 가변 인덕터의 다이어그램이다.
도 4는 본 발명의 실시 예에 따른 가변 캐퍼시터의 다이어그램이다.
도 5는 반송파 결합 및 비반송파 결합을 지원하도록 구현된 본 발명의 실시 예에 따른 저잡음 증폭기의 다이어그램이다.
도 6은 본 발명의 실시 예에 따른 n 채널 저잡음 증폭기의 다이어그램이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
아래에서는 예시적인 실시 예들 혹은 일부 예시적인 실시 예들이 첨부된 도면을 참조하여 보다 완벽하게 본 발명을 설명한다. 하지만, 본 발명의 개념은, 많은 다른 형태로 구현 될 수 있으며, 여기에서 설명하는 실시 예들에 한정되는 것으로 해석되어서는 안된다. 실시 예들로 인하여, 본 발명의 개시가 철저하고 완벽 하고, 당업자에게 본 발명에 개시된 개념의 범위를 온전하게 전달될 것이다. 도면에서, 층들 및 영역들의 수치는 명료성을 위해 과장 될 수 있다.
그것은 구성요소 혹은 층이, "다른 구성요소 혹은 층"에 "위에", "에 연결되고” 혹은 “에 결합되는” 것으로 언급될 때, 이는 나머지 구성 요소 혹은 층에 직접적으로 위에 있거나, 연결되거나 결합될 수 있거나 혹은 삽입된 구성요소들 혹은 층들이 존재할 수 있다고 이해되어야 할 것이다. 반면에, 구성요소가 다른 구성요소 혹은 층에 "직접적으로 위에", “직접적으로 연결되고” 혹은 “직접적으로 결합되고”라고 언급 된 때에는, 그것들 사이에 삽입된 구성요소 혹은 층이 없다는 것으로 이해될 것이다. 부호들은 구성요소들로 지칭한다. 본 발명에서 사용된 용어 "및/혹은" 관련된 열거 항목의 적어도 하나의 임의의 모든 조합을 포함한다.
그 용어가 제 1, 제 2 등이 다양한 구성 구성요소, 성분, 영역, 층 및/혹은 상기 구성 구성요소 영역, 층들을 설명하는데 사용될 수 있지만, 및/혹은 섹션들은 이들 용어에 의해 제한되지 않는 것으로 이해되어야 할 것이다. 이러한 용어들은 다른 지역, 계층, 혹은 섹션에서 하나의 구성요소, 성분, 영역, 층 혹은 섹션을 구분하는 데만 사용된다. 따라서, 제 1 구성요소, 성분, 영역, 층 혹은 섹션은, 본 발명의 개시로부터 벗어나지 않고 제 2 구성요소, 성분, 영역, 층 혹은 부분을 지칭 할 수도 있다.
예컨대 공간적 상대적인 용어들, 예를 들어 "아래", “밑”, "하부", “위” "상부"는, 도면에 개시된 어느 하나의 구성 요소 혹은 다른 구성 구성요소 및 특징과의 특징적 관계를 설명하는데 편의를 위해 사용된다. 공간적 상대적인 용어들은 도면에 도시된 방향에 부가하여 사용하거나 동작 장치의 다른 방향을 포함하도록 의도되는 것으로 이해 될 것이다. 예를 들어, 도면의 장치를 뒤집을 경우, 다른 구성요소 혹은 특징에 대하여 "아래" 혹은 "밑"으로 설명된 구성 요소는, 다른 구성요소 혹은 특징의 “위”로 배향될 것이다. 따라서, "아래"라는 예시적인 용어는 위와 아래의 방향을 모두 포괄 할 수 있다. 장치는 다르게 배향될 수 있고(90도 회전 혹은 다른 배향의), 여기에 사용된 공간적으로 상대적인 디스크립터들은 본 발명에 따라 해석 될 수 있다.
본 발명에 사용되는 용어는 단지 특정한 예시적인 실시 예를 설명하기 위해 본 발명을 한정하려는 의도가 아니다. 본 발명에서 사용되는 단수 형태 "하나", "한" 및 "상기"가 문맥상 명백하게 다르게 뜻하지 않는 한 복수형을 포함하는 것으로 의도된다. 용어 "포함하다" 및 “포함하는”는, 명시된 특징들, 숫자들, 단계들, 동작들, 구성요소들 및/혹 구성의 존재를 설명하는 사용될 때, 적어도 하나의 다른 특징들, 숫자들, 단계들, 동작들, 구성요소들, 구성들 및/혹 그룹을 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 여기에 사용된 전문 용어들 혹은 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에 속한 당업자에게 동일하게 이해될 것이다. 일반적으로 사용되는 사전에 정의 되어 있는 것과 같은 용어들은, 당업계의 관계 있는 분야의 문맥상 가지는 의미와 동일한 의미를 가지는 것으로 해석 되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명의 실시 예에 대한 아래의 설명이 n 채널 MOS(metal oxide semiconductor) FETs(field effect transistors)을 위한 용어들과 이름들을 사용할지라도, 본 발명은 이러한 용어들과 이름들에 제한되지 않으며, 다른 유사한 시스템들(예, p 채널 MOSFETS 혹은 PFETs, 및 CMOS(complementary MOS), 여기서 CMOS는 NFETs 및 PFETs 모두를 사용한다.)에 동일하게 적용 가능하다.
본 발명은 반송파 결합(carrier aggregation, CA) 및 비반송파 결합(non-carrier aggregation)을 지원하고, 독립적인 바이어스 및 개별 채널의 이득 제어를 제공하는 저잡음 증폭기(LNA, low noise amplifier)에 관한 것이다. LNA는 싱글 반송파(예, 비반송파 결합 모드, 혹은 정상 모드)을 갖는 RF(radio frequency) 신호 혹은 적어도 2개의 반송파들(예, 반송파 결합 모드)을 갖는 RF 신호 중 어느 하나를 입력 받도록 구현될 수 있다. 여기서 반송파들은 인트라-밴드(intra-band), 인터-밴드(inter-band), 인접(contiguous), 혹은 비인접(non-contiguous)일 수 있다. 반송파 결합 모드에서, 수신된 신호의 바이어스 전류 및 각 반송파의 이득은 독립적으로 제어될 수 있다.
CA 모드에서, 각 채널은 종래 기술에 개시되지 않은 독립적으로 바이어스 제어 및 이득 제어를 제공할 수 있다. CA 모드가 활성화되지 않을 때(예, 정상 모드), LNA는 싱글 LNA와 같이 행동한다. 이득 제어는 LNA 신호 전류를 우회시키거나(diverting) 바이어스 전류를 가변함으로써 구현될 수 있다.
LNA는 기저대역 신호를 추출하기 위하여 RF 아날로그 수신기 및 회로 사이에 인터페이스 한다.
본 발명의 실시 예에 따른 NFET에서 적어도 2개의 CA 채널들 혹은 요소 반송파들(component carriers)은 하나의 공통 소스 디제너레이팅 인덕터(one common source degenerating inductor)를 공유한다. 하나의 디제너레이팅 인덕터는 본 발명의 PFET 실시 예에서 적어도 2개의 CA 채널들에 의해 공유된다. 하지만, 본 발명의 CMOS 실시 예에서는, 2개의 디제너레이팅 인덕터들이 이용된다.
소스 디제너레이팅 인덕터는, 입력 매칭(input matching), 잡음 지수(noise figure), 및 이득 사이에 적절한 균형을 유지하기 위하여 CA 모드 및 non-CA 모드 사이에 그것의 인덕턴스들을 가변하도록 스위칭될 수 있다. 하나의 소스 디제너레이팅 인덕터는 몇몇 LNAs 사이에 공유될 수 있다. 게이트-소스 캐퍼시터는 입력 매칭과 잡음 지수 사이의 적절한 균형을 유지하기 위하여 스위칭 될 수 있다.
본 발명의 LNA는 폭넓게 불균형의 전원 레벨들 혹은 블록킹 레벨들을 갖는 요소 반송파들을 처리할 수 있다.
도 1은 본 발명의 실시 예에 따른 저잡음 증폭기(LNA, 100)를 보여주는 다이어그램이다. 도 1은 참조하면, LAN(100)은 2개의 처리 채널들을 도시한다. 하지만, 본 발명의 LNA(100)가 반드시 2 개의 채널들에 제한되지 않을 것이다. 본 발명의 LNA(100)는 n (n은 사용자 정의 정수) 채널들일 수 있다. 반송파 결합 모드에서, LNA(100)의 각 채널은 결합된 요소 반송파들 중 어느 하나 혹은 적어도 하나의 결합된 반송파 중 어느 하나를 처리할 수 있다.
도 1을 참조하면, LNA(100)은 제 1 하부 NFET(M1) 및 제 2 하부 NFET(M2)를 포함한다. 제 1 하부 NFET(M1) 및 제 2 하부 NFET(M2)는 그것들의 드레인들을 통하여 연결된다. NFETs는 설명의 목적을 위하여 도시되지만, 본 발명의 LNA(100)이 단지 NFETs를 사용한다고 제한되지는 않을 것이다. 본 발명의 LNA(100)은 PFET 혹은 COMS 기술 중 어느 하나로 구현될 수 있다. 여기서 CMOS 기술은 NFETs 및 PFETs 모두를 포함한다.
제 1 하부 NFET(M1)은 제 1 저항(R1)을 통하여 DC(direct current) 전압과 함께 독립적으로 바이어스 된다. 여기서 제 1 저항(R1)은 제 1 바이어스 전압(VBIAS1)과 제 1 하부 NFET(M1)의 게이트 사이에 연결된다. 또한, 제 1 하부 NFET(M1)는 제 1 캐퍼시터(C1)을 통하여 RF 입력에 AC(alternating current) 결합된다. 여기서 제 1 캐퍼시터(C1)은 RF 입력과 제 1 하부 NFET(M1)의 게이트 사이에 연결된다. 제 1 하부 NFET(M1)은 RF 입력 전압을 전류로 변환시키는 트랜스컨덕터로 동작한다. LTE-A에서, RF 입력 신호는 정상 모드에서 하나의 요소 반송파 혹은 반송파 결합 모드에서 적어도 2개의 요소 반송파들을 포함할 수 있다.
제 2 하부 NFET(M2)은 제 2 저항(R2)을 통하여 DC 전압과 함께 독립적으로 바이어스 된다. 여기서 제 2 저항(R2)은 제 1 바이어스 전압(VBIAS2)과 제 2 하부 NFET(M2)의 게이트 사이에 연결된다. 또한, 제 2 하부 NFET(M2)는 제 2 캐퍼시터(C2)을 통하여 RF 입력에 AC 결합된다. 여기서 제 2 캐퍼시터(C2)은 RF 입력과 제 2 하부 NFET(M2)의 게이트 사이에 연결된다. 제 2 하부 NFET(M2)은 RF 입력 전압을 전류로 변환시키는 트랜스컨덕터로 동작한다.
제 1 및 제 2 바이어스 전압들(VBIAS1, VBIAS2)의 값들은 제 1 하부 NFET(M1)의 바이어스 전류와 제 2 하부 NFET(M2)의 바이어스 전류가 독립적으로 제어되도록 선택될 수 있다. 즉, 제 1 하부 NFET(M1) 및 제 2 하부 NFET(M2)의 바이어스 전류들은 제 1 및 제 2 바이어스 전압들(VBIAS1, VBIAS2)의 선택된 값들에 의존하여, 서로 동일하거나, 서로 다를 수 있다.
LNA(100)는 상부 NFETs의 제 1 쌍(M3, M4), 상수 NFETs의 제 2 쌍(M5. M6)을 포함한다. 여기서 상부 NFETs의 제 1 쌍(M3, M4)의 드레인들은 제 1 하부 NFET(M1)의 소스에 연결되고, 상부 NFETs의 제 2 상(M5, M6)의 드레인들은 제 2 하부 NFET(M2)의 소스에 연결된다. 상부 NFETs의 제 1 쌍(M3, M4)에서 제 1 NFET(M3)의 소스는 상부 NFETs의 제 2 쌍(M5, M6)에서 제 1 NFET(M5)의 소스에 연결된다. 상부 NFETs의 제 1 쌍(M3, M4)에서 제 2 NFET(M4)의 소스는 상부 NFETs의 제 2 쌍(M5, M6)에서 제 2 NFET(M6)의 소스에 연결된다. 상부 NFETs의 제 1 쌍(M3, M4) 및 상부 NFETs의 제 2 쌍(M5, M6)의 게이트들 각각은, 상부 NFETs (M3, M4, M5, M6) 각각이 정상 혹은 비반송파 결합 모드, 반송파 결합 모드 중 어느 하나로 구현하기 위하여 독립적으로 제어되도록(예, 독립적으로 턴온/오프), 제어 입력을 받는다. 상부 NFETs의 제 1 쌍(M3, M4) 및 제 1 하부 NFET(M1)은 제 1 시메트릭 하프 회로(symmetrical half circuit)를 형성한다. 상부 NFETs의 제 2 쌍(M5, M6) 및 제 2 하부 NFET(M2)는 제 2 시메트릭 하프 회로를 형성한다.
상부 NFETs의 제 1 쌍(M3, M4) 및 상부 NFETs의 제 2 쌍(M5, M6)은 적절한 전압(예, 하이, VDD로 언급된 논리 1 전압, 혹은 로우, 접지 혹은 GND로 언급된 논리 0 전압)을 제어 입력을 통하여 상부 NFETs (M3, M4, M5, M6)의 게이트들에 인가함으로써, 턴온 혹은 턴오프 된다.
정상 모드(예, 비반송파 결합 모드)에서, LNA(100)의 출력 전류는, NFET(M4)의 게이트 및 NFET(M6)의 게이트에 저전압을 인가할 동안에, NFET(M3)의 게이트 및 NFET(M5)의 게이트에 고전압을 인가함으로써, 상부 NFETs의 제 1 쌍(M3, M4)의 NFET(M3)의 소스(그리고 제 1 하부 NFET(M1)의 소스) 및 상부 NFETs의 제 2 쌍(M5, M6)의 NFET(M5)의 소스(그리고 제 2 하부 NFET(M2)의 소스)에 다이렉트 된다.
정상 모드(예, 비반송파 결합 모드)에서, LNA(100)의 출력 전류는, NFET(M3)의 게이트 및 NFET(M5)의 게이트에 저전압을 인가할 동안에, NFET(M4)의 게이트 및 NFET(M4)의 게이트에 고전압을 인가함으로써, 상부 NFETs의 제 1 쌍(M3, M4)의 NFET(M4)의 소스(그리고 제 1 하부 NFET(M1)의 소스) 및 상부 NFETs의 제 2 쌍(M5, M6)의 NFET(M6)의 소스(그리고 제 2 하부 NFET(M2)의 소스)에 다이렉트 된다.
반송파 결합 모드에서, LNA(100)의 출력 전류는, NFET(M4)의 게이트 및 NFET(M6)의 게이트에 저전압을 인가할 동안에, NFET(M3)의 게이트 및 NFET(M5)의 게이트에 고전압을 인가함으로써, 상부 NFETs의 제 1 쌍(M3, M4)의 NFET(M3)의 소스(그리고 제 1 하부 NFET(M1)의 소스) 및 상부 NFETs의 제 2 쌍(M5, M6)의 NFET(M5)의 소스(그리고 제 2 하부 NFET(M2)의 소스)에 다이렉트 된다. 제 1 출력 전류 및 제 2 출력 전류는 적어도 하나의 요소 반송파를 포함할 수 있다. 여기서 적어도 하나의 요소 반송파는 도 5에서 설명될 기저대역으로 변환될 수 있다. 만일 각 출력 전류가 하나의 요소 반송파를 포함하면, 도 1의 LNA(100)는 2개의 결합된 요소 반송파들을 처리한다. 하지만, 본 발명이 단지 2개의 결합된 요소 반송파들만 처리한다고 제한되지 않을 것이다. 여기서 시메트릭 하프 회로들 각각은 하나의 요소 반송파를 갖는 하나의 출력 전류를 처리한다. 추가적으로 결합된 요서 반송파들은 추가적인 출력 전류들을 처리하기 위하여 출력 전류에서 하나의 요소 반송파 혹은 도 6에서 설명될 추가적인 시메트릭 하프 회로들 중 어느 하나를 포함함으로써, 본 발명에 의해 처리될 수 있다.
도 1의 LNA(100)은 제 1 하부 NFET(M1) 및 제 2 하부 NFET(M2)의 드레인들과 저전압(예, GND) 사이에 연결된 가변 인덕터(101)를 포함한다. 여기서 가변 인덕터(101)는 가변 인덕터(101)의 값을 가변하기 위하여 제어 입력을 수신한다. 가변 인덕터(101)는 스위치드 소스 디제너레이팅 인덕터로써 동작한다. 정상 모드에서, 가변 인덕터(101)는 제어 입력이 제 1 값(예, 저전압 GND 혹은 논리 0)일 때 제 1 값을 갖는다. 반송파 결합 모드에서, 가변 인덕터(101)는 제어 입력이 제 2 값(예, 고전압 VDD 혹은 논리 1)일 때 제 2 값을 갖는다. 다른 값들은 동일한 결과(예, 가변 인덕터(101)의 제 1 값을 위한 VDD 및 가변 인덕터(101)의 제 2 값을 위한 GND)에 도달하도록 제어 입력을 위하여 이용될 수 있다. 반송파 결합 모드에서, 가변 인덕터(101)의 제 2 값은 최적은 LNA(100) 입력 임피던스 매칭, 이득, 및 잡음 지수를 제공한다.
도 1의 LNA(100)는 제 1 하부 NFET(M1) 및 제 2 하부 NFET(M2)의 드레인들과 저전압(예, GND) 사이에 연결된 가변 인덕터(101)를 포함한다. 여기서 제 2 하부 NFET(M2)는 가변 인덕터(101)의 값을 가변하기 위하여 제어 입력을 수신한다. 가변 인덕터(101)는 스위치드 소스 디제너레이팅 인덕터로써 동작한다. 정상 모드에서, 제어 입력이 제 1 값(예, 저전압(GND) 혹은 논리 0)일 때, 가변 인덕터(101)는 제 1 값이다. 반송파 결합 모드에서, 제어 입력이 제 2 값(예, 고전압(VDD) 혹은 논리 1)일 때, 가변 인덕터(101)는 제 1 값보다 낮은 제 2 값이다. 서로 다른 값들은 동일한 결과(예, 가변 인덕터(101)의 제 1 값을 위한 VDD 및 가변 인덕터(101)의 GND)에 도달하기 위한 제어 입력을 위해 사용될 수 있다. 반송파 결합 모드에서, 가변 인덕터(101)의 제 2 값은 최적의 LNA(100) 입력 임피던스 매칭, 이득, 및 잡음 지수를 제공한다.
LNA(100)는 제 1 하부 NFET(M1)의 게이트와 드레인 사이에 연결된 제 1 가변 캐퍼시터(103)를 포함한다. 여기서 제 1 가변 캐퍼시터(103)는 제 1 가변 캐퍼시터(103)의 값을 가변하기 위한 제어 입력을 수신한다. 제 1 가변 캐퍼시터(103)는 스위치드 소스 디제너레이팅 캐퍼시터로서 동작한다. 정상 모드에서, 제 1 가변 캐퍼시터(103)는 제 1 값을 갖는다. 반송파 결합 모드에서, 제 1 가변 캐퍼시터(103)는 제 1 가변 캐퍼시터(103)의 제 1 값보다 낮은 제 2 값을 갖는다. 선택적으로, 제 1 가변 캐퍼시터(103)는 정상 모드 및 반송파 결합 모드를 위하여 고정된 값을 가질 수 있다. 하지만, 싱글 LNA(100)를 이용하는 광대역 RF 주파수 범위를 처리하기 위하여, 제 1 및 제 2 값들을 갖는 제 1 가변 캐퍼시터(103)는 좋은 LNA(100) 입력 매칭 및 잡음 지수를 제공하기 위하여 선택될 것이다. 정상 모드에서, 제어 입력이 제 1 값(예, 저전압(GND) 혹은 논리 0)일 때, 제 1 가변 캐퍼시터(103)는 제 1 값을 갖는다. 반송파 결합 모드에서, 제어 입력이 제 2 값(예, 고전압(VDD) 혹은 논리 1)일 때, 제 1 가변 캐퍼시터(103)는 제 1 값보다 낮은 제 2 값을 갖는다. 서로 다른 값들은 동일한 결과(예, 가변 캐퍼시터(103)의 제 1 값을 위한 VDD 및 가변 캐퍼시터(103)의 GND)에 도달하기 위한 제어 입력을 위하여 사용될 수 있다.
LNA(100)는 제 2 하부 NFET(M2)의 게이트와 드레인 사이에 연결된 제 2 가변 캐퍼시터(105)를 포함한다. 여기서 제 2 가변 캐퍼시터(105)는 제 2 가변 캐퍼시터(105)의 값을 가변하기 위한 제어 입력을 수신한다. 제 2 가변 캐퍼시터(105)는 스위치드 소스 디제너레이팅 캐퍼시터로서 동작한다. 정상 모드에서, 제 2 가변 캐퍼시터(105)는 제 1 값을 갖는다. 반송파 결합 모드에서, 제 2 가변 캐퍼시터(105)는 제 2 가변 캐퍼시터(105)의 제 1 값보다 낮은 제 2 값을 갖는다. 선택적으로, 제 2 가변 캐퍼시터(105)는 정상 모드 및 반송파 결합 모드를 위하여 고정된 값을 가질 수 있다. 하지만, 싱글 LNA(100)를 이용하는 광대역 RF 주파수 범위를 처리하기 위하여, 제 1 및 제 2 값들을 갖는 제 2 가변 캐퍼시터(105)는 좋은 LNA(100) 입력 매칭 및 잡음 지수를 제공하기 위하여 선택될 것이다. 정상 모드에서, 제어 입력이 제 1 값(예, 저전압(GND) 혹은 논리 0)일 때, 제 2 가변 캐퍼시터(105)는 제 1 값을 갖는다. 반송파 결합 모드에서, 제어 입력이 제 2 값(예, 고전압(VDD) 혹은 논리 1)일 때, 제 2 가변 캐퍼시터(105)는 제 1 값보다 낮은 제 2 값을 갖는다. 서로 다른 값들은 동일한 결과(예, 가변 캐퍼시터(105)의 제 1 값을 위한 VDD 및 가변 캐퍼시터(105)의 GND)에 도달하기 위한 제어 입력을 위하여 사용될 수 있다.
LNA(100)는 제 1 다이버팅 NFET(M7) 및 제 1 다이버팅 임피던스(Z1, 107)를포함한다. 제 1 다이버팅 NFET(M7)의 드레인은 상부 NFETs의 제 1 쌍(M3, M4)의 드레인들에 연결된다. 제 1 다이버팅 임피던스(107)는 제 1 다이버팅 NFET(M7)의 소스와 고전압(예, VDD) 사이에 연결된다. 제 1 다이버팅 NFET(M7)의 게이트는, 상부 NFETs의 제 1 쌍(M3, M4) 및 제 1 하부 NFET(M1)에 의해 형성된 제 1 시메트릭 하프 회로의 전류의 일부를 우회(diverting)하거나 혹은 누출(bleeding off)하기 위하여 제어 로직 회로(111)로부터 제어 입력을 수신한다. 제 1 다이버팅 NFET(M7) 및 제 1 다이버팅 임피던스(Z1, 107)에 의해 우회되는 전류 일부는, 제 1 다이버팅 NFET(M7)이 제어 입력에 의해 턴온되는 정도와 제 1 다이버팅 임피던스(Z1, 107)의 값에 의존한다. 제 1 다이버팅 임피던스(Z1, 107)는 임피던스(예, 저항을 갖는 어떠한 물질로 형성된 저항과 같은 수동 소자, 다이오드 구조에 연결된 NFET와 같은 능동 소자, 등)를 갖는 어떠한 장치일 수 있다. 제 1 시메트릭 하프 회로로부터 우회되는 전류 양은 제 1 시메트릭 하프 회로(예, 우회되는 전류는 증가하고, 이득은 낮아짐)의 이득에 영향을 준다.
LNA(100)는 제 2 다이버팅 NFET(M8) 및 제 1 다이버팅 임피던스(Z2, 109)를포함한다. 제 2 다이버팅 NFET(M8)의 드레인은 상부 NFETs의 제 2 쌍(M5, M6)의 드레인들에 연결된다. 제 2 다이버팅 임피던스(109)는 제 2 다이버팅 NFET(M8)의 소스와 고전압(예, VDD) 사이에 연결된다. 제 2 다이버팅 NFET(M8)의 게이트는, 상부 NFETs의 제 2 쌍(M5, M6) 및 제 2 하부 NFET(M2)에 의해 형성된 제 2 시메트릭 하프 회로의 전류의 일부를 우회(diverting)하거나 혹은 누출(bleeding off)하기 위하여 제어 로직 회로(111)로부터 제어 입력을 수신한다. 제 2 다이버팅 NFET(M8) 및 제 2 다이버팅 임피던스(Z1, 107)에 의해 우회되는 전류 일부는, 제 2 다이버팅 NFET(M8)이 제어 입력에 의해 턴온되는 정도와 제 2 다이버팅 임피던스(Z2, 109)의 값에 의존한다. 제 2 다이버팅 임피던스(Z2, 109)는 임피던스(예, 저항을 갖는 어떠한 물질로 형성된 저항과 같은 수동 소자, 다이오드 구조에 연결된 NFET와 같은 능동 소자, 등)를 갖는 어떠한 장치일 수 있다. 제 2 시메트릭 하프 회로로부터 우회되는 전류 양은 제 2 시메트릭 하프 회로(예, 우회되는 전류는 증가하고, 이득은 낮아짐)의 이득에 영향을 준다.
제 1 다이버팅 NFET(M7)과 제 2 다이버팅 NFET(M8)에 대한 제어 입력들은 독립적으로 제어외고, 독립적으로 제어되도록 제 1 시메트릭 하프 회로의 이득 및 상기 제 2 시메트릭 하프 회로의 이득을 활성화시킨다.
LNA(100)는 상부 NFETs의 제 1 쌍(M3, M4)의 각각, 상부 NFETs의 제 2 쌍(M5, M6)의 각각, 가변 인덕터(101), 제 1 가변 캐퍼시터(103), 제 12 가변 캐퍼시터(105), 제 1 다이버팅 NFET(M7), 및 제 2 다이버팅(M8)을 위한 개별적인 제어 입력들을 제공하는 출력 버스를 갖는 제어 로직 회로(111)를 포함한다. 제어 로직 회로(111)는 모드(예, 정상 모드, 혹은 반송파 결합 모드), 바이어스 전류, 및 LNA(100)의 이득을 제어한다.
LNA(100)는 수신기로 집적화될 수 있다. 추가로, LNA(100)들의 어레이는 믹서들의 어레이 및 기저대역 아날로그 블록들에 내부연결될 수 있다. 여기서 CA 모드 혹은 정상 모드에서 어떠한 RF 입력 신호는 어떠한 믹서와 기저대역 아날로그 블록에 라우팅될 수 있다. 수신 안테나로부터 복수의 RE 반송파들은 CA 모드에서 싱글 LNA(100)에 의해 처리될 수 있다.
도 2는 본 발명의 실시 예에 따른 트랜지스터 어레이의 다이어그램이다.
도 2를 참조하면, 트랜지스터 어레이(200)는 병렬로 연결된 n개의 NFETs(M21, M22, ... , Mn)을 포함한다. NFETs(M21, M22, ... , Mn)의 소스들은 트랜지스터 어레이(200)의 집합적인 소스를 형성하도록 연결된다. NFETs(M21, M22, ..., Mn)의 드레인들은 트랜지스터 어레이(200)의 집합적인 드레인을 형성하도록 연결된다. NFETs(M21, M22, ..., Mn)의 게이트들 각각은, NFETs(M21, M22, ..., Mn) 각각을 개별적으로 제어하기 위하여 n개의 제어 입력들 중 어느 하나에 연결된다. 도 1의 NFET 각각은 도 2의 트랜지스터 어레이(200)로 교체될 수 있다. 다른 실시 예에 있어서, 트랜지스터 어레이(200)는 병렬로 연결된 n개의 PFETs의 어레이일 수 있다. 그러므로, 도 1의 LNA(100)의 PFET 혹은 CMOS 버전을 위하여, 각 PFET는 n개의 PFETs의 트랜지스터 어레이(200)로 교체될 수 있다. 트랜지스터 어레이의 트랜지스터들의 길이들과 폭들은 목표 동작 주파수에 도달하도록 개별적으로 설정된다. 예를 들어, 트랜지스터들의 길이들과 폭들 (예, L/W)은 700 - 1500 MHz, 1700 - 2300 MHz, 및 2300 - 2700 MHz와 같은 다양한 주파수에 대하여 동작 주파수에 도달하도록 개별적으로 설정될 수 있다. 하지만, 다른 동작 주파수 범위도 가능하다.
도 3a은 본 발명의 실시 예에 따른 가변 인덕터의 다이어그램이다.
도 3a를 참조하면, 가변 인덕터(101)는 제 1 인덕터(L31), 제 2 인덕터(L32), 및 NFET(M31)를 포함한다. 제 1 인덕터(L31)의 제 1 단은 가변 인덕터(101)의 제 1 출력이고, 제 1 인덕터(L31)의 제 2 단은 가변 인덕터(101)의 제 2 출력이다. 제 2 인덕터(L32)의 제 1 단은 제 1 인덕터(L31)의 제 2 단에 연결되고, 제 2 인덕터(L32)의 제 2 단은 NFET(M31)의 드레인에 연결된다. NFET(M31)의 소스는 제 1 인덕터(L31)의 제 1 단에 연결되고, NFET(M31)의 게이트는 가변 인덕터(101)에 대한 제어 입력을 수신한다. 가변 인덕터(101)에 대한 제어 입력이 NFET(M31)을 턴온 시키지 못하도록 충분히 낮을 때(예, GND 혹은 논리 0), NFET(M31)는 제 2 인덕터(L32)의 제 2 단을 제 1 인덕터(L31)의 제 1 단에 연결하지 않고, 가변 인덕터(101)의 인덕턴스는 제 1 인덕터(L31)와 동일하다. 가변 인덕터(101)에 대한 제어 입력이 NFET(M31)을 턴온 시키도록 충분히 높을 때(예, VDD 혹은 논리 1), NFET(M31)는 제 2 인덕터(L32)의 제 2 단을 제 1 인덕터(L31)의 제 1 단에 연결하고, 가변 인덕터(101)의 인덕턴스는 제 2 인덕터(L32)와 병렬 연결된 제 1 인덕터(L31)와 동일하다(예, (L31 x L32)/(L31 + L32)). 이는 최적의 LNA 입력 임피던스 매칭, 이득, 및 잡음 지수를 제공한다. 인덕터들(L31, L32)의 값들은 사용자 정의 가능하다. 만일, L31 = L32이고, NFET(M31)이 턴온일 때, 가변 인덕터의 인덕턴스는 L31/2와 등가이다. 상술 된 바와 같이, 반송파 결합 모드는 2개의 인덕턴스들 중 더 작은 것을 이용한다. 그러므로, NFET(M31)는 반송파 결합 모드에서 턴온되고, 비반송파 결합 모드에서 턴오프된다. 가변 인덕터가 충분히 큰 인덕터와 충분히 작은 인덕터 사이에서 스위칭하는 동안에, 나머지 인덕터 구조들이 가능하다. 추가로, PFET는 커플링 트랜지스터로 이용될 수 있다. 반송파 결합 모드 동안에 NFET(M31)의 턴온될 때, 이는 유한한 온-저항을 갖는다. 이러한 온-저항은 전체 가변 인덕터(101)의 품질 인가에 안 좋은 영향을 줄이기 위하여 최소화될 것이다. 레이아웃 영역을 확보하기 위하여, 적층된 금속 층들의 기생 캐퍼시턴스들의 증가를 허용할 동안, 제 1 인덕터(L31) 및 제 2 인덕터(L32)는 집적 회로의 적층된 금속 층들을 이용하여 제조될 수 있다.
도 3b는 본 발명의 실시 예에 따른 가변 인덕터의 다이어그램이다.
도 3b를 참조하면, 가변 인덕터(101)는 인덕터(L31), 및 NFET(M31)를 포함한다. 인덕터(L31)의 제 1 단은 가변 인덕터(101)의 제 1 출력이고, 인덕터(L31)의 제 2 단은 가변 인덕터(101)의 제 2 출력이다. 인덕터(L31)의 제 2 단은 NFET(M31)의 드레인에 연결된다. NFET(M31)의 소스는 인덕터(L31)의 사용 정의 가능 탭에 연결된다. 여기서 탭은 사용자 정의 비율로 인덕터(L31)의 값을 분할한다. NFET(M31)의 게이트는 가변 인덕터(101)에 대한 제어 입력을 수신한다. 가변 인덕터(101)에 대한 제어 입력이 NFET(M31)을 턴온 시키지 못하도록 충분히 낮을 때(예, GND 혹은 논리 0), NFET(M31)는 인덕터(L31)의 탭이 인덕터(131)의 제 1 단에 연결하지 않고, 가변 인덕터(101)의 인덕턴스는 인덕터(L31)와 동일하다. 가변 인덕터(101)에 대한 제어 입력이 NFET(M31)을 턴온 시키도록 충분히 높을 때(예, VDD 혹은 논리 1), NFET(M31)는 인덕터(L31)의 탭을 인덕터(L31)의 제 1 단에 연결하고, 가변 인덕터(101)의 인덕턴스는 제 1 출력과 탭 사이의 인덕터(L31)의 일부와 등가이다. 상술 된 바와 같이, 반송파 결합 모드는 2개의 인덕턴스들 중 더 작은 것을 이용한다. 그러므로, NFET(M31)는 반송파 결합 모드에서 턴온되고, 비반송파 결합 모드에서 턴오프된다. 가변 인덕터가 충분히 큰 인덕터와 충분히 작은 인덕터 사이에서 스위칭하는 동안에, 나머지 인덕터 구조들이 가능하다. 추가로, PFET는 커플링 트랜지스터로 이용될 수 있다. 반송파 결합 모드 동안에 NFET(M310의 턴온될 때, 이는 유한한 온-저항을 갖는다. 이러한 온-저항은 전체 가변 인덕터(101)의 품질 인가에 안 좋은 영향을 줄이기 위하여 최소화될 것이다. 레이아웃 영역을 확보하기 위하여, 적층된 금속 층들의 기생 캐퍼시턴들의 증가를 허용할 동안, 인덕터(L31)는 집적 회로의 적층된 금속 층들을 이용하여 제조될 수 있다.
도 4는 본 발명의 실시 예에 따른 가변 캐퍼시터의 다이어그램이다.
도 4를 참조하면, 제 1 가변 캐퍼시터(103)는 n개의 캐퍼시터들(C41, C42, ..., Cn) 및 n개의 NFETs(M41, M42, ..., Mn)을 포함한다. 캐퍼시터들(C41, C42, ..., Cn)의 제 1 단들은 연결되고, 1 가변 캐퍼시터(103)의 제 1 단으로 형성된다. 캐퍼시터들(C41, C42, ..., Cn)의 제 2 단들 각각은 NFETs(M41, M42, ..., Mn)의 드레인들 중 어느 하나에 연결된다. MFETs(M41, M42, ..., Mn)의 소스들은 연결되고, 제 1 가변 캐퍼시터(103)의 제 2 단을 형성한다. 여기서 n개의 제어 입력들 각각은 NFETs 중 어느 하나를 제어한다. NFET가 제어 입력(VDD 혹은 논리 1)에 의해 턴온될 때, NFET에 연결된 캐퍼시터는 제 1 가변 캐퍼시터(103)의 제 1 단과 제 2 단 사이에 병렬로 추가된다. 캐퍼시터들이 서로 병렬로 더해지기 때문에, 제 1 가변 캐퍼시터(103)의 캐퍼시턴스는 턴온된 NFETs에 연결된 캐퍼시터들의 합이다. 캐퍼시터들(C41, C42, ..., Cn) 각각의 값은 사용자 정의 가능하다. NFETs(M41, M42, ..., Mn) 크기는 온-저항 및 기생 캐퍼시턴스에 관련하여 최적화될 수 있다. 추가적으로, PFETs는 제 1 가변 캐퍼시터(103)에 이용될 수 있다. 제 2 가변 캐퍼시터(105)는 제 1 가변 캐퍼시터(103)와 동일한 구조일 수 있다.
도 5는 반송파 결합 및 비반송파 결합을 지원하도록 구현된 본 발명의 실시 예에 따른 저잡음 증폭기(500)의 다이어그램이다. 하지만, 본 발명이 단지 2 채널을 갖는 LNA(500)에 제한되지 않을 것이다. 본 발명의 LNA(500)는 n개의 채널들을 가질 수 있다. 여기서 n는 사용자 정의 정수이다. 반송파 결합 모드에서, LNA(500)의 각 채널은 결합된 요소 반송파 혹은 적어도 하나의 결합된 요소 반송파 중 어느 하나를 처리할 수 있다.
도 5를 참조하면, LNA(500)는 제 1 하부 NFET(M1) 및 제 2 하부 NFET(M2)를 포함한다. 제 1 하부 NFET(M1) 및 제 2 하부 NFEF(M2)는 그것들의 드레인들을 통하여 연결된다. NFETs는 설명의 목적을 위하여 설명될 뿐, 본 발명은 NFETs들만 사용하는 LNA(500)에 제한되지 않을 것이다. 본 발명의 LNA(500)는 PFET 혹은 COMS 기술로 구현될 수 있다.
제 1 하부 NFET(M1)은 제 1 저항(R1)을 통하여 DC 전압으로 독립적으로 바이어스 된다. 여기서 제 1 저항(R1)은 제 1 바이어스 전압(VBIAS1)과 제 1 하부 NFET(M1)의 게이트 사이에 연결된다. 또한, 제 1 하부 NFET(M1)는 제 1 캐퍼시터(C1)을 통하여 RF 입력을 수신하기 위한 안테나(509)에 AC 연결된다. 여기서 제 1 캐퍼시터(C1)는 안테나(509)와 제 1 하부 NFET(M1)의 게이트 사이에 연결된다. 제 1 하부 NFET(M1)는 RF 입력 전압을 전류로 변환하는 트랜스컨덕턴스로 동작한다. LTE-A에서, RF 입력 신호는 정상 모드에서 하나의 요소 반송파 혹은 반송파 결합 모드에서 적어도 하나의 요소 반송파를 포함할 수 있다.
제 2 하부 NFET(M2)은 제 2 저항(R2)을 통하여 DC 전압으로 독립적으로 바이어스 된다. 여기서 제 2 저항(R2)은 제 2 바이어스 전압(VBIAS2)과 제 2 하부 NFET(M2)의 게이트 사이에 연결된다. 또한, 제 2 하부 NFET(M2)는 제 2 캐퍼시터(C2)을 통하여 RF 입력을 수신하기 위한 안테나(509)에 AC 연결된다. 여기서 제 2 캐퍼시터(C2)는 안테나(509)와 제 2 하부 NFET(M2)의 게이트 사이에 연결된다. 제 2 하부 NFET(M2)는 RF 입력 전압을 전류로 변환하는 트랜스컨덕턴스로 동작한다.
제 1 및 제 2 바이어스 전압들(VBIAS1,VBIAS2)의 값들은, 제 1 하부 NFET(M1)의 바이어스 전류와 제 2 하부 NFET(M2)의 바이어스 전류가 독립적으로 제어되도록 개별적으로 선택된다. 즉, 제 1 하부 NFET(M1)과 제 2 하부 NFET(M2)의 바이어스 전류들은, 선택된 제 1 및 제 2 바이어스 전압들(VBIAS1,VBIAS2)의 값들에 의존하여 서로 동일하거나, 서로 다를 수 있다.
LNA(500)는 상부 NFETs의 제 1 쌍(M3, M4) 및 상부 NFETs의 제 2 쌍(M5, M6)를 포함한다. 여기서 상부 NFETs의 제 1 쌍(M3, M4)의 드레인들은 제 1 하부 NFET(M1)의 소스에 연결되고, 상부 NFETs의 제 2 쌍(M5, M6)의 드레인들은 제 2 하부 NFET(M2)의 소스에 연결된다. 상부 NFETs의 제 1 쌍(M3, M4)에서 제 1 NFET(M3)의 소스는 상부 NFETs의 제 2 쌍(M5, M6)에서 제 1 NFET(M5)의 소스에 연결된다. 상부 NFETs의 제 1 쌍(M3, M4)에서 제 2 NFET(M4)의 소스는 상부 NFETs의 제 2 쌍(M5, M6)에서 제 2 NFET(M6)의 소스에 연결된다. 상부 NFETs (M3, M4, M5, M6)의 게이트들 각각은, 아래에 상술 된 바와 같이 정상 혹은 비반송파 결합 모드 혹은 반송파 결합 모드 중 어느 하나로 LNA(100)이 구조화되도록 상부 NFETs (M3, M4, M5, M6) 각각이 개별적으로 제어하는(예, 개별적으로 턴온 혹은 턴오프) 제어 로직 회로(111)로부터 제어 입력을 수신한다. 상부 NFETs의 제 1 쌍(M3, M4) 및 제 1 하부 NFET(M1)는 제 1 시메트릭 하프 회로를 형성한다. 상부 NFETs의 제 2 쌍(M5, M6) 및 제 1 하부 NFET(M2)는 제 2 시메트릭 하프 회로를 형성한다.
제 1 발룬(balun)(501)는 차동 출력을 위한 싱글-엔디드 RF 입력으로 변환하기 위하여 상부 NFETs의 제 1 쌍(M3, M4) 및 상부 NFETs의 제 2 쌍(M5, M6)의 소스들을 연결한다. 제 1 발룬(501)의 차동 출력은 제 1 믹서(505)에 연결된다. 제 1 믹서(505)는 제 1 로컬 오실레이터(LO1)로부터 사용 정의 가능 주파수의 신호를 입력 받는 입력을 갖는다. 여기서 제 1 로컬 오실레이터(L01)의 신호의 주파수는 LNA(500)의 출력으로부터 적어도 하나의 반송파를 선택하도록 이용된다. 제 1 믹서(505)는 패시브 더블 밸랜스(passive double balanced) 크기(I) 및 위상(Q) 믹서이다. 하지만, 믹서의 다른 종류도 이용될 수 있다.
제 2 발룬(502)는 차동 출력을 위한 싱글-엔디드 RF 입력으로 변환하기 위하여 상부 NFETs의 제 1 쌍(M3, M4) 및 상부 NFETs의 제 2 쌍(M5, M6)의 소스들을 연결한다. 제 2 발룬(502)의 차동 출력은 제 2 믹서(507)에 연결된다. 제 2 믹서(507)는 제 2 로컬 오실레이터(LO2)로부터 사용 정의 가능 주파수의 신호를 입력 받는 입력을 갖는다. 여기서 제 2 로컬 오실레이터(L02)의 신호의 주파수는 LNA(500)의 출력으로부터 적어도 하나의 반송파를 선택하도록 이용된다.
반송파 결합 모드에서, LNA(500)는 복수의 요소 반송파들을 처리하고, 그것들을 믹서로 전송한다. 각 믹서에서, 발진 신호(L0)가 LNA(500)에 의해 출력되는 복수의 반송파들로부터 적어도 하나의 목표 요소 반송파를 선택하도록( 픽 업 혹은 다운 컨버터) 선택된다. 만일, 하나의 믹서가 적어도 하나의 요소 반송파를 다운 컨버터 하고, 다운 컨버티드 중간 주파수(IF) 신호들을 선택된 기저대역에 전송할 때, 더욱 엄격해진 성능 요구가 아날로그 기저대역에 놓인다. 예를 들어, ADC(analog to digital converter)는 싱글 IF 신호를 처리하기보다 복수의 IF 신호들을 처리하기 위한 동적 범위를 더 가져야 한다. 이러한 특징은 가깝게 배치된 요소 반송파들이 LNA(500)에 의해 처리될 때 매우 유용하지만, 싱글 LO 신호를 이용하는 복수의 RF 반송파들을 다운 컨버팅하기 위한 아날로그 필터링을 필요로 한다. 그러면, 반송파 분리는 디지털 도메인에서 할 수 있다. 그러므로, 2개의 시메트릭 하프 회로들을 갖는 싱글 LNA는, 연속적인 회로가 복수의 요소 반송파 중간 주파수들(IFs)을 처리하는 동안에, 적어도 2개의 요소 반송파들을 처리할 수 있다.
상부 NFETs의 제 1 쌍(M3, M4) 및 상부 NFETs의 제 2 쌍(M5, M6)은 적합 전압(예, 하이, VDD로 언급된 논리 1 전압, 접지 혹은 GND로 언급된 논리 0 전압)을 제어 입력을 통하여 제 1 및 제 2 쌍들(M3, M4, M5, M6)의 게이트들에 인가함으로써, 턴온 및 턴오프 중 어느 하나가 될 것이다.
정상 모드(예, 비반송파 결합 모드)에서, 싱글 반송파 만이 안테나(509)에 의해서 수신된다. 그러므로, 제 1 믹서(505) 혹은 제 2 믹서(507)의 어느 하나만 반송파를 처리할 필요가 있다. 가변 인덕터(101)는 목표 이득, 입력 매칭, 및 잡음 지수를 제공하는 정상적인 큰 값으로 프로그램된다. 제 1 가변 인덕터(103) 및 제 2 가변 인덕터(105)는 동일한 목적을 위하여 각각 프로그램 된다. 바이어스 전압들(VBIAS1, VBIAS2)은 싱글 바이어스 전류에 연결된다. 그러므로, 제 1 하부 NFET(M1)d의 바이어스 전류와 제 2 하부 NFET(M2)의 바이어스 전류는, 동일한 제어 신호에 의해 제어된다. 마지막으로, 상부 NFETs의 제 1 쌍(M3, M4) 및 상부 NFETs의 제 2 쌍(M5, M6)은, 제 1 하부 NFET(M1)의 전류 및 제 1 하부 NFET(M2)의 전류 모두가 제 1 믹서(505) 혹은 제 2 믹서(507) 중 어느 하나로 흐르도록 프로그램된다. 즉, NFET(M2)의 게이트 및 NFET(M5)의 게이트에 고전압을 인가하고, NFET(M4)의 게이트 및 NFET(M6)의 게이트에 저전압을 인가함으로써, LNA(500)의 하나의 출력 전류는, 상부 NFETs의 제 1 쌍(M3, M4)의 NFET(M3)의 소스 (및 제 1 하부 NFET(M1)의 소스) 및 상부 NFETs의 제 2 쌍(M5, M6)의 NFET(M5)의 소스(및 제 2 하부 NFET(M2)의 소스)에 다이렉트 될 수 있다. 선택적으로, NFET(M4)의 게이트 및 NFET(M6)의 게이트에 고전압을 인가하고, NFET(M3)의 게이트 및 NFET(M5)의 게이트에 저전압을 인가함으로써, LNA(500)의 하나의 출력 전류는, 상부 NFETs의 제 1 쌍(M3, M4)의 NFET(M3)의 소스 (및 제 1 하부 NFET(M1)의 소스) 및 상부 NFETs의 제 2 쌍(M5, M6)의 NFET(M5)의 소스(및 제 2 하부 NFET(M2)의 소스)에 다이렉트 될 수 있다.
반송파 결합 모드에서, 두 개의 요소 반송파들이 안테나(509)로부터 수신된다고 가정할 때, 제 1 및 제 2 믹서들(505, 507) 모두는, 각 믹서가 요소 반송파들 중 어느 하나를 처리하도록 활성화된다. 가변 인덕터(101)는 정상 모드와 같이 유사한 이득과 입력 매칭을 유지하기 위하여 그리고 잡음 지수를 유지하기 위하여 작은 값으로 프로그램된다. 제 1 가변 캐퍼시터(103) 및 제 2 가변 캐퍼시터(105)는 동일한 목적을 위하여 프로그램 될 수 있다. 바이어스 전압들(VBIAS1, VBIAS2)은 동일하지만, 독립적인 바이어스 회로들로부터 제공된다. 그러므로 제 1 하부 NFET(M1)의 바이어스 전류와 제 2 하부 NFET(M2)의 바이어스 전류는 독립적으로 제어된다. 마지막으로, LNA(500)의 출력 전류 스위치들로써 기능을 갖는 상부 NFETs의 제 1 쌍(M3, M4)은, 제 1 하부 NFET(M1) 장치 전류가 제 1 믹서(505)에 흐르고, 제 2 하부 NFET(M2) 장치 전류가 제 2 믹서(507)에 흐르도록 프로그램된다. 제 1 시메트릭 하프 회로의 이득은, 아래에서 설명될 제 1 다이버팅 NFET(M7)의 다이버팅(블리딩) 부분에 의해 독립적으로 제어된다. 유사하게, 제 2 시메트릭 하프 회로의 이득은, 아래에서 설명될 제 2 다이버팅 NFET(M8)의 다이버팅(블리딩) 부분에 의해 독립적으로 제어된다. 이러한 구조에서, 입력 매칭 트랜지스터는 정상 모드에서 동일 크기를 갖는다. 그래서 좋은 입력 매칭은 정상 모드와 같이 동일한 외부 입력 매칭 네트워크를 이용함으로써 유지된다. 이 목적의 원리는 복수의 요소 반송파들의 어느 하나로 확장될 수 있다.
반송파 결합 모드에서, NFET(M3)의 게이트 및 NFET(M6)의 게이트에 고전압을 인가하고, NFET(M4)의 게이트 및 NFET(M5)의 게이트에 저전압을 인가함으로써, LNA(500)의 제 1 출력 전류는 상부 NFETs의 제 1 쌍(M3, M4)의 NFET(M3)의 소스(및 제 1 하부 NFET(M1)의 소스)에 다이렉트 되고, LNA(500)의 제 2 출력 전류는 상부 NFETs의 제 2 쌍(M5, M6)의 NFET(M5)의 소스(및 제 2 하부 NFET(M2)의 소스)에 다이렉트 된다. 제 1 출력 전류 및 제 2 출력 전류 각각은 기저대역에서 변경된 적어도 하나의 요소 반송파를 포함한다. 각 전류가 하나의 요소 반송파를 포함하면, LNA(500)는 2개의 결합된 요소 반송파들을 처리한다. 하지만, 본 발명이 단지 2개의 결합된 요소 반송파들만 처리한다고 제한되지 않을 것이다. 여기서 각 시메트릭 하프 회로는 하나의 요소 반송파를 갖는 하나의 출력 전류를 처리한다. 추가적으로 출력 전류 내의 결합된 요소 반송파는 출력 전류에 적어도 하나의 요소 반송파를 포함하거나, 추가적인 출력 전류들을 처리하도록 아래의 도 6에서 설명될 추가적인 시메트릭 하프 회로들을 추가함으로써 본 발명에서 처리된다. 여기서 추가적인 출력 전류는 적어도 하나의 요소 반송파를 포함할 수 있다.
도 5의 LNA(500)는 제 1 하부 NFET(M1) 및 제 2 하부 NFET(M2)의 드레인들과 저전압(예, GND) 사이에 연결된 가변 인덕터(101)를 포함한다. 여기서 가변 인덕터(101)는 가변 인덕터(101)의 값을 가변하기 위하여 제어 로직 회로(111)로부터 제어 입력을 수신한다. 가변 인덕터(101)는 스위치드 소스 디제너레이팅 인덕터로서 동작한다. 정상 모드에서, 가변 인덕터(101)는, 제어 입력이 제 1 값(예, 저전압 GND 혹은 논리 0)를 가질 때 제 1 값을 갖는다. 반송파 결합 모드에서, 가변 인덕터(101)는, 제어 입력이 제 2 값(예, 고전압(VDD) 혹은 논리 1)일 때 제 1 값보다 작은 제 2 값을 갖는다. 서로 다른 값들은 동일한 결과(예, 가변 인덕터(101)의 제 1 값을 위한 VDD 및 가변 인덕터(101)의 제 2 값을 위한 GND)에 도달하도록 제어 입력을 위하여 사용될 수 있다. 반송파 결합 모드에서, 가변 인덕터(101)의 제 2 값은 최적의 LNA(500) 입력 임피던스 매칭, 이득, 및 잡음 지수를 제공한다.
LNA(500)는 제 1 하부 NFET(M1)의 게이트와 드레인 사이에 연결된 제 1 가변 캐퍼시터(103)를 포함한다. 여기서 제 1 가변 캐퍼시터(103)는 제 1 가변 캐퍼시터(103)의 값을 가변하기 위한 제어 입력을 수신한다. 제 1 가변 캐퍼시터(103)는 스위치드 소스 디제너레이팅 캐퍼시터로써 동작한다. 정상 모드에서, 제 1 가변 캐퍼시터(103)는 제 1 값을 갖는다. 반송파 결합 모드에서, 제 1 가변 캐퍼시터(103)는 제 1 가변 캐퍼시터(103)의 제 1 값보다 낮은 제 2 값을 가진다. 선택적으로, 제 1 가변 캐퍼시터(103)는 정상 모드 및 반송파 결합 모드 모두에서 고정된 값을 가질 수 있다. 하지만, 싱글 LNA(500)을 이용하여 광대역 RF 주파수 범위를 처리하기 위하여, 제 1 및 제 2 값들을 갖는 제 1 가변 캐퍼시터(103)는 좋은 LNA(500) 입력 매칭 및 잡음 지수를 제공하는데 선호된다. 정상 모드에서, 제 1 가변 캐퍼시터(103)는 제어 입력이 제 1 값(예, 저전압(GND) 혹은 논리 0)일 때 제 1 값을 갖는다. 반송파 결합 모드에서, 제 1 가변 캐퍼시터(103)는 제어 입력이 제 2 값(예, 고전압(VDD) 혹은 논리 1)일 때 제 1 값보다 작은 제 2 값을 갖는다. 서로 다른 값들은 동일한 결과(예, 제 1 가변 캐퍼시터(103)의 제 1 값을 위한 VDD 및 제 1 가변 캐퍼시터(103)의 제 2 값을 위한 GND)에 도달하도록 제어 입력을 위하여 사용될 수 있다.
LNA(500)는 제 2 하부 NFET(M2)의 게이트와 드레인 사이에 연결된 제 2 가변 캐퍼시터(105)를 포함한다. 여기서 제 2 가변 캐퍼시터(105)는 제 2 가변 캐퍼시터(105)의 값을 가변하기 위한 제어 입력을 수신한다. 제 2 가변 캐퍼시터(105)는 스위치드 소스 디제너레이팅 캐퍼시터로써 동작한다. 정상 모드에서, 제 2 가변 캐퍼시터(105)는 제 1 값을 갖는다. 반송파 결합 모드에서, 제 2 가변 캐퍼시터(105)는 제 2 가변 캐퍼시터(105)의 제 1 값보다 낮은 제 2 값을 가진다. 선택적으로, 제 2 가변 캐퍼시터(105)는 정상 모드 및 반송파 결합 모드 모두에서 고정된 값을 가질 수 있다. 하지만, 싱글 LNA(500)을 이용하여 광대역 RF 주파수 범위를 처리하기 위하여, 제 1 및 제 2 값들을 갖는 제 2 가변 캐퍼시터(105)는 좋은 LNA(500) 입력 매칭 및 잡음 지수를 제공하는데 선호된다. 정상 모드에서, 제 2 가변 캐퍼시터(105)는 제어 입력이 제 1 값(예, 저전압(GND) 혹은 논리 0)일 때 제 1 값을 갖는다. 반송파 결합 모드에서, 제 2 가변 캐퍼시터(105)는 제어 입력이 제 2 값(예, 고전압(VDD) 혹은 논리 1)일 때 제 1 값보다 작은 제 2 값을 갖는다. 서로 다른 값들은 동일한 결과(예, 제 2 가변 캐퍼시터(105)의 제 1 값을 위한 VDD 및 제 2 가변 캐퍼시터(105)의 제 2 값을 위한 GND)에 도달하도록 제어 입력을 위하여 사용될 수 있다.
LNA(500)는 제 1 다이버팅 NFET(M7) 및 제 2 다이버팅 임피던스 (Z1, 107)를 포함한다. 제 1 다이버팅 NFET(M7)의 드레인은 상부 NFETs의 제 1 쌍(M3, M4)의 드레인들에 연결된다. 제 1 다이버팅 임피던스(Z1, 107)는 제 1 다이버팅 NFET(M7)의 소스와 고전압(예, VDD) 사이에 연결된다. 제 1 다이버팅 NFET(M7)의 게이트는, 상부 NFETs의 제 1 쌍(M3, M4) 및 제 1 하부 NFET(M1)으로 형성된 제 1 시메트릭 하프 회로에서 전류의 일부를 다이버팅 혹은 블리딩 오프하기 위한 제어 로직 회로(111)로부터의 제어 입력을 수신한다. 제 1 다이버팅 NFET(M7) 및 제 1 다이버팅 임피던스(Z1, 107)에 의해 우회되는 전류는 일부는, 제 1 다이버팅 NFET(M7)이 제어 입력에 의해 턴온되는 정도와 제 1 다이버팅 임피던스 (Z1, 107)의 값에 의해 의존한다. 제 1 다이버팅 임피던스(Z1, 107)은 임피던스(예, 저항을 갖는 어떠한 물질로 형성된 저항과 같은 수동 소자, 다이오드 구조에 연결된 NFET와 같은 능동 소자, 등등)을 어떠한 장치일 수 있다. 제 1 시메트릭 하프 회로로부터 우회되는 전류의 양은 제 1 시메트릭 하프 회로(예, 우회되는 전류가 많으면 많을 수록 이득은 낮아짐)의 이득에 영향을 준다.
LNA(500)는 제 2 다이버팅 NFET(M8) 및 제 2 다이버팅 임피던스 (Z2, 109)를 포함한다. 제 2 다이버팅 NFET(M8)의 드레인은 상부 NFETs의 제 2 쌍(M5, M6)의 드레인들에 연결된다. 제 2 다이버팅 임피던스(Z2, 109)는 제 2 다이버팅 NFET(M8)의 소스와 고전압(예, VDD) 사이에 연결된다. 제 2 다이버팅 NFET(M8)의 게이트는, 상부 NFETs의 제 2 쌍(M5, M6) 및 제 2 하부 NFET(M2)으로 형성된 제 2 시메트릭 하프 회로에서 전류의 일부를 다이버팅 혹은 블리딩 오프하기 위한 제어 로직 회로(111)로부터의 제어 입력을 수신한다. 제 2 다이버팅 NFET(M8) 및 제 2 다이버팅 임피던스(Z2, 109)에 의해 우회되는 전류는 일부는, 제 2 다이버팅 NFET(M8)이 제어 입력에 의해 턴온되는 정도와 제 2 다이버팅 임피던스 (Z2, 109)의 값에 의해 의존한다. 제 2 다이버팅 임피던스(Z2, 109)은 임피던스(예, 저항을 갖는 어떠한 물질로 형성된 저항과 같은 수동 소자, 다이오드 구조에 연결된 NFET와 같은 능동 소자, 등등)을 어떠한 장치일 수 있다. 제 2 시메트릭 하프 회로로부터 우회되는 전류의 양은 제 2 시메트릭 하프 회로(예, 우회되는 전류가 많으면 많을 수록 이득은 낮아짐)의 이득에 영향을 준다.
제 1 다이버팅 NFET(M7) 및 제 2 다이버팅 NFET(M8)의 제어 입력들은 독립적으로 제어되고, 제 1 시메트릭 하프 회로의 이득과 제 2 시메트릭 하프 회로의 이득이 독립적으로 제어되도록 활성화된다.
LNA(500)는 상부 NFETs의 제 1 쌍(M3, M4)의 각각, 상부 NFETs의 제 2 쌍(M5, M6), 가변 인덕터(101), 제 1 가변 캐퍼시터(103), 제 2 가변 캐퍼시터(105), 제 1 다이버팅 NFET(M7), 및 제 2 다이버팅 NFET(M8)의 제어 입력들을 개별적으로 제공하는 출력 버스를 갖는 제어 로직 회로(111)를 포함한다. 제어 로직 회로(111)는 모드(예, 정상 모드 혹은 반송파 결합 모드), 바이어스 전류, 및 LNA(500)의 이득을 제어한다.
도 6은 본 발명의 실시 예에 따른 n 채널 저잡음 증폭기의 다이어그램이다. 여기서 n는 사용자 정의 정수이다. 반송파 결합 모드에서, LNA(500)의 각 채널은 결합된 요소 반송파들 혹은 적어도 하나의 반송파 중 어느 하나를 처리할 수 있다.
도 6을 참조하면, LNA(600)는 제 1 하부 NFET(M1), 제 2 하부 NFET(M2), 및 제 3 하부 NFET(M3)를 포함한다. 여기서 패턴은 n개의 채널들을 위하여 반복한다. 제 1 하부 NFET(M1), 제 2 하부 NFET(M2), 및 제 3 하부 NFET(M3)는 그것들의 드레인들을 통하여 연결된다. 여기서 패턴은 n개의 채널들을 위해 반복한다. NFETs는 설명의 목적을 위하여 도시될 뿐, 본 발명의 LNA(600)이 단지 NFETs로만 사용된다고 제안되지 않을 것이다. 본 발명의 LNA(600)는 PFET 혹은 CMOS 기술로 구현될 수 있다.
제 1 하부 NFET(M1)는 제 1 저항(R1)을 통해 DC 전압과 함께 독립적으로 바이어스된다. 여기서 제 1 저항(R1)은 제 1 바이어스 전압(VBIAS1)과 제 1 하부 NFET(M1)의 게이트 사이에 연결된다. 또한, 제 1 하부 NFET(M1)는 제 1 캐퍼시터(C1)을 통해 RF 입력에 AC 연결된다. 여기서 제 1 캐퍼시터(C1)는 RF 입력과 제 1 하부 NFET(M1)의 게이트 사이에 연결된다. 제 1 하부 NFET(M1)는, RF 입력 전압을 전류로 변경하는 트랜스컨덕터로 동작한다. LTE-A에서, RF 입력은 정상 모드에서 하나의 요소 반송파 혹은 반송파 결합 모드에서 적어도 하나의 요소 반송파를 포함할 수 있다.
제 2 하부 NFET(M2)는 제 2 저항(R)을 통해 DC 전압과 함께 독립적으로 바이어스된다. 여기서 제 2 저항(R1)은 제 2 바이어스 전압(VBIAS2)과 제 2 하부 NFET(M2)의 게이트 사이에 연결된다. 또한, 제 2 하부 NFET(M2)는 제 2 캐퍼시터(C2)을 통해 RF 입력에 AC 연결된다. 여기서 제 2 캐퍼시터(C2)는 RF 입력과 제 2 하부 NFET(M1)의 게이트 사이에 연결된다. 제 2 하부 NFET(M2)는, RF 입력 전압을 전류로 변경하는 트랜스컨덕터로 동작한다.
제 3 하부 NFET(M3)는 제 3 저항(R3)을 통해 DC 전압과 함께 독립적으로 바이어스된다. 여기서 제 3 저항(R3)은 제 3 바이어스 전압(VBIAS3)과 제 3 하부 NFET(M3)의 게이트 사이에 연결된다. 또한, 제 3 하부 NFET(M3)는 제 3 캐퍼시터(C3)을 통해 RF 입력에 AC 연결된다. 여기서 제 3 캐퍼시터(C3)는 RF 입력과 제 3 하부 NFET(M3)의 게이트 사이에 연결된다. 제 3 하부 NFET(M3)는, RF 입력 전압을 전류로 변경하는 트랜스컨덕터로 동작한다. 패턴은 n개의 채널들을 위하여 반복한다.
바이어스 전압들(VBIAS1, VBIAS2, VBIAS3)의 값들은 제 1 하부 NFET(M1), 제 2 하부 NFET(M2), 및 제 3 하부 NFET(M3)의 바이어스 전류들이 독립적으로 제어되도록 개별적으로 선택된다. 즉, 제 1 하부 NFET(M1), 제 2 하부 NFET(M2), 및 제 3 하부 NFET(M3)의 바이어스 전류들은, 바이어스 전압들(VBIAS1, VBIAS2, VBIAS3)의 값들에 의존하여 동일하거나, 혹은 서로 다를 수 있다.
LNA(600)는 상부 NFETs의 제 1 그룹(M4, M5, M6), 상부 NFETs의 제 2 그룹(M7 M8, M9), 및 상부 NFETs의 제 3 그룹(M10, M11, M12)을 포함한다. 여기서 상부 NFETs의 제 1 그룹(M4, M5, M6)의 드레인들은 제 1 하부 NFET(M1)의 소스에 연결되고, 상부 NFETs의 제 2 그룹(M7, M8, M9)의 드레인들은 제 2 하부 NFET(M2)의 소스에 연결되고, 상부 NFETs의 제 3 그룹(M10, M11, M12)의 드레인들은 제 3 하부 NFET(M3)의 소스에 연결된다. 각 그룹의 NFETs의 개수는 LNA(600)의 채널의 개수와 동일하다는 것을 알린다.
상부 NFETs의 제 1 그룹(M4, M5, M6)의 제 1 NFET(M4)의 소스는, 상부 NFETs의 제 2 그룹(M7, M8, M9)의 제 1 NFET(M7)의 소스 및 상부 NFETs의 제 3 그룹(M10, M11, M12)의 제 1 NFET(M10)의 소스에 연결된다. 상부 NFETs의 제 1 그룹(M4, M5, M6)의 제 2 NFET(M5)의 소스는, 상부 NFETs의 제 2 그룹(M7, M8, M9)의 제 2 NFET(M8)의 소스 및 상부 NFETs의 제 3 그룹(M10, M11, M12)의 제 2 NFET(M11)의 소스에 연결된다. 상부 NFETs의 제 1 그룹(M4, M5, M6)의 제 3 NFET(M6)의 소스는, 상부 NFETs의 제 2 그룹(M7, M8, M9)의 제 3 NFET(M9)의 소스 및 상부 NFETs의 제 3 그룹(M10, M11, M12)의 제 3 NFET(M12)의 소스에 연결된다. 패턴은 n개의 채널들을 위하여 반복한다.
상부 NFETs의 제 1 그룹(M4, M5, M6), 상부 NFETs의 제 2 그룹(M7, M8, M9), 및 상부 NFETs의 제 3 그룹(M10, M11, M12)의 게이트들 각각은, 정상 혹은 비반송파 결합 모드, 혹은 결합 모드에서 LNA(600)를 구현하기 위하여 NFETs(M4, M5, M6, M7, M8, M9, M10, M11, M12) 각각이 개별적으로 제어되도록(예, 개별적으로 턴온 혹은 턴오프)되로고 제어 로직 회로(615)로부터 제어 입력을 수신한다.
상부 NFETs의 제 1 그룹(M4, M5, M6) 및 제 1 하부 NFET(M1)은 제 1 시메트릭 하프 회로를 형성한다. 상부 NFETs의 제 2 그룹(M7, M8, M9) 및 제 2 하부 NFET(M2)은 제 2 시메트릭 하프 회로를 형성한다. 상부 NFETs의 제 3 그룹(M10, M11, M12) 및 제 3 하부 NFET(M3)은 제 3 시메트릭 하프 회로를 형성한다.
상부 NFETs의 제 1 그룹(M4, M5, M6), 상부 NFETs의 제 2 그룹(M7, M8, M9), 및 상부 NFETs의 제 3 그룹(M10, M11, M12)은, 제언 입력을 통해 상부 NFETs(M4, M5, M6, M7, M8, M9, M10, M11, M12)의 게이트들에 적합한 전압(예, 하이, VDD로 언급된 논리 1 전압 혹은, 로우, 접지 혹은 GND로 언급된 논리 0 전압)을 인가함으로써 턴온 되거나 턴오프된다. 패턴은 n개의 채널들을 위하여 반복한다.
정상 모드(예, 비반송파 결합 모드)에서, NFETs(M4, M7, M10)의 게이트들에 고전압을 인가하고, NFETs(M5, M6, M8, M9, M11, M12)의 게이트들에 저전압을 인가함으로써, LNA(600)의 제 1 출력 전류는, 상부 NFETs의 제 1 그룹(M4, M5, M6)의 NFET(M4)의 소스(및 제 1 하부 NFET(M1)의 소스), 상부 NFETs의 제 2 그룹(M7, M8, M9)의 NFET(M7)의 소스(및 제 2 하부 NFET(M2)의 소스), 및 상부 NFETs의 제 3 그룹(M10, M11, M12)의 NFET(M10)의 소스(및 제 3 하부 NFET(M3)의 소스)에 다이렉트 된다.
정상 모드(예, 비반송파 결합 모드)에서, NFETs(M5, M8, M12)의 게이트들에 고전압을 인가하고, NFETs(M4, M6, M7, M9, M10, M11)의 게이트들에 저전압을 인가함으로써, LNA(600)의 제 2 출력 전류는, 상부 NFETs의 제 1 그룹(M4, M5, M6)의 NFET(M5)의 소스(및 제 1 하부 NFET(M1)의 소스), 상부 NFETs의 제 2 그룹(M7, M8, M9)의 NFET(M8)의 소스(및 제 2 하부 NFET(M2)의 소스), 및 상부 NFETs의 제 3 그룹(M10, M11, M12)의 NFET(M12)의 소스(및 제 3 하부 NFET(M3)의 소스)에 다이렉트 된다.
정상 모드(예, 비반송파 결합 모드)에서, NFETs(M6, M9, M11)의 게이트들에 고전압을 인가하고, NFETs(M4, M5, M7, M8, M10, M12)의 게이트들에 저전압을 인가함으로써, LNA(600)의 제 3 출력 전류는, 상부 NFETs의 제 1 그룹(M4, M5, M6)의 NFET(M6)의 소스(및 제 1 하부 NFET(M1)의 소스), 상부 NFETs의 제 2 그룹(M7, M8, M9)의 NFET(M9)의 소스(및 제 2 하부 NFET(M2)의 소스), 및 상부 NFETs의 제 3 그룹(M10, M11, M12)의 NFET(M11)의 소스(및 제 3 하부 NFET(M3)의 소스)에 다이렉트 된다. 패턴은 n개의 채널들을 위하여 반복한다.
반송파 결합 모드에서, NFETs(M4, M9, M12)의 게이트들에 고전압을 인가하고, NFETs(M5, M6, M7, M8, M10, M11)에 저전압을 인가함으로써, LNA(600)의 제1 출력 전류는 상부 NFETs의 제 1 그룹(M4, M5, M6)의 NFET(M4)의 소스(및 제 1 하부 NFET(M1)의 소스), 상부 NFETs의 제 2 그룹(M7, M8, M9)의 NFET(M9)의 소스(및 제 2 하부 NFET(M2)의 소스), 및 상부 NFETs의 제 3 그룹(M10, M11, M12)의 NFET(M12)의 소스(및 제 3 하부 NFET(M3)의 소스)에 다이렉트 된다. 패턴은 n개의 채널들을 위하여 반복한다. 패턴은 n개의 채널들을 위하여 반복한다. 제 1 출력 전류, 제 2 출력 전류, 및 제 3 출력 전류들 각각은, 도 5에 도시된 바와 같이 기저대역으로 변환된 적어도 하나의 요소 반송파를 포함한다. 각 출력 전류는 하나의 요소 반송파를 포함한다면, 도 6의 LNA(600)는 3개의 채널들의 3개의 결합된 요소 반송파들을 처리한다. 만일 패턴이 n개의 채널들을 위하여 반복된다면, LNA(600)는 n개의 결합된 요소 반송파들을 처리할 수 있다. 하지만, 본 발명의 n개의 요소 반송파들을 처리한다고 제안되지 않을 것이다. 여기서 각 시메트릭 하프 회로는 하나의 요소 반송파를 갖는 하나의 출력 전류를 처리한다. 추가적으로 결합된 요소 반송파들은 출력 전류에서 적어도 하나의 요소 반송파를 포함함으로써 본 발명에서 처리될 수 있다.
LNA(600)는 제 1 하부 NFET(M1), 제 2 하부 NFET(M2) 및 제 3 하부 NFET(M3)의 드레인들과 저전압(예, GND) 사이에 연결된 가변 인덕터(101)를 포함한다. 여기서 가변 인덕터(101)는 가변 인덕터(101)의 값을 가변하기 위한 제어 로직 회로(615)로부터 제어 입력을 수신한다. 가변 인덕터(101)는 스위치드 소스 디제너레이팅 인덕터로써 동작한다. 정상 모드에서, 가변 인덕터(101)는 제어 입력이 제 1 값(예, 저전압 GND 혹은 논리 0)를 가질 때 제 1 값을 갖는다. 반송파 결합 모드에서, 가변 인덕터(101)는, 제어 입력이 제 2 값(예, 고전압(VDD) 혹은 논리 1)일 때 제 1 값보다 작은 제 2 값을 갖는다. 서로 다른 값들은 동일한 결과(예, 가변 인덕터(101)의 제 1 값을 위한 VDD 및 가변 인덕터(101)의 제 2 값을 위한 GND)에 도달하도록 제어 입력을 위하여 사용될 수 있다. 반송파 결합 모드에서, 가변 인덕터(101)의 제 2 값은 최적의 LNA(500) 입력 임피던스 매칭, 이득, 및 잡음 지수를 제공한다.
LNA(600)는 제 1 하부 NFET(M1)의 게이트와 드레인 사이에 연결된 제 1 가변 캐퍼시터(103)를 포함한다. 여기서 제 1 가변 캐퍼시터(103)는 제 1 가변 캐퍼시터(103)의 값을 가변하기 위하여 제어 로직 회로(615)로부터 제어 입력을 수신한다. 제 1 가변 캐퍼시터(103)는 스위치드 소스 디제너레이팅 캐퍼시터로써 동작한다. 정상 모드에서, 제 1 가변 캐퍼시터(103)는 제 1 값을 갖는다. 반송파 결합 모드에서, 제 1 가변 캐퍼시터(103)는 제 1 가변 캐퍼시터(103)의 제 1 값보다 낮은 제 2 값을 가진다. 선택적으로, 제 1 가변 캐퍼시터(103)는 정상 모드 및 반송파 결합 모드 모두에서 고정된 값을 가질 수 있다. 하지만, 싱글 LNA(500)을 이용하여 광대역 RF 주파수 범위를 처리하기 위하여, 제 1 및 제 2 값들을 갖는 제 1 가변 캐퍼시터(103)는 좋은 LNA(500) 입력 매칭 및 잡음 지수를 제공하는데 선호된다. 정상 모드에서, 제 1 가변 캐퍼시터(103)는 제어 입력이 제 1 값(예, 저전압(GND) 혹은 논리 0)일 때 제 1 값을 갖는다. 반송파 결합 모드에서, 제 1 가변 캐퍼시터(103)는 제어 입력이 제 2 값(예, 고전압(VDD) 혹은 논리 1)일 때 제 1 값보다 작은 제 2 값을 갖는다. 서로 다른 값들은 동일한 결과(예, 제 1 가변 캐퍼시터(103)의 제 1 값을 위한 VDD 및 제 1 가변 캐퍼시터(103)의 제 2 값을 위한 GND)에 도달하도록 제어 입력을 위하여 사용될 수 있다.
LNA(600)는 제 2 하부 NFET(M2)의 게이트와 드레인 사이에 연결된 제 2 가변 캐퍼시터(105)를 포함한다. 여기서 제 2 가변 캐퍼시터(105)는 제 2 가변 캐퍼시터(105)의 값을 가변하기 위한 제어 입력을 수신한다. 제 2 가변 캐퍼시터(105)는 스위치드 소스 디제너레이팅 캐퍼시터로써 동작한다. 정상 모드에서, 제 2 가변 캐퍼시터(105)는 제 1 값을 갖는다. 반송파 결합 모드에서, 제 2 가변 캐퍼시터(105)는 제 2 가변 캐퍼시터(105)의 제 1 값보다 낮은 제 2 값을 가진다. 선택적으로, 제 2 가변 캐퍼시터(105)는 정상 모드 및 반송파 결합 모드 모두에서 고정된 값을 가질 수 있다. 하지만, 싱글 LNA(600)을 이용하여 광대역 RF 주파수 범위를 처리하기 위하여, 제 1 및 제 2 값들을 갖는 제 2 가변 캐퍼시터(105)는 좋은 LNA(500) 입력 매칭 및 잡음 지수를 제공하는데 선호된다. 정상 모드에서, 제 2 가변 캐퍼시터(105)는 제어 입력이 제 1 값(예, 저전압(GND) 혹은 논리 0)일 때 제 1 값을 갖는다. 반송파 결합 모드에서, 제 2 가변 캐퍼시터(105)는 제어 입력이 제 2 값(예, 고전압(VDD) 혹은 논리 1)일 때 제 1 값보다 작은 제 2 값을 갖는다. 서로 다른 값들은 동일한 결과(예, 제 2 가변 캐퍼시터(105)의 제 1 값을 위한 VDD 및 제 2 가변 캐퍼시터(105)의 제 2 값을 위한 GND)에 도달하도록 제어 입력을 위하여 사용될 수 있다.
LNA(600)는 제 3 하부 NFET(M3)의 게이트와 드레인 사이에 연결된 제 3 가변 캐퍼시터(607)를 포함한다. 여기서 제 3 가변 캐퍼시터(607)는 제 3 가변 캐퍼시터(607)의 값을 가변하기 위하여 제어 로직 회로(615)로부터 제어 입력을 수신한다. 제 3 가변 캐퍼시터(607)는 스위치드 소스 디제너레이팅 캐퍼시터로써 동작한다. 정상 모드에서, 제 3 가변 캐퍼시터(607)는 제 1 값을 갖는다. 반송파 결합 모드에서, 제 3 가변 캐퍼시터(607)는 제 3 가변 캐퍼시터(607)의 제 1 값보다 낮은 제 2 값을 가진다. 선택적으로, 제 3 가변 캐퍼시터(607)는 정상 모드 및 반송파 결합 모드 모두에서 고정된 값을 가질 수 있다. 하지만, 싱글 LNA(600)을 이용하여 광대역 RF 주파수 범위를 처리하기 위하여, 제 1 및 제 2 값들을 갖는 제 3 가변 캐퍼시터(607)는 좋은 LNA(500) 입력 매칭 및 잡음 지수를 제공하는데 선호된다. 정상 모드에서, 제 2 가변 캐퍼시터(105)는 제어 입력이 제 1 값(예, 저전압(GND) 혹은 논리 0)일 때 제 1 값을 갖는다. 반송파 결합 모드에서, 제 2 가변 캐퍼시터(105)는 제어 입력이 제 2 값(예, 고전압(VDD) 혹은 논리 1)일 때 제 1 값보다 작은 제 2 값을 갖는다. 서로 다른 값들은 동일한 결과(예, 제 2 가변 캐퍼시터(105)의 제 1 값을 위한 VDD 및 제 2 가변 캐퍼시터(105)의 제 2 값을 위한 GND)에 도달하도록 제어 입력을 위하여 사용될 수 있다. 패턴은 n개의 채널들을 위하여 반복한다.
LNA(600)는 제 1 다이버팅 NFET(M13) 및 제 1 다이버팅 임피던스 (Z1, 609)를 포함한다. 제 1 다이버팅 NFET(M13)의 드레인은 상부 NFETs의 제 1 그룹(M4, M5, M6)의 드레인들에 연결된다. 제 1 다이버팅 임피던스(Z1, 609)는 제 1 다이버팅 NFET(M13)의 소스와 고전압(예, VDD) 사이에 연결된다. 제 1 다이버팅 NFET(M13)의 게이트는, 상부 NFETs의 제 1 그룹(M4, M5, M6) 및 제 1 하부 NFET(M1)으로 형성된 제 1 시메트릭 하프 회로에서 전류의 일부를 다이버팅 혹은 블리딩 오프하기 위한 제어 로직 회로(615)로부터의 제어 입력을 수신한다. 제 1 다이버팅 NFET(M13) 및 제 1 다이버팅 임피던스(Z1, 609)에 의해 우회되는 전류는 일부는, 제 1 다이버팅 NFET(M13)이 제어 입력에 의해 턴온되는 정도와 제 1 다이버팅 임피던스 (Z1, 609)의 값에 의해 의존한다. 제 1 다이버팅 임피던스(Z1, 609)은 임피던스(예, 저항을 갖는 어떠한 물질로 형성된 저항과 같은 수동 소자, 다이오드 구조에 연결된 NFET와 같은 능동 소자, 등등)을 어떠한 장치일 수 있다. 제 1 시메트릭 하프 회로로부터 우회되는 전류의 양은 제 1 시메트릭 하프 회로(예, 우회되는 전류가 많으면 많을 수록 이득은 낮아짐)의 이득에 영향을 준다.
LNA(600)는 제 2 다이버팅 NFET(M14) 및 제 2 다이버팅 임피던스 (Z2, 611)를 포함한다. 제 2 다이버팅 NFET(M14)의 드레인은 상부 NFETs의 제 2 그룹(M7, M8, M9)의 드레인들에 연결된다. 제 2 다이버팅 임피던스(Z2, 611)는 제 2 다이버팅 NFET(M14)의 소스와 고전압(예, VDD) 사이에 연결된다. 제 2 다이버팅 NFET(M14)의 게이트는, 상부 NFETs의 제 2 그룹(M7, M8, M9) 및 제 2 하부 NFET(M2)으로 형성된 제 2 시메트릭 하프 회로에서 전류의 일부를 다이버팅 혹은 블리딩 오프하기 위한 제어 로직 회로(615)로부터의 제어 입력을 수신한다. 제 2 다이버팅 NFET(M14) 및 제 2 다이버팅 임피던스(Z2, 611)에 의해 우회되는 전류는 일부는, 제 2 다이버팅 NFET(M14)이 제어 입력에 의해 턴온되는 정도와 제 2 다이버팅 임피던스 (Z2, 611)의 값에 의해 의존한다. 제 2 다이버팅 임피던스(Z2, 611)은 임피던스(예, 저항을 갖는 어떠한 물질로 형성된 저항과 같은 수동 소자, 다이오드 구조에 연결된 NFET와 같은 능동 소자, 등등)을 어떠한 장치일 수 있다. 제 1 시메트릭 하프 회로로부터 우회되는 전류의 양은 제 2 시메트릭 하프 회로(예, 우회되는 전류가 많으면 많을 수록 이득은 낮아짐)의 이득에 영향을 준다.
LNA(600)는 제 3 다이버팅 NFET(M15) 및 제 3 다이버팅 임피던스 (Z3, 613)를 포함한다. 제 3 다이버팅 NFET(M15)의 드레인은 상부 NFETs의 제 3 그룹(M10, M11, M12)의 드레인들에 연결된다. 제 3 다이버팅 임피던스(Z3, 613)는 제 3 다이버팅 NFET(M15)의 소스와 고전압(예, VDD) 사이에 연결된다. 제 3 다이버팅 NFET(M15)의 게이트는, 상부 NFETs의 제 3 그룹(M10, M11, M12) 및 제 3 하부 NFET(M3)으로 형성된 제 3 시메트릭 하프 회로에서 전류의 일부를 다이버팅 혹은 블리딩 오프하기 위한 제어 로직 회로(615)로부터의 제어 입력을 수신한다. 제 3 다이버팅 NFET(M15) 및 제 3 다이버팅 임피던스(Z3, 613)에 의해 우회되는 전류는 일부는, 제 3 다이버팅 NFET(M15)이 제어 입력에 의해 턴온되는 정도와 제 3 다이버팅 임피던스 (Z3, 613)의 값에 의해 의존한다. 제 3 다이버팅 임피던스(Z3, 613)은 임피던스(예, 저항을 갖는 어떠한 물질로 형성된 저항과 같은 수동 소자, 다이오드 구조에 연결된 NFET와 같은 능동 소자, 등등)을 어떠한 장치일 수 있다. 제 1 시메트릭 하프 회로로부터 우회되는 전류의 양은 제 3 시메트릭 하프 회로(예, 우회되는 전류가 많으면 많을 수록 이득은 낮아짐)의 이득에 영향을 준다.
제 1 다이버팅 NFET(M13), 제 2 다이버팅 NFET(M14), 및 제 3 다이버팅 NFET(M15)의 제어 입력들은 독립적으로 제어되고, 제 1 시메트릭 하프 회로의 이득, 제 2 시메트릭 하프 회로의 이득, 및 제 3 시메트릭 하프 회로의 이득이 독립적으로 제어되도록 활성화된다.
LNA(600)는 상부 NFETs의 제 1 그룹(M4, M5, M6)의 각각, 상부 NFETs의 제 2 그룹(M7, M8, M9)의 각각, 상부 NFETs의 제 3 그룹(M10, M11, M12)의 각각, 가변 인덕터(101), 제 1 가변 캐퍼시터(103), 제 2 가변 캐퍼시터(105), 제 3 가변 캐퍼시터(607), 제 1 다이버팅 NFET(M13), 제 2 다이버팅 NFET(M14), 및 제 3 다이버팅 NFET(M15)의 제어 입력들을 개별적으로 제공하는 출력 버스를 갖는 제어 로직 회로(615)를 포함한다. 제어 로직 회로(615)는 모드(예, 정상 모드 혹은 반송파 결합 모드), 바이어스 전류, 및 LNA(600)의 이득을 제어한다.
LNA(600)는 수신기로 집적화될 수 있다. 추가로, LNA(600)들의 어레이는 믹서들의 어레이 및 기저대역 아날로그 블록들에 내부 연결될 수 있다. 여기서 CA 모드 혹은 정상 모드에서의 어떠한 RF 입력 신호는 어떠한 믹서 및 기저대역 아날로그 블록에 라우팅될 수 있다. 수신 안테나로부터 복수의 RF 반송파들은 CA 모드에서 싱글 LNA에 의해 처리될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100, 600: 저잡음 증폭기
101: 가변 인덕터
103: 제 1 가변 캐퍼시터
105: 제 2 가변 캐퍼시터
607: 제 3 가변 캐퍼시터
111, 615: 제어 로직 회로
101: 가변 인덕터
103: 제 1 가변 캐퍼시터
105: 제 2 가변 캐퍼시터
607: 제 3 가변 캐퍼시터
111, 615: 제어 로직 회로
Claims (20)
- 반송파 결합 및 비반송파 결합을 위한 저잡음 증폭기에 있어서:
복수의 시메트릭 하프(symmetric half) 회로들;
상기 복수의 시메트릭 하프 회로들 각각에 연결되는 복수의 바이어스 회로들;
적어도 하나의 요소 반송파(component carrier)를 갖는 RF 신호를 AC(alternating current) 연결하기 위한 상기 복수의 시메트릭 하프 회로들 각각에 연결된 복수의 캐퍼시터들; 및
하나의 요소 반송파 혹은 복수의 요소 반송파들을 처리하는 상기 저잡음 증폭기를 구성하기 위한 상기 복수의 시메트릭 하프 회로들 각각에 연결된 제어 로직 회로를 포함하는 저잡음 증폭기. - 제 1 항에 있어서,
상기 복수의 시메트릭 하프 회로들은, CMOS(complementary metal oxide semiconductor) 기술로 NFETs(n-channel field effect transistors), PEFTs(p-channel field effect transisitors), 혹은 NFETs 와 PFETs 의 조합으로 구현되는 저잡음 증폭기. - 제 2 항에 있어서,
상기 복수의 시메트릭 하프 회로들 각각은:
상기 복수의 바이어스 회로들 중 어느 하나와 상기 복수의 캐퍼시터들 중 어느 하나의 제 1 단에 연결되는 게이트, 소스, 및 드레인을 갖고, 상기 복수의 캐퍼시터들 중 어느 상기 하나의 제 2 단은 상기 RF 신호를 입력 받는 하부 NFET;
상기 저잡음 증폭기의 출력인 소스, 게이트, 및 드레인을 갖는 복수의 상부 NFETs; 및
상기 하부 NFET의 드레인에 연결된 제 1 단과, 접지 전압에 연결된 제 2 단을 갖고, 상기 저잡음 증폭기가 하나의 요소 반송파를 처리할 때의 제 1 인덕턴스로부터 상기 저잡음 증폭기가 복수의 요소 반송파들을 처리할 때의 제 2 인덕턴스까지 가변하는 신호를 입력 받기 위하여 상기 제어 로직 회로에 연결된 제어 입력을 갖고, 상기 제 2 인덕턴스는 상기 제 2 인덕턴스보다 낮은 가변 인덕터를 포함하고,
상기 복수의 상부 NFETs은 상기 저잡음 증폭기의 상기 복수의 시메트릭 하프 회로들과 동일하고,
상기 복수의 상부 NFETs 중 어느 하나의 소스는 상기 저잡음 증폭기의 출력이고,
상기 저잡음 증폭기의 상기 출력은 상기 다른 시메트릭 하프 회로의 출력인 상기 저잡음 증폭기에서 다른 시메트릭 하프 회로들 각각의 상부 NFET의 소스에 각각 연결되고,
상기 복수의 NFETs에서 서로 다른 NFET의 소스는 상기 다른 시메트릭 하프 회로들의 출력이 아닌 상기 저잡음 증폭기에서 다른 시메트릭 하프 회로들 각각의 상부 NFET의 소스들 각각에 연결되고,
상기 복수의 상부 NFETs의 드레인들은 상기 하부 NFET의 상시 소스에 연결되는 저잡음 증폭기. - 제 3 항에 있어서,
상기 복수의 바이어스 회로들 각각은;
상기 하부 NFET의 상기 게이트에 연결된 제 1 단과 제 2 단을 갖는 저항; 및
상기 저항의 상기 제 2 단에 연결된 독립적으로 가변하는 DC(direct current) 전압 소스를 포함하는 저잡음 증폭기. - 제 3 항에 있어서,
상기 복수의 시메트릭 하프 회로들 각각은,
상기 하부 NFET의 상기 게이트에 연결된 제 1 단과, 상기 하부 NFET의 상기 드레인에 연결된 제 2 단을 갖는 가변 캐퍼시터를 더 포함하고,
상기 가변 캐퍼시터는 상기 저잡음 증폭기가 하나의 요소 반송파를 처리할 때의 제 1 캐퍼시턴스로부터 상기 저잡음 증폭기가 복수의 요소 반송파들을 처리할 때의 제 2 캐퍼시턴스까지 상기 가변 캐퍼시터를 가변하도록 상기 신호를 입력 받기 위하여 상기 제어 로직 회로에 연결된 제어 입력을 갖고,
상기 제 2 캐퍼시턴스는 상기 제 2 캐퍼시턴스 보다 낮은 저잡음 증폭기. - 제 1 항에 있어서,
상기 복수의 시메트릭 하프 회로들 각각은, 이득 제어 회로를 더 포함하고,
상기 이득 제어 회로는,
로직 원 전원 전압에 연결되는 제 1 단과 제 2 단을 갖는 임피던스; 및
상기 임피턴스의 상기 2 단에 연결된 소스, 상기 저잡음 증폭기의 상기 제어이를 제어하는 제어 입력을 입력 받기 위한 상기 제어 로직 회로에 연결되는 게이트, 및 상기 시메트릭 하프 회로들 중 어느 하나에 상기 복수의 상부 NFETs의 상기 드레인들에 연결되는 드레인을 갖는 다이버팅(diverting) FET(field effect transistor)를 포함하는 저잡음 증폭기. - 제 3 항에 있어서,
상기 가변 인덕터는,
제 1 단과 제 2 단을 갖는 제 1 인덕터;
상기 제 1 인덕터의 상기 제 2 단에 연결된 제 1 단과 제 2 단을 갖는 제 2 인덕터; 및
상기 제 1 인덕터의 상기 제 1 단에 연결된 소스, 상기 제 1 인덕터의 상기 인덕턴스로부터 상기 제 2 인덕터에 병렬 연결된 제 1 인덕터의 인덕턴스까지 가변하는 제어 입력을 입력 받는 게이트, 및
상기 제 2 인덕터의 상기 제 2 단에 연결된 드레인을 갖는 NFET를 갖는 저잡음 증폭기. - 제 7 항에 있어서,
상기 제 1 인덕터 및 상기 제 2 인덕터는 집적회로에서 금속의 적층에 의해 각각 구현되는 저잡음 증폭기. - 제 3 항에 있어서,
상기 가변 캐퍼시터는:
제 1 단과 제 2 단을 갖고, 각각의 상기 제 1 단들은 서로 연결되는 n(n은 사용자 정의 정수)개의 캐퍼시터들; 및
n개의 NFETs들 포함하고,
n개의 NEFTs의 소스들은 서로 연결되고, 상기 n개의 캐퍼시터들의 적어도 제 1 합으로부터 상기 n개의 캐퍼시터들의 적어도 하나의 제 2 합까지 상기 가변 캐퍼시터의 캐퍼시턴스를 가변하는 제어 입력을 수신하기 위한 게이트를 포함하고, 및 상기 n개의 캐퍼시터들의 상기 제 2 단에 연결된 드레인을 갖고,
상기 제 2 합은 상기 제 1 합보다 작은 저잡음 증폭기. - 제 6 항에 있어서,
상기 가변 인덕터는 수동 전기 소자 혹은 능동 전기 소자에 의해 구현되는 저잡음 증폭기. - 제 2 항에 있어서,
FET 각각은 병렬로 연결된 n(n은 사용자 정의 정수)개의 EFT들의 어레이에 의해 구현되는 저잡음 증폭기. - 제 11 항에 있어서,
상기 각 FET 의 폭과 길이는 상기 저잡음 증폭기의 동작 주파수 범위을 설정하기 위하여 선택되는 저잡음 증폭기. - 제 12 항에 있어서,
상기 각 FET의 상기 폭과 상기 길이는, 700 MHz에서 1500 MHz 에서, 1700 MHz에서 2300 MHz, 혹은 2300 MHz에서 2700 MHz 사의 범위에서 상기 저잡음 증폭기의 동작 주파수 범위를 위한 선택되는 저잡음 증폭기. - 제 1 항에 있어서,
상기 시메트릭 하프 회로들 각각에 연결되는 복수의 발룬(balun)들; 및
상기 복수의 발룬들 각각에 연결된 복수의 믹서들을 더 포함하고,
상기 복수의 믹서들 각각은 적어도 하나의 요소 반송파를 처리하기 위하여 로컬 오실레이터를 입력 받기 위한 입력을 포함하는 저잡음 증폭기. - 비반송파 결합 모드에서 저잡음 증폭기의 방법에 있어서:
논리 1 전압을 상부 NFETs의 제 1 그룹의 어느 하나의 NFET의 게이트, 상부 NFETs의 제 2 그룹의 어느 하나의 NFET의 게이트, 및 상부 NEFTs의 제 3 그룹의 어느 하나의 NFET의 게이트에 인가하고, 논리 0 전압을 상기 제 1 그룹의 나머지 NFETs의 게이트들, 상기 제 2 그룹의 나머지 NEFTs의 게이트들, 및 상기 제 3 그룹의 나머지 NEFTs의 게이트들에 인가하는 단계를 포함하는 인가함으로써, 저잡음 증폭기의 하나의 출력 전류를 상기 제 1 그룹의 상기 어느 하나의 NFET의 소스, 상기 제 2 그룹의 상기 어느 하나의 NFET의 소스, 및 상기 제 3 그룹의 상기 어느 나의 NFET 소스로 다이렉트(direct)하는 단계를 포함하는 방법. - 제 15 항에 있어서,
상기 방법은 n (n은 사용자 정의 정수) 시메트릭 하프 회로들를 위하여 반복하는 방법. - 반송파 결합 모드에서 저잡음 증폭기의 방법에 있어서:
논리 1 전압을 상부 NFETs의 제 1 그룹의 어느 하나의 NFET의 게이트, 상부 NFETs의 제 2 그룹의 어느 하나의 NFET의 게이트, 및 상부 NEFTs의 제 3 그룹의 어느 하나의 NFET의 게이트에 인가하고, 논리 0 전압을 상기 제 1 그룹의 나머지 NFETs의 게이트들, 상기 제 2 그룹의 나머지 NEFTs의 게이트들, 및 상기 제 3 그룹의 나머지 NEFTs의 게이트들에 인가하는 단계를 포함하는 인가함으로써,
저잡음 증폭기의 제 1 출력 전류를 상부 NEFTs의 상기 제 1 그룹의 하나의 NFET의 소스 및 제 1 하부 NEFT의 소스로 다이렉트 하는 단계;
상기 저잡음 증폭기의 제 2 출력 전류를 상부 NEFTs의 상기 제 2 그룹의 하나의 NEFT의 소스 및 제 2 하부 NEFT의 소스로 다이렉트 하는 단계; 및
상기 저잡음 증폭기의 제 3 출력 전류를 상기 NEFTs의 상기 제 3 그룹의 하나의 NEFT의 소스 및 제 3 하부 NEFT의 소스로 다이렉트 하는 단계를 포함하는 방법. - 제 17 항에 있어서,
상기 방법은 n(n은 사용자 정의 정수) 시메트릭 하프 회로들을 위하여 반복되는 방법. - 제 17 항에 있어서,
상기 제 1 내지 제 3 출력 전류들 각각은 하나의 요소 반송파를 포함하는 방법. - 제 17 항에 있어서,
상기 제 1 내지 제 3 출력 전류들 중 적어도 하나는 복수의 요소 반송파들을 포함하는 방법.
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