KR20160023467A - 쉴딩 구조를 갖는 이미지 센서 - Google Patents
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Abstract
픽셀 어레이, 주변 회로 영역, 및 상기 픽셀 어레이와 상기 주변 회로 영역의 사이에 위치한 인터페이스 영역을 갖는 기판, 상기 기판의 제1면 상에 형성된 제1 층간 절연층, 상기 픽셀 어레이의 상기 제1 층간 절연층 상의 제1 금속 배선, 상기 제1 층간 절연층 상의 제2 층간 절연층, 상기 제2 층간 절연층은 상기 제1 금속 배선을 덮고, 및 상기 인터페이스 영역의 상기 기판을 관통하는 쉴딩 구조를 포함하고, 상기 쉴딩 구조는 상기 기판의 픽셀 어레이와 상기 주변 회로 영역을 전기적으로 절연하는 이미지 센서가 설명된다.
Description
본 발명은 쉴딩 구조를 갖는 반도체 소자, 예를 들어 이미지 센서의 레이아웃, 수직 구조 및 제조 방법에 관한 것이다.
고품질의 화상 이미지를 위하여 보다 더 고해상도를 가진 이미지 센서가 개발되고 있다. 고해상도의 이미지 센서는 높은 집적도와 작은 크기를 가지므로, 액티브 픽셀 센서 어레이가 주변의 회로들로부터 받는 전기적, 자기적, 및 열적 영향이 점차 커지고 있다. 이 영향들은 이미지 센서의 동작과 퍼포먼스를 저하시킨다. 따라서, 본 발명의 기술적 사상은 주변 회로들과 액티브 픽셀 센서 어레이를 전기적, 자기적, 및 열적으로 격리하여 이미지 센서의 동작과 퍼포먼스를 개선하는 것이다.
본 발명이 해결하고자 하는 과제는 쉴딩 구조를 가진 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 쉴딩 구조를 가진 이미지 센서를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 이미지 센서는 픽셀 어레이, 주변 회로 영역, 및 상기 픽셀 어레이와 상기 주변 회로 영역의 사이에 위치한 인터페이스 영역을 갖는 기판, 상기 기판의 제1면 상에 형성된 제1 층간 절연층, 상기 픽셀 어레이의 상기 제1 층간 절연층 상의 제1 금속 배선, 상기 제1 층간 절연층 상의 제2 층간 절연층, 상기 제2 층간 절연층은 상기 제1 금속 배선을 덮고, 및 상기 인터페이스 영역의 상기 기판을 관통하는 쉴딩 구조를 포함한다. 상기 쉴딩 구조는 상기 기판의 픽셀 어레이와 상기 주변 회로 영역을 전기적으로 절연할 수 있다.
상기 쉴딩 구조는 상기 기판을 수직으로 관통하는 쉴딩 트렌치, 및 상기 쉴딩 트렌치를 채우는 쉴딩 절연물을 포함할 수 있다.
상기 쉴딩 구조는 상기 쉴딩 절연물을 관통하는 쉴딩 코어 트렌치, 및 상기 쉴딩 코어 트렌치를 채우는 쉴딩 코어를 포함할 수 있다.
상기 쉴딩 코어는 상기 쉴딩 코어 트렌치의 내벽 상에 컨포멀하게 형성된 쉴딩 코어 배리어 층, 및 상기 쉴딩 코어 배리어 층 상에 상기 쉴딩 코어 트렌치를 채우는 쉴딩 코어 금속 층을 포함할 수 있다.
상기 쉴딩 구조는 상기 기판의 제2 면 상에 배치되고 상기 쉴딩 코어와 전기적으로 연결되는 쉴딩 패드를 더 포함할 수 있다.
상기 쉴딩 패드는 상기 쉴딩 코어 배리어 층과 물질적으로 연속하도록 동일한 물질을 포함하는 쉴딩 패드 배리어 층, 및 상기 쉴딩 코어 금속 층과 물질적으로 연속하도록 동일한 물질을 포함하는 쉴딩 패드 금속 층을 포함할 수 있다.
상기 이미지 센서는 상기 기판의 상기 픽셀 어레이 내에 형성된 포토다이오드들, 및 상기 포토다이오드들 사이에 배치되어 상기 기판을 관통하는 깊은 분리 영역들을 더 포함할 수 있다. 상기 깊은 분리 영역들은 상기 쉴딩 절연물과 동일한 높이를 가질 수 있다.
상기 쉴딩 구조는 상기 픽셀 어레이 및/또는 상기 주변 회로 영역들을 둘러쌀 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 이미지 센서는, 픽셀 어레이, 관통 비아 영역, 및 상기 픽셀 어레이와 상기 관통 비아 영역의 사이에 위치한 쉴딩 영역을 갖는 기판, 상기 기판의 제1면 상에 형성된 제1 층간 절연층, 상기 픽셀 어레이의 상기 제1 층간 절연층 상의 픽셀 배선, 상기 관통 비아 영역의 상기 제1 층간 절연층 상의 관통 비아 배선, 상기 제1 층간 절연층 상의 제2 층간 절연층, 상기 제2 층간 절연층은 상기 픽셀 배선 및 상기 관통 비아 배선을 덮고, 상기 관통 비아 영역의 상기 기판을 관통하는 관통 비아 구조, 및 상기 쉴딩 영역의 상기 기판을 관통하는 쉴딩 구조를 포함할 수 있다. 상기 관통 비아 구조는 상기 기판 및 상기 제1 절연층을 관통하는 관통 비아 구조, 및 상기 기판을 관통하고 상기 관통 비아 구조를 둘러싸는 비아 분리 구조를 포함할 수 있다. 상기 쉴딩 구조는 상기 기판을 관통하여 상기 기판의 상기 픽셀 어레이와 상기 관통 비아 영역을 전기적으로 절연할 수 있다.
상기 비아 분리 구조는 상기 기판을 관통하는 비아 분리 트렌치, 및 상기 비아 분리 트렌치를 채우는 비아 분리 절연물을 포함할 수 있다. 상기 쉴딩 구조는 상기 기판을 수직으로 관통하는 쉴딩 트렌치, 및 상기 쉴딩 트렌치를 채우는 쉴딩 절연물을 포함할 수 있다. 상기 비아 분리 트렌치와 상기 쉴딩 트렌치가 동일한 깊이를 가질 수 있다.
상기 관통 비아 구조는 상기 기판 및 상기 제1 층간 절연층을 관통하는 관통 비아 홀, 상기 관통 비아 홀을 채우는 관통 비아 플러그를 포함할 수 있다.
상기 쉴딩 구조는 상기 쉴딩 절연물 및 상기 제1 층간 절연층을 관통하는 쉴딩 코어 트렌치, 및 상기 쉴딩 코어 트렌치를 채우는 쉴딩 코어는 포함할 수 있다.
상기 관통 비아 홀과 상기 쉴딩 코어 트렌치는 동일한 깊이를 가질 수 있다.
상기 이미지 센서는 상기 쉴딩 영역의 상기 제1 층간 절연층 상의 쉴딩 배선을 더 포함할 수 있다.
상기 쉴딩 배선과 상기 쉴딩 코어가 전기적으로 연결될 수 있다.
상기 관통 비아 배선과 상기 관통 비아 플러그가 전기적으로 연결될 수 있다.
상기 쉴딩 배선과 상기 관통 비아 배선이 전기적으로 연결될 수 있다.
상기 관통 비아 구조는 상기 기판의 제2면 상에 배치된 관통 비아 패드를 포함할 수 있다.
상기 관통 비아 패드는 상기 관통 비아 플러그와 전기적으로 연결될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 이미지 센서는 제1 영역과 제2 영역을 갖는 기판, 상기 기판의 제1면 상에 형성된 제1 층간 절연층, 상기 제1 영역 내의 상기 제1 층간 절연층 상의 제1 금속 배선 및 상기 제2 영역 내의 상기 제1 층간 절연층 상의 제2 금속 배선, 상기 제1 층간 절연층 상에 상기 제1 금속 배선 및 상기 제2 금속 배선을 덮는 제2 층간 절연층, 및 상기 제1 영역 내의 관통 비아 구조 및 상기 제2 영역 내의 쉴딩 구조를 포함할 수 있다.
상기 관통 비아 구조는 상기 제1 영역의 상기 기판 및 상기 제1 층간 절연층을 관통하여 상기 제1 금속 배선과 전기적으로 연결된 관통 비아 플러그를 포함할 수 있다.
상기 쉴딩 구조는 상기 제2 영역의 상기 기판을 관통하여 상기 제1 층간 절연층과 접촉하는 쉴딩 절연물을 포함할 수 있다.
상기 관통 비아 구조는 상기 기판을 관통하고 상기 관통 비아 플러그를 둘러싸는 비아 분리 절연물을 더 포함할 수 있다.
상기 비아 분리 절연물과 상기 쉴딩 절연물이 동일한 높이를 가질 수 있다.
상기 쉴딩 구조는 상기 쉴딩 절연물 및 상기 제1 층간 절연층을 관통하여 상기 제2 금속 배선과 전기적으로 연결된 쉴딩 코어를 더 포함할 수 있다.
상기 쉴딩 코어와 상기 관통 비아 플러그가 동일한 높이를 가질 수 있다.
상기 이미지 센서는 상기 기판의 제2면 상에 배치되고 및 상기 관통 비아 플러그와 전기적으로 연결된 관통 비아 패드를 더 포함할 수 있다.
상기 제1 금속 배선과 상기 제2 금속 배선이 전기적으로 연결될 수 있다.
상기 이미지 센서는 상기 기판의 상기 제2면 상에 배치되고 및 상기 쉴딩 코어와 전기적으로 연결된 쉴딩 패드를 더 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의한 이미지 센서들은 주변 회로 영역의 기판과 픽셀 어레이의 기판이 전기적, 자기적, 물질적, 및 물리적으로 절연, 차단, 및 분리될 수 있다. 따라서, 상기 픽셀 어레이의 단위 픽셀들이 주변 회로들로부터 받는 전기적, 열적 영향이 크게 감소되므로 암 전류(dark current), 백점 결함(white spot defect)이 감소하고, 열방출 효율이 개선되며, 및 상기 이미지 센서들의 전기적, 열적, 및 광학적 동작 및 퍼포먼스가 우수해질 수 있다.
도 1a 내지 1c는 본 발명의 실시예들에 의한 이미지 센서들의 개념적인 블록 배치도들이다.
도 2a 내지 2c는 본 발명의 실시예들에 의한 이미지 센서들의 개념적인 종단면도들이다.
도 3a 내지 5b는 본 발명의 실시예들에 의한 이미지 센서를 제조하는 방법들을 설명하는 도면들이다.
도 6a 및 6b는 본 발명의 실시예들에 의한 이미지 센서들의 상면도 또는 레이아웃들이다.
도 7a 및 7b는 본 발명의 실시예들에 의한 이미지 센서들의 개념적인 종단면도들이다.
도 8a 내지 9d는 본 발명의 실시예들에 의한 이미지 센서를 제조하는 방법들을 설명하는 도면들이다.
도 10a는 본 발명의 기술적 사상에 의한 이미지 센서들 중 하나를 포함하는 카메라 시스템을 개략적으로 설명하기 위한 블록 다이어그램이다.
도 10b는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램이다.
도 2a 내지 2c는 본 발명의 실시예들에 의한 이미지 센서들의 개념적인 종단면도들이다.
도 3a 내지 5b는 본 발명의 실시예들에 의한 이미지 센서를 제조하는 방법들을 설명하는 도면들이다.
도 6a 및 6b는 본 발명의 실시예들에 의한 이미지 센서들의 상면도 또는 레이아웃들이다.
도 7a 및 7b는 본 발명의 실시예들에 의한 이미지 센서들의 개념적인 종단면도들이다.
도 8a 내지 9d는 본 발명의 실시예들에 의한 이미지 센서를 제조하는 방법들을 설명하는 도면들이다.
도 10a는 본 발명의 기술적 사상에 의한 이미지 센서들 중 하나를 포함하는 카메라 시스템을 개략적으로 설명하기 위한 블록 다이어그램이다.
도 10b는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
도 1a 내지 1c는 본 발명의 실시예들에 의한 이미지 센서(10A-10C)들의 개념적인 블록 배치도들이다.
도 1a 내지 1c를 참조하면, 본 발명의 실시예들에 의한 이미지 센서(10A)들은 픽셀 어레이(PA, pixel array), 주변 회로 영역(PCA, peripheral circuit area)들, 인터페이스 영역(IA, interface area)들, 및 상기 인터페이스 영역(IA)들 내에 형성된 쉴딩 구조(50, shielding structure)을 포함할 수 있다. 상기 픽셀 어레이(PA)는 중앙에 위치하며 화소들을 포함할 수 있다. 예를 들어, 상기 픽셀 어레이(PA)는 액티브 픽셀 센서 어레이(APS: active pixel sensor array)를 포함할 수 있다. 상기 주변 회로 영역(PCA)들은 상기 픽셀 어레이(PA)의 주변에 위치하며 레지스터 블록(Register Block), 타이밍 제네레이터(Timing Generator), 램프 제네레이터(Ramp Generator), 버퍼 회로(Buffering Circuit), 상관 이중 샘플러(Correlated Double Sampler), 비교부(Comparator), 및 아날로그-디지털 변환부(Analogue-Digital Converter) 등을 포함할 수 있다. 상기 인터페이스 영역(IA)들은 상기 픽셀 어레이(PA)와 상기 주변 회로 영역(PCA)들 사이에 위치할 수 있다.
상기 쉴딩 구조(50)는 상기 픽셀 어레이(PA)와 상기 주변 회로 영역(PCA)들의 사이, 예를 들어, 상기 인터페이스 영역(IA)들 내에 형성될 수 있다. 상기 쉴딩 구조(50)는 상기 픽셀 어레이(PA)와 상기 주변 회로 영역(PCA)들의 사이의 전기적 절연, 자기적 차단, 및 열적 격리를 강화할 수 있다.
도 1a를 참조하면, 상기 쉴딩 구조(50)는 상기 픽셀 어레이(PA)를 감쌀 수 있다. 도 1b를 참조하면, 상기 쉴딩 구조(50)는 상기 픽셀 어레이(PA) 및 상기 주변 회로 영역들(PCA)을 감쌀 수 있다. 도 1c를 참조하면, 상기 쉴딩 구조(50)는 상기 주변 회로 영역(PCA)들을 각각, 독립적으로 감쌀 수 있다. 부가하여, 다른 실시예에서, 상기 쉴딩 구조(50)는 상기 주변 회로 영역(PCA)들 중, 주요한 몇 개만을 감쌀 수도 있다.
본 발명의 실시예들에 의한 이미지 센서(10A-10C)들은 상기 주변 회로 영역(PCA)과 상기 픽셀 어레이(PA)이 전기적 및 물리적으로 절연 및 분리된다. 따라서, 상기 픽셀 어레이(PA)의 단위 픽셀들이 주변 회로들로부터 받는 전기적, 열적 영향이 크게 감소되므로 암 전류, 백점 결함이 감소하고, 상기 이미지 센서(10A-10C)의 전기적, 열적, 및 광학적 동작 및 퍼포먼스가 우수해질 수 있다.
도 2a 내지 2c는 본 발명의 다양한 실시예들에 의한 이미지 센서(11A-11C)들의 개념적인 종단면도들로서, 도 1a 내지 1c의 상기 주변 회로 영역(PCA)들, 상기 인터페이스 영역(IA), 및 상기 픽셀 어레이(PA)의 종단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서(11A)는, 주변 회로 영역(PCA), 인터페이스 영역(IA), 및 픽셀 어레이(PA)를 갖는 기판(20); 상기 기판(20)의 제1면(S1) 상에 배치된 트랜지스터(27L, 27P)들, 하부 층간 절연층(30) 및 상부 층간 절연층(35), 다층의 금속 배선(40L, 40P)들; 상기 기판(20) 내에 형성된 얕은 분리 영역(21)들, 포토다이오드(25)들, 깊은 분리 영역(23)들, 및 쉴딩 구조(50); 및 상기 기판(20)의 제2면(S2) 상에 형성된 캡핑층(60), 보호층(65), 컬러 필터(70)들, 및 마이크로 렌즈(75)들을 포함할 수 있다. 상기 제1면(S1)과 상기 제2면(S2)은 서로 대향(opposite)할 수 있다. 예를 들어, 상기 제1면(S1)이 상기 기판(20)의 전면(front side surface)이고 상기 제2면(S2)이 상기 기판(20)의 후면(back side surface)이거나, 그 반대일 수 있다.
상기 트랜지스터(27L, 27P)들은 상기 주변 회로 영역(PCA) 내에 배치된 로직 트랜지스터(27L)들 및 상기 픽셀 어레이(PA) 내에 배치된 픽셀 트랜지스터(27P)를 포함할 수 있다. 상기 로직 트랜지스터(27L)는 논리 회로, 차동 증폭기, 드라이버, 또는 입출력 버퍼 등을 구성할 수 있고, 및 상기 픽셀 트랜지스터(27P)는 전달 트랜지스터, 리셋 트랜지스터, 또는 증폭 트랜지스터 중 하나일 수 있다.
상기 하부 층간 절연층(30)은 상기 트랜지스터(27L, 27P)들을 덮도록 상기 기판(20)의 상기 제1면(S1) 상에 형성될 수 있다. 상기 하부 층간 절연층(30)은 실리콘 산화물 같은 절연물을 포함할 수 있다.
상기 상부 층간 절연층(35)은 상기 하부 층간 절연층(30) 상에 상기 다층의 금속 배선들(40L, 40P)을 덮도록 형성될 수 있다. 상기 상부 층간 절연층(35)은 다층으로 형성될 수 있다. 상기 상부 층간 절연층(35)은 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다.
상기 다층의 금속 배선(40L, 40P)들은 상기 상부 층간 절연층(35) 내에 다층으로 배치될 수 있다. 상기 다층의 금속 배선(40L, 40P)들은 상기 주변 회로 영역(PCA) 내의 로직 금속 배선(40L)들 및 상기 픽셀 어레이(PA) 내의 픽셀 금속 배선(40P)들을 포함할 수 있다. 상기 금속 배선(40L, 40P)들은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 기타 금속을 포함할 수 있다.
상기 얕은 분리 영역(21)들은 STI(shallow trench isolation) 공정을 이용하여 형성된 절연물을 포함할 수 있고, 및 상기 깊은 분리 영역(23)들은 DTI(deep trench isolation) 공정을 이용하여 형성된 절연물을 포함할 수 있고, 및 상기 포토다이오드(25)들은 이온 주입 공정을 이용하여 형성된 P-도핑된 영역 및 N-도핑된 영역을 포함할 수 있다.
상기 쉴딩 구조(50)는 상기 기판(20)을 수직으로 관통하는 쉴딩 트렌치(51) 내에 채워진 쉴딩 절연물(51)을 포함할 수 있다. 상기 쉴딩 구조(50)는 상기 픽셀 어레이(PA)의 상기 기판(20)과 상기 주변 회로 영역(PCA)의 상기 기판(20)을 전기적 및 물리적으로 절연 및 분리하도록 상기 기판(20)을 수직으로 관통할 수 있다. 상기 쉴딩 구조(50)의 하단부는 상기 기판(20)의 상기 제1면(S1)을 통과하여 상기 하부 층간 절연층(30)의 내부로 돌출할 수 있다. 상기 쉴딩 구조(50)의 상단부는 상기 기판(20)의 상기 제2면(S2)보다 높게 돌출할 수 있다. 상기 쉴딩 절연물(51)은 실리콘 산화물 같은 절연물을 포함할 수 있다. 상기 상기 쉴딩 구조(50)는 상기 깊은 분리 영역(23)들과 동일한 높이를 가질 수 있다.
상기 캡핑층(60)은 상기 기판(20)의 상기 제2면(S2) 상에 전체적으로 형성될 수 있다. 상기 캡핑층(60)은 상기 쉴딩 절연물(51)과 물질적으로 연속하도록 동일한 물질을 포함할 수 있다. 상기 캡핑층(60)의 상면과 상기 쉴딩 구조(50)의 상면은 공면을 가질 수 있다. (be co-planar)
상기 보호층(65)은 상기 캡핑층(60) 상에 형성될 수 있다. 상기 보호층(65)은 반사 방지층 또는 패시베이션 층을 포함하도록 다층으로 형성될 수 있다. 예를 들어, 상기 보호층(65)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 폴리이미드, 및/또는 고분자 유기물을 포함할 수 있다.
상기 컬러 필터(70)들은 상기 포토다이오드(25)들과 수직으로 정렬되도록 상기 보호층(65) 상에 형성될 수 있다. 상기 컬러 필터(70)들은 염료를 가진 실리콘 산화물 또는 고분자 유기물을 포함할 수 있다.
상기 마이크로 렌즈(75)들은 상기 컬러 필터(70)들 상에 수직으로 정렬되도록 형성될 수 있다. 상기 마이크로 렌즈(75)들은 투명한 실리콘 산화물 또는 고분자 유기물을 포함할 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서(11B)는, 도 2a에 도시된 이미지 센서(11A)와 비교하여, 쉴딩 절연물(51) 및 쉴딩 코어(52)를 갖는 쉴딩 구조(50)을 포함할 수 있다. 상기 쉴딩 절연물(51)은 쉴딩 트렌치(50T)를 부분적으로 채우도록 상기 쉴딩 트렌치(50T)의 내벽들 및 바닥면 상에 컨포멀하게 형성될 수 있다. 상기 쉴딩 절연물(51)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 쉴딩 코어(52)는 상기 쉴딩 트렌치(50T)를 완전히 채우도록 상기 쉴딩 절연물(51) 상에 형성될 수 있다. 상기 쉴딩 코어(52)는 상기 기판(20)의 제2면(S2) 상으로 돌출할 수 있다. 상기 쉴딩 코어(52)는 금속을 포함할 수 있다. 상기 쉴딩 절연물(51) 및 상기 쉴딩 코어(52)의 상면들은 공면을 가질 수 있다. 상기 쉴딩 코어(52)는 배리어 층과 금속 층을 포함할 수 있다. 상기 배리어 층과 금속 층은 다른 실시예에서 설명될 것이다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서(11C)는 도 2a 및 2c에 도시된 이미지 센서들(11A, 11B)과 비교하여, 쉴딩 절연물(51), 쉴딩 코어(52), 및 쉴딩 패드(53)를 갖는 쉴딩 구조(50)을 포함할 수 있다. 상기 쉴딩 패드(53)를 통하여 상기 쉴딩 코어(52)에 양(+), 음(-), 또는 그라운드 전압이 인가될 수 있다. 상기 쉴딩 패드(53)는 상기 쉴딩 코어(52)와 물질적으로 연속하도록 동일한 물질을 포함할 수 있다. 상기 쉴딩 패드(53)는 상기 캡핑층(60) 상에 배치될 수 있다. 상기 보호층(65)은 상기 쉴딩 패드(53)의 상면을 노출하는 개구부(O)를 가질 수 있다. 상기 쉴딩 패드(53)는 배리어과 및 금속 층을 포함할 수 있다. 상기 배리어 층과 금속 층은 다른 실시예에서 설명될 것이다.
본 발명의 실시예들에 의한 이미지 센서(11A-11C)들은 상기 주변 회로 영역(PCA)들의 상기 기판(20)과 상기 픽셀 어레이(PA)의 상기 기판(20)이 전기적 및 물리적으로 절연 및 분리된다. 따라서, 상기 이미지 센서(11A-11C)의 전기적, 열적, 및 광학적 동작 및 퍼포먼스가 우수해질 수 있다.
도 3a 내지 3c는 본 발명의 일 실시예에 의한 이미지 센서를 제조하는 방법을 설명하는 도면들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서를 제조하는 방법은, 주변 회로 영역(PCA), 인터페이스 영역(IA), 및 픽셀 어레이(PA)를 갖는 기판(20)을 준비하고, 상기 기판(20) 내에 얕은 분리 영역(21)들 및 포토다이오드(25)들을 형성하고, 상기 기판(20)의 제1면(S1) 상에 트랜지스터(27L, 27P)들을 형성하고, 상기 기판(20)의 상기 제1면(S1) 상에 상기 트랜지스터(27L, 27P)들을 덮는 하부 층간 절연층(30)을 형성하고, 및 상기 하부 층간 절연층(30) 상에 다층의 금속 배선(40L, 40P)들 및 상부 층간 절연층(35)을 형성하는 것을 포함할 수 있다.
상기 인터페이스 영역(IA)은 상기 주변 회로 영역(PCA)과 상기 픽셀 어레이(PA)의 사이에 위치할 수 있다.
상기 기판(20)은 단결정 실리콘 웨이퍼, Si-Ge 웨이퍼, 또는 SOI(silicon on insulator) 웨이퍼 중 하나를 포함할 수 있다.
상기 얕은 분리 영역(21)들을 형성하는 것은 STI(shallow trench isolation)을 수행하는 것을 포함할 수 있다. 상기 포토다이오드(25)들을 형성하는 것은 이온 임플란트 또는 이온 확산 같은 이온 주입 공정을 포함할 수 있다. 상기 트랜지스터(27L, 27P)들을 형성하는 것은 상기 기판(20) 상에 게이트 절연층, 게이트 전극 및 게이트 스페이서를 형성하는 것을 포함할 수 있다. 상기 트랜지스터(27L, 27P)들은 상기 주변 회로 영역(PCA) 내의 로직 트랜지스터(27L)들 및 상기 픽셀 어레이(PA) 내의 픽셀 트랜지스터(27P)를 포함할 수 있다.
상기 하부 층간 절연층(30) 및 상기 상부 층간 절연층(35)을 형성하는 것은 CVD(chemical vapor deposition) 공정을 수행하여 실리콘 산화물을 형성하는 것을 포함할 수 있다. 상기 하부 층간 절연층(30) 및 상기 상부 층간 절연층(35)은 다층으로 형성될 수 있다.
상기 금속 배선(40L, 40P)들을 형성하는 것은 CVD 공정, 포토리소그래피 공정, 식각 공정, 도금 공정, 및/또는 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 금속 배선(40L, 40P)들은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 또는 기타 금속, 금속 합금, 또는 금속 화합물을 포함할 수 있다.
도 3b를 참조하면, 상기 방법은, 상기 기판(20)을 뒤집고, 씨닝(thinning) 공정을 수행하여 상기 기판(20)의 제2면(S2)을 부분적으로 리세스 및 제거하고, 상기 기판(20) 내에 쉴딩 트렌치(50T) 및 깊은 분리 트렌치(23T)를 형성하는 것을 포함할 수 있다. 상기 씨닝 공정은 그라인딩, 폴리싱, 또는 에칭 공정을 수행하는 것을 포함할 수 있다. 상기 쉴딩 트렌치(50T)는 상기 인터페이스 영역(IA) 내에 형성될 수 있고, 및 상기 깊은 분리 트렌치(23T)는 상기 픽셀 어레이(PA) 내의 상기 포토다이오드(25)들 사이에 형성될 수 있다. 상기 쉴딩 트렌치(50T) 및 상기 깊은 분리 트렌치(23T)는 동일한 깊이를 가질 수 있다. 상기 쉴딩 트렌치(50T) 및 상기 깊은 분리 트렌치(23T)들은 최하단 바닥면들이 상기 하부 층간 절연층(30) 내에 위치하도록 상기 기판(20)을 완전히 관통할 수 있다.
도 3c를 참조하면, 상기 방법은, CVD 공정 및/또는 갭 필링 공정을 수행하여 쉴딩 구조(50), 깊은 분리 영역(23)들, 및 캡핑층(60)을 형성하고, 및 상기 캡핑층(60) 상에 보호층(65)을 형성하는 것을 포함할 수 있다. 상기 쉴딩 구조(50) 및 상기 깊은 분리 영역(23)들은 각각, 상기 쉴딩 트렌치(50T) 및 상기 깊은 분리 트렌치(23T)들 내에 채워진 쉴딩 절연물(51) 및 깊은 분리 절연물(23I)을 포함할 수 있다. 상기 쉴딩 절연물(51), 상기 깊은 분리 절연물(23I), 및 상기 캡핑층(60)은 동일한 물질을 갖도록 동시에 형성될 수 있다. 예를 들어, 상기 쉴딩 절연물(51), 상기 깊은 분리 절연물(23I), 및 상기 캡핑층(60)은 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다. 상기 캡핑층(60)은 상기 기판(20)의 상기 제2면(S2) 상에 전체적으로 형성될 수 있다. 상기 보호층(65)은 반사 방지층을 포함할 수 있다. 상기 보호층(65)은 다층으로 형성될 수도 있다. 예를 들어, 상기 보호층(65)은 실리콘 질화물, 실리콘 산화물, 폴리이미드, 또는 고분자 유기물 중 하나를 포함할 수 있다.
이후, 도 2a를 참조하면, 상기 방법은, 상기 픽셀 어레이(PA) 내의 보호층(65) 상에 상기 포토다이오드(25)들과 수직으로 정렬하도록 컬러 필터(70)들 및 마이크로 렌즈들을 형성하는 것을 포함할 수 있다. 상기 컬러 필터(70)들은 염료를 포함하는 실리콘 산화물 또는 고분자 물질 중 하나를 포함할 수 있다. 상기 마이크로 렌즈(75)들은 실리콘 산화물, 폴리이미드, 또는 고분자 물질 중 하나를 포함할 수 있다.
도 4a 및 4b는 본 발명의 일 실시예에 의한 이미지 센서를 제조하는 방법을 설명하는 도면들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서를 제조하는 방법은 도 3a 내지 3c를 참조하여 설명된 공정들을 수행하여 쉴딩 트렌치(50T) 및 깊은 분리 트렌치(23T)를 형성하고, 및 상기 쉴딩 트렌치(50T)를 채우는 쉴딩 절연물(51) 및 상기 깊은 분리 트렌치(23T)를 채우는 깊은 분리 절연물(23I)을 형성하는 것을 포함할 수 있다. 상기 쉴딩 절연물(51)은 상기 쉴딩 트렌치(50T)를 완전히 채우지 않고 상기 쉴딩 트렌치(50T)를 부분적으로 채우거나, 또는 상기 쉴딩 트렌치(50T)의 내벽 상에 컨포멀하게 형성될 수 있다.
도 4b를 참조하면, 상기 방법은 CVD 공정 및 CMP 공정을 수행하여 및 상기 쉴딩 트렌치(50T) 내의 상기 쉴딩 절연물(51) 상에 상기 쉴딩 트렌치(50T)를 채우는 쉴딩 코어(52)를 형성하는 것을 포함할 수 있다. 상기 쉴딩 코어(52)는 금속 같은 전도체를 포함할 수 있다. 이 공정에서, 상기 쉴딩 트렌치(50T) 내에 채워진 상기 쉴딩 절연물(51) 및 상기 쉴딩 코어(52)를 포함하는 쉴딩 구조가 형성될 수 있다.
이후, 도 2b를 참조하면, 상기 방법은 상기 캡핑층(60) 상에 보호층(65)을 형성하고, 및 상기 픽셀 어레이(PA) 내의 보호층(65) 상에 상기 포토다이오드(25)들과 수직으로 정렬하도록 컬러 필터(70)들 및 마이크로 렌즈(75)들을 형성하는 것을 포함할 수 있다.
도 5a 및 5b는 본 발명의 일 실시예에 의한 이미지 센서를 제조하는 방법을 설명하는 도면들이다. 도 5a를 참조하면, 상기 방법은, 도 3a 내지 3c, 및 4a를 참조하여 설명된 공정들을 수행하여 쉴딩 금속층(50M)을 형성하는 것을 포함할 수 있다. 상기 쉴딩 코어 금속층(50M)은 상기 쉴딩 트렌치(50T)를 완전히 채우도록 상기 캡핑층(60) 상에 전체적으로 형성될 수 있다.
도 5b를 참조하면, 상기 방법은 포토리소그래피 공정 및 에칭 공정을 수행하여 상기 쉴딩 금속층(50M)을 패터닝하여 쉴딩 코어(52) 및 쉴딩 패드(53)를 형성하는 것을 포함할 수 있다. 상기 쉴딩 코어(52)와 상기 쉴딩 패드(53)은 서로 전기적으로 연결되고 및 물질적으로 연속하도록 동일한 물질을 포함할 수 있다.
이후, 도 2c를 참조하면, 상기 방법은 상기 캡핑층(60) 및 상기 쉴딩 패드(53) 상에 보호층(65)을 형성하고, 상기 보호층(65)을 패터닝하여 상기 쉴딩 패드(53)의 표면을 노출하는 개구부(O)를 형성하고, 및 상기 픽셀 어레이(PA) 내의 보호층(65) 상에 상기 포토다이오드(25)들과 수직으로 정렬하도록 컬러 필터(70)들 및 마이크로 렌즈(75)들을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 의한 이미지 센서를 제조하는 방법들은 깊은 분리 영역(23)들 및 쉴딩 구조(50)가 호환되는 공정들을 이용하여 동시에 형성될 수 있다. 따라서, 전체 공정 수가 감소하므로 단가가 낮아지고 생산성이 높아질 수 있다.
도 6a 및 6b는 본 발명의 실시예들에 의한 이미지 센서(10D, 10E)들의 상면도 또는 레이아웃들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서(10D)는 관통 비아 영역(VA), 쉴딩 영역(SA), 및 픽셀 어레이(PA)을 포함할 수 있다. 도 1a 내지 1c를 참조하여, 상기 관통 비아 영역(VA)은 상기 주변 회로 영역(PCA)의 일부 또는 그 주변(around)에 위치할 수 있고, 상기 쉴딩 영역(SA)은 상기 인터페이스 영역(IA)의 일부일 수 있고, 상기 픽셀 어레이(PA)는 상기 픽셀 어레이(PA)의 일부일 수 있다.
상기 관통 비아 영역(VA)은 관통 비아 플러그(81), 상기 관통 비아 플러그(81)와 중첩하는 관통 비아 패드(83), 및 상기 관통 비아 플러그(81) 및 상기 관통 비아 패드(83)를 감싸는 관통 비아 분리 구조(85)을 포함할 수 있다.
상기 쉴딩 영역(SA)은 쉴딩 구조(50) 및 상기 쉴딩 구조(50)의 일부와 중첩하는 쉴딩 패드(53)를 포함할 수 있다.
상기 픽셀 어레이(PA)는 다수의 단위 픽셀(P)들을 포함할 수 있다. 상기 단위 픽셀(P)들은 4개의 포토다이오드 영역(25)들 및 회로 영역(26)을 포함할 수 있다.
도 6b를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서(10E)는, 도 6a에 도시된 상기 이미지 센서(10D)와 비교하여, 상기 관통 비아 플러그(91)와 살기 쉴딩 구조(50)을 전기적으로 연결하는 관통 비아 배선(40V) 및 쉴딩 배선(40S)을 더 포함할 수 있다. 상기 관통 비아 배선(40V) 및 상기 쉴딩 배선(40S)은 상기 관통 비아 영역(VA) 및 상기 쉴딩 영역(SA)을 가로질러 서로 전기적으로 연결될 수 있다.
본 발명의 실시예들에 의한 이미지 센서(10D, 10E)들은 전도체를 가진 쉴딩 구조(50)를 포함할 수 있으므로, 상기 주변 회로 영역(PCA) 또는 상기 관통 비아 영역(VA)과 상기 픽셀 어레이(PA)이 전기자기적(electro-magnetically)으로 분리될 수 있다. 따라서, 상기 주변 회로 영역(PCA) 및 상기 관통 비아 영역(VA)이 상기 픽셀 어레이(PA)에 주는 전자기적 영향이 감소할 수 있다.
도 7a 및 7b는 본 발명의 실시예들에 의한 이미지 센서들의 개념적인 종단면도들이다. 도 7a는 도 6a의 I-I', II-II', 및 III-III'을 따른 종단면도들이고, 도 7b는 도 6b의 IV-IV', V-V', 및 VI-VI'을 따른 종단면도들이다. 도 3a 내지 3c를 참조하여 설명된 구성 요소들에 대한 설명은 생략된다.
도 7a를 참조하면, 본 발명의 실시예들에 의한 이미지 센서(11D)는 관통 비아 영역(VA), 쉴딩 영역(SA), 및 픽셀 어레이(PA)를 갖는 기판(20);
상기 기판(20)의 제1면(S1) 상에 배치된 트랜지스터(27), 하부 층간 절연층(30), 상부 층간 절연층(35) 및 금속 배선(40V, 40P)들;
상기 기판(20) 내에 배치된 얕은 분리 영역(21), 포토다이오드(25)들, 깊은 분리 영역(23)들, 관통 비아 구조(80), 쉴딩 구조(50); 및
상기 기판(20)의 제2면(S2) 상에 배치된 캡핑층(60), 보호층(65), 컬러 필터(70)들, 및 마이크로 렌즈(75)들을 포함할 수 있다.
상기 금속 배선(40V, 40P)들은 상기 관통 비아 영역(VA) 내의 상기 상부 층간 절연층(35) 내에 배치된 관통 비아 배선(40V) 및 상기 픽셀 어레이(PA) 내의 상기 상부 층간 절연층(35) 내에 배치된 픽셀 배선(40P)들을 포함할 수 있다. 상기 관통 비아 배선(40V)은 상기 관통 비아 구조(80)와 전기적으로 연결될 수 있다. 상기 금속 배선(40V, 40P)들은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 기타 금속을 포함할 수 있다.
상기 관통 비아 구조(80)는 관통 비아 홀(81H) 내의 관통 비아 플러그(81), 상기 관통 비아 플러그(81) 상의 관통 비아 패드(83), 및 상기 관통 비아 플러그(81)를 둘러싸는 비아 분리 구조(85)를 포함할 수 있다.
상기 관통 비아 플러그(81)는 상기 관통 비아 홀(81H)의 내벽 상에 컨포멀하게 형성된 관통 비아 배리어 층(21B) 및 상기 관통 비아 홀(21H)을 채우는 관통 비아 금속 층(81M)을 포함할 수 있고, 상기 관통 비아 패드(83)는 상기 캡핑층(60) 상의 관통 비아 패드 배리어 층(83B) 및 상기 관통 비아 패드 배리어 층(83B) 상의 관통 비아 패드 금속 층(83M)을 포함할 수 있다. 상기 관통 비아 배리어 층(81B)과 상기 관통 비아 패드 배리어 층(83M)이 물질적으로 연속하도록 동일한 물질을 포함할 수 있고, 및 상기 관통 비아 금속 층(81M)과 상기 관통 비아 패드 금속 층(83M)이 물질적으로 연속하도록 동일한 물질을 포함할 수 있다. 상기 관통 비아 플러그(81)와 상기 관통 비아 배선(40V)이 전기적으로 연결될 수 있다.
상기 쉴딩 구조(50)는 쉴딩 트렌치(50T) 내의 쉴딩 절연물(51), 상기 쉴딩 절연물(51) 내의 쉴딩 코어 트렌치(52T) 내의 쉴딩 코어(52), 상기 쉴딩 코어(52) 상의 쉴딩 패드(53)를 포함할 수 있다. 상기 쉴딩 코어 트렌치(52T)는 상기 쉴딩 절연물(51) 및 상기 하부 층간 절연층(30)을 관통할 수 있다. 상기 쉴딩 코어(52)는 상기 쉴딩 코어 트렌치(52T)의 내벽 상에 컨포멀하게 형성된 쉴딩 코어 배리어 층(52B) 및 쉴딩 코어 금속 층(52M)을 포함할 수 있다. 상기 쉴딩 패드(53)는 상기 캡핑층(60) 상의 쉴딩 패드 배리어 층(53B) 및 상기 쉴딩 패드 배리어 층(53B) 상의 쉴딩 패드 금속 층(53M)을 포함할 수 있다. 상기 쉴딩 코어 배리어 층(52B)과 상기 쉴딩 패드 배리어 층(53B)이 물질적으로 연속하도록 동일한 물질을 포함할 수 있고, 및 상기 쉴딩 코어 금속 층(52M)과 상기 쉴딩 패드 금속 층(53M)이 물질적으로 연속하도록 동일한 물질을 포함할 수 있다. 상기 쉴딩 패드(53)를 통하여 상기 쉴딩 코어(52)에 양(+), 음(-), 또는 그라운드 전압이 인가될 수 있다.
상기 관통 비아 패드(83)의 상면은 상기 보호층(65)의 제1 개구부(O1)에 의해 노출될 수 있고, 상기 쉴딩 패드(53)의 상면은 상기 보호층(65)의 제2 개구부(O2)에 의해 노출될 수 있다.
도 7b를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서(11E)는 도 7a에 도시된 이미지 센서(10D)와 비교하여, 상기 쉴딩 영역(SA) 내의 쉴딩 배선(40S)을 더 포함할 수 있다. 상기 쉴딩 배선(40S)은 상기 관통 비아 배선(40V)과 동일한 수평 레벨에 배치될 수 있다. 상기 쉴딩 배선(40S)은 상기 관통 비아 배선(40V)과 전기적으로 연결될 수 있다. 상기 쉴딩 배선(40S)은 상기 쉴딩 코어(52)와 전기적으로 연결될 수 있다. 상기 쉴딩 패드(53)의 상면은 노출되지 않고 상기 보호층(65)으로 덮일 수 있다. 다른 실시예에서, 상기 쉴딩 패드(53)는 형성되지 않고 생략될 수 있다. 상기 관통 비아 패드(83), 상기 관통 비아 플러그(81), 상기 관통 비아 배선(40V), 및 상기 쉴딩 배선(40S)를 통하여 상기 쉴딩 코어(52)에 양(+), 음(-), 또는 그라운드 전압이 인가될 수 있다.
본 발명의 실시예들에 따른 이미지 센서(11D, 11E)는 전도체를 가진 상기 쉴딩 코어(52)를 포함하므로, 상기 관통 비아 영역(VA)에서 발생하여 상기 픽셀 어레이(PA)에 가해지는 전자기적 영향이 감소될 수 있다. 또한, 상기 쉴딩 코어(52)에 전압이 인가될 수 있으므로, 전자기적 쉴딩 및 방열 기능이 우수하다.
도 8a 내지 8g는 본 발명의 일 실시예에 의한 이미지 센서를 제조하는 방법을 설명하는 종단면도들이다.
도 8a를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서를 제조하는 방법은, 관통 비아 영역(VA), 쉴딩 영역(SA), 및 픽셀 어레이(PA)을 포함하는 기판(20)을 준비하고; 상기 픽셀 어레이(PA)의 상기 기판(20) 내에 얕은 분리 영역(21) 및 포토다이오드(25)들을 형성하고; 및 상기 기판(20)의 제1면(S1) 상에 트랜지스터(27), 하부 층간 절연층(30), 다층의 금속 배선(40V, 40P)들 및 상부 층간 절연층(35)을 형성하는 것을 포함할 수 있다.
상기 금속 배선(40V, 40P)들은 상기 관통 비아 영역(VA) 내의 관통 비아 배선(40V) 및 상기 픽셀 어레이(PA) 내의 픽셀 배선(40P)을 포함할 수 있다. 상기 관통 비아 배선(40V) 및 상기 픽셀 배선(40P)은 상기 픽셀 어레이(PA) 내의 최하부의 배치된 픽셀 배선(40P)과 동일한 수평 레벨에 위치할 수 있다.
도 8b를 참조하면, 상기 방법은, 상기 기판(20)을 뒤집고, 씨닝(thinning) 공정을 수행하여 상기 기판(20)의 제2면(S2)을 부분적으로 리세스 및 제거하고, 상기 기판(20) 내에 비아 분리 트렌치(85T), 쉴딩 트렌치(50T) 및 깊은 분리 트렌치(23T)들을 형성하는 것을 포함할 수 있다. 도 6a를 참조하여, 상면도에서, 상기 비아 분리 트렌치(85T)는 폐쇄된 다각형 모양을 가질 수 있고, 상기 쉴딩 트렌치(50T)는 라인 모양을 가질 수 있고, 및 상기 깊은 분리 트렌치(23T)는 상기 포토다이오드(25)들을 감싸도록 격자 모양을 가질 수 있다.
도 8c를 참조하면, 상기 방법은, CVD 공정 및/또는 갭 필링 공정을 수행하여 상기 비아 분리 트렌치(85T), 상기 쉴딩 트렌치(50T) 및 상기 깊은 분리 트렌치(23T) 내에 절연물을 채워 비아 분리 절연물(85I), 예비 쉴딩 구조(50P), 및 깊은 분리 영역(23)들을 형성하고, 및 상기 기판(20)의 상기 제2면(S2) 상에 캡핑층(60)을 형성하는 것을 포함할 수 있다.
도 8d를 참조하면, 상기 방법은, 상기 캡핑층(60) 상에 마스크 패턴(M)을 형성하고, 상기 마스크 패턴(M)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 관통 비아 영역(VA) 내에 상기 캡핑층(60) 및 상기 기판(20)을 관통하여 상기 관통 비아 배선(40V)을 노출하는 관통 비아 홀(81H)을 형성하고, 및 상기 쉴딩 영역(SA) 내에 상기 쉴딩 절연물(51) 및 상기 하부 층간 절연층(30)을 관통하는 쉴딩 코어 트렌치(52T)를 형성하는 것을 포함할 수 있다. 상기 쉴딩 코어 트렌치(52T)의 하단은 상기 상부 층간 절연층(35) 내에 위치할 수 있다. 이후, 상기 마스크 패턴(M)은 제거될 수 있다.
도 8e를 참조하면, 상기 방법은 CVD, PVD(physical vapor deposition), ALD(atomic layered deposition), 및/또는 도금(plating) 공정을 수행하여 배리어 층(BL) 및 금속 층(ML)을 형성하는 것을 포함할 수 있다. 상기 배리어 층(BL)은 상기 관통 비아 홀(81H)의 내벽, 상기 쉴딩 코어 트렌치(52T)의 내벽, 및 상기 캡핑층(60) 상에 컨포멀하게 형성될 수 있다. 상기 금속 층(ML)은 상기 배리어 층(BL) 상에 상기 관통 비아 홀(81H) 및 상기 쉴딩 코어 트렌치(52T)를 채우도록 형성될 수 있다. 상기 배리어 층(BL)은 배리어 금속 및/또는 씨드 금속을 포함할 수 있다. 상기 배리어 층(BL)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 또는 다른 금속층들을 포함할 수 있다. 상기 금속 층(ML)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 기타 금속들을 포함할 수 있다.
도 8f를 참조하면, 상기 방법은 포토리소그래피 공정 및 식각 공정 같은 패터닝 공정을 수행하여 상기 금속 층(ML) 및 상기 배리어 층(BL)을 패터닝하여 관통 비아 구조(80) 및 쉴딩 구조(50)를 형성하는 것을 포함할 수 있다. 상기 비아 구조(80)는 관통 비아 플러그(81) 및 관통 비아 패드(83)를 포함할 수 있고, 및 상기 쉴딩 구조(50)는 쉴딩 코어(52) 및 쉴딩 패드(53)를 포함할 수 있다. 상기 관통 비아 패드(83)는 관통 비아 패드 배리어 층(83B) 및 관통 비아 패드 금속 층(83M)을 포함할 수 있고, 및 상기 쉴딩 패드(53)는 쉴딩 패드 배리어 층(53B) 및 쉴딩 패드 금속 층(53M)을 포함할 수 있다.
도 8g를 참조하면, 상기 방법은 상기 캡핑층(60) 상에 상기 관통 비아 패드(83)의 상면을 노출하는 제1 개구부(O1) 및 상기 쉴딩 패드(53)의 상면을 노출하는 제2 개구부(O2)를 가진 보호층(65)을 형성하는 것을 포함할 수 있다.
이후, 도 7a를 참조하면, 상기 방법은 상기 보호층(65) 상에 상기 포토다이오드(25)들과 수직으로 정렬하도록 컬러 필터(70)들 및 마이크로 렌즈(75)들을 형성하는 것을 포함할 수 있다.
도 9a를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서를 제조하는 방법은, 도 8a를 참조하여 설명된 공정들을 수행하여, 관통 비아 영역(VA), 쉴딩 영역(SA), 및 픽셀 어레이(PA)을 포함하는 기판(20)을 준비하고; 상기 픽셀 어레이(PA)의 상기 기판(20) 내에 얕은 분리 영역(21) 및 포토다이오드(25)들을 형성하고; 및 상기 기판(20)의 제1면(S1) 상에 트랜지스터(27), 하부 층간 절연층(30), 다층의 금속 배선(40V, 40S, 40P)들 및 상부 층간 절연층(35)을 형성하는 것을 포함할 수 있다.
상기 금속 배선(40V, 40S, 40P)들은 상기 관통 비아 영역(VA) 내의 관통 비아 배선(40V), 상기 쉴딩 영역(SA) 내의 쉴딩 배선(40S), 및 상기 픽셀 어레이(PA) 내의 픽셀 배선(40P)들을 포함할 수 있다. 상기 관통 비아 배선(40V) 및 상기 쉴딩 배선(40S)은 최하부에 배치된 상기 픽셀 배선(40p)과 동일한 수평 레벨에 위치할 수 있다. 상기 관통 비아 배선(40V)과 상기 쉴딩 배선(40S)은 전기적 및 물리적으로 연결될 수 있다.
도 9b를 참조하면, 상기 방법은, 도 8b 내지 8d를 참조하여 설명된 공정들을 수행하여 비아 분리 구조(85), 예비 쉴딩 구조(50), 깊은 분리 영역(23)들, 및 캡핑층(60)을 형성하고, 마스크 패턴(M)을 형성하고, 상기 관통 비아 영역(VA) 내에 상기 관통 비아 배선(40V)을 노출하는 관통 비아 홀(81H)을 형성하고 및 상기 쉴딩 영역(SA) 내에 상기 쉴딩 배선(40S)을 노출하는 쉴딩 코어 트렌치(52T)를 형성하는 것을 포함할 수 있다. 이후, 상기 마스크 패턴(M)은 제거될 수 있다.
도 9c를 참조하면, 상기 방법은 도 8e 및 8f를 참조하여 설명된 공정들을 수행하여 관통 비아 구조(80) 및 쉴딩 구조(50)를 형성하는 것을 포함할 수 있다. 상기 관통 비아 구조(80)는 관통 비아 플러그(81) 및 관통 비아 패드(83)를 포함할 수 있고, 및 상기 쉴딩 구조(50)는 쉴딩 코어(52) 및 쉴딩 패드(53)를 포함할 수 있다. 상기 관통 비아 패드(83)는 관통 비아 패드 배리어 층(83B) 및 관통 비아 패드 금속 층(83M)을 포함할 수 있고, 및 상기 쉴딩 패드(53)는 쉴딩 패드 배리어 층(53B) 및 쉴딩 패드 금속 층(53M)을 포함할 수 있다. 다른 실시예에서, 상기 쉴딩 패드(53)는 형성되지 않을 수도 있다.
도 9d를 참조하면, 상기 방법은 상기 캡핑층(60) 상에 상기 관통 비아 패드(83)의 상면을 노출하는 개구부(O)를 가진 보호층(65)을 형성하는 것을 포함할 수 있다. 상기 쉴딩 패드(53)의 상면은 노출되지 않고 상기 보호층(65)에 의해 덮일 수 있다.
이후, 도 7b를 참조하면, 상기 방법은 상기 보호층(65) 상에 상기 포토다이오드(25)들과 수직으로 정렬하도록 컬러 필터(70)들 및 마이크로 렌즈(75)들을 형성하는 것을 포함할 수 있다.
도 10a는 본 발명의 기술적 사상에 의한 이미지 센서들(10A-10E, 11A-11E) 중 하나를 포함하는 카메라 시스템을 개략적으로 설명하기 위한 블록 다이어그램이다. 도 10a를 참조하면, 본 발명의 기술적 사상에 의한 카메라 시스템(400)은, 이미지 센싱부(410, image sensing part), 이미지 신호 처리부(420, image signal processing part), 및 이미지 표시부(430, image display part)를 포함할 수 있다. 상기 이미지 센싱부(410)는 컨트롤 레지스터 블록(411), 타이밍 제네레이터(412), 램프 제네레이터(413), 버퍼부(414), 액티브 픽셀 센서 어레이(415), 로우 드라이버(416), 상관 이중 샘플러(417, CDS, correlated double sampler), 비교부(418), 및 아날로그-디지털 변환부(419)를 포함할 수 있다. 상기 컨트롤 레지스터 블록(411)은 상기 이미지 센서(400)의 동작을 전체적으로 제어할 수 있다. 특히, 상기 타이밍 제네레이터(412), 상기 램프 제네레이터(413), 및 상기 버퍼부(414)에는 직접적으로 동작 신호를 전송할 수 있다. 상기 타이밍 제네레이터(412)는 상기 이미지 센싱부(410)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 상기 타이밍 제네레이터(412)에서 발생된 동작 타이밍 기준 신호는 상기 로우 드라이버(416), 상기 상관 이중 샘플러(417), 상기 비교부(418), 및/또는 상기 아날로그-디지털 변환부(419) 등에 전달될 수 있다. 상기 램프 제네레이터(413)는 상기 상관 이중 샘플러(417) 및/또는 상기 비교기(418) 등에 사용되는 램프 신호를 생성, 전송할 수 있다. 상기 버퍼부(414)는 래치부를 포함할 수 있다. 상기 버퍼부(414)는 외부로 송신할 이미지 신호를 임시적으로 저장할 수 있다. 상기 액티브 픽셀 센서 어레이(415)는 외부 이미지를 센싱할 수 있다. 상기 액티브 픽셀 센서 어레이(415)는 다수 개의 액티브 픽셀 센서들을 포함하며, 상기 각 액티브 픽셀 센서들은 본 발명의 기술적 사상에 의한 후면(101b) 조사형 이미지 센서를 갖는 이미지 센서들(10A-10H) 중 하나 포함할 수 있다. 상기 로우 드라이버(416)는 상기 액티브 픽셀 센서 어레이(415)의 로우를 선택적으로 활성화시킬 수 있다. 상기 상관 이중 샘플러(417)는 상기 액티브 픽셀 센서 어레이(415)로부터 발생된 아날로그 신호를 샘플링하고 출력할 수 있다. 상기 비교부(418)는 상기 상관 이중 샘플러(417)에서 전송된 데이터와 그 아날로그 기준 전압들에 따라 피드백된 램프 시그널의 기울기 등을 비교하여 다양한 참조 신호를 발생할 수 있다. 상기 아날로그-디지털 변환부(419)는 아날로그 이미지 데이터를 디지털 이미지 데이터로 변환할 수 있다.
도 10b는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(2300)을 개념적으로 도시한 블록다이어그램이다. 도 10b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 이미지 센서(10A-10E, 11A-11E)들 중 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10A-10E, 11A-11E: 이미지 센서
PCA: 주변 회로 영역 VA: 관통 비아 영역
IA: 인터 페이스 영역 SA: 쉴딩 영역
PA: 픽셀 어레이
20: 기판 S1: 제1면
S2: 제2면 21: 얕은 분리 영역
23: 깊은 분리 영역 23T: 깊은 분리 트렌치
23I: 깊은 분리 절연물 25: 포토다이오드
27: 트랜지스터 27L: 로직 트랜지스터
27P: 픽셀 트랜지스터 30: 하부 층간 절연층
35: 상부 층간 절연층 40: 금속 배선
40L: 로직 금속 배선 40V: 관통 비아 배선
40S: 실딩 금속 배선 40P: 픽셀 금속 배선
50: 쉴딩 구조 50P: 예비 쉴딩 구조
50T: 쉴딩 트렌치 51: 쉴딩 절연물
52: 쉴딩 코어 52T: 쉴딩 코어 트렌치
52B: 쉴딩 코어 배리어 층 52M: 쉴딩 코어 금속 층
53: 쉴딩 패드 53B: 쉴딩 패드 배리어 층
53M: 쉴딩 패드 금속 층 60: 캡핑층
65: 보호층 70: 컬러 필터
75: 마이크로 렌즈 80: 관통 비아 구조
81: 관통 비아 플러그 81H: 관통 비아 홀
81B: 관통 비아 배리어 층 81M: 관통 비아 금속 층
83: 관통 비아 패드 83B: 비아 패드 배리어 층
83M: 비아 패드 금속 층 85: 비아 분리 구조
85T: 비아 분리 트렌치 85I: 비아 분리 절연물
BL: 배리어 층 ML: 금속 층
M: 마스크 패턴 O: 개구부
O1: 제1 개구부 O2: 제2 개구부
P: 단위 픽셀
PCA: 주변 회로 영역 VA: 관통 비아 영역
IA: 인터 페이스 영역 SA: 쉴딩 영역
PA: 픽셀 어레이
20: 기판 S1: 제1면
S2: 제2면 21: 얕은 분리 영역
23: 깊은 분리 영역 23T: 깊은 분리 트렌치
23I: 깊은 분리 절연물 25: 포토다이오드
27: 트랜지스터 27L: 로직 트랜지스터
27P: 픽셀 트랜지스터 30: 하부 층간 절연층
35: 상부 층간 절연층 40: 금속 배선
40L: 로직 금속 배선 40V: 관통 비아 배선
40S: 실딩 금속 배선 40P: 픽셀 금속 배선
50: 쉴딩 구조 50P: 예비 쉴딩 구조
50T: 쉴딩 트렌치 51: 쉴딩 절연물
52: 쉴딩 코어 52T: 쉴딩 코어 트렌치
52B: 쉴딩 코어 배리어 층 52M: 쉴딩 코어 금속 층
53: 쉴딩 패드 53B: 쉴딩 패드 배리어 층
53M: 쉴딩 패드 금속 층 60: 캡핑층
65: 보호층 70: 컬러 필터
75: 마이크로 렌즈 80: 관통 비아 구조
81: 관통 비아 플러그 81H: 관통 비아 홀
81B: 관통 비아 배리어 층 81M: 관통 비아 금속 층
83: 관통 비아 패드 83B: 비아 패드 배리어 층
83M: 비아 패드 금속 층 85: 비아 분리 구조
85T: 비아 분리 트렌치 85I: 비아 분리 절연물
BL: 배리어 층 ML: 금속 층
M: 마스크 패턴 O: 개구부
O1: 제1 개구부 O2: 제2 개구부
P: 단위 픽셀
Claims (10)
- 픽셀 어레이, 주변 회로 영역, 및 상기 픽셀 어레이와 상기 주변 회로 영역의 사이에 위치한 인터페이스 영역을 갖는 기판;
상기 기판의 제1면 상에 형성된 제1 층간 절연층;
상기 픽셀 어레이의 상기 제1 층간 절연층 상의 제1 금속 배선;
상기 제1 층간 절연층 상의 제2 층간 절연층, 상기 제2 층간 절연층은 상기 제1 금속 배선을 덮고; 및
상기 인터페이스 영역의 상기 기판을 관통하는 쉴딩 구조;를 포함하고,
상기 쉴딩 구조는 상기 기판의 픽셀 어레이와 상기 주변 회로 영역을 전기적으로 절연하는 이미지 센서. - 제1항에 있어서,
상기 쉴딩 구조는,
상기 기판을 수직으로 관통하는 쉴딩 트렌치; 및
상기 쉴딩 트렌치를 채우는 쉴딩 절연물을 포함하는 이미지 센서. - 제2항에 있어서,
상기 쉴딩 구조는,
상기 쉴딩 절연물을 관통하는 쉴딩 코어 트렌치; 및
상기 쉴딩 코어 트렌치를 채우는 쉴딩 코어를 포함하는 이미지 센서. - 제1항에 있어서,
상기 쉴딩 구조는 상기 픽셀 어레이를 둘러싸는 이미지 센서. - 제1항에 있어서,
상기 쉴딩 구조는 상기 주변 회로 영역을 둘러싸는 이미지 센서. - 픽셀 어레이, 관통 비아 영역, 및 상기 픽셀 어레이와 상기 관통 비아 영역의 사이에 위치한 쉴딩 영역을 갖는 기판;
상기 기판의 제1면 상에 형성된 제1 층간 절연층;
상기 픽셀 어레이의 상기 제1 층간 절연층 상의 픽셀 배선;
상기 관통 비아 영역의 상기 제1 층간 절연층 상의 관통 비아 배선;
상기 제1 층간 절연층 상의 제2 층간 절연층, 상기 제2 층간 절연층은 상기 픽셀 배선 및 상기 관통 비아 배선을 덮고;
상기 관통 비아 영역의 상기 기판을 관통하는 관통 비아 구조; 및
상기 쉴딩 영역의 상기 기판을 관통하는 쉴딩 구조;를 포함하고,
상기 관통 비아 구조는,
상기 기판 및 상기 제1 절연층을 관통하는 관통 비아 구조; 및
상기 기판을 관통하고 상기 관통 비아 구조를 둘러싸는 비아 분리 구조를 포함하고, 및
상기 쉴딩 구조는 상기 기판을 관통하여 상기 기판의 상기 픽셀 어레이와 상기 관통 비아 영역을 전기적으로 절연하는 이미지 센서. - 제6항에 있어서,
상기 비아 분리 구조는,
상기 기판을 관통하는 비아 분리 트렌치; 및
상기 비아 분리 트렌치를 채우는 비아 분리 절연물을 포함하고, 및
상기 쉴딩 구조는,
상기 기판을 수직으로 관통하는 쉴딩 트렌치; 및
상기 쉴딩 트렌치를 채우는 쉴딩 절연물을 포함하고,
상기 비아 분리 트렌치와 상기 쉴딩 트렌치가 동일한 깊이를 갖는 이미지 센서. - 제7항에 있어서,
상기 관통 비아 구조는,
상기 기판 및 상기 제1 층간 절연층을 관통하는 관통 비아 홀;
상기 관통 비아 홀을 채우는 관통 비아 플러그를 포함하고, 및
상기 쉴딩 구조는,
상기 쉴딩 절연물 및 상기 제1 층간 절연층을 관통하는 쉴딩 코어 트렌치; 및
상기 쉴딩 코어 트렌치를 채우는 쉴딩 코어는 포함하고, 및
상기 관통 비아 홀과 상기 쉴딩 코어 트렌치는 동일한 깊이를 갖는 이미지 센서. - 제8항에 있어서,
상기 쉴딩 영역의 상기 제1 층간 절연층 상의 쉴딩 배선을 더 포함하고, 및
상기 쉴딩 배선과 상기 쉴딩 코어가 전기적으로 연결되고, 및
상기 관통 비아 배선과 상기 관통 비아 플러그가 전기적으로 연결되는 이미지 센서. - 제9항에 있어서,
상기 쉴딩 배선과 상기 관통 비아 배선이 전기적으로 연결되는 이미지 센서.
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