KR20160019948A - 유도 자기 어셈블리 패턴 결함률을 감소시키기 위한 에칭 프로세스 - Google Patents

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KR20160019948A
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Abstract

패터닝된 유도 자기 어셈블리(directed self-assembly; DSA) 층을 준비하기 위한 방법이 제공되며, 이 방법은 표면 상에 블록 코폴리머 층(block copolymer layer)을 갖고 있는 기판을 제공하는 단계로서, 상기 블록 코폴리머 층은 블록 코폴리머 층에서 제 1 패턴을 정의하는 제 1 위상-분리 폴리머(phase-separated polymer) 및 블록 코폴리머 층에서 제 2 패턴을 정의하는 제 2 위상-분리 폴리머를 포함하는, 상기 기판을 제공하는 단계; 및 기판의 표면 상에 제 1 위상-분리 폴리머의 제 1 패턴을 남겨두면서, 제 2 위상-분리 폴리머를 선택적으로 제거하기 위한 에칭 프로세스를 수행하는 단계를 포함하고, 에칭 프로세스는 약 20℃ 이하의 기판 온도에서 수행된다. 이 방법은 중앙 영역에서 제 1 온도를 제어하기 위한 제 1 온도 제어 엘리먼트 및 기판의 에지 영역의 제 2 온도 제어 엘리먼트를 갖는 기판 홀더를 제공하는 단계; 및 제 1 및 제 2 온도에 대한 타겟값을 선택하는 단계를 더 포함한다.

Description

유도 자기 어셈블리 패턴 결함률을 감소시키기 위한 에칭 프로세스{ETCH PROCESS FOR REDUCING DIRECTED SELF ASSEMBLY PATTERN DEFECTIVITY}
본 개시는 레이어드 아티클들(layered articles)에서 패턴들을 형성하기 위한 방법들, 이로부터 형성된 레이어드 아티클들에 관한 것으로서, 보다 구체적으로는, 유도 자기 어셈블리(directed self-assembly) 애플리케이션들에서 패턴 붕괴 및 다른 패턴 결함률을 감소시키기 위한 것이다.
반도체 디바이스들의 생산에서, 비용 및 성능 면에서 경쟁력을 유지하기 위한 요구는 집적 회로들의 디바이스 밀도를 계속 증가시켰다. 반도체 집적 회로의 더 높은 집적화 및 소형화를 달성하기 위해, 반도체 웨이퍼 상에 형성된 회로 패턴의 소형화가 또한 달성되어야 한다.
포토리소그래프(photolithograph)는 마스크 상의 기하학적 형상들 및 패턴들을 반도체 웨이퍼의 표면에 전사함으로써 반도체 집적 회로를 제조하는데 이용되는 표준 기법이다. 그러나 현재 최첨단 포토리소그래피 툴들은 약 25nm로 감소된 최소 피처 크기들을 허용한다. 이에 따라 새로운 방법들이 더 작은 피처들을 제공하기 위해 요구된다.
블록 코폴리머(block copolymer; BCP)들의 자기 어셈블리는 종래 기술의 리소그래피 방법들만에 의해 획득 가능한 것들보다 더 양호한 값들로 분해능을 개선하기 위한 가능성 있는 툴로 고려되었다. 블록 코폴리머들은 나노제조에서 유용한 화합물들인데, 그 이유는 이들이 수십 나노미터 또는 심지어 10nm 미만의 치수들을 갖는 질서정연한(ordered) 화학적으로 독특한 도메인들을 형성하기 위해 상이한 화학적 성질의 코폴리머 블록들의 위상 분리를 야기하는 특정한 온도(질서-무질서 전이 온도(TOD)) 아래로 냉각 시에 질서-무질서 전이를 겪을 수 있기 때문이다. 도메인들의 크기 및 형상은 코폴리머의 상이한 블록 타입들의 분자량 및 조성을 조작함으로써 제어될 수 있다. 도메인들 간의 계면들은 대략 1nm 내지 5nm 정도의 폭들을 가질 수 있고 코폴리머의 블록들의 화학적 조성들의 변형에 의해 조작될 수 있다.
블록 코폴리머는 블록들의 부피율, 각각의 블록 타입 내의 중합도(degree of polymerization)(즉, 각각 저마다의 블록 내에서 각각 저마다의 타입의 모노머들의 수), 용제의 선택적인 이용 및 표면 상호작용들에 의존하여 자기 어셈블리 시에 다수의 상이한 위상들을 형성할 수 있다. 박막에서 도포될 때, 기하학적 한정은 위상들의 수를 제한할 수 있는 부가적인 경계 조건들을 내포할 수 있다. 일반적으로 구형(예를 들어, 정육면체), 원통형(예를 들어, 6각형 또는 4각형), 및 얇은 막(lamellar) 위상들(즉, 정육면제, 6각형 또는 엷은 막 공간-충전 대칭성을 갖는 자기 어셈블리된 위상들)은 실질적으로 자기 어셈블리된 블록 코폴리머들의 박막들에서 관찰되고, 관찰된 위상 타입은 상이한 폴리머 블록들의 상대적 부피율에 의존할 수 있다. 자기 어셈블리된 폴리머 위상들은 기판과 평행하거나 수직인 대칭 축들을 따라 배향할 수 있고, 얇은 막 및 원통형 위상들은 이들이 각각 라인 및 스페이서 패턴들 및 홀 어레이(hole array)들을 형성할 수 있기 때문에 리소그래피 애플리케이션들에 흥미롭고, 도메인 타입들 중 하나가 후속적으로 에칭될 때 양호한 콘트라스트를 제공할 수 있다.
블록 코폴리머의 자기 어셈블리를 안내하거나 지시하는데 이용되는 2개의 방법들은 그래포에피택시(graphoepitaxy) 및 케미-에피택시(chemi-epitaxy)라고도 불리는 화학적 예비-패터닝이다. 그래포에피택시 방법에서, 블록 코폴리머의 자기-조직(self-organization)은 기판의 토폴로지적(topological) 예비-패터닝에 의해 안내된다. 자기-정렬된 블록 코폴리머는 패터닝된 기판에 의해 정의된 트랜치들에서 상이한 폴리머 블록의 인접한 라인들에 평행한 선형 패턴을 형성할 수 있다. 예를 들어, 블록 코폴리머가 폴리머 체인 내에서 A 및 B 블록들을 갖는 2-블록 코폴리머인 경우(여기서 A는 성질면에서 친수성이고, B는 소수성임), A 블록들은 측-벽이 또한 성질면에서 친수성인 경우 트랜치의 측벽에 인접하게 형성되는 도메인들로 어셈블리된다. 분해능은 기판 상의 예비-패터닝의 간격을 세분하는 블록 코폴리머 패턴에 의해 패터닝된 기판의 분해능보다 개선될 수 있다.
케미-에피택시에서, 블록 코폴리머 도메인들의 자기 어셈블리는 기판 상의 화학적 패턴(즉, 화학적 템플릿)에 의해 안내된다. 블록 코폴리머 체인 내의 코폴리머 블록들의 타입들의 중 적어도 하나와 화학적 패턴 간의 화학 친화력(chemical affinity)은 기판 상의 화학적 패턴의 대응하는 영역으로 도메인 타입들 중 하나의 정밀한 배치(여기서 "피닝(pinning)"으로서 지칭됨)를 발생시킬 수 있다. 예를 들어, 블록 코폴리머가 A 및 B 블록들(여기서 A는 성질면에서 친수성이고 B는 소수성임)을 갖는 2-블록 코폴리머이고, 화학적 패턴이 A 및 B 둘 다에 대해 중립인 영역들에 인접한 소수성 영역들을 갖는 표면들을 포함하는 경우, B 도메인은 우선적으로 소수성 영역으로 어셈블리하고 후속적으로 중립 에어리어들 상의 A 및 B 블록들 둘 다의 후속 정렬을 강제한다. 그래포에피택시 정렬 방법과 마찬가지로, 분해능은 기판 상의 예비-패터닝된 피처들의 간격들을 세분하는 블록 코폴리머 패턴에 의해 패터닝된 기판의 분해능보다 개선될 수 있다(이른바 밀도 또는 주파수 곱). 그러나 케미-에피택시는 선형 예비-패턴으로 제한되지 않고; 예를 들어, 예비-패턴은 원통형 위상-형성 블록 코폴리머와 함께 이용하기 위한 패턴으로서 적합한 도트(dot)들의 2-D 어레이의 형태일 수 있다. 그래포에피택시 및 케미-에피택시는 예를 들어, 상이한 도메인 트입들은 기판의 표면 상에 나란히 배열되는 얇은 막 또는 원통형 위상들의 자기-조직을 안내하는데 이용될 수 있다.
이에 따라, 블록 코폴리머들의 그래포에피택시 및 케미-에피택시에 의해 제공된 이점들을 활용하기 위해, 새로운 리소그래피 패터닝 및 유도 자기 어셈블리 기법들이 활용된다. 그러나 폴리스티렌(PS) 패턴을 남겨두기 위해 폴리스티렌-비-폴리(메틸메타크릴레이트)(PMMA)을 제거할 때, 종래의 에칭 기법들은 수용 불가능한 라인 에지 거칠기/라인 폭 거칠기(line edge roughness/line width roughness; LER/LWR)와 같은 패턴 결함률을 발생시킨다. 극단의 경우들에서, P의 결함률은 아래에서 보다 상세히 논의될 바와 같이 패턴 붕괴로 인해 재앙적일 수 있다. 수락 가능한 결과들을 생성하는 제어식 에칭 기법들 및 프로세스들이 필요하다.
패터닝된 유도 자기 어셈블리(directed self-assembly; DSA) 층을 준비하기 위한 방법이 제공되며, 이 방법은 표면 상에 블록 코폴리머 층(block copolymer layer)을 갖고 있는 기판을 제공하는 단계로서, 상기 블록 코폴리머 층은 블록 코폴리머 층에서 제 1 패턴을 정의하는 제 1 위상-분리 폴리머(phase-separated polymer) 및 블록 코폴리머 층에서 제 2 패턴을 정의하는 제 2 위상-분리 폴리머를 포함하는, 상기 기판을 제공하는 단계; 및 기판의 표면 상에 제 1 위상-분리 폴리머의 제 1 패턴을 남겨두면서, 제 2 위상-분리 폴리머를 선택적으로 제거하기 위한 에칭 프로세스를 수행하는 단계를 포함하고, 에칭 프로세스는 약 20℃ 이하의 기판 온도에서 수행된다. 이 방법은 추가로 중앙 영역에서 제 1 온도를 제어하기 위한 제 1 온도 제어 엘리먼트 및 기판의 에지 영역의 제 2 온도 제어 엘리먼트를 갖는 기판 홀더를 제공하는 단계; 및 제 1 및 제 2 온도에 대한 타겟값을 선택하는 단계를 더 포함한다.
본 명세서에 포함되고 그 부분을 구성하는 첨부 도면들은 본 발명을 설명하도록 역할하는, 위에서 주어진 본 발명의 일반적인 설명 및 아래에서 주어지는 상세한 설명과 함께, 본 발명의 실시예들을 예시한다.
도 1은 유도 자기 어셈블리(directed self assembly; DSA) 기법을 이용하여 패터닝된 블록 코폴리머 층을 갖는 기판을 예시한다.
도 2a 및 도 2b는 결함률을 갖는 구조들을 초래하는, 패터닝된 코폴리머 층에 대한 에칭 프로세스의 종래 기술의 방법의 결과의 단순환된 개략적 대표들이다.
도 3은 본 발명의 실시예에 따라 블록 코폴리머 층의 DSA 패턴 결함률을 감소시키기 위한 예시적인 방법을 예시하는 흐름도이다.
도 4는 본 발명의 실시예에 따라 블록 코폴리머 층의 DSA 패턴 결함률을 감소시키기 위한 다른 예시적인 방법 동작들을 예시하는 흐름도이다.
도 5는 본 발명의 실시예에 따라 기판 홀더의 단순화된 계략도이다.
도 6은 본 발명의 실시예의 제조 시퀀스에 포함되는 제조 프로세스의 예시적인 아키택처 도이다.
도 7은 본 발명의 실시예에서 블록 코폴리머 층의 결함률을 감소시키기 위한 기법들을 활용하는 에칭 프로세스 이후 기판의 예시저인 단순화된 개략도이다.
도 8은 본 발명의 실시예의 하나 이상의 프로세스 시퀀스들에서 하나 이상의 동작 파라미터들을 제어하고 블록 코폴리머 층의 결함률을 감소시키기 위해 프로세스 시퀀스들에서 이용되는 제어 시스템의 예시적인 단순화된 개략도이다.
자기 어셈블리된 물질을 포함하는 레이어드 기판을 형성하기 위한 물질들 및 방법들이 다양한 실시예들에서 개시된다. 그러나 당업자는, 다양한 실시예들이 특정한 세부사항들 중 하나 이상이 없이, 또는 다른 대체물 및/또는 부가적인 방법들, 물질들 또는 컴포넌트들을 이용하여 실시될 수 있다는 것을 인지할 것이다. 다른 인스턴스들에서, 잘 알려진 구조들, 물질들 또는 동작들은 본 발명의 다양한 실시예들의 양상들을 모호하게 하는 것을 방지하기 위해 상세히 도시되거나 설명되지 않는다.
유사하게, 설명을 위해, 특정한 번호들, 물질들 및 구성들은 볼 발명의 완전한 이해를 제공하기 위해 설명된다. 그럼에도, 본 발명은 특정한 세부사항들 없이 실시될 수 있다. 또한, 도면들에서 도시된 다양한 실시예들은 단지 대표일 뿐이고, 반드시 제 축적대로 그려진 것은 아니란 것이 이해된다. 도면들을 참조하여, 유사한 번호들은 그 전체에 걸쳐서 유사한 부분들을 지칭한다.
이 명세서 전체에 걸쳐서, "일 실시예" 또는 "실시예" 또는 그의 파생어에 대한 참조는 실시예과 함께 설명되는 특정한 피처, 구조, 물질 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되지만, 이들이 각각의 모든 실시예에 존재한다는 것을 나타내는 것은 아니란 것을 의미한다. 따라서, 이 명세서 전체에 걸쳐 다양한 장소들에서 "일 실시예에서" 또는 "실시예에서"와 같은 구문들의 출현은 본 발명의 동일한 실시예를 반드치 지칭하는 것은 아니다. 또한, 특정한 피처들, 구조들, 물질들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 결합될 수 있다. 다양한 부가적인 층들 및/또는 구조들이 포함될 수 있고 및/또는 다른 실시예들에서 생략될 수 있다.
부가적으로, 단수 표현은, 달리 명시적으로 언급되지 않은 "하나 이상"을 의미할 수 있다는 것이 이해될 것이다.
다양한 동작들은 본 발명을 이해하는데 가장 유용한 방식으로, 차례로 다수의 이산 동작들로서 설명될 것이다. 그러나 설명의 순서는 이들 동작들이 반드시 순서 의존적임을 암시하도록 해석되어선 안된다. 특히, 이들 동작들은 제시된 순서로 수행될 필요가 없다. 설명된 동작들은 설명된 실시예 이외의 다른 순서로 수행될 수 있다. 다양한 부가적인 동작들이 수행될 수 있고 및/또는 설명된 동작들은 부가적인 실시예들에서 생략될 수 있다.
본 명세서에서 이용된 바와 같은 "방사선 민감성 물질"이란 용어는 포토레지스트와 같은 감광성 물질을 의미하고 이를 포함한다.
본 명세서에서 이용된 바와 같이, "폴리머 블록"이란 용어는, 다른(unlike) 모노머 타입들의 다른 폴리머 블록들과 함께, 훨씬 더 큰 길이의 더 큰 폴리머의 부분을 형성하고 위상 분리가 발생하기에 충분한 χN 값을 나타내는 임의의 길이의 연속 폴리머 체인으로 단일 타입(즉, 호모폴리머 블록) 또는 다수의 타입들(즉, 코폴리머 블록)의 구성 유닛들의 그룹핑을 의미하고 이를 포함한다. χ는 플로리-허긴스(Flory-Huggins) 상호작용 파라미터이고, N은 블록 코폴리머에 대한 총 중합도이다. 본 발명의 실시예들에 따라, 더 큰 코폴리머에서 적어도 하나의 다른 폴리머 블록과 더불어 하나의 폴리머 블록의 χN 값은 약 10.5 이상일 수 있다.
본 명세서에서 이용된 바와 같이, "블록 코폴리머"란 용어는 체인들로 구성되는 폴리머를 의미하고 이를 포함하며, 여기서 각각의 체인은 위에서 정의된 바와 같은 2개 이상의 폴리머 블록들을 포함하고, 블록들 중 적어도 2개는 위상 분리에 대해 이들 블록들에 대한 충분한 세그리게이션 세기(segregation strength)(예를 들어, χN > 10.5)로 이루어진다. 2-블록 코폴리머들(즉, 2개의 폴리머 블록들(AB)을 포함하는 폴리머들), 3-블록 코폴리머들(즉, 3개의 폴리머 블록들(ABA 또는 ABC)을 포함하는 폴리머들), 다-블록 코폴리머들(즉, 3개 초과의 폴리머 블록들(ABCD 등)을 포함는 폴리머들), 및 이들의 결합을 포함하는 매우 다양한 블록 폴리머들이 본 명세서에서 고려된다.
본 명세서에서 이용된 바와 같이, 용어 "기판"은 물질이 형성되는 베이스 물질 또는 구조를 의미하고 이를 포함한다. 기판은 단일 물질, 상이한 물질들의 복수의 층들, 상이한 물질들의 영역들 및 이들의 상이한 구조들을 갖는 층 또는 층들 등을 포함할 수 있다는 것이 인지될 것이다. 이들 물질들은 반도체들, 절연체들, 도체들 또는 이들의 결합들을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조 상의 베이스 반도체 층, 하나 이상의 층들을 갖는 금속 전극 또는 반도체 기판, 거기에 형성된 구조들 또는 영역들일 수 있다. 기판은 종래의 실리콘 기판 또는 반도체 물질의 층을 포함하는 다른 벌크 기판일 수 있다. 본 명세서에서 이용된 바와 같이, "벌크 반도체"란 용어는 실리콘 웨이퍼들은 물론, 절연체 상의 실리콘(silicon-on-Insulator; "SOI") 기판들, 예컨대, 사파이어 상의 실리콘(silicon-on-sapphire; "SOS") 기판들 및 유리 상의 실리콘(silicon-on-glass; "SOG") 기판들, 베이스 반도체 토대 상의 실리콘의 에피택셜 층들 및 다른 반도체 또는 광전자 물질들, 예컨대, 실리콘-게르마늄, 게르마늄, 갈륨 비화물, 갈륨 질화물, 인듐 인화물을 의미하고 이를 포함할 수 있다. 기판은 도핑되거나 도핑되지 않을 수 있다.
본 명세서에서 이용된 바와 같은 "미세위상 세그리게이션(microphase segregation)" 및 "미세위상 분리(Microphase separation)"란 용어들은 블록 코폴리머의 동종의 블록들이 서로 어그리게이트(aggregate)하고 이종의 블록들이 고유한 도메인들로 분리되는 특성들을 의미하고 이를 포함한다. 집단으로, 블록 코폴리머들은 스스로 구형, 원통형, 얇은 막, 이중연속적 자이로이드(bicontinuous gyroid), 또는 막토암 항성 마이크로도메인들(miktoarm star microdomains)로 어셈블리하며, 여기서 블록 코폴리머의 분자량은 형성된 마이크로도메인들의 크기들을 기술한다.
자기 어셈블리된 블록 코폴리머 형태의 도메인-크기 또는 피치 기간(L0)은 패터닝된 구조의 임계 치수들을 설계하기 위한 토대로서 이용될 수 있다. 유사하게, 블록 코폴리머의 폴리머 블록들 중 하나를 선택적으로 에칭한 이후 남아있는 피처의 치수인 구조 기간(LS)은 패터닝된 구조의 임계 치수들을 설계하기 위한 토대로서 이용될 수 있다. 블록 코폴리머를 구성하는 폴리머 블록들 각각의 길이들은 이들 블록 코폴리머들의 폴리머 블록들에 의해 형성되는 도메인들의 크기들에 대한 고유한 제한일 수 있다. 예를 들어, 폴리머 블록들 각각은 도메인들의 원하는 패턴으로의 자기 어셈블리를 용이하게 하는 길이로 선택될 수 있으며, 더 짧고 및/또는 더 긴 코폴리머들이 원하는 대로 자기 어셈블리하지 않을 수 있다.
본 명세서에서 이용되는 바와 같은 "어닐링" 또는 "어닐"이란 용어는 코폴리머 블로들로부터 형성되는 구조적 유닛들을 반복함으로써 정의되는 정돈된 패턴을 형성하도록 블록 코폴리머의 하나 이상의 상이한 코폴리머 블록 컴포넌트들 간의 충분한 미세상 세그리게이션을 가능케 하기 위한 블록 코폴리머의 처리를 의미하거나 이를 포함한다. 본 발명에서 블록 코폴리머의 어닐링은 (진공에서 또는 질소 또는 아르곤과 같은 불활성 분위기에서의) 열적 어닐링, 용제-보조 어닐링(실온 또는 그 초과에서) 초임계-유체 보조 어닐링 또는 흡수-기반 어닐링(예를 들어, 광학 베이킹)을 포함(그러나 이것으로 제한되지 않음)하는 알려진 다양한 방법들에 의해 달성될 수 있다. 특정한 예로서, 블록 코폴리머의 열적 어닐링은 아래에서 더 상세히 설명되는 바와 같이, 유리 전이 온도(Tg)보다 높지만 블록 코폴리머의 저하 온도(Td)보다 낮은 상승된 온도에 블록 코폴리머를 노출함으로써 실행될 수 있다. 본 명세서에서 설명되지 않는 다른 종래의 어닐링 방법들이 또한 활용될 수 있다.
블록 코폴리머들의 자기-조직 능력은 마스크 패턴들을 형성하는데 이용될 수 있다. 블록 코폴리머들은 2개 이상의 화학적으로 독특한 블록들로 형성된다. 예를 들어, 각각의 블록은 상이한 모노머로 형성될 수 있다. 블록들은 혼합 불가능하거나 열역학적으로 호환 불가능한데, 예를 들어, 하나의 블록은 극성일 수 있고 다른 것은 비-극성일 수 있다. 열역학적 효과들로 인해, 코폴리머들은 시스템의 에너지를 전체적으로 최소화하기 위해 용액 내에서 자기-조직할 것이며; 통상적으로, 이는 코폴리머들이 서로에 대해 상대적으로 이동하게 하여서, 예를 들어, 유사한 블록들은 함께 어그리게이팅되게 되고, 이에 따라 각각의 블록 타입 또는 종을 함유하는 교번적인 영역들을 형성한다. 예를 들어, 코폴리머들이 극성(예를 들어, 유기금속 함유 폴리머들) 및 비-극성 블록들(예를 들어, 탄화수소 폴리머들)로 형성되는 경우, 블록들은 비-극성 블록들이 다른 비-극성 블록들과 어그리게이팅하고 극성 블록들은 다른 극성 블록들과 어그리게이팅하도록 세그리게이트할 것이다. 블록 코폴리머들은, 블록들이 특정한 개별 분자들의 이동을 지향하기 위한 외부 힘의 능동적인 인가 없이 패턴을 형성하도록 이동할 수 있기 때문에 자기 어셈블리하는 물질로서 설명되지만, 전체적으로 전체 분자들의 이동의 속도(rate)를 증가시키기 위해 열이 가해질 수 있다는 것이 인지될 것이다.
폴리머 블록 종들 간의 상호작용 외에도, 블록 코폴리머들의 자기 어셈블리는, 블록 코폴리머들이 증착되는 수평 표면으로부터 수직으로 연장하는 단계들 또는 가이드들과 같은 지형학적 피처들에 의해 영향을 받을 수 있다. 예를 들어, 2개의 상이한 폴리머 블록 종들로 형성되는 코폴리머인 2-블록 코폴리머는 실질적으로 상이한 폴리머 블록 종들로 각각 형성되는 교번적인 도메인들 또는 영역들을 형성할 수 있다. 폴리머 블록 종들의 자기 어셈블리가 단계 또는 가이드들의 수직 벽들 간의 영역에 발생할 때, 단계들 또는 가이드들은 폴리머 블록들과 상호작용하여서, 예를 들어, 블록들에 의해 형성되는 교번적인 영역들 각각은 수평 표면 및 벽들과 일반적으로 평행하게 배향되는 피처들로 정기적으로 이격된 패턴을 형성하도록 이루어지게 된다.
이러한 자기 어셈블리는 반도체 제조 프로세스들 동안 피처들을 패터닝하기 위한 마스크들을 형성하는데 유용할 수 있다. 예를 들어, 교번적인 도메인들 중 하나가 제거되어서, 마스크로서 기능하도록 다른 영역을 형성하는 물질을 남겨둘 수 있다. 마스크는 하부의 반도체 기판에서 전기 디바이스와 같은 피터들을 패터닝하는데 이용될 수 있다. 블록 코폴리머 마스크를 형성하기 위한 방법들은, Sommervell 등에 의해, 2013년 3월 14일 출원되고 방명의 명칭이 CHEMI-EPITAXY IN DIRECTED SELF-ASSEMBLY APPLICATIONS USING PHOTO-DECOMPOSABLE AGENTS인 미국 출원 번호 제13/830,859호 및 미국 특허 번호 제7,579,278호 및 미국 특허 번호 제7,723,009호에서 개시되며, 이들 각각의 전체 개시물은 인용에 의해 본원에 포함된다.
도 1은 유도 자기 어셈블리(directed self assembly; DSA) 기법을 이용하여 패터닝된 블록 코폴리머 층을 갖는 기판을 예시한다. 도 1을 참조하면, 블록 코폴리머(180)의 층이 도포되어 방사선 민감성 물질(160)의 가교된(cross-linked) 부분 및 노출된 제 1 물질 층(120) 위에 마스크 패턴을 형성하도록 자기 어셈블리하게 허용된다. 블록 코폴리머는 서로에 대해 선택적으로 에칭될 수 있는 적어도 2개의 폴리머 블록들을 포함하는데, 즉, 블록 코폴리머는 제 1 에칭 컨디션들의 세트 하에서 2보다 더 큰 에칭-선택도(etch selectivity)를 갖는다. 또한, 블록 코폴리머는 바람직하고 예측 가능한 방식으로 자기-조직할 수 있는데, 예를 들어, 폴리머 블록들은 혼합 불가능하고, 적절한 컨디션들 하에서 세그리게이트하여 단일 블록 종들을 지배적으로 함유하는 도메인들을 형성할 것이다.
블록 코폴리머들은 예를 들어, 스핀-온 코팅, 스킨 캐스팅, 브러시 코팅 또는 기상 증착을 포함하는 다양한 방법들에 의해 증착될 수 있다. 예를 들어, 블록 코폴리머는 유기 용제, 예를 들어, 톨루엔과 같은 캐리어 용제의 용액으로서 제공될 수 있다. 블록 코폴리머의 용액은 레이어드 구조로 도포될 수 있고, 캐리어 용제는 블록 코폴리머(180)의 층을 제공하도록 후속적으로 제거된다. 본 발명이 이론에 의해 얽매이진 않지만, 상이한 블록 종들은 물질들의 상 분리와 유사한 프로세스에서의 열역학적 고려사항들로 인해 자기-어그리게이트하는 것으로 이해된다는 것이 인지될 것이다. 자기-조직은 마스크 피처의 물리적 계면들은 물론, 하부의 제 1 물질 층(120)의 화학적 종들 간의 화학 친화력(chemical affinity) 및 블록 코폴리머 체인 내에서 폴리머 블록들 중 적어도 하나에 의해 가이드된다. 이에 따라, 블록 코폴리머들의 구성 블록들은 계면 상호작용들 및 화학 친화력들로 인해 방사선 민감성 물질(160)의 가교된 부분의 길이를 따라 스스로 배향할 수 있다.
도 1을 계속 참조하면, 블록 코폴리머(180)의 층은 방사선 민감성 물질(160)의 이격된 가교된 부분들 사이에서 나란히 정렬되는 복수의 교번적인 도메인들(190, 195)로의 블록 코폴리머의 자기 어셈블리를 용이하게 하기 위해 어닐링 컨디션들에 노출된다. 도 1에서 도시된 예시적인 실시예에서, 자기 어셈블리된 블록 폴리머(180)의 층은, 제 1 물질 층(120)이 도메인(195)을 포함하는 폴리머 블록에 대한 화학 친화력을 갖는 장소에 배열되는 도메인들(190, 195)을 갖는다. 이에 따라, 블록 코폴리머의 폴리머 블록들 중 하나와 제 1 물질층(120) 간의 화학 친화력은 피처(170)에 도메인(195)을 고정하도록 기능한다. 역으로, 화학 친화력이 방사선 민감성 물질(160)의 가교된 부분과 블록 코폴리머의 폴리머 블록들 사이에서 중립인 경우, 도메인들(190, 195) 둘 다는 이 중립 표면에 걸쳐서 자기-조직할 수 있으며, 이는 유리하게는 주파수 증배(frequency multiplication)를 제공한다. 도 1에서 도시된 실시예에서, 3X 주파수 증배가 도시된다. 1x-10x 범위의 다른 주파수 증배들이 획득될 수 있다는 것이 인지되어야 한다. 1x 주파수 증배의 경우, 중립 층은 또한 도메인(190)을 포함하는 블록에 대해 화학적으로 인력이 작용하게 될 수 있고 이에 따라 어세블리를 위한 화학적 구동력을 추가로 증가시킨다.
고정 영역의 치수(본 실시예에서 피처(170)의 치수)는 자기 어셈블리된 블록 코폴리머 형태의 L0와 상관되게 설계될 수 있다는 것이 인지되어야 한다. 고정 영역이 약 L0/2인 경우, 블록 코폴리머의 블록들 중 하나의 크기에 효과적으로 매칭할 것이다. 약 3L0/2의 고정 영역들은 또한 블록 코폴리머의 블록들 중 하나를 고정하도록 효과적으로 역할할 것이다. 이에 따라, 본 발명의 일 양상에 따라, 방법은 또한 약 0.30L0 내지 약 0.9L0; 또는 약 1.25L0 내지 약 1.6L0 범위에 있는 치수를 갖는 피처를 준비하는 것을 포함한다.
자기-조직은 도 1에서 도시된 레이어드 구조(105)를 어닐링함으로써 용이해지고 가속화될 수 있다. 어닐링 프로세스의 온도는 레이어드 구조 또는 블록 코폴리머들에 불리하게 영향을 주는 것을 방지하도록 충분히 낮게 되게 선택될 수 있다. 어닐링은 몇몇 실시예들에서, 약 150℃ 미만, 약 300℃ 미만, 약 250℃ 미만, 약 200℃ 미만 또는 약 180℃에서 수행될 수 있다. 다른 실시예에 따라, 어닐링 온도는 일반적으로 어닐링 온도를 감소시키는 용제 어닐링을 포함할 수 있다. 종래의 용제 어닐링 방법은 물론, 2013년 3월 15일 출원되고 발명의 명칭이 SOLVENT ANNEAL PROCESSING FOR DIRECTED-SELF ASSEMBLY APPLICATIONS(대리인 참조번호 CT-107)인 미국 특허 출원 번호 제13/843,122호에서 개시된 것과 같은 더 새로운 기법들이 이용될 수 있으며, 상기 미국 특허는 그 전체가 인용에 의해 본원에 포함된다.
일 양상에 따라, 블록 코폴리머의 유기 폴리머 블록을 산화하거나 연소(burn)시킴 없이 더 빠른 어닐링 시간을 용이하게 하기 위해, 어닐링은 약 1시간 미만의 어닐링 시간내에 약 250℃보다 높은 어닐링 온도로 저산소 분위기에서 수행될 수 있다. 본 명세서에서 이용된 바와 같이, 저산소 분위기는 약 50ppm 미만의 산소를 포함할 수 있다. 예를 들어, 저산소 분위기는 약 45ppm 미만, 약 4ppm 미만, 약 35ppm 미만, 약 30ppm 미만, 약 25ppm 미만, 약 20ppm 미만 또는 이들 사이의 범위를 포함할 수 있다. 부가적으로, 저산소 분위기 어닐링 방법들은 열 소염 어닐링 방법들에 의해 달성될 수 있다. 예시적인 저산소 분위기 및 열 소염 어닐링 방법들은 2013년 3월 15일 출원되고, 발명의 명칭이 MULTI-STEP BAKE APPARATUS AND METHOD FOR DIRECTED SELF-ASSEMBLY LITHOGRAPHY CONTROL(대리인 참조번호 CT-106)인 미국 특허 일련 번호 제61/793,204에서 개시되며, 이 미국 특허는 그 전체가 인용에 의해 본원에 포함된다.
어닐링 시간은 약 몇 시간 내지 약 1분의 범위에 있을 수 있다. 예를 들어, 250℃ 초과의 온도들에 대한 어닐링 시간은 약 1시간 내지 약 2분, 약 30분 내지 약 2분, 약 5분 내지 약 2분의 범위에 있을 수 있다.
일 실시예에 따라, 어닐링 온도는 약 260℃ 내지 약 350℃의 범위 내에 있을 수 있으며, 여기서 저산소 분위기는 약 40ppm 미만의 산소를 포함한다. 예를 들어, 블록 코폴리머(180)의 층은 약 2분 내지 약 5분 동안 약 40ppm 미만의 산소에서 310℃의 어닐링 컨디션들에 노출될 수 있다.
이에 따라, 블록 코폴리머의 층의 어닐링 단계는 하나의 폴리머 블록으로 형성되는 제 1 도메인(190) 및 다른 블록 코폴리머로 형성되는 도메인들(195)이 개재되어 있는 자기 어셈블리된 블록 코폴리머(180)의 층을 형성한다. 또한, 적절한 폴리머 블록들의 선택에 의해 제공되는 고유한 에칭 선택도에 기초하여, 도메인들 중 하나가 단일 에칭 케미스트리(etch chemistry)를 이용하여 단일 단계에서 선택적으로 제거될 수 있거나, 또는 상이한 에칭 케미스트리들을 통한 다수의 에칭들을 이용하여 제거될 수 있다는 것이 인정될 것이다.
예를 들어, 도메인(190)이 폴리스티렌(PS)으로 형성되고 도메인(195)이 폴리메틸 메타크릴레이트(PMMA)로 형성되는 경우, PMMA 도메인(195)은 선택적 산소 플라즈마 에칭을 수행함으로써 제거될 수 있으며, 이는 또한 남아있는 PS 도메인 피처들(190)을 부분적으로 산화한다. 결과적인 피처들의 치수들은, 프로세스컨디션들 및 이용된 코폴리머의 크기에 의존하여 변동될 수 있다는 것이 인지될 것이다. 도 1에서 도시된 얇은 막 상태들 이외의 다른 도메인 상태들이 또한 고려되며, 이에 따라 본 발명은 이것으로 제한되지 않는다는 것이 추가로 인지되어야 한다.
위에서 언급된 바와 같이, 종래의 에칭 기법들은 수용 불가능한 패턴 결함률, 예컨대, 라인 에지 거칠기/라인폭(line edge roughness/line width; IER/LWR)을 생성하고 극단적인 경우들에서, PS의 결함률은 패턴 붕괴로 인해 재앙적이다. 도 2a는 구조들의 결함률을 초래하는, 패터닝된 DSA 층에 대한 에칭 프로세스의 종래 기술의 통상적인 방법의 결과의 단순화된 개략적 표현들(200, 220)을 도시한다. 도 2a는 PS DSA 패턴의 종래의 에칭 프로세스 이후에, 측면도(200) 및 상면도(220)를 포함한다. 측면도(200)는 일부 피처들(216)이 실질적으로 라인 에지 거칠기를 갖고 인접한 피처들(212)이 서로 접촉하며 피처들(212)의 측벽들에 대한 보다 많은 손상을 보여주는 기판(208)을 도시한다. 패턴의 상면도(220)는 점선 원(224)의 지점(214)에서 접촉하는 2개의 인접한 피처들(212)을 도시하고, 2개 이상의 인접한 피처들의 접촉은 또한 브리지로서 알려진다.
도 2b는 구조들의 패턴 붕괴를 초래하는, 패터닝된 DSA 층에 대한 에칭 프로세스의 종래 기술의 통상적인 방법의 결과의 단순화된 개략적 표현들(240 및 260)을 도시한다. 측면도(240)는, 2개 이상의 인접한 피처들(242)이 손상되고 피처들은 개별적으로 구분 불가능한, 즉, 패턴이 붕괴한 기판(246)을 도시한다. 상면도(260)는, 패턴으로 하여금 그의 의도된 목적에 대해 이용 불가능하게 할 수 있는 방식으로 피처들이 혼합되었음을 도시한다.
도 3은 본 발명의 실시예에 따라 블록 코폴리머 층의 DSA 패턴 선택도를 감소시키기 위한 예시적인 방법을 예시하는 흐름도(300)이다. 동작(310)에서, 자신의 표면 상에 블록 코폴리머 층을 갖는 기판이 제공되며, 블록 코폴리머 층은 블록 코폴리머 층에서 제 1 패턴을 정의하는 제 1 위상-분리 폴리머 및 블록 코폴리머 층에서 제 2 패턴을 정의하는 제 2 위상-분리 폴리머를 포함한다. 기판은 도 1에 관하여 설명된 프로세스에 따라 제조될 수 있다. 블록 코폴리머는 2-블록 코폴리머, 3-블록 코폴리머 또는 4-블록 코폴리머를 포함할 수 있다. 위에서 언급된 바와 같이, 일 실시예에서, 블록 코폴리머 층은 폴리스티렌-비-폴리(메틸 메타크릴레이트)를 포함한다. 다른 블록 코폴리머 층들이 또한 이용될 수 있다.
도 3을 계속 참조하여, 동작(310)에서, 제 1 위상-분리 폴리머는 폴리스티렌(PS)일 수 있고 제 2 위상-분리 폴리머는 폴리(메틸 메타크릴레이트)(PMMA)일 수 있다. 다른 폴리머들이 또한 이용될 수 있다. 제 1 위상-분리 폴리머의 유리 전이 온도 및 기판 온도는 에칭 프로세스의 결과들을 제어하기 위핸 핵심적인 변수들이다. 실시예에서, 제 1 위상-분리 폴리머는 폴리스티렌을 포함하고, 제 2 위상-분리 폴리머는 폴리(메틸 메타크릴레이트)를 포함한다. 유리 전이 온도는 타겟 유리 전이 온도 범위 내의 유리 전이 온도에서 발생하도록, 코폴리머를 제조하기 위한 하나 이상의 동작 파라미터들을 제어함으로써 조정될 수 있으며 여기서 하나 이상의 동작 파라미터들은 기판의 냉각 속도 또는 가열 속도, 교차링크의 정도, 코폴리머화의 정도, 코폴리머 분자 크기, 코폴리머 내의 가소제들의 퍼센트, 어닐링 온도, 또는 코폴리머 제조에 이용된 압력을 포함하는 그룹으로부터 선택된다. 유리 전이 온도 파라미터들 중 하나 이상은 코폴리머 도포를 위한 유리 전이 온도들의 수락 가능한 값 또는 값들의 범위로 기판을 제조하도록 제어된다. 실시예에서, 제 1 위상-분리 폴리머는 50℃ 초과, 약 50℃ 내지 약 100℃의 범위, 또는 약 80℃ 내지 약 100℃의 유리 전이 온도를 갖는다.
동작(320)에서, 에칭 프로세스는 기판의 표면 상에서 제 1 위상-분리 폴리머의 제 1 패턴을 남겨두면서 제 2 위상-분리 폴리머를 선택적으로 제거하도록 수행되며, 이 에칭 프로세스는 약 20℃ 이하의 기판 온도에서 수행된다. 실시예에서, 기판 온도는 약 10℃ 이하일 수 있다. 다른 실시예에서, 에칭 프로세스를 수행하는 것은 불활성 가스 및 산소-함유 가스를 함유한 프로세스 조성물(porcess composition)로부터 플라즈마를 형성하는 것을 포함한다. 또 다른 실시예에서, 플라즈마는 아르곤 및 산소-함유 가스를 포함하는 프로세스 조성물로부터 형성된다. O2 및 Ar을 함유한 프로세스 조성물은 약 0.08 내지 약 1.10의 O2 대 Ar의 유량비로 제공될 수 있다.
동작(320)을 계속 참조하면, 에칭 프로세스 방법은 추가로, 전자 빔에 제 1 위상-분리 폴리머를 노출하는 것을 포함한다. 다른 실시예에서, 전자 빔으로의 노출이 에칭 프로세스를 수행하는 동안 또는 에칭 프로세스를 수행한 이후 또는 둘 다에서 수행되는 에칭 프로세스 방법이 수행된다. 대안적인 실시예에서, 에칭 프로세스를 수행하는 것은 기판이 배치되는 하위 전극 및 하위 전극에 대향하게 배치되는 상위 전극 간에 플라즈마를 형성하는 것 그리고 음의 DC 전압을 상위 전극에 연결하는 것을 포함한다.
결함률이 패턴 붕괴 메트릭 및 패턴 거칠기 메트릭의 견지에서 측정된다. 패턴 붕괴 메트릭 및 패턴 거칠기 메트릭의 측정은 광 계측 툴들 및/또는 프로세스 계측 툴을 이용하여 에칭 프로세스 동안 또는 그 이후 수행될 수 있다. 패턴 붕괴 메트릭은 측정 영역에서 붕괴한 피처들의 퍼센티지일 수 있다. 패턴 결함률은 또한 패턴에서 피처의 하나 이상의 에지들의 라인 에지 거칠기를 포함한다. 예를 들어, 라인 에지 거칠기-우측(line edge roughness-right; LERR) 및 라인 에지 거칠기-좌측(line edge roughness-left; LERL)과 같은 제 1 라인에 대한 라인 에지 거칠기는 반사계들, 엘립소미터(ellipsometer)들, 스캐닝 전자 현미경(SEM) 등과 같은 광 계측 툴을 이용하여 측정된다. 동작(320)은 에칭 프로세스를 수행하는 것이 패턴 결함률을 제어하는 것을 포함하는 프로세스 단계를 포함할 수 있으며, 이 패턴 결함률은 제 1 패턴의 패턴 거칠기 메트릭을 포함한다. 측정들은, 라인 폭 거칠기의 평균값, 제 1 패턴의 제 1 에지에 대한 라인 폭 거칠기, 제 1 패턴의 제 2 에지에 대한 라인 폭 거칠기를 포함할 수 있는 패턴 거칠기 메트릭일 수 있다. 예를 들어, 라인 폭 거칠기의 평균값은 3.0nm 또는 그 미만일 수 있고, 라인 폭 거칠기-좌측은 3.5nm 또는 그 미만일 수 있고, 라인 폭 거칠기-우측은 3.5nm 또는 그 미만일 수 있다.
도 4는 본 발명의 실시예에 따라 블록 코폴리머 층의 DSA 패턴 결함률을 감소시키기 위한 부가적인 예시적인 방법 단계들을 예시하는 흐름도이다. 도 3의 동작들(310 및 320) 이후, 도 4의 동작(430)에서, 기판을 지지하기 위한 기판 홀더가 제공되며, 여기서 기판 홀더는 기판의 중앙 영역에서 제 1 온도를 제어하기 위한 제 1 온도 제어 엘리먼트 및 기판의 에지 영역의 제 2 온도 제어 엘리먼트를 갖는다. 동작(440)에서, 일 실시예에서, 제 1 온도는 약 20℃ 이하일 수 있고, 제 2 온도는 약 10℃ 이하로 세팅될 수 있다. 다른 실시예에서, 중앙에서 제 1 온도를 제어하기 위한 제 1 온도 제어 엘리먼트 및 기판의 에지 영역의 제 2 온도 제어 엘리먼트는 약 10℃ 이하의 제 1 온도에 대한 타겟값을 세팅하고 약 0℃ 이하의 제 2 온도에 대한 타겟값을 세팅한다.
도 5는 본 발명의 실시예에 따라 기판 홀더의 단순화된 개략도(500)이다. 이제 도 5를 참조하면, 에칭 시스템에서 이용하기 위한 온도 제어 기판 홀더(500)는 위의 도 4에서 지칭된 동작(430)에서 이용되도록 구성된다. 기판 홀더(500)는 제 1 온도를 갖고 기판(510)을 지지하도록 구성된 기판 지지부(530) 및, 기판 지지부(530) 아래에 포지셔닝되고 제 1 온도 미만의 제 2 온도(예를 들어, 기판(510)의 원하는 온도보다 낮음)에 있도록 구성되는 온도-제어 지지 베이스(520) 및 기판 지지부(530)와 온도-제어지지 베이스(520) 사이에 배치되는 열 절연체(540)를 포함한다. 부가적으로 기판 지지부(530)는 (기판(510) 아래의 실질적으로 중앙 영역에 로케이팅되는) 중앙 가열 엘리먼트(533) 및 이것에 연결되고 기판 지지부(530)의 온도를 상승시키도록 구성되는 (기판(510) 아래의 실질적으로 에지 또는 주변 영역에 로케이팅되는) 에지 가열 엘리먼트(531)를 포함한다. 또한, 온도 베이스(520)는 온도 베이스(520)에 연결되고 열 절연체(540)를 통한 기판 지지부(530)로부터의 열의 제거를 통해 기판 지지부(530)의 온도를 감소시키도록 구성되는 하나 이상의 냉각 엘리먼트들(521)을 포함한다.
도 5에서 도시된 바와 같이, 중앙 가열 엘리먼트(533) 및 에지 가열 엘리먼트(531)는 가열 엘리먼트 제어 유닛(532)에 연결된다. 가열 엘리먼트 제어 유닛(532)은 각각의 가열 엘리먼트의 의존적 또는 독립적 제어를 제공하고 제어기(550)와 정보를 교환하도록 구성된다. 중앙 가열 엘리먼트(533) 및 에지 가열 엘리먼트(531)는 가열 유체 채널, 저항성 가열 엘리먼트 및 웨이퍼 쪽으로 열을 전달하도록 바이어싱되는 열-전기 엘리먼트 중 적어도 하나를 포함할 수 있다.
예를 들어, 중앙 가열 엘리먼트(533) 및 에지 가열 엘리먼트(531)는, 전도성-대류 가열을 제공하기 위해 자신을 통해, 웨이퍼, FLUORINERT, GALDEN HT-135 등과 같이 유체의 유동을 허용할 수 있는 하나 이상의 가열 채널들을 포함할 수 있으며, 여기서 유체 온도는 열 교환기를 통해 상승된다. 유체 유량 및 유체 온도는 예를 들어, 가열 엘리먼트 제어 유닛(532)에 의해 세팅되고, 모니터링되고, 조정되고 제어될 수 있다.
대안적으로, 예를 들어, 중앙 가열 엘리먼트(533) 및 에지 가열 엘리먼트(531)는 텅스텐, 니켈-크롬 합금, 알루미늄-철 합금, 알루미늄 질화물 등의 필라멘트와 같은 하나 이상의 저항성 가열 엘리먼트들을 포함할 수 있다. 저항성 가열 엘리먼트들을 제조하기 위해 상업적으로 입수 가능한 물질들의 예들은 Bethel, CT의 Kanthal Corporation에서 생산한 금속 합금들에 대한 등록 상표명칭인 칸탈(Kanthal), 니크로털(Nikrothal), 아크로털(Akrothal)을 포함한다. 예를 들어, 가열 엘리먼트는 400 내지 450℃의 최대 동작 온도에서 사용 가능한 Watlow(1310 Kingsland Dr., Batavia, Ill., 60510)로부터 상업적으로 입수 가능한 캐스트-인 히터(cast-in heater), 또는 23.25 W/cm2까지의 전력 밀도 및 300℃만큼 높은 동작 온도들에서 이용 가능하고 Watlow로부터 또한 입수 가능한 알루미늄 질화물 물질들을 포함하는 막 히터를 포함할 수 있다. 부가적으로 예를 들어, 가열 엘리먼트는 1400W(또는 5W/in2의 전력 밀도)에서 이용 가능한 실리콘 고무 히터(1.0mm 두께)를 포함할 수 있다. 전기 전류가 필라멘트를 통해 흐를 때, 전력은 열로서 소산되고, 그에 따라 가열 엘리먼트 제어 유닛(532)은 예를 들어, 제어 가능한 DC 전원을 포함할 수 있다. 더 낮은 온도 및 전력 밀도들에 대해 적합한 추가의 히터 옵션은 Minneapolis, Minn의 Minco, Inc에 의해 내놓아진 캡톤(Kapton)(예를 들어, 폴리이미드) 시트에 임베딩된 필라멘트로 구성된 캡톤 히터이다.
대안적으로, 예를 들어, 중앙 가열 엘리먼트(533) 및 에지 가열 엘리먼트(531)는 각각의 엘리먼트를 통한 전기 전류 흐름의 방향에 의존하여 기판을 가열 또는 냉각할 수 있는 열-전기 엘리먼트들의 어레이를 포함할 수 있다. 따라서, 중앙 가열 엘리먼트(533) 및 에지 가열 엘리먼트(531)이 "가열 엘리먼트들"로서 지칭되지만, 이들 엘리먼트들은 온도들 간의 급속 전이를 제공하기 위해 냉각 능력을 포함할 수 있다. 또한, 가열 및 냉각 기능들은 기판 지지부(530) 내의 별개의 엘리먼트들에 의해 제공될 수 있다. 예시적인 열-전기 엘리먼트는 Advanced Thermoelectric로부터 상업적으로 입수 가능한 것인 Model ST-127-1.4-8.5M(72W의 최대 열 전달 전력이 가능한 40mm x 40mm x 3.4mm 열-전기 디바이스)이다. 그러므로, 가열 엘리먼트 제어 유닛(532)은 예를 들어, 제어 가능한 전류 소스를 포함할 수 있다.
하나 이상의 냉각 엘리먼트들(521)은 냉각 채널 또는 열-전기 엘리먼트 중 적어도 하나를 포함할 수 있다. 또한, 하나 이상의 냉각 엘리먼트들(521)은 냉각 제어 엘리먼트 유닛(522)에 연결된다. 냉각 제어 엘리먼트 유닛(522)은 각각의 냉각 엘리먼트(521)의 의존적 또는 독립적 제어를 제공하고 제어기(550)와 정보를 교환하도록 구성된다.
예를 들어, 하나 이상의 냉각 엘리먼트들(521)은 전도성-대류 가열을 제공하기 위해 자신을 통해, 웨이퍼, FLUORINERT, GALDEN HT-135 등과 같이 유체의 유동을 허용할 수 있는 하나 이상의 냉각 채널들을 포함할 수 있으며, 여기서 유체 온도는 열 교환기를 통해 낮춰진다. 유체 유량 및 유체 온도는 예를 들어, 냉각 제어 엘리먼트 유닛(522)에 의해 세팅되고, 모니터링되고, 조정되고 제어될 수 있다. 대안적으로, 가열 동안, 예를 들어, 하나 이상의 냉각 엘리먼트들(521)을 통해 흐르는 유체의 유체 온도는 중앙 가열 엘리먼트(533) 및 에지 가열 엘리먼트(531)에 의한 가열을 보충하도록 증가될 수 있다. 다른 대안적으로, 냉각 동안, 예를 들어, 하나 이상의 냉각 엘리먼트들(521)을 통해 흐르는 유체의 유체 온도는 감소될 수 있다.
대안적으로, 예를 들어, 하나 이상의 냉각 엘리먼트들(521)은 각각의 엘리먼트를 통한 전기 전류 흐름의 방향에 의존하여 기판을 가열 또는 냉각할 수 있는 열-전기 엘리먼트들의 어레이를 포함할 수 있다. 따라서, 냉각 엘리먼트들(521)은 "냉각 엘리먼트들"로서 지칭되지만, 이들 엘리먼트들은 온도들 간의 급속 전이를 제공하기 위해 가열 능력을 포함할 수 있다. 또한, 가열 및 냉각 기능은 냉각 제어 엘리먼트 유닛(522) 내의 별개의 엘리먼트들에 의해 제공될 수 있다. 예시적인 열-전기 엘리먼트는 Advanced Thermoelectric로부터 상업적으로 입수 가능한 것인 Model ST-127-1.4-8.5M(72W의 최대 열 전달 전력이 가능한 40mm x 40mm x 3.4mm 열-전기 디바이스)이다. 그러므로 냉각 제어 엘리먼트 유닛(522)은 예를 들어, 제어 가능한 전류 소스를 포함할 수 있다.
부가적으로, 도 5에서 도시된 바와 같이, 기판 홀더(500)는 기판 지지부(530) 내에 임베딩되는 하나 이상의 클램핑 전극들(535)을 포함하는 정전기 클램프(electrostatic clamp; ESC)를 더 포함할 수 있다. ESC는 전기 연결을 통해 클램핑 전극들(535)에 연결되는 고-전압(HV) DC 전압 서플라이(534)를 더 포함한다. 이러한 클램프의 설계 및 구현은 정전기 클램핑 시스템 분야의 당업자들에게 잘 알려져 있다. 또한, HV DC 전압 서플라이(534)는 제어기(550)에 연결되고 제어기(550)와 정보를 교환하도록 구성된다.
또한, 기판 홀더(500)는 추가로, 구멍들 및 채널들(도시되지 않음) 중 적어도 2개 및 2개의 가스 공급 라인들을 통해 기판(510)의 후면측의 중앙 영역 및 에지 영역으로, 헬륨, 아르곤, 크세논, 크립톤을 포함하는 비활성 가스, 프로세스 가스, 또는 산소, 질소, 또는 수소를 포함하는 다른 가스와 같은 열 전달 가스를 공급하기 위핸 후면-측 가스 공급 시스템(536)을 포함할 수 있다. 도시된 바와 같이 후면-측 가스 공급 시스템(536)은 2-구역(중앙/에지) 시스템을 포함하며, 여기서 후면측 압력은 중앙으로부터 에지로 방사상 방향으로 변동될 수 있다. 또한, 후면-측 가스 공급 시스템(536)은 제어기에 연결되고, 제어기(550)와 정보를 교환하도록 구성된다.
더 추가로, 도 5에서 도시된 바와 같이, 기판 홀더(500)는 추가로, 기판(510) 아래의 실질적으로 중앙 영역에서 온도를 측정하기 위한 중앙 온도 센서(562) 및 기판(510) 아래의 실질적으로 에지 영역에서 온도를 측정하기 위한 에지 온도 센서(564)를 포함한다. 중앙 및 에지 온도 센서들(562, 564)은 온도 모니터링 시스템(560)에 연결된다.
온도 센서들은 미국 특허 번호 제6,891,124호에서 설명된 바와 같이, 광섬유 온도계, 광 고온계, 밴드-엔지 온도 측정 시스템, 또는 K-타입 열 전대(thermocouple)와 같은 열전대(점선에 의해 표시됨)를 포함할 수 있으며, 상기 미국 특허는 그 전체가 인용에 의해 본원에 포함된다. 광 온도계의 예들은, Advanced Energies, Inc로부터 상업적으로 입수 가능한 광섬유 온도계인 Model 번호 OR2000F; Luxtron Corporation으로부터 상업적으로 입수 가능한 광섬유 온도계인 Model 번호 M600; 또는 Takaoka Electric Mfg.로부터 상업적으로 입수 가능한 광섬유 온도계인 Model 번호 FT-1420를 포함한다.
온도 모니터링 시스템(560)은 프로세싱 이전에, 그 중간에, 또는 그 이후에, 가열 엘리먼트, 냉각 엘리먼트, 후면측 가스 공급 시스템, 또는 ESD용 HV DC 전압 서플라이 중 적어도 하나를 조정하기 위해 제어기(550)에 센서 정보를 제공할 수 있다.
제어기(550)는 마이크로프로세서, 메모리 및 기판 홀더(500)로부터의 출력들을 모니터링하는 것은 물론 기판 홀더(500)로 입력들을 전달하고 활성화하기에 충분한 제어 전압들을 생성할 수 있는 디지털 I/O 포트(잠재적으로 D/A 및/또는 A/D 변환기들을 포함함)를 포함한다. 도 5에서 도시된 바와 같이, 제어기(550)는 가열 엘리먼트 제어 유닛(532), 냉각 제어 엘리먼트 유닛(522), HV DC 전압 서플라이(534), 후면-측 가스 공급 시스템(536), 및 온도 모니터링 시스템(560)에 연결되고 이들과 정보를 교환할 수 있다. 메모리에 저장된 프로그램은 저장된 프로세스 방법에 따라 기판 홀더(500)의 상술된 컴포넌트들과 상호작용하도록 활용된다.
제어기(550)는 또한, 컴퓨터 판독 가능한 매체에 포함된 하나 이상의 명령들의 하나 이상의 시퀀스들을 실행하는 제어기(550)에 응답하여, 기판 홀더로 하여금 본 발명의 프로세싱 단계들 전부 또는 일부를 수행하게 하는 범용 컴퓨터, 프로세서, 디지털 신호 프로세서로서 구현될 수 있다. 컴퓨터 판독 가능한 매체 또는 메모리는 본 발명의 교시들에 따라 프로그래밍되는 명령들을 보유하도록 구성되고 본 명세서에서 설명된 데이터 구조들, 테이블들, 레코드들 또는 다른 데이터를 포함할 수 있다. 컴퓨터 판독 가능한 매체들의 예들은 컴팩트 디스크들, 하드 디스크들, 플로피 디스크들, 테이프, 자기-광학 디스크들, PROM들(EPROM, EEPROM,플래시 EPROM), DRAM, SRAM, SDRAM 또는 임의의 다른 자기 매체, 컴팩트 디스크들(예를 들어, CD-ROM), 또는 임의의 다른 광학 매체, 천공 카드들, 페이퍼 테이프 또는 구멍들의 패턴들을 갖는 다른 물리적 매체들, 반송파, 또는 컴퓨터가 판독할 수 있는 임의의 다른 매체이다.
제어기(550)는 기판 홀더(500)에 대해 상대적으로 로케이팅될 수 있거나, 또는 그것은 인터넷 또는 인트라넷을 통해 기판 홀더(500)에 대해 상대적으로 원격으로 로케이팅될 수 있다. 따라서, 제어기는 직접 연결, 인트라넷 또는 인터넷 중 적어도 하나를 이용하여 기판 홀더(500)와 데이터를 교환할 수 있다. 제어기(550)는 고객 사이트(즉, 디바이스 메이커 등)의 인트라넷에 연결되거나, 또는 벤더 사이트(즉, 장비 제조자)의 인트라넷에 연결될 수 있다. 또한, 다른 컴퓨터(즉, 제어기, 서버 등)는 직접 연결, 인트라넷, 또는 인터넷 중 적어도 하나를 통해 데이터를 교환하도록 제어기(550)에 액세스할 수 있다.
선택적으로, 기판 홀더(500)는 RF 전력이 기판(510) 위의 프로세싱 영역에서 플라스마에 연결되는 전극을 포함할 수 있다. 예를 들어, 기판 베이스(520)는 임피던스 매칭 네트워크를 통해 RF 생성기로부터 기판 홀더(500)로의 RF 전력의 전송을 통해 RF 전압으로 전기적으로 바이어싱될 수 있다. RF 바이어스는 플라즈마를 형성 및 유지하거나, 또는 기판 상에 입사되는 이온 에너지를 제어하도록 기판(510)을 바이어싱하기 위해 또는 둘 다를 위해 전자들을 가열하도록 역할할 수 있다. 이 구성에서, 시스템은 반응성 이온 에칭(RIE) 반응기로서 동작할 수 있으며, 여기서 챔버 및 상위 가스 주입 전극은 접지 표면으로서 역할한다. RF 바이어스의 통상적인 주파수는 1MH 내지 100MHz 범위에 있을 수 있고, 바람직하게는, 13.56MHz이다.
대안적으로, RF 전력은 다수의 주파수들에서 기판 홀더 전극에 인가될 수 있다. 또한, 임피던스 매칭 네트워크는 반사된 전력을 최소화함으로써 프로세싱 챔버에서 플라스마로의 RF 전력의 전달을 최대화하도록 역할할 수 있다. 다양한 매칭 네트워크 토폴로지들(예를 들어, L-타입, 파이(pi)-타입, T-타입 등) 및 자동 제어 방법들이 활용될 수 있다.
기판 온도의 급속 및 균일한 제어를 위해 구성된 온도 제어 기판 홀더의 설계에 대한 부가적인 세부사항들은 미국 특허 출원 공개 번호 제2008/0083723호; 미국 특허 출원 공개 번호 제2010/0078424호; 미국 특허 출원 공개 번호 제2008/0083724호; 미국 특허 출원 공개 번호 제2008/0073335호; 미국 특허 번호 제7,297,894호; 제7,557,328호; 및 미국 특허 출원 공개 번호 제2009/0266809호에서 제공된다.
일 실시예에서, 제 1, 제 2, 및/또는 제 3 에칭 프로세스는 약 1000 mTorr(milli-Torr)(예를 들어, 약 100 mTorr까지, 또는 약 10 내지 30 mTorr까지)까지의 범위에 이르는 챔버 압력, 약 2000 sccm(standard cubic centimeters per minute)(예를 들어, 약 1000 sccm까지, 또는 약 1 sccm 내지 약 100 sccm, 또는 약 1 sccm 내지 약 20 sccm, 또는 약 15 sccm)까지의 범위에 이르는 프로세스 가스 유량, 약 2000 sccm까지(예를 들어, 약 1000 sccm까지, 또는 약 1 sccm 내지 약 20 sccm, 또는 약 10 sccm)의 부가적인 가스 프로세스 가스 유량, 약 2000 W(watts)(예를 들어, 약 1000 W까지, 또는 약 500 W까지)까지의 범위에 이르는 상위 전극 RF 바이어스, 및 약 1000W까지(예를 들어, 약 600 W까지)의 범위에 이르는 하위 전극 RF 바이어스를 포함하는 프로세스 파라미터 공간을 포함할 수 있다. 또한, 상위 전극 바이어스 주파수는 약 0.1 MHz 내지 약 200 MHz 범위, 예를 들어, 60 MHz일 수 있다. 또한, 하위 전극 바이어스 주파수는 약 0.1 MHz 내지 약100 MHz, 예를 들어, 약2 MHz일 수 있다.
다른 대안적인 실시예에서, RF 전력은 하위 전극이 아니라 상위 전극에 공급된다. 다른 대안적인 실시예에서, RF 전력은 상위 전극이 아니라 하위 전극에 공급된다. 특정한 에칭 프로세스를 수행하기 위한 시간 지속기간은 실험 계획(design of experiment; DOE) 기법들 또는 이전의 경험을 이용하여 결정될 수 있지만; 그것은 또한 종단점 검출을 이용하여 결정될 수 있다. 종단점 검출의 하나의 가능한 방법은, 플라즈마 케미스트리의 변화가 하부 박층과의 접촉 및 기판으로부터 특정한 물질 층의 제거의 상당히 근접한 완료 또는 그의 변화로 인해 발생할 때를 나타내는, 플라즈마 영역으로부터 방출된 광 스펙트럼의 부분을 모니터링하는 것이다. 특정한 문턱값을 넘어가는(예를 들어, 실질적으로 0으로 하락, 특정한 레벨 아래로 하락, 또는 특정한 레벨 위로 증가) 모니터링된 파장들에 대응하는 방출 레벨들 이후, 종단점은 도달된 것으로 고려될 수 있다. 이용되는 에칭 케미스트리 및 매칭되는 물질층 특유의 다양한 파장들이 이용될 수 있다. 또한 에칭 시간은 과잉-에칭의 기간을 포함하도록 연장될 수 있으며, 여기서 과잉-에칭 기간은 에칭 프로세스의 개시와 종단점 검출과 연관된 시간 간의 시간의 일부(즉, 1 내지 100%)를 구성한다.
에칭 프로세스들 중 하나 이상은 플라즈마 에칭 시스템을 활용하여 수행될 수 있다. 또한 에칭 프로세스들 중 하나 이상은 도 5에서 설명된 것과 같은 플라즈마 에칭 시스템의 온도 제어 기판 홀더를 활용하여 수행될 수 있다. 그러나 논의된 방법들은 이러한 예시적인 제시에 의해 범위면에서 제한되지 않을 것이다.
도 6은 본 발명의 실시예의 제조 시퀀스들에 포함되는 제조 프로세스의 예시적인 단순화된 아키택처 도이다. 도 6을 참조하여 그리고 위에서 논의된 바와 같이, 블록 코폴리머 층을 갖는 기판을 제공하는 프로세스는 2개의 독특한 프로세스 시퀀스들 즉, 기판이 블록 코폴리머로 코팅되는 제 1 프로세스 시퀀스(604) 및 도 3의 동작들(310)과 관련하여 논의된 바와 같이 기판이 어닐링되는 제 2 프로세스 시퀀스(608)에서 수행될 수 있다. 제 1 프로세스 시퀀스(604)는 블록 코폴리머 층에서 제 1 패턴을 정의하는 제 1 위상-분리 폴리머 및 블록 코폴리머 층에서 제 2 패턴을 정의하는 제 2 위상-분리 폴리머를 도포하는 것을 포함한다. 제 2 프로세스 시퀀스(608)는 도 1에 관해 설명된 바와 같이 방사선 민감성 물질의 이격된 가교된 부분들 간에 나란히 정렬되는 복수의 교번적인 도메인들(190, 195)로의 블록 코폴리머 자기 어셈블리를 용이하게 하기 위해 어닐링 컨디션들에 블록 코폴리머를 노출하는 것을 포함한다. 제 3 프로세스 시퀀스(612)는 기판의 표면 상에서 제 1 위상-분리 폴리머의 제 1 패턴을 남겨두면서, 제 2 위상-분리 폴리머를 선택적으로 제거하기 위한 에칭 프로세스를 수행하는 것을 포함하며, 에칭 프로세스는 예를 들어, 도 5에 관하여 설명된 기판 홀더를 이용하여 선택된 낮은 온도 범위에서 수행된다.
도 7은 본 발명의 실시예에서 블록 코폴리머 층의 결함률을 감소시키기 위한 기법들을 활용한 에칭 프로세스 이후 기판의 예시적인 단순화된 개략도(700)이다. 도 7은 기판의 단순화된 측면도(700) 및 단순화된 상면도(720)를 포함하며, 여기서 블록 코폴리머 층의 결함률을 감소시키는 기법들은 에칭 프로세스 동안 이용된다. 에칭 프로세스 동안 기판(704) 온도를 제어하는 이들 기법들을 이용하여 행해진 테스트들에 기초하여, 발명자들은 블록 코폴리머 층 구조들(708)이 패턴 붕괴를 겪지 않는다는 것을 발견하였다. 위에서 언급된 바와 같이, 패턴 붕괴는 통상적으로 에칭된 기판들에 재앙적인 영향을 주고 기본적으로 기판을 이용 불가능하게 하는 컨디션이다.
엘립소미터들, 반사계들, 간섭계들, 스캐닝 전자 현미경(SEM) 등과 같은 광 계측 툴들을 이용하여 테스트들 동안 수행된 측정들은 피처들의 좌측 및 우측 상단 에지들에서 라인 에지 거칠기의 일부 증가는 나타낸다. 그러나 도 5에서 도시된 기판 홀더 및/또는 도 8에서 도시된 제어 시스템을 이용하여 기판 온도 범위에 관한 더 정밀한 제어 및 매우 낮은 온도들로의 기판의 추가의 냉각을 통해, 라인 에지 거칠기의 증가는 3.5 nm 또는 그 미만의 수용 가능한 타겟 범위 냉에 있었다. 또한, 본 발명자들은 패턴 결함률에 대한 유리 전이 온도(Tg)의 상관을 추가로 발견하였다. 50 내지 100℃의 Tg의 범위 내에서 그리고 바람직하게는, 80 내지 100℃ 내에서, 어떠한 패턴 붕괴도 없었고, 라인 에지 거칠기는 3.5nm 또는 그 미만의 수용 가능한 타겟 범위들 내에 있었다. 유리 전이 온도는 타겟 유리 전이 온도 범위 내에 유리 전이 온도를 발생시키도록, 코폴리머를 제조하기 위한 하나 이상의 동작 파라미터들을 제어함으로써 조정될 수 있으며, 여기서 하나 이상의 동작 파라미터들은 기판의 냉각 속도 또는 가열 속도, 교차링크의 정도, 코폴리머화의 정도, 코폴리머 분자 크기, 코폴리머 내의 가소제들의 퍼센트, 어닐링 온도, 또는 코폴리머 제조에 이용된 압력을 포함하는 그룹으로부터 선택된다.
도 8은 본 발명의 실시예에서 하나 이상의 프로세스 시퀀스들의 하나 이상의 동작 파라미터들을 제어하고 블록 코폴리머 층의 결함률을 감소시키기 위해 프로세스 시퀀스들에서 이용되는 제어 시스템의 예시적이 단순화된 도면이다. 위에서 식별된 프로세스 컨디션들을 수행하도록 구성된 에칭 프로세싱 시스템(800)은 플라즈마 프로세싱 챔버(810), 프로세싱될 기판(825)이 부착될 기판 홀더(820), 및 진공 펌핑 시스템(850)을 포함한다. 기판(825)은 반도체 기판, 웨이퍼, 평면 패널 디스플레이, 액정 디스플레이일 수 있다. 플라즈마 프로세싱 챔버(810)는 기판(825) 부근의 플라즈마 프로세싱 영역(845)에서 플라즈마의 생성을 용이하게 하도록 구성된다. 이온화된 가스 또는 프로세스 가스들의 혼합물은 가스 분배 시스템(840)을 통해 도입된다. 프로세스 가스의 주어진 유동을 위해, 프로세스 압력은 진공 펌핑 시스템(850)을 통해 조정된다. 플라즈마는 기판(825)의 노출된 표면들로부터 물질의 제거를 보조하고 및/또는 미리-결정된 물질 프로세스에서 특정한 물질들을 생성하도록 활용될 수 있다. 플라즈마 프로세싱 시스템(800)은 200mm 기판들, 300mm 기판들 또는 그 초과와 같은 임의의 원하는 크기의 기판들을 프로세싱하도록 구성될 수 있다.
기판(825)은 기계 클램핑 시스템 또는 전기 클램핑 시스템(예를 들어, 정전기 클램핑 시스템)과 같은 클램핑 시스템(828)을 통해 기판 홀더(820)에 부착될 수 있다. 또한, 기판 홀더(820)는 기판 홀더(820) 및 기판(825)의 온도를 조정 제어하도록 구성되는 가열 시스템(도시되지 않음) 또는 냉각 시스템(도시되지 않음)을 포함할 수 있다. 가열 시스템 또는 냉각 시스템은 냉각할 때, 기판 홀더(820)로부터 열을 수용하고 열 교환기 시스템(도시되지 않음)에 열을 전달하거나, 또는 가열할 때, 열 교환기 시스템으로부터 기판 홀더(820)로 열을 전달하는 열 전달 유체의 재-순환 유동을 포함할 수 있다. 다른 실시예들에서, 저항성 가열 엘리먼트들 또는 열-전기 히터들/쿨러들과 같은 가열/냉각 엘리먼트들이 기판 홀더(820)는 물론 플라즈마 프로세싱 챔버(810)의 챔버 벽 및 플라즈마 챔버 시스템(800) 내의 임의의 다른 컴포넌트에 포함될 수 있다.
부가적으로, 열 전달 가스는 기판(825)과 기판 홀더(820) 간의 가스-갭 열 전도를 개선하기 위해 후면측 가스 공급 시스템(826)을 통해 기판(825)의 후면측에 전달될 수 있다. 이러한 시스템은 기판의 온도 제어가 상승되거나 감소된 온도들에서 요구될 때 활용될 수 있다. 예를 들어, 후면측 가스 공급 시스템은 2-구역 가스 분배 시스템을 포함할 수 있으며, 여기서 헬륨 가스-갭 압력은 기판(825)의 중앙과 에지 간에 독립적으로 변동될 수 있다.
도 8에서 도시된 실시예에서, 기판 홀더(820)는, RF 전력이 플라즈마 프로세싱 영역(845)에서 프로세싱 플라즈마에 연결되는 전극(822)을 포함할 수 있다. 예를 들어, 기판 홀더(820)는 선택적인 임피던스 매칭 네트워크(832)를 통해 RF 생성기(830)로부터 기판 홀더(820)로의 RF 전력의 전송을 통해 RF 전압에서 전기적으로 바이어싱될 수 있다. RF 전기 바이어스는 플라즈마를 형성 및 유지하기 위해 전자들을 가열하도록 역할한다. 이 구성에서, 시스템은 반응성 이온 에칭(RIE) 반응기로서 동작할 수 있으며, 여기서 챔버 및 상위 가스 주입 전극은 접지 표면들로서 역할한다. RF 바이어스의 통상적인 주파수는 약 0.1MHz 내지 약 100MHz 범위에 있을 수 있다. 플라즈마 프로세싱을 위한 RF 시스템들은 당업자들에게 잘 알려져 있다.
또한, RF 전압에서 전극(822)의 전기 바이어스는 펄스식 바이어스 신호 제어기(831)를 이용하여 펄싱될 수 있다. RF 생성기(830)로부터 출력된 RF 전력은 예를 들어, 오프-상태와 온-상태 간에 펄싱될 수 있다. 대안적으로, RF 전력은 다수의 주파수들에서 기판 홀더 전극에 인가된다. 또한, 임피던스 매칭 회로(832)는 반사된 전력을 감소시킴으로써 플라즈마 프로세싱 챔버(810)에서 플라즈마로의 RF 전력의 전달을 개선할 수 있다. 매칭 네트워크 토폴로지들(예를 들어, L-타입, 파이(pi)-타입, T 타입 등) 및 자동 제어 방법들은 당업자들에게 잘 알려져 있다.
가스 분배 시스템(840)은 프로세스 가스들의 혼합물을 도입하기 위한 샤워헤드 설계를 포함할 수 있다. 대안적으로, 가스 분배 시스템(840)은 기판(825)위에 프로세스 가스들의 혼합물을 도입하고 프로세스 가스들의 혼합물의 분배를 조정하기 위한 다중-구역 샤워헤드 설계를 포함할 수 있다. 예를 들어, 다중-구역 샤워헤드 설계는 기판(825) 위의 실질적으로 중앙 영역에 대한 프로세스 가스 흐름 또는 조성에 대해 기판(825) 위의 실질적으로 주변 영역에 대한 프로세스 가스 흐름 또는 조성을 조정하도록 구성될 수 있다.
진공 펌핑 시스템(850)은 초당 약 8000 리터(또는 그 초과)까지의 펌핑 속도가 가능한 터보-분자 진공 펌프(TMP) 및 챔버 압력을 조절(throttling)하기 위한 게이트 밸브를 포함할 수 있다. 건식 플라즈마 에칭을 위해 활용되는 종래의 플라즈마 프로세싱 디바이스들에서, 초당 1000 내지 3000리터의 TMP가 이용될 수 있다. TMP들은 통상적으로 약 50mTorr 미만의 저압 프로세싱에 유용하다. 고압 프로세싱(즉, 약 1000mTorr 초과)에 대해, 기계적 부스터 펌프 및 건식 러프닝 펌프(dry roughing pump)가 이용될 수 있다. 또한, 챔버 압력을 모니터링하기 위한 디바이스(도시되지 않음)는 플라즈마 프로세싱 챔버(810)에 연결될 수 있다.
위에서 언급된 바와 같이, 제어기(855)는 마이크로프로세서, 메모리, 및 플라즈마 프로세싱 시스템(800)으로부터의 출력들을 모니터링하는 것은 물론, 플라즈마 프로세싱 시스템(800)에 대한 입력들을 전달 및 활성화하기에 충분한 제어 전압들을 생성할 수 있는 디지털 I/O 포트를 포함할 수 있다. 또한, 제어기(855)는 RF 생성기(830), 펄스식 바이어스 신호 제어기, 임피던스 매칭 네트워크(832), 가스 분배 시스템(840), 진공 펌핑 시스템(850)은 물론 기판 가열/냉각 시스템(도시되지 않음), 후면측 가스 공급 시스템(826), 및/또는 정전기 클램핑 시스템(828)에 연결될 수 있고 이들과 정보를 교환할 수 있다. 예를 들어, 메모리에 저장된 프로그램은 기판(825) 상에서 플라즈마 에칭 프로세스와 같은 플라즈마 보조 프로세스를 수행하기 위해 프로세스 방법에 따라 플라즈마 프로세싱 시스템(800)의 상술된 컴포넌트들에 대한 입력들을 활성화하는데 활용될 수 있다.
다른 에칭 프로세싱 시스템들은, 플라즈마 밀도를 잠재적으로 증가시키고 플라즈마 프로세싱 균일도를 개선하기 위해, 정적으로 또는 기계적으로 또는 전기적으로 회전하는 자기장 시스템들을 포함하고, 선택적인 임피던스 매칭 네트워크를 통해 RF 생성기로부터 RF 전력이 연결될 수 있는 상위 전극, 선택적인 임피던스 매칭 네트워크를 통해 RF 전력이 RF 생성기를 통해 연결되는 유도성 코일(변압기 연결 플라즈마(transformer coupled plasma; TCP) 반응기에서와 같이 위에서부터 플라즈마 프로세싱 영역들과 통신하는 "나선" 코일 또는 "팬케이크" 코일), 표면파 플라즈마(surface wave plasma; SWP) 소스 등을 포함할 수 있다. 플라즈마 프로세싱 및 에칭 시스템들의 보다 상세한 설명을 위해, 2012년 8월 18일 출원된 출원 번호 제13/589,096호를 참조하며, 그의 전체 내용은 인용에 의해 본원에 포함된다.
부가적으로, 적절한 포토레지스트들의 선택에 의해 제공되는 고유한 에칭 선택도에 기초하여, 도메인들 중 하나는 단일 에칭 케미스트리를 이용하여 단일 단계에서 선택적으로 제거될 수 있거나, 또는 상이한 에칭 케미스트리들로 다수의 에칭들을 이용하여 제거될 수 있다는 것이 인지될 것이다.
본 발명이 본 발명의 하나 이상의 실시예들의 설명에 의해 예시되었고 이들 실시예들이 상당히 상세히 설명되었지만, 이것들은 어떠한 방식으로도, 이러한 세부사항들로 첨부된 청구항들의 범위를 제한하거나 한정하도록 의도되지 않는다. 부가적인 이점들 및 변형들은 당업자들에게 쉽게 자명하게 될 것이다. 그의 더 넓은 양상들의 발명은 이에 따라 특정한 세부사항들, 대표적인 장치 및 방법, 및 도시되고 설명된 예시적인 예들로 제한되지 않는다. 이에 따라, 일반적인 진보성있는 개념들의 범위로부터 벗어남 없이 이러한 세부사항들로부터 변형들이 이루어질 수 있다.

Claims (21)

  1. 패터닝된 유도 자기 어셈블리(directed self-assembly; DSA) 층을 준비하기 위한 방법으로서,
    표면 상에 블록 코폴리머 층(block copolymer layer)을 갖고 있는 기판을 제공하는 단계로서, 상기 블록 코폴리머 층은 상기 블록 코폴리머 층에서 제 1 패턴을 정의하는 제 1 위상-분리 폴리머(phase-separated polymer) 및 상기 블록 코폴리머 층에서 제 2 패턴을 정의하는 제 2 위상-분리 폴리머를 포함하는 것인, 상기 기판을 제공하는 단계; 및
    상기 기판의 상기 표면 상에 상기 제 1 위상-분리 폴리머의 상기 제 1 패턴을 남겨두면서, 상기 제 2 위상-분리 폴리머를 선택적으로 제거하기 위한 에칭 프로세스를 수행하는 단계
    를 포함하고,
    상기 에칭 프로세스는 약 20℃ 이하의 기판 온도에서 수행되는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 기판 온도는 약 10℃ 이하인 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 블록 코폴리머 층은 2-블록 코폴리머, 3-블록 코폴리머, 또는 4-블록 코폴리머를 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 블록 코폴리머 층은 폴리스티렌-비-폴리(메틸 메타크릴레이트)를 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 제 1 위상-분리 폴리머는 50℃ 초과의 유리 전이 온도를 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 제 1 위상-분리 폴리머는 약 50℃ 내지 약 100℃의 범위의 유리 전이 온도를 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 제 1 위상-분리 폴리머는 약 80℃ 내지 약 100℃의 범위의 유리 전이 온도를 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 제 1 위상-분리 폴리머는 폴리스티렌을 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 에칭 프로세스를 수행하는 상기 단계는 산소-함유 가스 및 불활성 가스를 함유하는 프로세스 조성물(process composition)로부터 플라즈마를 형성하는 단계를 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  10. 제 1 항에 있어서,
    상기 에칭 프로세스를 수행하는 상기 단계는 O2 및 Ar을 함유하는 프로세스 조성물로부터 플라즈마를 형성하는 단계를 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  11. 제 1 항에 있어서,
    상기 제 1 위상-분리 폴리머를 전자 빔에 노출하는 단계를 더 포함하는, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 전자 빔에 노출하는 상기 단계는 상기 에칭 프로세스를 수행하는 상기 단계 동안, 또는 상기 에칭 프로세스를 수행하는 상기 단계 이후 또는 둘 다에서 수행되는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  13. 제 11 항에 있어서,
    상기 에칭 프로세스를 수행하는 상기 단계는, 상기 기판이 배치되는 하위 전극과 상기 하위 전극에 대향하게 배치되는 상위 전극 간에 플라즈마를 형성하는 단계 및 상기 상위 전극에 음의 DC 전압을 연결하는 단계를 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  14. 제 1 항에 있어서,
    상기 에칭 프로세스를 수행하는 상기 단계는 패턴 결함률(pattern defectivity)을 제어하는 단계를 포함하고, 상기 패턴 결함률은 상기 제 1 패턴의 패턴 붕괴 메트릭(metrics)을 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  15. 제 1 항에 있어서,
    상기 에칭 프로세스를 수행하는 상기 단계는 패턴 결함률을 제어하는 단계를 포함하고, 상기 패턴 결함률은 상기 제 1 패턴의 패턴 거칠기 메트릭을 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  16. 제 15 항에 있어서,
    상기 패턴 거칠기 메트릭은 라인 폭 거칠기의 평균값, 상기 제 1 패턴의 제 1 에지에 대한 라인 폭 거칠기, 및 상기 제 1 패턴의 제 2 에지에 대한 라인 에지 거칠기를 포함하는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  17. 제 16 항에 있어서,
    상기 라인 폭 거칠기의 상기 평균값은 3.0 nm 이하이고, 라인 폭 거칠기-좌측은 3.5nm 이하이고, 라인 폭 거칠기-우측은 3.5nm 이하인 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  18. 제 10 항에 있어서,
    O2 및 Ar을 함유하는 상기 프로세스 조성물은 약 0.08 내지 약 0.10의 O2 대 Ar의 유량비로 제공되는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  19. 제 1 항에 있어서,
    상기 기판을 지지하기 위한 기판 홀더를 제공하는 단계로서, 상기 기판 홀더는 상기 기판의 중앙 영역의 제 1 온도를 제어하기 위한 제 1 온도 제어 엘리먼트 및 상기 기판의 에지 영역의 제 2 온도 제어 엘리먼트를 갖는 것인, 상기 기판 홀더를 제공하는 단계;
    상기 제 1 온도에 대한 타겟 값을 약 20℃ 이하로 세팅하는 단계; 및
    상기 제 2 온도에 대한 타겟 값을 약 10℃ 이하로 세팅하는 단계
    를 더 포함하는, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  20. 제 1 항에 있어서,
    상기 기판을 지지하기 위한 기판 홀더를 제공하는 단계로서, 상기 기판 홀더는 상기 기판의 중앙 영역의 제 1 온도를 제어하기 위한 제 1 온도 제어 엘리먼트 및 에지 영역의 제 2 온도 제어 엘리먼트를 갖는 것인, 상기 기판 홀더를 제공하는 단계;
    상기 제 1 온도에 대한 타겟 값을 약 10℃ 이하로 세팅하는 단계; 및
    상기 제 2 온도에 대한 타겟 값을 약 0℃ 이하로 세팅하는 단계
    를 더 포함하는, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 표면 상에 상기 블록 코폴리머 층을 갖고 있는 상기 기판을 제공하는 단계는, 타겟 유리 전이 온도 범위 내의 유리 전이 온도를 발생하도록 상기 코폴리머를 제조하기 위한 하나 이상의 동작 파라미터들을 제어하는 단계를 더 포함하고,
    상기 하나 이상의 동작 파라미터들은 상기 기판의 냉각 속도(rate) 또는 가열 속도, 가교(crosslinking)의 정도, 코폴리머화의 정도, 코폴리머 분자 크기, 코폴리머 내의 가소제들의 퍼센트, 어닐링 온도, 또는 코폴리머 제조에 이용된 압력을 포함하는 그룹으로부터 선택되는 것인, 패터닝된 유도 자기 어셈블리 층을 준비하기 위한 방법.
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