KR20160005961A - 다층 인쇄회로기판 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- 238000007689 inspection Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 21
- 238000007747 plating Methods 0.000 claims description 7
- 238000010030 laminating Methods 0.000 claims 2
- 238000007493 shaping process Methods 0.000 claims 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 239000012467 final product Substances 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 239000000470 constituent Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 238000003908 quality control method Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000011889 copper foil Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
- H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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Abstract
다층 인쇄회로기판 및 그 제조 방법이 개시된다. 본 발명의 일 측면에 따른 다층 인쇄회로기판은 내층 배선패턴이 형성되는 내층부, 외층 배선패턴이 형성되고 내층부의 양면에 적층되는 외층부, 외층부를 관통하여 내층 배선패턴의 제1 지점과 연결되도록 형성되고 내부가 도금되는 제1 비아홀 및 외층부를 관통하여 내층 배선패턴의 제2 지점과 연결되도록 형성되고 내부가 도금되는 제2 비아홀을 포함하고, 제2 비아홀은 내층부 및 외층부 중 외형가공을 통해 제거되는 영역에 형성된다.
Description
본 발명은 다층 인쇄회로기판 및 그 제조 방법에 관한 것이다.
일반적으로 인쇄회로기판의 제조 공정은 기판 상에 복수의 배선패턴을 형성하는 공정, 배선패턴 각각의 양부를 판별하는 검사 공정, 양품 인쇄회로기판을 패키징하는 공정 및 패키징된 인쇄회로기판을 최종적으로 테스트하는 공정 등을 포함한다.
여기서, 검사 공정은 배선패턴들에 대한 전기적 특성을 검사하는 공정으로, 배선패턴에 대한 오픈/쇼트 테스트(OS test)를 수행하는 공정을 포함한다. 현재, 배선패턴에 전기적으로 접속되는 프로브 핀들을 구비한 프로브 장치를 이용하여, 제조된 배선패턴들에 대한 오픈/쇼트 테스트를 수행하는 공정이 널리 이용되고 있다.
한편, 배선패턴에 대한 단선 검사 시, 검사 포인트가 2개 이상이어야 비로소 검사를 수행할 수 있으나, 배선패턴의 종류에 따라 외부와 연결되는 검사 포인트가 1개만 존재하는 경우가 존재할 수 있다.
따라서, 검사 포인트가 1개만 존재하는 경우에는, 단선 여부에 대한 사전 검출이 곤란하여 최종 제품에서 불량이 발견되어 피드백될 수 밖에 없다는 점에서, 이러한 경우에도 배선패턴에 대한 검사를 수행할 수 있도록 하기 위한 연구가 필요한 실정이다.
본 발명의 실시예는 다층 인쇄회로기판의 제조 시 한 지점만이 외층과 연결되는 내층 배선패턴에 임시적인 비아홀을 추가 형성하여 단선 여부를 검사할 수 있도록 하는 다층 인쇄회로기판 및 그 제조 방법에 관한 것이다.
여기서, 임시적인 비아홀은 외형가공을 통해 제거되는 영역에 형성됨으로써, 단선 여부의 검사 후 최종 제품의 구조에는 영향을 미치지 않을 수 있다.
도 1은 본 발명의 일 실시예에 따른 다층 인쇄회로기판에서 배선패턴을 중첩하여 나타내는 도면.
도 2는 본 발명의 일 실시예에 따른 다층 인쇄회로기판을 나타내는 분해 사시도.
도 3은 본 발명의 일 실시예에 따른 다층 인쇄회로기판의 제조 방법을 나타내는 순서도.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 다층 인쇄회로기판의 제조 방법에서 주요 단계를 나타내는 도면.
도 2는 본 발명의 일 실시예에 따른 다층 인쇄회로기판을 나타내는 분해 사시도.
도 3은 본 발명의 일 실시예에 따른 다층 인쇄회로기판의 제조 방법을 나타내는 순서도.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 다층 인쇄회로기판의 제조 방법에서 주요 단계를 나타내는 도면.
본 발명에 따른 다층 인쇄회로기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도 1은 본 발명의 일 실시예에 따른 다층 인쇄회로기판에서 배선패턴을 중첩하여 나타내는 도면이다. 도 2는 본 발명의 일 실시예에 따른 다층 인쇄회로기판을 나타내는 분해 사시도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 다층 인쇄회로기판(1000)은 내층부(100), 외층부(200, 300), 제1 비아홀(400) 및 제2 비아홀(500)을 포함하고, 프리플레그층(700, 800)을 더 포함할 수 있다.
내층부(100)는 내층 배선패턴(110)이 형성되는 부분으로, 동박적층판 등과 같이 박판코어(thin core)로 이루어질 수 있다. 이 경우, 내층 배선패턴(110)은 전원회로, 접지회로, 신호회로 등과 같이 특정 기능을 수행하기 위해 형성되는 회로패턴으로서, 화상형성공정 등을 통해 박판코어 상에 형성될 수 있다.
예를 들어, 박판코어에 드라이필름을 적층하고 노광을 수행한 후, 현상을 통해 소정의 배선패턴(110)을 내층부(100)에 전사할 수 있다. 그리고, 부식 등을 통해 드라이필름에 의해 보호되고 있지 않은 동박을 제거한 후 드라이필름을 제거하는 과정으로 내층 배선패턴(110)이 내층부(100)에 형성될 수 있다.
외층부(200, 300)는 외층 배선패턴(210, 310)이 형성되고 내층부(100)의 양면에 적층되는 부분으로, 동박적층판 등을 내층부(100)의 양면에 깔고 압착하여 적층될 수 있다. 이 경우, 외층 배선패턴(210, 310) 역시 소정의 기능에 따라 형성되는 회로패턴으로서, 상술한 내층 배선패턴(110)의 형성과 유사한 과정으로 형성될 수 있다.
또한, 외층 배선패턴(210, 310)은 전기적 접속이 일어나는 부위에 형성되는 단자부(210) 및 제품의 각종 정보를 표시하는 마크를 포함할 수 있으며, 솔더레지스트(PSR) 등으로 보호될 수 있다.
제1 비아홀(400)은 외층부(200)를 관통하여 내층 배선패턴(110)의 제1 지점과 연결되도록 형성되고 내부가 도금되는 부분으로, 내층 배선패턴(110)의 제1 지점이 외부로 전기적으로 연결되도록 할 수 있다.
이 경우, 제1 비아홀(400)은 드릴링 등을 통해 형성될 수 있고, 무전해동도금 및 전해동도금을 통해 제1 비아홀(400)의 내벽을 도금할 수 있다. 또한, 제1 비아홀(400)은 각각의 외층부(200, 300)에 형성된 외층 배선패턴(210, 310)간을 서로 연결하도록 형성될 수도 있다.
그리고, 제1 지점이란 내층 배선패턴(110)의 임의의 한 지점을 일컫는 것으로서, 제1 비아홀(400)을 통해 외층 배선패턴(210)과 전기적으로 연결되거나 외부로 노출될 수 있다.
한편, 내층 배선패턴(110)은 외층부(200)에 의하여 커버됨에 따라 외부로 노출되지 않을 수 있다. 따라서, 제1 비아홀(400)을 통해 내층 배선패턴(110)을 외층 배선패턴(210)과 연결시키거나 외부로 노출시킬 수 있다.
다만, 내층 배선패턴(110)의 종류에 따라 한 지점만이 외층 배선패턴(210)과 연결시키거나 외부로 노출되는 경우가 발생할 수 있다. 그러나, 내층 배선패턴(110)에 대한 단선 검사 시, 검사 포인트가 2개 이상이어야 비로소 검사를 수행할 수 있다.
따라서, 상술한 바와 같이 내층 배선패턴(110)의 종류에 따라 한 지점만이 외층 배선패턴(210)과 연결시키거나 외부로 노출되어, 검사 포인트가 1개만 존재하는 경우에는 단선 여부에 대한 사전 검출이 곤란할 수 있다.
이에 따라, 본 실시예에 따른 다층 인쇄회로기판(1000)은 제2 비아홀(500)을 포함하여 상기와 같은 경우에도 단선검사가 가능할 수 있다.
구체적으로, 제2 비아홀(500)은 외층부(200)를 관통하여 내층 배선패턴(110)의 제2 지점과 연결되도록 형성되고 내부가 도금되는 부분으로, 내층 배선패턴(110)의 제2 지점이 외부로 전기적으로 연결되도록 할 수 있다. 이 경우, 제2 비아홀(500) 또한 드릴링 등을 통해 형성될 수 있고, 무전해동도금 및 전해동도금을 통해 제2 비아홀(500)의 내벽을 도금할 수 있다.
그리고, 제2 지점이란 내층 배선패턴(110)에서 제1 지점과 별개인 임의의 다른 지점을 일컫는 것으로서, 제2 비아홀(500)을 통해 외부로 노출될 수 있다.
한편, 제2 비아홀(500)은 내층부(100) 및 외층부(200, 300) 중 외형가공을 통해 제거되는 영역(600)에 형성되는 것으로서, 내층 배선패턴(110)의 단선검사를 위한 임시적인 비아홀이다.
이 경우, 외형가공이란 본 실시예에 따른 다층 인쇄회로기판(1000)을 최종제품의 규격과 모양으로 만들기 위해 가공하는 공정으로서, 라우팅(routing) 등의 공정을 포함할 수 있다.
이와 같이, 제2 비아홀(500)이 외형가공을 통해 제거되는 영역(600)에 형성됨으로써, 단선 여부의 검사 후 최종 제품의 구조에는 영향을 미치지 않을 수 있다.
한편, 도 2에서는 제1 비아홀(400) 및 제2 비아홀(500)이 도면상의 상측에 위치하는 외층부(200)에 형성되는 구성을 도시하고 있으나, 반드시 이에 한정되는 것은 아니고, 제1 비아홀(400) 및 제2 비아홀(500)이 도면상의 하측에 위치하는 외층부(300)에 형성될 수도 있다.
프리플레그층(700, 800)은 내층부(100)와 외층부(200, 300)를 절연하도록 내층부(100)와 외층부(200, 300) 사이에 개재되는 부분으로, 경화 과정을 통해 내층부(100)와 외층부(200, 300)를 접착시킬 수 있다.
이 경우, 프리플레그층(700, 800)은 유리섬유에 열경화성 수지를 침투시켜 반경화상태로 제조된 층으로서, 기재의 두께, 수지의 양 및 수지의 유동성 등에 따라 세분화될 수 있다.
이와 같이, 본 실시예에 따른 다층 인쇄회로기판(1000)은 내층부(100)와 외층부(200, 300) 사이에 프리플레그층(700, 800)이 개재됨에 따라, 내층부(100)와 외층부(200, 300)의 접착을 용이하게 하면서도 내층 배선패턴(110)과 외층 배선패턴(210, 310)간의 단락을 방지할 수 있다.
본 실시예에 따른 다층 인쇄회로기판(1000)에서, 내층 배선패턴(110)은 제1 비아홀(400) 및 제2 비아홀(500) 사이를 전기검사하여 단선 여부가 측정될 수 있다.
즉, 별도의 전기검사장치(도 9의 10)를 통해 제1 비아홀(400) 및 제2 비아홀(500)에 검사핀(도 9의 11)을 연결하여 단선 여부에 대한 전기검사를 실시할 수 있다. 또한, 제1 비아홀(400)에 연결된 단자부(210)와 제2 비아홀(500)에 검사핀(도 9의 11)을 연결하여 단선 여부에 대한 전기검사를 실시할 수 있다.
이로 인해, 최종 제품으로 완성되기 이전 단계에서 단선 여부에 대한 사전 검출이 가능하여, 생산성을 향상시키고 품질 관리가 효과적으로 이루어질 수 있다.
도 3은 본 발명의 일 실시예에 따른 다층 인쇄회로기판의 제조 방법을 나타내는 순서도이다. 도 4 내지 도 10은 본 발명의 일 실시예에 따른 다층 인쇄회로기판의 제조 방법에서 주요 단계를 나타내는 도면이다.
도 3 내지 도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 다층 인쇄회로기판의 제조 방법은 내층부(100)에 내층 배선패턴(110)을 형성하는 단계(S100, 도 4)로부터 시작된다.
이 경우, 내층 배선패턴(110)은 전원회로, 접지회로, 신호회로 등과 같이 특정 기능을 수행하기 위해 형성되는 회로패턴으로서, 화상형성공정 등을 통해 박판코어 상에 형성될 수 있다.
다음으로, 내층부(100)의 양면에 외층부(200, 300)를 적층한다(S300, 도 6). 이 경우, 외층부(200, 300)는 동박적층판 등을 내층부(100)의 양면에 깔고 압착하여 적층될 수 있다.
다음으로, 외층부(200)를 관통하여 내층 배선패턴(110)의 제1 지점과 연결되도록 제1 비아홀(400)을 형성한다(S400, 도 7). 이 경우, 제1 지점이란 내층 배선패턴(110)의 임의의 한 지점을 일컫는 것으로서, 제1 비아홀(400)을 통해 외층 배선패턴(210)과 전기적으로 연결되거나 외부로 노출될 수 있다.
다음으로, 외층부(200)를 관통하여 내층 배선패턴(110)의 제2 지점과 연결되도록 제2 비아홀(500)을 형성한다(S500, 도 7). 이 경우, 제2 지점이란 내층 배선패턴(110)에서 제1 지점과 별개인 임의의 다른 지점을 일컫는 것으로서, 제2 비아홀(500)을 통해 외부로 노출될 수 있다.
한편, 제2 비아홀(500)은 내층부(100) 및 외층부(200, 300) 중 외형가공을 통해 제거되는 영역(600)에 형성되는 것으로서, 내층 배선패턴(110)의 단선검사를 위한 임시적인 비아홀이다.
다음으로, 제1 비아홀(400) 및 제2 비아홀(500)의 내부를 도금한다(S600, 도 7). 이 경우, 무전해동도금 및 전해동도금을 통해 제1 비아홀(400) 및 제2 비아홀(500)의 내벽을 도금할 수 있다.
다음으로, 외층부(200, 300)에 외층 배선패턴(210, 310)을 형성한다(S700, 도 8). 이 경우, 외층 배선패턴(210, 310) 역시 소정의 기능에 따라 형성되는 회로패턴으로서, 상술한 내층 배선패턴(110)의 형성과 유사한 과정으로 형성될 수 있다.
또한, 외층 배선패턴(210, 310)은 전기적 접속이 일어나는 부위에 형성되는 단자부(210) 및 제품의 각종 정보를 표시하는 마크를 포함할 수 있으며, 솔더레지스트(PSR) 등으로 보호될 수 있다.
이와 같이, 본 실시예에 따른 다층 인쇄회로기판의 제조 방법은 제2 비아홀(500)을 형성하여, 한 지점만이 외층 배선패턴(210)과 연결시키거나 외부로 노출되어, 검사 포인트가 1개만 존재하는 경우에도 단선검사가 가능할 수 있다.
또한, 제2 비아홀(500)이 외형가공을 통해 제거되는 영역(600)에 형성됨으로써, 단선 여부의 검사 후 최종 제품의 구조에는 영향을 미치지 않을 수 있다.
본 실시예에 따른 다층 인쇄회로기판의 제조 방법은, S300 단계 이전에, 내층부(100)의 양면에 프리플레그층(700, 800)을 형성하는 단계(S200, 도 5)를 더 포함할 수 있다.
이와 같이, 내층부(100)와 외층부(200, 300) 사이에 프리플레그층(700, 800)이 개재됨에 따라, 내층부(100)와 외층부(200, 300)의 접착을 용이하게 하면서도 내층 배선패턴(110)과 외층 배선패턴(210, 310)간의 단락을 방지할 수 있다.
본 실시예에 따른 다층 인쇄회로기판의 제조 방법은, S700 단계 이후에, 제1 비아홀(400) 및 제2 비아홀(500) 사이를 전기검사하는 단계(S800, 도 9)를 더 포함할 수 있다. 즉, 별도의 전기검사장치(10)를 통해 제1 비아홀(400) 및 제2 비아홀(500)에 검사핀(11)을 연결하여 단선 여부에 대한 전기검사를 실시할 수 있다.
이로 인해, 최종 제품으로 완성되기 이전 단계에서 단선 여부에 대한 사전 검출이 가능하여, 생산성을 향상시키고 품질 관리가 효과적으로 이루어질 수 있다.
그리고, 본 실시예에 따른 다층 인쇄회로기판의 제조 방법은, S800 단계 이후에, 내층부(100) 및 외층부(200, 300)을 외형가공하는 단계(S900, 도 10)을 더 포함할 수 있다.
이 경우, 외형가공이란 본 실시예에 따른 다층 인쇄회로기판(1000)을 최종제품의 규격과 모양으로 만들기 위해 가공하는 공정으로서, 라우팅(routing) 등의 공정을 포함할 수 있다.
이상, 본 발명의 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
10: 전기검사장치
11: 검사핀
100: 내층부
110: 내층 배선패턴
200, 300: 외층부
210, 310: 외층 배선패턴
400: 제1 비아홀
500: 제2 비아홀
600: 제거 영역
700, 800: 프리플레그층
1000: 다층 인쇄회로기판
11: 검사핀
100: 내층부
110: 내층 배선패턴
200, 300: 외층부
210, 310: 외층 배선패턴
400: 제1 비아홀
500: 제2 비아홀
600: 제거 영역
700, 800: 프리플레그층
1000: 다층 인쇄회로기판
Claims (7)
- 내층 배선패턴이 형성되는 내층부;
외층 배선패턴이 형성되고 상기 내층부의 양면에 적층되는 외층부;
상기 외층부를 관통하여 상기 내층 배선패턴의 제1 지점과 연결되도록 형성되고 내부가 도금되는 제1 비아홀; 및
상기 외층부를 관통하여 상기 내층 배선패턴의 제2 지점과 연결되도록 형성되고 내부가 도금되는 제2 비아홀;을 포함하고,
상기 제2 비아홀은 상기 내층부 및 상기 외층부 중 외형가공을 통해 제거되는 영역에 형성되는 다층 인쇄회로기판.
- 제1항에 있어서,
상기 내층부와 상기 외층부를 절연하도록 상기 내층부와 상기 외층부 사이에 개재되는 프리플레그층;
을 더 포함하는 다층 인쇄회로기판.
- 제1항 또는 제2항에 있어서,
상기 내층 배선패턴은,
상기 제1 비아홀 및 상기 제2 비아홀 사이를 전기검사하여 단선 여부가 측정되는 다층 인쇄회로기판.
- 내층부에 내층 배선패턴을 형성하는 단계;
상기 내층부의 양면에 외층부를 적층하는 단계;
상기 외층부를 관통하여 상기 내층 배선패턴의 제1 지점과 연결되도록 제1 비아홀을 형성하는 단계;
상기 외층부를 관통하여 상기 내층 배선패턴의 제2 지점과 연결되도록 제2 비아홀을 형성하는 단계;
상기 제1 비아홀 및 상기 제2 비아홀의 내부를 도금하는 단계; 및
상기 외층부에 외층 배선패턴을 형성하는 단계;를 포함하고,
상기 제2 비아홀은 상기 내층부 및 상기 외층부 중 외형가공을 통해 제거되는 영역에 형성되는 다층 인쇄회로기판의 제조 방법.
- 제4항에 있어서,
상기 외층부를 적층하는 단계 이전에,
상기 내층부의 양면에 프리플레그층을 적층하는 단계;
를 더 포함하는 다층 인쇄회로기판의 제조 방법.
- 제4항 또는 제5항에 있어서,
상기 외층 배선패턴을 형성하는 단계 이후에,
상기 제1 비아홀 및 상기 제2 비아홀 사이를 전기검사하는 단계;
를 더 포함하는 다층 인쇄회로기판의 제조 방법.
- 제6항에 있어서,
상기 전기검사하는 단계 이후에,
상기 내층부 및 상기 외층부를 외형가공하는 단계;
를 더 포함하는 다층 인쇄회로기판의 제조 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020140085143A KR20160005961A (ko) | 2014-07-08 | 2014-07-08 | 다층 인쇄회로기판 및 그 제조 방법 |
US14/705,586 US9603265B2 (en) | 2014-07-08 | 2015-05-06 | Multi-layered printed circuit board having inner-layer portion and outer-layer portions and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020140085143A KR20160005961A (ko) | 2014-07-08 | 2014-07-08 | 다층 인쇄회로기판 및 그 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20160005961A true KR20160005961A (ko) | 2016-01-18 |
Family
ID=55068134
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020140085143A KR20160005961A (ko) | 2014-07-08 | 2014-07-08 | 다층 인쇄회로기판 및 그 제조 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9603265B2 (ko) |
KR (1) | KR20160005961A (ko) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140042326A (ko) | 2012-09-28 | 2014-04-07 | 삼성전기주식회사 | Pcb 전기검사 시스템 및 그 방법 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8737085B2 (en) * | 2006-05-24 | 2014-05-27 | Dai Nippon Printing Co., Ltd. | Wiring board with a built-in component and method for manufacturing the same |
-
2014
- 2014-07-08 KR KR1020140085143A patent/KR20160005961A/ko not_active IP Right Cessation
-
2015
- 2015-05-06 US US14/705,586 patent/US9603265B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140042326A (ko) | 2012-09-28 | 2014-04-07 | 삼성전기주식회사 | Pcb 전기검사 시스템 및 그 방법 |
Also Published As
Publication number | Publication date |
---|---|
US9603265B2 (en) | 2017-03-21 |
US20160013108A1 (en) | 2016-01-14 |
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